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KR102603872B1 - 디스플레이 장치 및 그 제조방법 - Google Patents

디스플레이 장치 및 그 제조방법 Download PDF

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KR102603872B1
KR102603872B1 KR1020180046293A KR20180046293A KR102603872B1 KR 102603872 B1 KR102603872 B1 KR 102603872B1 KR 1020180046293 A KR1020180046293 A KR 1020180046293A KR 20180046293 A KR20180046293 A KR 20180046293A KR 102603872 B1 KR102603872 B1 KR 102603872B1
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South Korea
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insulating layer
thickness
display device
thin film
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KR1020180046293A
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김훈
공수철
김남진
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삼성디스플레이 주식회사
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Abstract

디스플레이 장치 및 그 제조방법을 개시한다. 본 발명의 일 실시예는, 기판; 상기 기판 상에 배치된 박막트랜지스터; 및 상기 기판과 상기 박막트랜지스터 사이에서 상기 기판에서부터 순차적으로 배치된 버퍼층, 도전층,및 절연층;을 포함하며, 상기 절연층의 두께는 상기 버퍼층의 두께보다 작은, 디스플레이 장치를 개시한다.

Description

디스플레이 장치 및 그 제조방법{Display apparatus and method of manufacturing the same}
본 발명의 실시예들은 디스플레이 장치에 관한 것으로, 보다 구체적으로는 박막트랜지스터의 특성이 향상된 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 디스플레이소자 및 디스플레이소자에 인가되는 전기적 신호를 제어하기 위한 전자소자들을 포함한다. 전자소자들은 박막트랜지스터(TFT; Thin Film Transistor), 스토리지 커패시터 및 복수의 배선들을 포함한다.
디스플레이소자의 발광 여부 및 발광 정도를 정확하게 제어하기 위해, 하나의 디스플레이소자에 전기적으로 연결되는 박막트랜지스터들의 특성을 향상시키는 연구가 활발히 진행되고 있다.
본 발명의 실시예들은 박막트랜지스터의 특성이 향상된 디스플레이 장치 및 그 제조방법을 제공하고자 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 배치된 박막트랜지스터; 및
상기 기판과 상기 박막트랜지스터 사이에서 상기 기판에서부터 순차적으로 배치된 버퍼층, 도전층,및 절연층;을 포함하며, 상기 절연층의 두께는 상기 버퍼층의 두께보다 작은, 디스플레이 장치를 개시한다.
일 실시예에 있어서, 상기 절연층의 두께는 약 30 내지 50 Å일 수 있다.
일 실시예에 있어서, 상기 절연층의 두께는 상기 버퍼층의 두께의 약 1/600 내지 1/200일 수 있다.
일 실시예에 있어서, 상기 도전층은 물질 A를 포함하고, 상기 절연층은 상기 물질 A의 산화물인 AOx (x는 양수)를 포함할 수 있다.
일 실시예에 있어서, 상기 A는 Al, SnO, Ca, 및 Mg으로 이루어진 군에서 선택된 적어도 하나를 포함하며, 상기 AOx는 Al2O3, SnO2, CaO, MgO로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 박막트랜지스터는, 상기 절연층 상에 배치되며, 소스영역, 드레인영역, 및 채널영역을 포함하는 반도체층; 상기 반도체층을 덮는 게이트절연층; 및 상기 게이트절연층 상에서 상기 채널영역과 중첩배치된 게이트전극;을 포함하며, 상기 게이트절연층의 두께는 상기 절연층의 두께보다 클 수 있다.
일 실시예에 있어서, 상기 박막트랜지스터와 연결되며, 화소전극, 유기발광층을 포함하는 중간층, 및 대향전극을 포함하는 유기발광소자;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 기판은 제1플렉서블 기판, 제1배리어층, 제2플렉서블 기판, 및 제2배리어층이 순차 적층될 수 있다.
본 발명의 다른 실시예는, 제1플렉서블 기판, 제1배리어층, 제2플렉서블 기판, 및 제2배리어층이 순차 적층된 기판; 상기 기판 상에 배치된 박막트랜지스터; 및 상기 제2배리어층과 상기 박막트랜지스터 사이에서 상기 제2배리어층으로부터 순차적으로 배치된 도전층 및 절연층;을 포함하며, 상기 도전층의 두께는 약 30 내지 100 Å 이며, 상기 절연층의 두께는 약 30 내지 50 Å인, 디스플레이 장치를 개시한다.
일 실시예에 있어서, 상기 도전층은 물질 A를 포함하고, 상기 절연층은 상기 물질 A의 산화물인 AOx (x는 양수)를 포함할 수 있다.
일 실시예에 있어서, 상기 A는 Al, SnO, Ca, 및 Mg으로 이루어진 군에서 선택된 적어도 하나를 포함하며, 상기 AOx는 Al2O3, SnO2, CaO, MgO로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 제2배리어층과 상기 도전층 사이에 배치된 버퍼층;을 더 포함하는, 디스플레이 장치.
일 실시예에 있어서, 상기 박막트랜지스터는, 상기 절연층 상에 배치되며, 소스영역, 드레인영역, 및 채널영역을 포함하는 반도체층; 상기 반도체층을 덮는 게이트절연층; 및 상기 게이트절연층 상에서 상기 채널영역과 중첩배치된 게이트전극;을 포함하며, 상기 게이트절연층의 두께는 상기 절연층의 두께보다 클 수 있다.
일 실시예에 있어서, 상기 게이트절연층의 두께는 약 2000 내지 3000 Å일 수 있다.
본 발명의 또 다른 실시예는, 기판 상에 도전층을 형성하는 단계; 상기 도전층 상에 절연층을 형성하는 단계; 상기 절연층 상에 비정질 실리콘층을 형성하는 단계; 및 상기 비정질 실리콘층을 결정화하여 결정질 실리콘층을 형성하는 단계;를 포함하는, 디스플레이 장치의 제조방법을 개시한다.
일 실시예에 있어서, 상기 결정질 실리콘층을 패터닝하여 예비-반도체층을 형성하는 단계; 상기 예비-반도체층을 덮도록 상기 기판 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에서 상기 예비-반도체층과 적어도 일부 중첩되도록 배치된 게이트전극을 형성하는 단계; 및 상기 게이트전극을 도핑 마스크로 하여 상기 예비-반도체층에 도펀트를 주입하여 소스영역, 드레인영역, 및 채널영역을 갖는 반도체층을 형성하는 단계;를 더 포함할 수 있다.
일 실시예에 있어서, 상기 도전층 및 상기 절연층은 스퍼터링법에 의해서 형성되고, 상기 비정질 실리콘층은 화학 기상 증착법에 의해서 형성될 수 있다.
일 실시예에 있어서, 상기 도전층은 물질 A를 포함하고, 상기 절연층은 상기 물질 A의 산화물인 AOx (x는 양수)를 포함할 수 있다.
일 실시예에 있어서, 상기 A는 Al, SnO, Ca, 및 Mg으로 이루어진 군에서 선택된 적어도 하나를 포함하며, 상기 AOx는 Al2O3, SnO2, CaO, MgO로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 도전층의 두께는 약 30 내지 100 Å 이며, 상기 절연층의 두께는 약 30 내지 50 Å일 수 있다.
상기한 바와 같이, 본 발명의 실시예들에 의한 디스플레이 장치는 박막트랜지스터 하부에 도전층을 구비하고 있어, 박막트랜지스터의 모빌리티(movility)가 향상될 수 있다. 또한, 도전층과 박막트랜지스터 사이에 절연층을 구비하는 바, 제조공정 상 불량이 발생하는 것을 방지할 수 있다.
물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조방법을 순차적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
기판(100)의 디스플레이영역(DA)에는 유기발광소자(organic light-emitting device, OLED)와 같은 다양한 디스플레이소자를 구비한 복수의 화소(PX)들이 배치될 수 있다. 화소(PX)는 디스플레이소자를 제어하기 위한 복수의 박막트랜지스터 및 스토리지 커패시터를 더 포함할 수 있다. 하나의 화소에 포함되는 박막트랜지스터의 수는 1개 내지 7개 등 다양하게 변형될 수 있다.
기판(100)의 주변영역(PA)에는 디스플레이영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다. 주변영역(PA)에도 박막트랜지스터가 구비될 수 있으며, 이 때, 주변영역(PA)에 배치되는 박막트랜지스터는 디스플레이영역(DA) 내에 인가되는 전기적 신호를 제어하기 위한 회로부의 일부일 수 있다.
이하에서는 편의상 디스플레이소자로서 유기발광소자를 구비하는 디스플레이 장치에 대해 설명한다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 액정표시장치, 전기영동표시장치, 무기 EL 표시장치 등 다양한 방식의 디스플레이 장치에 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다.
도 2를 참조하면, 디스플레이 장치는 기판(100), 기판(100) 상에 배치된 박막트랜지스터(T1, T2), 상기 기판(100)과 상기 박막트랜지스터(T1, T2) 사이에 배치된 버퍼층(111), 도전층(121), 및 절연층(123)을 포함한다. 이 때, 상기 절연층(123)의 두께(t2)는 도전층(121)이 박막트랜지스터(T1, T2)의 반도체층(A1, A2)에 영향을 줄 수 있을 정도로 매우 얇게 구비될 수 있다. 예컨대, 상기 절연층(123)의 두께(t2)는 상기 버퍼층(111)의 두께(tb)에 비해 작게 구비될 수 있다.
기판(100)은 글라스재, 금속재 또는 플라스틱재 등과 같은 다양한 재료로 형성된 것일 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 기판일 수 있는데, 예컨대 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다.
버퍼층(111)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100)상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 기판(100)과 버퍼층(111) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다. 일부 실시예에서, 버퍼층(111)은 산화실리콘(SiO2) 또는 질화실리콘(SiNX)으로 구비될 수 있다. 일부 실시예에서, 버퍼층(111)의 두께(tb)는 약 1 내지 3um 일 수 있다.
도전층(121)은 상기 버퍼층(111)과 상기 박막트랜지스터(T1, T2) 사이에 배치될 수 있다. 도전층(121)은 상기 박막트랜지스터(T1, T2)의 하부에 배치되어 박막트랜지스터(T1, T2)의 반도체층(A1, A2)의 모빌리티(movility)를 증가시키기 위해 도입된 것일 수 있다. 즉, 도전층(121)의 캐리어가 상기 반도체층(A1, A2)에 주입되어 반도체층(A1, A2)의 캐리어 농도를 높이는 역할을 할 수 있다.
도전층(121)과 상기 박막트랜지스터(T1,T2) 사이에는 얇은 두께의 절연층(123)이 배치될 수 있다. 절연층(123)은 박막트랜지스터(T1, T2)의 반도체층(A1, A2)이 균일하게 성막될 수 있게 도와주는 역할을 할 수 있다. 또한, 절연층(123)의 두께(t2)는 상기 도전층(121)의 캐리어가 터널링을 통해서 상기 반도체층(A1, A2)으로 이동할 수 있을 정도로 얇게 구비될 수 있다.
만일, 도전층(121) 상부에 직접적으로 반도체층(A1, A2)가 형성되는 경우, 공정상 문제가 발생할 수 있다. 예컨대, 반도체층(A1, A2)을 화학기상증착법(Chemical vapor deposition:CVD)으로 바로 도전층(121) 상부에 성막할 경우, 도전층(121)에 의해서 전기장 균형이 깨져 아크(Arc)가 발생할 수 있다. 이 경우, 반도체층(A1, A2)이 균일하게 성막되지 않을 수 있다.
그러나, 본 실시예에서는 도전층(121) 상부에 얇은 두께의 절연층(123)이 구비되는 바, 반도체층(A1, A2)의 성막 시 전기장의 균형이 깨지지 않아, 반도체층(A1, A2)가 균일하게 성막될 수 있다. 또한, 절연층(123)의 두께(tb)는 도전층(121)의 캐리어가 반도체층(A1, A2)로 이동할 수 있을 정도로 얇기에, 도전층(121)에 의한 모빌리티 증가에는 영향을 주지 않을 수 있다.
일부 실시예에서, 절연층(123)의 두께(t2)는 약 30 내지 50 Å일 수 있다. 절연층(123)의 두께(t2)가 30 Å 미만인 경우, 도전층(121)에 의한 전기장의 불균형을 방지하지 못할 수 있으며, 절연층(123)의 두께가 50 Å을 초과하면 도전층(121)의 캐리어가 터널링을 통해서 반도체층(A1, A2)로 이동하지 못할 수 있기 때문이다.
일부 실시예에서, 절연층(123)의 두께(t2)는 버퍼층(111)의 두께의 약 1/600 내지 1/200일 수 있다. 버퍼층(111)은 외기의 투습을 막고, 평탄한 상면을 제공해야하는 바, 상기 절연층(123)의 두께(t2)에 비해서 두껍게 구비될 수 있다.
일부 실시예에서, 도전층(121)의 두께(t1)은 약 30 내지 100 Å 일 수 있다. 도전층(121)의 두께(t1)가 30 Å 미만인 경우, 반도체층(A1, A2)의 모빌리티 증가에 영향을 주지않을 수 있으며, 도전층(121)의 두께(t1)가 100 Å을 초과하는 경우 더 이상 모빌리티가 증가하지 않으며, 오히려 박막트랜지스터(T1, T2)의 특성이 저하될 수 있다.
일부 실시예에서, 도전층(121)이 물질 A를 포함하는 경우, 절연층(123)은 상기 물질 A의 산화물인 AOx(x는 양수)로 구비될 수 있다. 이와 같이 구비하는 경우, 도전층(121) 및 절연층(123)은 하나의 타켓(target)으로 하나의 챔버 내에서 성막할 수 있는 이점을 갖게 된다. 즉, 물질 A를 포함하는 타겟으로 도전층(121)을 성막한 후, 절연층(123)은 동일 챔버에 산소 가스를 주입하면서 상기 타겟으로 성막할 수 있다. 일부 실시예에서, 도전층(121) 및 절연층(123)은 스퍼터링법으로 증착될 수 있다.
일부 실시예에서, 도전층(121)은 Al, SnO, Ca, 및 Mg으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있으며, 절연층(123)은 Al2O3, SnO2, CaO, MgO로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
상기 절연층(123) 상부에는 제1박막트랜지스터(T1) 및/또는 제2박막트랜지스터(T2)가 배치될 수 있다. 제1박막트랜지스터(T1)는 반도체층(A1), 게이트전극(G1), 소스전극(S1), 드레인전극(D1)을 포함하고, 제2박막트랜지스터(T2) 반도체층(A2), 게이트전극(G2), 소스전극(S2), 드레인전극(D2)을 포함한다. 제1박막트랜지스터(T1) 은 유기발광소자(300)와 연결되어 유기발광소자(300)를 구동하는 구동 박막트랜지스터로 기능할 수 있다. 제2박막트랜지스터(T2)는 데이터선(DL)과 연결되어 스위칭 박막트랜지스터로 기능할 수 있다. 도면에서는 박막트랜지스터로 두 개를 도시하고 있으나, 이에 한장되지 않는다. 박막트랜지스터의 개수는 1 ~ 7 개 등 다양하게 변형될 수 있다.
반도체층(A1, A2)은 비정질 실리콘을 포함하거나, 다결정 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(A1, A2)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 반도체층(A1, A2)은 채널영역과 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
반도체층(A1, A2) 상에는 제1게이트절연층(112)을 사이에 두고 게이트전극(G1, G2)이 배치된다. 게이트전극(G1, G2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 게이트전극(G1, G2)은 Mo의 단층일 수 있다.
제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 일부 실시예에서, 제1게이트절연층(112)의 두께(ti)는 상기 절연층(123)의 두께(t2)보다 크게 구비될 수 있다. 예컨대, 제1게이트절연층(112)의 두께(ti)는 약 2000 내지 3000 Å일 수 있다.
게이트전극(G1, G2)을 덮도록 제2게이트절연층(113)이 구비될 수 있다. 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 일부 실시예에서, 제2게이트절연층(113)는 상기 절연층(123)의 두께보다 크게 구비될 수 있다. 예컨대, 제2게이트절연층(113)은 약 2000 내지 3000 Å일 수 있다.
스토리지 커패시터(Cst)의 제1전극(CE1)은 제1박막트랜지스터(T1)와 중첩할 수 있다. 예컨대, 제1박막트랜지스터(T1)의 게이트전극(G1)은 스토리지 커패시터(Cst)의 제1전극(CE1)으로의 기능을 수행할 수 있다.
스토리지 커패시터(Cst)의 제2전극(CE2)은 제2게이트절연층(113)을 사이에 두고 제1전극(CE1)과 중첩한다. 이 경우, 제2게이트절연층(113)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다. 제2전극(CE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제2전극(CE2) Mo의 단층이거나 또는 Mo/Al/Mo의 다층일 수 있다.
층간절연층(115)는 상기 제2전극(CE2)을 덮도록 기판(100) 전면(全面)에 형성된다. 층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
소스전극(S1, S2) 및 드레인전극(D1, D2)은 층간절연층(115) 상에 배치된다. 소스전극(S1, S2) 및 드레인전극(D1, D2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스전극(S1, S2)과 드레인전극(D1, D2)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
소스전극(S1, S2)과 드레인전극(D1, D2) 상에는 평탄화층(118)이 위치하며, 평탄화층(118) 상에 유기발광소자(300)가 위치할 수 있다.
평탄화층(118)은 화소전극(310)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 평탄화층(118)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 평탄화층(118)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 한편, 평탄화층(118)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 평탄화층(118)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다.
기판(100)의 디스플레이영역(DA)에 있어서, 평탄화층(118) 상에는 유기발광소자(300)가 배치된다. 유기발광소자(300)는 화소전극(310), 유기발광층을 포함하는 중간층(320) 및 대향전극(330)을 포함한다.
평탄화층(118)에는 제1박막트랜지스터(T1)의 소스전극(S1) 및 드레인전극(D1) 중 어느 하나를 노출시키는 개구부가 존재하며, 화소전극(310)은 상기 개구부를 통해 소스전극(S1) 또는 드레인전극(D1)과 컨택하여 제1박막트랜지스터(T1)와 전기적으로 연결된다.
화소전극(310)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(310)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3; indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 및 알루미늄징크옥사이드(AZO; aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다.
화소전극(310) 상에는 화소정의막(119)이 배치될 수 있다. 화소정의막(119)은 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 화소정의막(119)은 화소전극(310)의 가장자리와 대향전극(330) 사이의 거리를 증가시킴으로써, 이들 사이에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(119)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
화소정의막(119) 상부에는 스페이서(미도시)가 배치될 수 있다. 스페이서는 유기발광소자(300)의 중간층(320) 형성 등에 필요한 마스크 공정 시에 발생할 수 있는 마스크 찍힘을 방지하기 위한 것일 수 있다. 스페이서는 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다. 스페이서는 화소정의막(119)과 동일 물질로 동시에 형성할 수 있다. 이 경우, 하프톤 마스크를 이용할 수 있다.
유기발광소자(300)의 중간층(320)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 중간층(320)은 복수의 화소전극(310) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(320)은 복수의 화소전극(310)에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향전극(330)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(330)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다. 대향전극(330)은 디스플레이영역(DA) 및 주변영역(PA)에 걸쳐 배치되며, 중간층(320)과 화소정의막(119)의 상부에 배치될 수 있다. 대향전극(330)은 복수의 유기발광소자(300)들에 있어서 일체(一體)로 형성되어 복수의 화소전극(310)에 대응할 수 있다.
상기와 같이, 본 발명의 일 실시예에 따른 디스플레이 장치는 기판(100)과 박막트랜지스터(T1, T2) 사이에 도전층(121) 및 절연층(123)을 구비하고 있는 바, 제조공정시 불량이 없고 박막트랜지스터(T1, T2)의 모빌리티가 증가된 디스플레이 장치가 구현될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 단면도이다. 도 3에 있어서, 도 2에서와 동일한 참조부호는 동일한 부재를 나타내는 바, 이들의 중복 설명은 생략한다.
도 3을 참조하면, 디스플레이 장치는 기판(100), 기판(100) 상에 배치된 박막트랜지스터(T1, T2), 상기 기판(100)과 상기 박막트랜지스터(T1, T2) 사이에 배치된 도전층(121), 및 절연층(123)을 포함할 수 있다.
본 실시예에서, 기판(100)은 제1플렉서블 기판(101), 제1배리어층(102), 제2플렉서블 기판(103) 및 제2배리어층(104)가 순차 적층되어 구비될 수 있다. 또한, 제2배리어층(104) 상부에는 버퍼층(111)이 구비될 수 있다. 이 때, 상기 절연층(123)의 두께(t2)는 매우 얇게 구비될 수 있다. 예컨대, 상기 절연층(123)의 두께(t2)는 상기 버퍼층(111)의 두께(tb) 또는 제2배리어층(104)의 두께(tb')에 비해 작게 구비될 수 있다.(t2 << tb, tb')
제1플렉서블 기판(101) 및 제2플렉서블 기판(103)은 가요성 및 전기 절연성을 가진 물질로 구비된다. 예컨대, 제1플렉서블 기판(101) 및 제2플렉서블 기판(103)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다. 또한, 제1플렉서블 기판(101) 및 제2플렉서블 기판(103)은 가요성의 세라믹일 수 있다.
제1배리어층(102) 및 제2배리어층(104)는 무기 물질로 구비될 수 있으며, 일 예로, 비정질 실리콘, 산화실리콘(SiO2) 또는 질화실리콘(SiNX)을 포함할 수 있다. 제1배리어층(102) 및 제2배리어층(104)은 공기와 수분에 취약한 제1플렉서블 기판(101) 및 제2플렉서블 기판(103) 상에 각각 형성되어 제1플렉서블 기판(101) 및 제2플렉서블 기판(103) 의 파손을 방지하고, 공기나 수분과 같은 이물질이 디스플레이 장치 내부로 침투되는 것을 방지할 수 있다. 제1배리어층(102) 및 제2배리어층(104)는 약 2000Å내지 수 um의 두께를 가질 수 있다. 이에 따라, 제2배리어층(104)의 두께(tb')는 절연층(123)의 두께(t2) 보다 크게 구비될 수 있다. 본 실시예에서, 버퍼층(111)은 생략될 수 있다. 버퍼층(111)이 생략되는 경우, 제2배리어층(104)가 버퍼층(111)의 역할을 수행할 수 있다.
본 실시예에서, 도전층(121) 및 절연층(123)은 제2배리어층(104)와 박막트랜지스터(T1, T2) 사이에 배치될 수 있다. 또한, 도전층(121) 및 절연층(123)의 두께(t1, t2)는 제2배리어층(104) 또는 버퍼층(111)의 두께(tb', tb)에 비해서 매우 작게 구비될 수 있다. (t1, t2 << tb', tb)
도전층(121)은 상기 박막트랜지스터(T1, T2)의 하부에 배치되어 박막트랜지스터(T1, T2)의 반도체층(A1, A2)의 모빌리티(movility)를 증가시키기 위해 도입된 것일 수 있다. 즉, 도전층(121)의 캐리어가 상기 반도체층(A1, A2)에 주입되어 반도체층(A1, A2)의 캐리어 농도를 높이는 역할을 할 수 있다.
도전층(121)과 상기 박막트랜지스터(T1,T2) 사이에는 얇은 두께의 절연층(123)이 배치될 수 있다. 절연층(123)은 박막트랜지스터(T1, T2)의 반도체층(A1, A2)이 균일하게 성막될 수 있게 도와주는 역할을 할 수 있다. 또한, 절연층(123)의 두께(t2)는 상기 도전층(121)의 캐리어가 터널링을 통해서 상기 반도체층(A1, A2)으로 이동할 수 있을 정도로 얇게 구비될 수 있다.
만일, 도전층(121) 상부에 직접적으로 반도체층(A1, A2)가 형성되는 경우, 공정상 문제가 발생할 수 있다. 예컨대, 반도체층(A1, A2)을 화학기상증착법으로 바로 성막할 경우, 도전층(121)에 의해서 전기장 균형이 깨져 아크(Arc)가 발생할 수 있다. 이 경우, 반도체층(A1, A2)이 균일하게 성막되지 않을 수 있다.
그러나, 본 실시예에서는 도전층(121) 상부에 얇은 두께의 절연층(123)이 구비되는 바, 반도체층(A1, A2)의 성막 시 전기장의 균형이 깨지지 않아, 반도체층(A1, A2)가 균일하게 성막될 수 있다. 또한, 절연층(123)의 두께(tb)는 도전층(121)의 캐리어가 반도체층(A1, A2)로 이동할 수 있을 정도로 얇기에, 도전층(121)에 의한 모빌리티 증가에는 영향을 주지 않을 수 있다.
일부 실시예에서, 절연층(123)의 두께(t2)는 약 30 내지 50 Å일 수 있다. 절연층(123)의 두께(t2)가 30 Å 미만인 경우, 도전층(121)에 의한 전기장의 불균형을 방지하지 못할 수 있으며, 절연층(123)의 두께가 50 Å을 초과하면 도전층(121)의 캐리어가 터널링을 통해서 반도체층(A1, A2)로 이동하지 못할 수 있기 때문이다.
일부 실시예에서, 도전층(121)의 두께(t1)은 약 30 내지 100 Å 일 수 있다. 도전층(121)의 두께(t1)가 30 Å 미만인 경우, 반도체층(A1, A2)의 모빌리티 증가에 영향을 주지않을 수 있으며, 도전층(121)의 두께(t1)가 100 Å을 초과하는 경우 더 이상 모빌리티가 증가하지 않으며, 오히려 박막트랜지스터(T1, T2)의 특성이 저하될 수 있다.
일부 실시예에서, 도전층(121)이 물질 A를 포함하는 경우, 절연층(123)은 상기 물질 A의 산화물인 AOx(x는 양수)로 구비될 수 있다. 이와 같이 구비하는 경우, 도전층(121) 및 절연층(123)은 하나의 타켓(target)으로 하나의 챔버 내에서 성막할 수 있는 이점을 갖게 된다. 즉, 물질 A를 포함하는 타겟으로 도전층(121)을 성막한 후, 절연층(123)은 동일 챔버에 산소 가스를 주입하면서 상기 타겟으로 성막할 수 있다.
일부 실시예에서, 도전층(121)은 Al, SnO, Ca, 및 Mg으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있으며, 절연층(123)은 Al2O3, SnO2, CaO, MgO로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
상기 절연층(123) 상부에는 제1박막트랜지스터(T1) 및/또는 제2박막트랜지스터(T2)가 배치될 수 있다. 제1박막트랜지스터(T1)는 반도체층(A1), 게이트전극(G1), 소스전극(S1), 드레인전극(D1)을 포함하고, 제2박막트랜지스터(T2) 반도체층(A2), 게이트전극(G2), 소스전극(S2), 드레인전극(D2)을 포함한다. 제1박막트랜지스터(T1) 은 유기발광소자(300)와 연결되어 유기발광소자(300)를 구동하는 구동 박막트랜지스터로 기능할 수 있다. 제2박막트랜지스터(T2)는 데이터선(DL)과 연결되어 스위칭 박막트랜지스터로 기능할 수 있다. 도면에서는 박막트랜지스터로 두 개를 도시하고 있으나, 이에 한장되지 않는다. 박막트랜지스터의 개수는 1 ~ 7 개 등 다양하게 변형될 수 있다.
상기와 같이, 본 발명의 일 실시예에 따른 디스플레이 장치는 기판(100)과 박막트랜지스터(T1, T2) 사이에 도전층(121) 및 절연층(123)을 구비하고 있는 바, 제조공정시 불량이 없고 박막트랜지스터(T1, T2)의 모빌리티가 증가된 디스플레이 장치가 구현될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 단면도이다. 도 4에 있어서, 도 3에서와 동일한 참조부호는 동일한 부재를 나타내는 바, 이들의 중복 설명은 생략한다.
도 4를 참조하면, 디스플레이 장치는 기판(100), 기판(100) 상에 배치된 박막트랜지스터(T1, T2), 상기 기판(100)과 상기 박막트랜지스터(T1, T2) 사이에 배치된 도전층(121), 및 절연층(123)을 포함할 수 있다.
본 실시예에서, 기판(100)은 제1플렉서블 기판(101), 제1배리어층(102), 제2플렉서블 기판(103) 및 제2배리어층(104)가 순차 적층되어 구비될 수 있다. 또한, 제2배리어층(104) 상부에는 버퍼층(111)이 구비될 수 있다. 이 때, 상기 절연층(123)의 두께(t2)는 매우 얇게 구비될 수 있다. 예컨대, 상기 절연층(123)의 두께(t2)는 상기 버퍼층(111)의 두께(tb) 또는 제2배리어층(104)의 두께(tb')에 비해 작게 구비될 수 있다.(t2 << tb, tb')
또한, 본 실시예에서, 디스플레이 장치는 디스플레이영역(DA)을 밀봉하는 봉지층(400)을 더 포함할 수 있다. 봉지층(400)은 디스플레이영역(DA)에 배치되는 디스플레이소자 등을 덮어 외부의 수분이나 산소로 부터 유기발광소자(300) 등을 보호하는 역할을 할 수 있다. 이러한 봉지층(400)은 제1무기봉지층(410), 유기봉지층(420) 및 제2무기봉지층(430)을 포함할 수 있다.
제1무기봉지층(410)은 대향전극(330)을 덮으며, 세라믹, 금속산화물, 금속질화물, 금속탄화물, 금속산질화물, 인듐산화물(In2O3), 주석 산화물(SnO2), 인듐 주석 산화물(ITO), 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다. 물론 필요에 따라 제1무기봉지층(410)과 대향전극(330) 사이에 캡핑층 등의 다른 층들이 개재될 수도 있다. 이러한 제1무기봉지층(410)은 그 하부의 구조물을 따라 형성되기에, 도 4에 도시된 것과 같이 그 상면이 평탄하지 않게 된다.
유기봉지층(420)은 이러한 제1무기봉지층(410)을 덮는데, 제1무기봉지층(410)과 달리 그 상면이 대략 평탄하도록 할 수 있다. 구체적으로, 유기봉지층(420)은 디스플레이영역(DA)에 대응하는 부분에서는 상면이 대략 평탄하도록 할 수 있다. 이러한 유기봉지층(420)은 아크릴, 메타아크릴(metacrylic), 폴리에스터, 폴리에틸렌(polyethylene), 폴리프로필렌(polypropylene), 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다.
제2무기봉지층(430)은 유기봉지층(420)을 덮으며, 세라믹, 금속산화물, 금속질화물, 금속탄화물, 금속산질화물, 인듐산화물(In2O3), 주석 산화물(SnO2), 인듐 주석 산화물(ITO), 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다. 이러한 제2무기봉지층(430)은 디스플레이영역(DA) 외측에 위치한 그 가장자리에서 제1무기봉지층(410)과 컨택함으로써, 유기봉지층(420)이 외부로 노출되지 않도록 할 수 있다.
이와 같이 봉지층(400)은 제1무기봉지층(410), 유기봉지층(420) 및 제2무기봉지층(430)을 포함하는바, 이와 같은 다층 구조를 통해 봉지층(400) 내에 크랙이 발생한다고 하더라도, 제1무기봉지층(410)과 유기봉지층(420) 사이에서 또는 유기봉지층(420)과 제2무기봉지층(430) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 디스플레이영역(DA)으로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
봉지층(400) 상부에는 터치스크린층, 편광필름 등 다양한 기능층이 더 포함될 수 있으며, 대향전극(330)과 봉지층(400) 사이에는 광효율을 향상시키기 위한 캐핑층이 더 포함될 수 있다.
도 4에 있어서, 디스플레이 장치가 봉지층(400)에 의해서 밀봉되는 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 유기발광표시장치는 기판(100)에 대향하는 밀봉 기판이 배치되고, 주변영역(PA)에서 기판(100)과 밀봉기판을 프릿 등의 실링재로 부착하는 방식으로 밀봉될 수도 있다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조방법을 순차적으로 나타낸 단면도이다. 여기에서는 도 2의 디스플레이 장치를 예로 들어 설명하기로 한다.
도 5a를 참조하면, 먼저 기판(100) 상에 버퍼층(111), 도전층(121), 절연층(123), 및 예비-반도체층(130)을 순차적으로 형성한다.
버퍼층(111)은 산화실리콘(SiO2) 또는 질화실리콘(SiNX)으로 구비될 수 있으며, 화학기상증착법(Chemical Vapor Deposition : CVD), 스퍼터링(sputtering) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.
도전층(121)은 금속 또는 전도성 고분자 등 전도성의 물질로 이루어질 수 있다. 일부 실시예에서, 도전층(121)은 Al, Mg, Ca, SnO 등으로 이루어질 수 있다. 도전층(121)은 스퍼터링의 증착방법으로 형성될 수 있다. 도전층(121)은 약 30 Å 내지 100 Å 의 두께로 형성될 수 있다.
절연층(123)은 무기 물질로 이루어질 수 있으며, 도전층(121)의 캐리어가 터널링 가능할 정도로 얇게 구비될 수 있다. 절연층(123)은 스퍼터링의 증착방법으로 형성될 수 있다. 일부 실시예에서, 절연층(123)은 Al2O3, SnO2, CaO, MgO로 형성될 수 있다. 절연층(123)은 약 30 Å 내지 50 Å 의 두께로 형성될 수 있다.
도전층(121)이 물질 A를 포함하는 경우, 절연층(123)은 물질 A의 산화물로 구비될 수 있다. 이 경우, 하나의 챔버에서 하나의 타겟으로 도전층(121)과 절연층(123)을 형성할 수 있는 이점이 있다. 즉, 하나의 타겟으로 도전층(121)을 형성한 후, 산소 가스를 주입하면서 절연층(123)을 형성할 수 있다.
절연층(123) 상부에는 예비-반도체층(130)이 형성된다. 예비-반도체층(130)은 비정질 실리콘 또는 산화물 반도체로 형성될 수 있다. 예비-반도체층(130)은 화학기상증착법으로 증착될 수 있다. 만일, 절연층(123)이 구비되지 않고, 예비-반도체층(130)이 화학기상증착법으로 도전층(121) 바로 위에 증착되게 되면 도전층(121)에 의한 전기장 균형이 깨지게 되어, 균일한 성막이 이루어지지 않을 수 있다. 본 실시예에서는 절연층(123)이 구비되어 도전층(121)에 의한 전기장 변형을 방지해주어 예비-반도체층(130)이 균일하게 성막될 수 있다.
예비-반도체층(130)이 비정질 실리콘층일 경우, 이를 성막한 이후에는 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화하여 다결정 실리콘층으로 형성할 수 있다.
그 다음, 도 5b를 참조하면, 예비-반도체층(130)을 패터닝하여 반도체층(A1, A2)를 형성하고, 기판(100) 전면에 상기 반도체층(A1, A2)을 덮는 제1게이트절연층(112)을 형성하고 그 상부에 게이트전극(G1, G2)을 형성한다.
제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등으로 구비될 수 있으며, 화학기상증착법(Chemical Vapor Deposition : CVD), 스퍼터링(sputtering) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.
게이트전극(G1, G2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 게이트전극(G1, G2)은 Mo의 단층일 수 있다. 게이트전극(G1, G2)을 형성하기 위해서 기판(100) 전면에 금속층을 형성한 후, 패터닝하여 형성할 수 있다. 상기 금속층은 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.
그 다음, 반도체층(A1, A2)이 비정질 실리콘 또는 다결정 실리콘인 경우, 상기 게이트전극(G1, G2)을 도핑 마스크로 하여, 반도체층(A1, A2)에 n형 또는 p형의 도펀트를 주입하여 소스영역(SA1, SA2) 및 드레인영역(DA1, DA2)를 형성할 수 있다. 반도체층(A1, A2)이 산화물 반도체인 경우, 도핑 공정은 생략될 수 있다.
도 5c를 참조하면, 기판(100) 전면(全面)에 게이트전극(G1, G2)을 덮도록 제2게이트절연층(113)을 형성하고 그 상부에 스토리지 커패시터(Cst)의 제2전극(CE2)을 형성한다.
제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등으로 구비될 수 있으며, 화학기상증착법(Chemical Vapor Deposition : CVD), 스퍼터링(sputtering) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.
제2게이트절연층(113) 상부에는 스토리지 커패시터(Cst)의 제1전극(CE1)의 역할을 하는 게이트전극(G1)과 적어도 일부 중첩되도록 제2전극(CE2)을 형성할 수 있다. 제2전극(CE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층의 금속층을 형성한 후, 이를 패터닝함으로써 형성될 수 있다.
그 다음, 기판(100) 전면(全面)에 제2전극(CE2)을 덮도록 층간절연막(115)을 형성하고, 반도체층(A1, A2)의 소스영역(SA1, SA2) 및/또는 드레인영역(DA1, DA2)을 노출하는 콘택홀을 형성한다. 그 후, 상기 콘택홀에 매입되는 금속층을 형성한 후, 이를 패터닝하여 소스전극(S1, S2) 및/또는 드레인전극(D1, D2)을 형성할 수 있다.
층간절연막(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등으로 구비될 수 있으며, 화학기상증착법, 스퍼터링(sputtering) 등의 증착 방법에 의하여 형성할 수 있으며, 이를 한정하지 않는다.
소스전극(S1, S2) 및 드레인전극(D1, D2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스전극(S1, S2)과 드레인전극(D1, D2)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
그 다음, 도 5d를 참조하면, 제1박막트랜지스터(T1)의 드레인전극(D1)이 노출되는 비아홀(VIA)을 구비한 평탄화층(118) 및 상기 평탄화층(118) 상의 유기발광소자(300)을 형성한다.
평탄화층(118)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 이러한, 평탄화층(118)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 한편, 평탄화층(118)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 평탄화층(118)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다.
그 다음, 평탄화층(118) 상에 화소전극(310)을 형성한다. 이러한 화소전극(310)은 평탄화층(118)에 정의된 비아홀을 통해서 제1박막트랜지스터(T1)와 연결될 수 있다.
그 다음, 화소전극(310)의 중앙을 노출하는 개구부(119OP)를 구비한 화소정의막(119)을 형성한다. 화소정의막(119)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물의 도포 및 현상 공정에 의해서 형성될 수 있다. 그 다음, 화소전극(310) 상부에 유기발광층을 포함하는 중간층(320) 및 대향전극(330)을 형성하여 유기발광소자(300)을 형성할 수 있다.
상기한 바와 같이, 본 발명의 실시예들에 의한 디스플레이 장치는 박막트랜지스터 하부에 도전층을 구비하고 있어, 박막트랜지스터의 모빌리티(movility)가 향상될 수 있다. 또한, 도전층과 박막트랜지스터 사이에 절연층을 구비하는 바, 제조공정 상 불량이 발생하는 것을 방지할 수 있다.
여태까지, 본 발명의 실시예에 적용될 수 있는 실시예들을 설명하였다. 이와 같은 실시예들은 별도의 실시예로 구현될 수도 있고, 서로 조합된 실시예로 구현될 수 있다. 예컨대, 도 4에서 예로 들어 설명한 봉지층(400)이 배치된 실시예에 대해서 도 2를 예로 들어 설명한 실시예에 적용할 수 있는 등 다양한 조합이 가능하다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 기판
101: 제1플렉서블 기판
102: 제1배리어층
103: 제2플렉서블 기판
104: 제2배리어층
111: 버퍼층
112: 제1게이트절연층
113: 제2게이트절연층
115: 층간절연층
118: 평탄화층
119: 화소정의막
121: 도전층
123: 절연층
130: 예비-반도체층
300: 유기발광소자
310: 화소전극
320: 중간층
330: 대향전극
400: 봉지층
410: 제1무기봉지층
420: 유기봉지층
430: 제2무기봉지층

Claims (20)

  1. 기판;
    상기 기판 상에 배치된 박막트랜지스터; 및
    상기 기판과 상기 박막트랜지스터 사이에서 상기 기판에서부터 순차적으로 배치된 버퍼층, 도전층,및 절연층;을 포함하며,
    상기 절연층의 두께는 상기 버퍼층의 두께보다 작고,
    상기 절연층의 두께는 약 30 Å 내지 50 Å인, 디스플레이 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 절연층의 두께는 상기 버퍼층의 두께의 약 1/600 내지 1/200인, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 도전층은 물질 A를 포함하고,
    상기 절연층은 상기 물질 A의 산화물인 AOx (x는 양수)를 포함하는, 디스플레이 장치.
  5. 제4항에 있어서,
    상기 물질 A는 Al, SnO, Ca, 및 Mg으로 이루어진 군에서 선택된 적어도 하나를 포함하며,
    상기 AOx는 Al2O3, SnO2, CaO, MgO로 이루어진 군에서 선택된 적어도 하나를 포함하는, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 박막트랜지스터는,
    상기 절연층 상에 배치되며, 소스영역, 드레인영역, 및 채널영역을 포함하는 반도체층;
    상기 반도체층을 덮는 게이트절연층; 및
    상기 게이트절연층 상에서 상기 채널영역과 중첩배치된 게이트전극;을 포함하며, 상기 게이트절연층의 두께는 상기 절연층의 두께보다 큰, 디스플레이 장치.
  7. 제1항에 있어서,
    상기 박막트랜지스터와 연결되며, 화소전극, 유기발광층을 포함하는 중간층, 및 대향전극을 포함하는 유기발광소자;를 더 포함하는, 디스플레이 장치.
  8. 제1항에 있어서,
    상기 기판은 제1플렉서블 기판, 제1배리어층, 제2플렉서블 기판, 및 제2배리어층이 순차 적층된, 디스플레이 장치.
  9. 제1플렉서블 기판, 제1배리어층, 제2플렉서블 기판, 및 제2배리어층이 순차 적층된 기판;
    상기 기판 상에 배치된 박막트랜지스터; 및
    상기 제2배리어층과 상기 박막트랜지스터 사이에서 상기 제2배리어층으로부터 순차적으로 배치된 도전층 및 절연층;을 포함하며,
    상기 도전층의 두께는 약 30 Å 내지 100 Å 이며, 상기 절연층의 두께는 약 30 Å 내지 50 Å인, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 도전층은 물질 A를 포함하고,
    상기 절연층은 상기 물질 A의 산화물인 AOx (x는 양수)를 포함하는, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 물질 A는 Al, SnO, Ca, 및 Mg으로 이루어진 군에서 선택된 적어도 하나를 포함하며,
    상기 AOx는 Al2O3, SnO2, CaO, MgO로 이루어진 군에서 선택된 적어도 하나를 포함하는, 디스플레이 장치.
  12. 제9항에 있어서,
    상기 제2배리어층과 상기 도전층 사이에 배치된 버퍼층;을 더 포함하는, 디스플레이 장치.
  13. 제9항에 있어서,
    상기 박막트랜지스터는,
    상기 절연층 상에 배치되며, 소스영역, 드레인영역, 및 채널영역을 포함하는 반도체층;
    상기 반도체층을 덮는 게이트절연층; 및
    상기 게이트절연층 상에서 상기 채널영역과 중첩배치된 게이트전극;을 포함하며, 상기 게이트절연층의 두께는 상기 절연층의 두께보다 큰, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 게이트절연층의 두께는 약 2000 Å 내지 3000 Å인, 디스플레이 장치.
  15. 기판 상에 도전층을 형성하는 단계;
    상기 도전층 상에 두께가 약 30 Å 내지 50 Å인 절연층을 형성하는 단계;
    상기 절연층 상에 비정질 실리콘층을 형성하는 단계; 및
    상기 비정질 실리콘층을 결정화하여 결정질 실리콘층을 형성하는 단계;를 포함하는, 디스플레이 장치의 제조방법.
  16. 제15항에 있어서,
    상기 결정질 실리콘층을 패터닝하여 예비-반도체층을 형성하는 단계;
    상기 예비-반도체층을 덮도록 상기 기판 상에 게이트절연층을 형성하는 단계;
    상기 게이트절연층 상에서 상기 예비-반도체층과 적어도 일부 중첩되도록 배치된 게이트전극을 형성하는 단계; 및
    상기 게이트전극을 도핑 마스크로 하여 상기 예비-반도체층에 도펀트를 주입하여 소스영역, 드레인영역, 및 채널영역을 갖는 반도체층을 형성하는 단계;를 더 포함하는, 디스플레이 장치의 제조방법.
  17. 제15항에 있어서,
    상기 도전층 및 상기 절연층은 스퍼터링법에 의해서 형성되고,
    상기 비정질 실리콘층은 화학 기상 증착법에 의해서 형성되는, 디스플레이 장치의 제조방법.
  18. 제15항에 있어서,
    상기 도전층은 물질 A를 포함하고,
    상기 절연층은 상기 물질 A의 산화물인 AOx (x는 양수)를 포함하는, 디스플레이 장치의 제조방법.
  19. 제18항에 있어서,
    상기 물질 A는 Al, SnO, Ca, 및 Mg으로 이루어진 군에서 선택된 적어도 하나를 포함하며,
    상기 AOx는 Al2O3, SnO2, CaO, MgO로 이루어진 군에서 선택된 적어도 하나를 포함하는, 디스플레이 장치의 제조방법.
  20. 제15항에 있어서,
    상기 도전층의 두께는 약 30 Å 내지 100 Å 인, 디스플레이 장치의 제조방법.
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