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CN118471982A - 显示基板及其制备方法和显示装置 - Google Patents

显示基板及其制备方法和显示装置 Download PDF

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CN118471982A
CN118471982A CN202310126238.8A CN202310126238A CN118471982A CN 118471982 A CN118471982 A CN 118471982A CN 202310126238 A CN202310126238 A CN 202310126238A CN 118471982 A CN118471982 A CN 118471982A
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CN
China
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transistor
substrate
layer
electrode
data line
Prior art date
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Pending
Application number
CN202310126238.8A
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English (en)
Inventor
张立震
李付强
李昌峰
王洪润
吴仲远
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Shiyan Technology Co ltd
Original Assignee
Beijing Shiyan Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Shiyan Technology Co ltd filed Critical Beijing Shiyan Technology Co ltd
Priority to CN202310126238.8A priority Critical patent/CN118471982A/zh
Priority to PCT/CN2023/115198 priority patent/WO2024159743A1/zh
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Abstract

本公开提供了一种显示基板及其制备方法和显示装置。显示基板包括：衬底基板；设置在衬底基板上的多个子像素，多个子像素沿第一方向和第二方向成阵列地布置在衬底基板上，至少一个子像素包括第一电极；设置在衬底基板上的第一晶体管和第二晶体管，第一晶体管包括有源层和栅极，第一晶体管的有源层包括沟道区、第一极区和第二极区，第二晶体管包括有源层、栅极、第一极和第二极；以及设置在衬底基板上的数据线，数据线在衬底基板上沿第二方向延伸。

Description

显示基板及其制备方法和显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种显示基板及其制备方法和显示装置。
背景技术
随着显示器制造技术的快速发展，在显示技术领域逐渐涌现出多种显示面板。低温多晶氧化物(Low temperature polycrystalline oxide，LTPO)基板是一种新型的显示面板，其具有低温多晶硅(Low Temperature Poly-silicon，LTPS)面板和氧化物(Oxide)面板的优点，是未来显示面板的主要发展方向之一。对于VR(Virtual Reality，虚拟现实)以及3D(three-dimensional，三维)等显示场景，高分辨率的显示面板起着至关重要的作用。
发明内容
为了解决上述问题的至少一个方面，本公开实施例提供一种显示基板及其制备方法和包括该显示基板的显示装置。
根据本公开的一个方面，提供了一种显示基板，包括：
衬底基板；
设置在所述衬底基板上的多个子像素，所述多个子像素沿第一方向和第二方向成阵列地布置在所述衬底基板上，至少一个所述子像素包括第一电极；
设置在所述衬底基板上的第一晶体管和第二晶体管，所述第一晶体管包括有源层和栅极，所述第一晶体管的有源层包括沟道区、第一极区和第二极区，所述第二晶体管包括有源层、栅极、第一极和第二极；以及
设置在所述衬底基板上的数据线，所述数据线在所述衬底基板上沿第二方向延伸，
其中，所述显示基板包括：位于所述衬底基板上的第一半导体层；位于所述第一半导体层远离所述衬底基板一侧的第一导电层；位于所述第一导电层远离所述衬底基板一侧的第二导电层；位于所述第二导电层远离所述衬底基板一侧的第二半导体层；位于所述第二半导体层远离所述衬底基板一侧的第三导电层；位于所述第三导电层远离所述衬底基板一侧的第四导电层；
所述第二晶体管的有源层位于所述第一半导体层，所述第二晶体管的栅极位于所述第一导电层，所述第二晶体管的第一极和第二极位于所述第二导电层；所述第一晶体管的有源层位于所述第二半导体层，所述第一晶体管的栅极位于所述第三导电层；所述子像素的第一电极位于所述第四导电层；以及
所述数据线位于所述第一导电层和所述第二导电层中的一个导电层，所述第一晶体管的有源层的第一极区与所述数据线电连接，所述子像素的第一电极与所述第一晶体管的有源层的第二极区电连接。
例如，所述显示基板还包括遮光部，所述遮光部在所述衬底基板上的正投影与所述第一晶体管的有源层的沟道区至少部分重叠，所述遮光部位于所述第一导电层和所述第二导电层中的一个导电层。
例如，所述数据线和所述遮光部位于不同的导电层。
例如，所述遮光部在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影部分重叠。
例如，沿第一方向排列的一行子像素的多个遮光部彼此连接，形成沿第一方向延伸的遮光条，所述遮光条在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影交叉。
例如，所述数据线和所述遮光部位于同一导电层。
例如，所述遮光部与所述数据线连接，所述遮光部自所述数据线沿第一方向突出。
例如，所述显示基板还包括设置在所述衬底基板上的伪数据线，所述伪数据线在所述衬底基板上沿第二方向延伸，所述数据线和所述伪数据线在第一方向上交替设置；以及
所述遮光部与所述伪数据线连接，所述遮光部自所述伪数据线沿第一方向突出。
例如，两列相邻的子像素共用一条伪数据线；以及
对于位于同一条伪数据线两侧的两列相邻的子像素而言，该两列相邻的子像素的遮光部均与该同一条伪数据线连接。
例如，所述第一晶体管的有源层的第一极区通过搭接部与所述数据线电连接。
例如，所述搭接部位于所述第三导电层。
例如，所述显示基板还包括设置在所述衬底基板上的栅线，所述栅线沿第一方向延伸，所述栅线的一部分在所述衬底基板上的正投影与所述第一晶体管的有源层在所述衬底基板上的正投影重叠，以形成所述第一晶体管的栅极；以及
所述搭接部在所述衬底基板上的正投影与所述栅线在所述衬底基板上的正投影在第二方向上间隔设置。
例如，所述搭接部包括透明导电材料。
例如，所述显示基板包括：设置在所述第二半导体层与所述第四导电层之间的第一绝缘层；以及，贯穿所述第一绝缘层的第一过孔；以及
所述第一电极通过第一过孔与所述第一晶体管的有源层的第二极区电连接。
例如，所述显示基板包括：设置在所述第三导电层与所述第四导电层之间的第五导电层；以及，位于所述第五导电层的导电转接部；以及
所述第一电极通过所述导电转接部与所述第一晶体管的有源层的第二极区电连接。
例如，所述显示基板包括：设置在所述第二半导体层与所述第五导电层之间的第一子绝缘层；设置在所述第五导电层与所述第四导电层之间的第二子绝缘层；贯穿所述第一子绝缘层的第二过孔；以及，贯穿所述第二子绝缘层的第三过孔；以及
所述第一电极通过所述第三过孔、所述导电转接部和所述第二过孔与所述第一晶体管的有源层的第二极区电连接。
例如，所述第三过孔在所述衬底基板上的正投影落入所述遮光部在所述衬底基板上的正投影内。
例如，所述第二过孔在所述衬底基板上的正投影和所述第三过孔在所述衬底基板上的正投影间隔设置。
例如，所述搭接部和所述导电转接部均位于所述第五导电层。
例如，所述搭接部和所述第一电极均位于所述第四导电层。
例如，所述显示基板还包括：位于所述数据线所在的导电层与所述第二半导体层之间的第二绝缘层；贯穿所述第二绝缘层的第四过孔；以及
所述第一晶体管的有源层的第一极区通过所述第四过孔直接接触所述数据线。
例如，所述显示基板还包括设置在所述衬底基板上的栅线，所述栅线沿第一方向延伸，所述栅线的一部分在所述衬底基板上的正投影与所述第一晶体管的有源层在所述衬底基板上的正投影重叠；以及
所述第四过孔在所述衬底基板上的正投影与所述栅线在所述衬底基板上的正投影至少部分重叠。
例如，所述第一晶体管的有源层包括金属氧化物半导体材料；和/或，所述第二晶体管的有源层包括低温多晶硅半导体材料。
例如，至少一个所述子像素还包括第二电极，所述第一电极为像素电极和公共电极中的一个，所述第二电极为像素电极和公共电极中的另一个。
例如，所述第一电极包括透明导电材料。
例如，所述导电转接部包括透明导电材料。
根据本公开的另一个方面，还提供了一种显示基板，包括：
衬底基板；
设置在所述衬底基板上的多个子像素，所述多个子像素沿第一方向和第二方向成阵列地布置在所述衬底基板上，至少一个所述子像素包括第一电极；
设置在所述衬底基板上的第一晶体管和第二晶体管，所述第一晶体管包括有源层和栅极，所述第一晶体管的有源层包括沟道区、第一极区和第二极区，所述第二晶体管包括有源层、栅极、第一极和第二极；以及
设置在所述衬底基板上的数据线，所述数据线在所述衬底基板上沿第二方向延伸，
其中，所述显示基板包括：位于所述衬底基板上的第一半导体层；位于所述第一半导体层远离所述衬底基板一侧的第一导电层；位于所述第一导电层远离所述衬底基板一侧的第二半导体层；位于所述第二半导体层远离所述衬底基板一侧的第二导电层；位于所述第二导电层远离所述衬底基板一侧的第三导电层；
所述第二晶体管的有源层位于所述第一半导体层，所述第二晶体管的栅极位于所述第一导电层，所述第二晶体管的第一极和第二极位于所述第二导电层；所述第一晶体管的有源层位于所述第二半导体层，所述第一晶体管的栅极位于所述第二导电层；所述子像素的第一电极位于所述第三导电层；以及
所述数据线位于所述第一导电层，所述第一晶体管的有源层的第一极区与所述数据线电连接，所述子像素的第一电极与所述第一晶体管的有源层的第二极区电连接。
例如，所述显示基板还包括遮光部，所述遮光部在所述衬底基板上的正投影与所述第一晶体管的有源层的沟道区至少部分重叠，所述遮光部和所述数据线均位于所述第一导电层。
例如，所述遮光部与所述数据线连接，所述遮光部自所述数据线沿第一方向突出。
根据本公开的另一个方面，还提供了一种显示装置，其特征在于，包括如上文描述的显示基板。
根据本公开的另一个方面，还提供了一种显示基板的制备方法，其特征在于，包括以下步骤：
提供衬底基板；
在所述衬底基板上形成第一半导体材料层，并对所述第一半导体材料层执行构图工艺，以形成第二晶体管的有源层；
在所述第二晶体管的有源层远离所述衬底基板的一侧形成第一导电材料层，并对所述第一导电材料层执行构图工艺，以形成第二晶体管的栅极；
在所述第二晶体管的栅极远离所述衬底基板的一侧形成第二导电材料层，并对所述第二导电材料层执行构图工艺，以形成第二晶体管的第一极和第二极；
在所述第二晶体管的第一极和第二极远离所述衬底基板的一侧形成第二半导体材料层，并对所述第二半导体材料层执行构图工艺，以形成第一晶体管的有源层；
在所述第一晶体管的有源层远离所述衬底基板的一侧形成第一栅绝缘材料层；
在所述第一栅绝缘材料层远离所述衬底基板的一侧形成第三导电材料层，并对所述第三导电材料层执行构图工艺，以形成第一晶体管的栅极；
以所述第一晶体管的栅极为掩膜，刻蚀所述第一栅绝缘材料层，以形成第一栅绝缘层；
对所述第一晶体管的有源层未被所述第一栅绝缘层覆盖的部分进行导体化，使得所述第一晶体管的有源层包括沟道区、第一极区和第二极区；以及
在所述第一晶体管的栅极远离所述衬底基板的一侧形成第四导电材料层，并对所述第四导电材料层执行构图工艺，以形成子像素的第一电极和搭接部，
其中，所述制备方法还包括在所述衬底基板上形成数据线，所述第二晶体管的栅极和所述第二晶体管的第一极中的一个与所述数据线通过同一构图工艺形成；以及
所述第一晶体管的有源层的第一极区与所述数据线电连接，所述子像素的第一电极与所述第一晶体管的有源层的第二极区电连接。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述内容以及其他目的、特征和优点将更为清楚，在附图中：
图1是根据本公开的实施例的显示基板的平面示意图；
图2是根据本公开的一些示例性实施例的显示基板在显示区域中的部分的局部放大图；
图3是根据本公开的一些示例性实施例的显示基板的截面图，其中，图3中位于显示区域的部分为沿图2的线AA’截取的截面图；
图4是根据本公开的一些示例性实施例的显示面板的结构示意图；
图5是根据本公开的另一些示例性实施例的显示基板的截面图；
图6是根据本公开的另一些示例性实施例的显示基板在显示区域中的部分的局部放大图；
图7是根据本公开的一些示例性实施例的显示基板的截面图，其中，图7中位于显示区域的部分为沿图6的线BB’截取的截面图；
图8是根据本公开的又一些示例性实施例的显示基板的截面图，其中遮光部和数据线位于不同的层；
图9是根据本公开的又一些示例性实施例的显示基板的截面图，其中搭接部由透明导电材料形成；
图10是根据本公开的又另一些示例性实施例的显示基板的截面图，其中搭接部由透明导电材料形成；
图11是根据本公开的又一些示例性实施例的显示基板在显示区域中的部分的局部放大图；
图12是根据本公开的一些示例性实施例的显示基板的截面图，其中，图12中位于显示区域的部分为沿图11的线CC’截取的截面图；
图13是根据本公开的又一些示例性实施例的显示基板的截面图，其示意性示出了相对于图12的变型；
图14是根据本公开的再一些示例性实施例的显示基板的截面图，其示意性示出了相对于图12的变型；
图15是根据本公开的再一些示例性实施例的显示基板的截面图，其示意性示出了相对于图13的变型；
图16是根据本公开的再一些示例性实施例的显示基板的截面图，其示意性示出了搭接部和第一电极位于同一层；
图17是根据本公开的又一些示例性实施例的显示基板在显示区域中的部分的局部放大图，其示意性示出了第一晶体管的有源层直接电连接数据线；
图18是根据本公开的一些示例性实施例的显示基板的截面图，其中，图18中位于显示区域的部分为沿图17的线DD’截取的截面图；
图19是根据本公开的再一些示例性实施例的显示基板的截面图，其示意性示出了数据线和遮光部位于第二导电层中；
图20是根据本公开的再一些示例性实施例的显示基板在显示区域中的部分的局部放大图；
图21是根据本公开的又一些示例性实施例的显示基板在显示区域中的部分的局部放大图，其示意性示出了第一晶体管的有源层直接电连接数据线以及数据线和遮光部位于不同的层；
图22是根据本公开的一些示例性实施例的显示基板的截面图，其中，图22中位于显示区域的部分为沿图21的线EE’截取的截面图；
图23是根据本公开的又一些示例性实施例的显示基板在显示区域中的部分的局部放大图，其示意性示出了第一晶体管的有源层直接电连接数据线、数据线和遮光部位于不同的层以及设置有导电转接部；
图24是根据本公开的一些示例性实施例的显示基板的截面图，其中，图24中位于显示区域的部分为沿图23的线FF’截取的截面图；
图25是根据本公开的又一些示例性实施例的显示基板在显示区域中的部分的局部放大图，其示意性示出了所述显示基板包括数据线和伪数据线；
图26是根据本公开的一些示例性实施例的显示基板的截面图，其中，图26为沿图25的线HH’截取的截面图；
图27示意性示出了根据本公开的一些示例性实施例的显示基板的制备方法的流程图；
图28A～图28H示意性示出了图27所示的方法流程图中一些操作被执行后形成的结构的截面图；
图29示意性示出了根据本公开的另一些示例性实施例的显示基板的制备方法的流程图；
图30A～图30I示意性示出了图29所示的方法流程图中一些操作被执行后形成的结构的截面图；
图31示意性示出了根据本公开另一实施例的显示面板制备方法的流程图；以及
图32A～图32J示意性示出了根据本公开实施例的图31所示的方法流程图中一些操作被执行后形成的结构图。
需要注意的是，为了清晰起见，在用于描述本发明的实施例的附图中，层、结构或区域的尺寸可能被放大或缩小，即这些附图并非按照实际的比例绘制。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
需要说明的是，在附图中，为了清楚和/或描述的目的，可以放大元件的尺寸和相对尺寸。如此，各个元件的尺寸和相对尺寸不必限于图中所示的尺寸和相对尺寸。在说明书和附图中，相同或相似的附图标号指示相同或相似的部件。
除非另外定义，本公开使用的技术术语或者科学术语应当为本领域普通技术人员所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
在本文中，除非另有特别说明，诸如“上”、“下”、“左”、“右”、“内”、“外”等方向性术语用于表示基于附图所示的方位或位置关系，仅是为了便于描述本公开，而不是指示或暗示所指的装置、元件或部件必须具有特定的方位、以特定的方位构造或操作。需要理解的是，当被描述对象的绝对位置改变后，则它们表示的相对位置关系也可能相应地改变。因此，这些方向性术语不能理解为对本公开的限制。
需要说明的是，在本文中，表示“同一层”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺对该膜层图案化所形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的。即，位于“同一层”的多个元件、部件、结构和/或部分由相同的材料构成，并且通过同一次构图工艺形成，通常，位于“同一层”的多个元件、部件、结构和/或部分具有大致相同的厚度。
本领域技术人员应该理解，在本文中，除非另有说明，表述“高度”或“厚度”指的是沿垂直于显示基板设置的各个膜层的表面的尺寸，即沿显示基板的出光方向的尺寸，或称为沿显示装置的法线方向的尺寸。
在本文中，使用方向性表述“第一方向”、“第二方向”来描述沿像素单元的不同方向，例如，像素单元的纵向方向和横向方向，或者子像素排列的行方向和列方向。应该理解，这样的表示仅为示例性的描述，而不是对本公开的限制。
本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。由于这里采用的薄膜晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本公开的实施例中，晶体管可以包括栅极、第一极和第二极，其中，第一极可以表示源极和漏极中的一个，第二极可以表示源极和漏极中的另一个。相应地，所述晶体管的有源层可以包括沟道区、第一极区和第二极区，沟道区位于第一极区和第二极区之间，第一极区可以是源极区和漏极区中的一个，第二极区可以是源极区和漏极区中的另一个。在以下示例中主要以用作驱动晶体管的P型薄膜晶体管的情况进行描述，其他晶体管根据电路设计与驱动晶体管具有相同或不同的类型。类似地，在其他实施例中，驱动晶体管也可以被示为N型薄膜晶体管。
在本公开的实施例中，所述显示基板的像素驱动电路可以采用LTPO电路，即用低温多晶硅(LTPS)技术和氧化物(IGZO)技术制备成LTPO电路。低温多晶硅薄膜晶体管具有较高的电子迁移率，反应速度较快，且有高亮度、高分辨率与低耗电量等优点。氧化物薄膜晶体管，例如以氧化物半导体作为TFT的有源层，如铟镓锌氧化物(Indium Gallium ZincOxide，简称IGZO)，氧化物半导体具有较高的电子迁移率、良好的关断特性，相比LTPS，氧化物半导体制程简单，与非晶硅制程相容性较高。当然，氧化物薄膜晶体管还可以为其他金属氧化物半导体，例如，铟锌锡氧化物(IZTO)或铟镓锌锡氧化物(IGZTO)等。采用氧化物薄膜晶体管可以有效减小晶体管的尺寸以及防止漏电流，从而在使得该像素电路的可以适用于低频驱动的同时，还可以增加显示基板的分辨率。
在本文中，表述“PPI”(即Pixels Per Inch)表示像素密度，其所表示的是每英寸设置的像素数量。通常，PPI数值越高，代表显示装置能够以越高的密度显示图像。
在显示面板中，高PPI(Pixels Per Inch，像素的密度单位，每英寸所拥有的像素数目)意味着画质更细腻。然而人类对光线的辨别能力与光线入射到人眼球中所呈现的最小角度有关，人眼对光可辨识的角度是60角秒，在近距离10cm使用的情况下，可辨识的PPI约为871PPI，但对于VR产品，需要在特定的微小尺寸面板配合光学进行放大使用，此时需要更高的PPI产品，所以制备更小TFT，更高PPI的产品用于满足VR等产品是发展趋势。
在另一方面，我们所生活空间的是一个三维的空间，人类大部分的经验来自于对深度信息的感知。3D显示由于其存在深度信息，所以能够实现很多2D显示所不具备的功能。而纵观现如今大部分的电子产品，很多都还停留在2D显示的水平上。这和以前图像处理技术的水平有关。随着科技发展，图像处理技术突飞猛进。目前的图像处理硬件具有微型化、高效化和低发热的特性。同时，各种3D显示的光学方案层出不穷，为3D显示技术的普及奠定了基础。3D显示成为未来的一种显示趋势，现有的3D显示基本都是基于牺牲分辨率的方式达到左右眼看到的内容不一样，因此高分辨率的显示面板成为3D显示的必要条件。
基于此，高PPI的产品对VR、3D显示等前沿显示有着至关重要的作用。另外，在LCD(Liquid Crystal Display，液晶显示器)产品中，高PPI的显示面板会带来开口率的进一步压缩，而且栅极和源漏极导电金属由于需要考虑良好的导电性来降低Loading(负载),一般会使用TiAlTi/Mo及其合金/Cu及其合金等非透光金属作导电金属，这就会使得每个像素单元变小，开口率降低。
有鉴于此，在本公开的实施例中，为了提升开口率，结合LTPO技术，尽可能地在其他区域进行改进以提升开口率，同时，降低一个像素单元的横向或纵向Pitch(周期间距)，以得到高PPI的显示面板。
本公开的一些示例性实施例提供一种显示基板，所述显示基板包括：衬底基板；设置在所述衬底基板上的多个像素单元，所述多个像素单元沿第一方向和第二方向成阵列地布置在所述衬底基板上，至少一个所述像素单元包括第一电极；设置在所述衬底基板上的第一晶体管和第二晶体管，所述第一晶体管包括有源层和栅极，所述第一晶体管的有源层包括沟道区、第一极区和第二极区，所述第二晶体管包括有源层、栅极、第一极和第二极；以及设置在所述衬底基板上的数据线，所述数据线在所述衬底基板上沿第二方向延伸，其中，所述显示基板包括：位于所述衬底基板上的第一半导体层；位于所述第一半导体层远离所述衬底基板一侧的第一导电层；位于所述第一导电层远离所述衬底基板一侧的第二导电层；位于所述第二导电层远离所述衬底基板一侧的第二半导体层；位于所述第二半导体层远离所述衬底基板一侧的第三导电层；位于所述第三导电层远离所述衬底基板一侧的第四导电层；所述第二晶体管的有源层位于所述第一半导体层，所述第二晶体管的栅极位于所述第一导电层，所述第二晶体管的第一极和第二极位于所述第二导电层；所述第一晶体管的有源层位于所述第二半导体层，所述第一晶体管的栅极位于所述第三导电层；所述像素单元的第一电极位于所述第四导电层；以及所述数据线位于所述第一导电层和所述第二导电层中的一个导电层，所述第一晶体管的有源层的第一极区与所述数据线电连接，所述像素单元的第一电极与所述第一晶体管的有源层的第二极区电连接。在本公开的实施例中，数据线所在的导电层位于第一晶体管的有源层靠近衬底基板的一侧，这样，第一电极与第一晶体管的有源层之间没有数据线所在膜层的干扰，在形成电连接第一电极与第一晶体管的有源层的过孔时，不需要考虑打孔时的工艺偏差，有利于降低工艺难度。并且，如果数据线所在膜层位于第一电极与第一晶体管的有源层之间，打孔时需要避开数据线等信号线，防止短路发生，这样，所述过孔左、右需距离信号线一定的间隔距离,增大了像素尺寸，在本公开的实施例中，第一电极与第一晶体管的有源层之间没有数据线所在膜层的干扰，在形成电连接第一电极与第一晶体管的有源层的过孔时，不需要考虑打孔时的工艺偏差，有利于减小像素尺寸，从而实现高PPI的显示基板。
图1是根据本公开的实施例的显示基板的平面示意图。参照图1，根据本公开的实施例的显示基板可以包括衬底基板10和设置在衬底基板10上的像素单元PX。
所述显示基板可以包括显示区域AA和非显示区域NA。显示区域AA可以是设置有显示图像的像素单元PX的区域。稍后将描述每个像素单元PX。非显示区域NA是不设置像素单元PX的区域，即可以是不显示图像的区域。非显示区域NA与最终显示装置中的边框对应，并且边框的宽度可以根据非显示区域NA的宽度来确定。
显示区域AA可以具有各种形状。例如，显示区域AA可以以诸如包括直边的闭合形状的多边形(例如矩形)、包括曲边的圆形、椭圆形等以及包括直边和曲边的半圆形、半椭圆形等的各种形状设置。在本公开的实施例中，将显示区域AA设置为具有包括直边的四边形形状的一个区域，应该理解，这仅是本公开的示例性实施例，而不是对本公开的限制。
非显示区域NA可以设置在显示区域AA的至少一侧处。在本公开的实施例中，非显示区域NA可以围绕显示区域AA的外周。在本公开的实施例中，非显示区域NA可以包括在第一方向X上延伸的横向部分和在第二方向Y上延伸的纵向部分。
像素单元PX设置在显示区域AA中。像素单元PX是用于显示图像的最小单元，并且可以设置为多个。
像素单元PX可以设置成多个，以沿着在第一方向X上延伸的行和在第一方向Y上延伸的列呈矩阵形式布置。然而，本公开的实施例不具体限制像素单元PX的布置形式，并且可以以各种形式布置像素单元PX。例如，像素单元PX可以布置为使得相对于第一方向X和第一方向Y倾斜的方向成为列方向，并且使得与列方向交叉的方向成为行方向。
也就是说，多个像素单元PX沿第一方向X和第二方向Y成阵列排列，以形成多行像素单元和多列像素单元。
一个像素单元PX可以包括多个子像素。例如，一个像素单元PX可以包括3个子像素，即第一子像素SP1、第二子像素SP2和第三子像素SP3。例如，第一子像素SP1可以为红色子像素，第二子像素SP2可以为绿色子像素，第三子像素SP3可以为蓝色子像素。
需要说明的是，在本公开的实施例中，一个像素单元包括的子像素的数量并不做特别的限制，并不局限于上述的3个。
例如，在图1所示的示例性实施例中，示意性示出了栅线110和数据线120。即，所述显示基板还可以包括：设置于所述衬底基板的多个栅线110和多个数据线120，所述多个栅线110分别给多行像素单元供应扫描控制信号，所述多个数据线120分别给多列像素单元供应数据信号。所述栅线110沿第一方向X延伸，所述多个栅线110沿第二方向Y间隔排列。所述数据线120沿第二方向Y延伸，所述多个数据线120沿第一方向X间隔排列。
例如，所述栅线110可以为横向走线的代表，所述数据线120可以为纵向走线的代表。应该理解，所述横向走线还可以包括其他类型或用于供应其他信号的走线，所述纵向走线还可以包括其他类型或用于供应其他信号的走线。
继续参照图1，所述显示基板还可以包括位于所述非显示区域NA内的驱动电路140。例如，该驱动电路可以位于显示区域AA的至少一侧。在图1所示的实施例中，驱动电路140可以分别位于显示区域AA的左侧和右侧。需要说明的是，其中的左侧和右侧可以为在显示时，人眼观看的显示基板(屏幕)的左侧和右侧。所述驱动电路可以用于驱动显示基板中的各个像素进行显示。例如，所述驱动电路可以包括栅极驱动电路和数据驱动电路。数据驱动电路用于依据时钟信号定时将输入的数据顺序锁存并将锁存的数据转换成模拟信号后输入到显示基板的各条数据线120上。栅极驱动电路通常由移位寄存器实现，移位寄存器将时钟信号转换成开启/关断电压，分别输出到显示基板的各条栅线110上。
需要说明的是，虽然图4中示出驱动电路位于显示区域AA的左侧和右侧，但是，本公开的实施例不局限于此，驱动电路可以位于非显示区域NA任何合适的位置。
例如，所述驱动电路可以采用GOA技术，即Gate Driver on Array。在GOA技术中，将栅极驱动电路直接设置于阵列基板上，以代替外接驱动芯片。每个GOA单元作为一级移位寄存器，每级移位寄存器与一条栅线连接，通过各级移位寄存器依序轮流输出开启电压，实现像素的逐行扫描。在一些实施例中，每级移位寄存器也可以与多条栅线连接。这样，可以适应显示基板高分辨率、窄边框的发展趋势。
需要说明的是，在本公开的实施例中，所述显示基板还可以包括位于所述显示区域AA内的像素驱动电路，例如，每一个子像素SP1、SP2和SP3可以具有各自的像素驱动电路。所述像素驱动电路用于控制每一个子像素的显示。在本公开的实施例中，位于所述非显示区域NA内的驱动电路(例如栅极驱动电路或数据驱动电路)可以包括至少一个晶体管，位于所述显示区域AA内的像素驱动电路可以包括至少一个晶体管。在本文中，为了方便描述，将位于所述显示区域AA内的像素驱动电路包括的至少一个晶体管称为第一晶体管，将位于所述非显示区域NA内的驱动电路包括的至少一个晶体管称为第二晶体管。
图2是根据本公开的一些示例性实施例的显示基板在显示区域中的部分的局部放大图，图3是根据本公开的一些示例性实施例的显示基板的截面图，其中，图3中位于显示区域的部分为沿图2的线AA’截取的截面图。
结合参照图2和图3，所述显示基板可以包括：位于衬底基板10上的第一半导体层11；位于第一半导体层11远离衬底基板一侧的第一导电层21；位于第一导电层21远离衬底基板一侧的第二半导体层12；位于第二半导体层12远离衬底基板一侧的第二导电层22；位于第二导电层22远离衬底基板一侧的第三导电层23’。
在本公开的实施例中，所述显示基板可以包括设置在衬底基板10上的第一晶体管T1和第二晶体管T2。例如，如上所述，第一晶体管T1可以为位于所述显示区域AA内的像素驱动电路包括的至少一个晶体管，第二晶体管T2可以为位于所述非显示区域NA内的驱动电路包括的至少一个晶体管。
第一晶体管T1可以包括有源层30和栅极40，第一晶体管的有源层30包括沟道区33、第一极区31和第二极区32，沟道区33可以位于第一极区31和第二极区32之间。
第二晶体管T2可以包括有源层50、栅极60、第一极61和第二极62。例如，第二晶体管T2的有源层50可以包括沟道区53、第一极区51和第二极区52，沟道区53可以位于第一极区51和第二极区52之间。第一极61可以通过过孔与第一极区51电连接，第二极62可以通过过孔与第二极区52电连接。
在本公开的实施例中，第二晶体管T2的有源层50位于第一半导体层11，第二晶体管T2的栅极60位于第一导电层21，第二晶体管T2的第一极61和第二极62位于第二导电层22。
第一晶体管T1的有源层30位于第二半导体层12，第一晶体管T1的栅极40位于第二导电层22。
例如，第一半导体层21可以包括低温多晶硅材料，第一极区域和第二极区域可以通过掺杂等进行导体化实现各结构的电连接。即，在本公开的实施例中，第二晶体管T2可以为低温多晶硅晶体管，第二晶体管T2的有源层50包括低温多晶硅材料。例如，第二晶体管T2的第一极区51和第二极区52可以为掺杂有p型杂质的区域。低温多晶硅材料具有较高的电子迁移率，反应速度较快，且有高亮度、高分辨率与低耗电量等优点，它适合于应用于GOA驱动电路中。
例如，第二半导体层22可以包括氧化物半导体材料，例如，铟镓锌氧化物(IndiumGallium Zinc Oxide，简称IGZO)、铟锌锡氧化物(IZTO)或铟镓锌锡氧化物(IGZTO)等。即，在本公开的实施例中，第一晶体管T1可以为氧化物半导体晶体管，第一晶体管的有源层30可以包括氧化物半导体材料。例如，第一晶体管T1的第一极区31和第二极区32可以为掺杂有n型杂质的区域。采用氧化物薄膜晶体管可以有效减小晶体管的尺寸以及防止漏电流，将其应用于像素驱动电路中，有利于减小像素驱动电路的占用面积，从而有利于提高显示基板的开口率，实现高PPI的显示基板。
结合参照图1、图2和图3，所述显示基板还可以包括设置在衬底基板10上的数据线120，数据线120在衬底基板10上沿第二方向Y延伸。
继续参照图2和图3，所述显示基板还可以包括第一电极71和第二电极72，例如，第一电极71可以是像素电极和公共电极中的一个，第二电极72可以是像素电极和公共电极中的另一个。
在本公开的实施例中，第一电极71可以位于第三导电层23’中，数据线120可以位于第一导电层21中，第一晶体管T1的有源层30的第一极区31与数据线120电连接，第一电极71与第一晶体管T1的有源层30的第二极区32电连接。
例如，所述第一导电层21可以是由栅极材料构成的导电层，例如Mo。例如，所述第二导电层22可以是由源漏极材料构成的导电层，例如Ti/Al/Ti。例如，所述第三导电层23’可以是由透明导电材料构成的导电层，例如，氧化铟锡(ITO)、氧化铟锌(IZO)等。
参照图3，所述显示基板还可以包括：设置在第二半导体层12与第三导电层23’之间的第一绝缘层IL1；以及，贯穿第一绝缘层IL1的第一过孔VH1。第一电极71通过第一过孔VH1与所述第一晶体管T1的有源层30的第二极区32电连接。
在本公开的实施例中，数据线120所在的导电层(即第一导电层21)位于第一晶体管的有源层30靠近衬底基板的一侧，这样，第一电极71与第一晶体管的有源层30之间没有数据线所在膜层的干扰，在形成电连接第一电极与第一晶体管的有源层的过孔(例如第一过孔VH1)时，不需要考虑打孔时的工艺偏差，有利于降低工艺难度。并且，如果数据线所在膜层位于第一电极与第一晶体管的有源层之间，打孔时需要避开数据线等信号线，防止短路发生，这样，所述过孔左、右需距离信号线一定的间隔距离,增大了像素尺寸，在本公开的实施例中，第一电极71与第一晶体管的有源层30之间没有数据线所在膜层的干扰，在形成电连接第一电极与第一晶体管的有源层的过孔时，不需要考虑打孔时的工艺偏差，有利于减小像素尺寸，从而实现高PPI的显示基板。
继续参照图2和图3，所述显示基板还可以包括遮光部80，遮光部80在衬底基板10上的正投影与第一晶体管T1的有源层30的沟道区32至少部分重叠。遮光部80可以保护第一晶体管T1的有源层30，有效改善第一晶体管T1的有源层30因受到光照射造成的阈值电压不稳定的现象。
在图2和图3所示的实施例中，遮光部80和数据线120位于同一层，例如，均位于第一导电层21。也就是说，在该实施例中，第二晶体管T2的栅极60、数据线120和遮光部80位于同一层，例如，均位于第一导电层21。这样，在显示基板的制造过程中，可以通过同一构图工艺形成第二晶体管T2的栅极60、数据线120和遮光部80，有利于减少构图工艺的次数和减少掩模板的数量。
如图2所示，对于一列子像素而言，一条数据线120给该列子像素供给数据信号，该列子像素的遮光部80与该条数据线120连接，例如，该列子像素的遮光部80与该条数据线120连接为一体。该列子像素的遮光部80可以自该条数据线120沿第一方向X突出。例如，在图2所示的实施例中，该列子像素的遮光部80可以自该条数据线120沿第一方向X朝右侧突出。在该实施例中，一列子像素的遮光部80与给该列子像素供给数据信号的数据线120连接成一体，有利于简化掩模板的结构，从而有利于降低制造工艺的难度。
在该实施例中，一列子像素的遮光部80与相邻列的子像素的数据线120需要间隔设置，以避免两列子像素的数据线120通过遮光部80电连接。
图4是根据本公开的一些示例性实施例的显示面板的结构示意图。参照图4，所述显示基板还可以包括：设置在第一电极71所在的膜层与第二电极72所在的膜层之间的第三绝缘层IL3。所述显示面板可以包括：设置在第二电极72所在的膜层远离衬底基板10一侧的液晶层LC；和设置在所述液晶层LC远离衬底基板10一侧的对向基板OPS。
例如，第一电极71可以为像素电极，第二电极72可以为公共电极，第一电极71和第二电极72配合，形成驱动液晶层LC中的液晶分子偏转的电场，以实现特定灰阶的显示。
在本公开的实施例中，像素电极和公共电极均设置于所述显示基板上，例如，所述显示基板可以为液晶显示面板的阵列基板。所述液晶显示面板可以为ADS类型的显示面板。需要说明的是，本公开的实施例不局限于此，本公开的实施例可以应用于其他类型的显示面板。
返回参照图3，所述显示基板可以包括搭接部90，所述第一晶体管T1的有源层30的第一极区31通过搭接部90与数据线120电连接。在图3所示的实施例中，搭接部90位于第二导电层22，即，搭接部90、第二晶体管T2的第二晶体管T2的第一极61和第二极62、第一晶体管T1的栅极40可以位于同一层。在该实施例中，可以通过同一构图工艺形成搭接部90、第二晶体管T2的第二晶体管T2的第一极61和第二极62、第一晶体管T1的栅极40，有利于减少构图工艺的次数和减少掩模板的数量。
图5是根据本公开的另一些示例性实施例的显示基板的截面图。需要说明的是，在下文中，将主要描述图5所示的实施例相对于图3所示的实施例的不同之处，相同部分可以参照上文的描述，在此不再赘述。
参照图5，所述显示基板可以包括搭接部90，所述第一晶体管T1的有源层30的第一极区31通过搭接部90与数据线120电连接。在图5所示的实施例中，搭接部90包括透明导电材料，即，搭接部90由透明导电材料形成。
例如，位于第一导电层21和第二导电层22中的元件、部件或部分是由金属导电材料形成的，它们在衬底基板10上的正投影的面积对应像素单元或子像素的不透光区域的面积。在该实施例中，使用透明导电材料形成搭接部90，可以减小像素单元或子像素的不透光区域的面积，有利于提高像素单元或子像素的开口率。换句话说，当光线由背光源发出来时，并不是所有的光线都能穿过显示基板。例如，在一个子像素或像素单元中，晶体管的金属结构、各种金属电极以及金属信号走线等都会影响光线透过。因此，像素单元中有效的透光区域为不包含上述部件的区域。有效的透光区域与像素单元全部区域的面积比例可以称为开口率。在该实施例中，将搭接部的材料改为透明导电材料，在能够完成导电连接的同时，还可以透光，增加了有效透光区域的面积，进而提高了像素单元的开口率以及显示面板的整体开口率。
图6是根据本公开的另一些示例性实施例的显示基板在显示区域中的部分的局部放大图，图7是根据本公开的一些示例性实施例的显示基板的截面图，其中，图7中位于显示区域的部分为沿图6的线BB’截取的截面图。
结合参照图2和图3，所述显示基板可以包括：位于衬底基板10上的第一半导体层11；位于第一半导体层11远离衬底基板一侧的第一导电层21；位于第一导电层21远离衬底基板一侧的第二导电层22；位于第二导电层22远离衬底基板一侧的第二半导体层12；位于第二半导体层12远离衬底基板一侧的第三导电层23；以及，位于第三导电层23远离衬底基板一侧的第四导电层24。
在本公开的实施例中，所述显示基板可以包括设置在衬底基板10上的第一晶体管T1和第二晶体管T2。例如，如上所述，第一晶体管T1可以为位于所述显示区域AA内的像素驱动电路包括的至少一个晶体管，第二晶体管T2可以为位于所述非显示区域NA内的驱动电路包括的至少一个晶体管。
第一晶体管T1可以包括有源层30和栅极40，第一晶体管的有源层30包括沟道区33、第一极区31和第二极区32，沟道区33可以位于第一极区31和第二极区32之间。
第二晶体管T2可以包括有源层50、栅极60、第一极61和第二极62。例如，第二晶体管T2的有源层50可以包括沟道区53、第一极区51和第二极区52，沟道区53可以位于第一极区51和第二极区52之间。第一极61可以通过过孔与第一极区51电连接，第二极62可以通过过孔与第二极区52电连接。
在本公开的实施例中，第二晶体管T2的有源层50位于第一半导体层11，第二晶体管T2的栅极60位于第一导电层21，第二晶体管T2的第一极61和第二极62位于第二导电层22。
第一晶体管T1的有源层30位于第二半导体层12，第一晶体管T1的栅极40位于第三导电层23。
例如，第一半导体层21可以包括低温多晶硅材料，第一极区域和第二极区域可以通过掺杂等进行导体化实现各结构的电连接。即，在本公开的实施例中，第二晶体管T2可以为低温多晶硅晶体管，第二晶体管T2的有源层50包括低温多晶硅材料。例如，第二晶体管T2的第一极区51和第二极区52可以为掺杂有p型杂质的区域。低温多晶硅材料具有较高的电子迁移率，反应速度较快，且有高亮度、高分辨率与低耗电量等优点，它适合于应用于GOA驱动电路中。
例如，第二半导体层22可以包括氧化物半导体材料，例如，铟镓锌氧化物(IndiumGallium Zinc Oxide，简称IGZO)、铟锌锡氧化物(IZTO)或铟镓锌锡氧化物(IGZTO)等。即，在本公开的实施例中，第一晶体管T1可以为氧化物半导体晶体管，第一晶体管的有源层30可以包括氧化物半导体材料。例如，第一晶体管T1的第一极区31和第二极区32可以为掺杂有n型杂质的区域。采用氧化物薄膜晶体管可以有效减小晶体管的尺寸以及防止漏电流，将其应用于像素驱动电路中，有利于减小像素驱动电路的占用面积，从而有利于提高显示基板的开口率，实现高PPI的显示基板。
结合参照图1、图6和图7，所述显示基板还可以包括设置在衬底基板10上的数据线120，数据线120在衬底基板10上沿第二方向Y延伸。
继续参照图6和图7，所述显示基板还可以包括第一电极71和第二电极72，例如，第一电极71可以是像素电极和公共电极中的一个，第二电极72可以是像素电极和公共电极中的另一个。在本公开的实施例中，第一电极71可以位于第四导电层24中。
数据线120可以位于所述第一导电层21和所述第二导电层22中的一个导电层，第一晶体管T1的有源层30的第一极区31与数据线120电连接，第一电极71与第一晶体管T1的有源层30的第二极区32电连接。
例如，所述第一导电层21和所述第三导电层23可以是由栅极材料构成的导电层，例如Mo。例如，所述第二导电层22可以是由源漏极材料构成的导电层，例如Ti/Al/Ti。例如，所述第四导电层24可以是由透明导电材料构成的导电层，例如，所述透明导电材料可以包括氧化铟锡(ITO)、氧化铟锌(IZO)等。
参照图7，所述显示基板还可以包括：设置在第二半导体层12与第四导电层24之间的第一绝缘层IL1；以及，贯穿第一绝缘层IL1的第一过孔VH1。第一电极71通过第一过孔VH1与所述第一晶体管T1的有源层30的第二极区32电连接。
在本公开的实施例中，数据线120所在的导电层(即第一导电层21)位于第一晶体管的有源层30靠近衬底基板的一侧，这样，第一电极71与第一晶体管的有源层30之间没有数据线所在膜层的干扰，在形成电连接第一电极与第一晶体管的有源层的过孔(例如第一过孔VH1)时，不需要考虑打孔时的工艺偏差，有利于降低工艺难度。并且，如果数据线所在膜层位于第一电极与第一晶体管的有源层之间，打孔时需要避开数据线等信号线，防止短路发生，这样，所述过孔左、右需距离信号线一定的间隔距离,增大了像素尺寸，在本公开的实施例中，第一电极71与第一晶体管的有源层30之间没有数据线所在膜层的干扰，在形成电连接第一电极与第一晶体管的有源层的过孔时，不需要考虑打孔时的工艺偏差，有利于减小像素尺寸，从而实现高PPI的显示基板。
继续参照图6和图7，所述显示基板还可以包括遮光部80，遮光部80在衬底基板10上的正投影与第一晶体管T1的有源层30的沟道区32至少部分重叠。
在本公开的实施例中，所述遮光部80位于所述第一导电层21和所述第二导电层22中的一个导电层。在图6和图7所示的实施例中，数据线120和遮光部80位于不同的导电层。例如，数据线120位于第一导电层21，遮光部80位于第二导电层22。也就是说，数据线120和第二晶体管T2的栅极60位于同一层，遮光部80、第二晶体管的第一极61和第二极62位于同一层。
在本公开的实施例中，将数据线120和遮光部80设置于不同的导电层中，遮光部80无需从数据线120沿第一方向X朝向某一侧突出，这样，可以减小单个子像素在第一方向X上的尺寸。
如图6所示，遮光部80在衬底基板10上的正投影与数据线120在衬底基板10上的正投影部分重叠。
例如，沿第一方向X排列的一行子像素的多个遮光部80彼此连接，形成沿第一方向X延伸的遮光条，所述遮光条在衬底基板10上的正投影与数据线120在衬底基板10上的正投影交叉。也就是说，在本公开的实施例中，由于将数据线120和遮光部80设置于不同的导电层中，所以不需要将一列子像素的遮光部与相邻列的子像素的数据线间隔设置，从而有利于减小子像素在第一方向X上的尺寸。这样，可以减小像素单元的横向pitch。
需要说明的是，表述“遮光条”表示条状的部件，例如，在该实施例中，多个遮光部80彼此连接形成的沿第一方向X连续延伸的一个条状部件，即上述遮光条。
在该实施例中，所述显示基板可以包括搭接部90，所述第一晶体管T1的有源层30的第一极区31通过搭接部90与数据线120电连接。在图7所示的实施例中，搭接部90位于第三导电层23，即，搭接部90和第一晶体管T1的栅极40可以位于同一层。在该实施例中，可以通过同一构图工艺形成搭接部90和第一晶体管T1的栅极40，有利于减少构图工艺的次数和减少掩模板的数量。
如图6所示，所述显示基板还包括设置在衬底基板10上的栅线110，栅线110沿第一方向X延伸，栅线110的一部分在衬底基板10上的正投影与第一晶体管T1的有源层30在衬底基板10上的正投影重叠，以形成第一晶体管T1的栅极40。
例如，栅线110和所述遮光条均沿第一方向X延伸。对于同一行子像素而言，该行子像素的栅线110在衬底基板10上的正投影与该行子像素的遮光条在衬底基板10上的正投影至少部分重叠。例如，该行子像素的栅线110在显示区域AA中的部分在衬底基板上的正投影落入该行子像素的遮光条在衬底基板10上的正投影内。
例如，搭接部90在衬底基板10上的正投影与栅线110在衬底基板10上的正投影在第二方向Y上间隔设置。即，搭接部90在衬底基板10上的正投影与栅线110在衬底基板10上的正投影在第二方向Y上需要间隔一定的距离，以避免搭接部90与栅线110电连接。
需要说明的是，在上述的半导体层、导电层中任意两个相邻的层之间，可以设置至少一个绝缘层，所述至少一个绝缘层可以包括单个膜层的结构，也可以包括多个膜层的结构。例如，返回参照图7，第一半导体层11与第一导电层21之间可以设置第二栅绝缘层GI2。第一导电层21与第二导电层22之间可以设置第二绝缘层IL2的一部分，例如，可以设置第一层间介电层。第二导电层22与第二半导体层12之间可以设置第二绝缘层IL2的另一部分，例如，可以设置第二层间介电层。第二半导体层12与第三导电层23之间可以设置第一栅绝缘层GI1。第三导电层23与第四导电层24之间可以设置第一绝缘层IL1，例如，第一绝缘层IL1可以包括平坦化层，或者，第一绝缘层IL1可以包括平坦化层和钝化层。第四导电层24与第二电极72所在的导电层之间可以设置第三绝缘层IL3。
需要说明的是，上述的各个绝缘层可以采用显示基板中常用的绝缘材料，在此不再赘述。
图8是根据本公开的又一些示例性实施例的显示基板的截面图，其中遮光部和数据线位于不同的层。需要说明的是，在下文中，将主要描述图8所示的实施例相对于图7所示的实施例的不同之处，相同部分可以参照上文的描述，在此不再赘述。
如图8所示，数据线120和遮光部80位于不同的导电层。例如，遮光部80位于第一导电层21，数据线120位于第二导电层22。也就是说，遮光部80和第二晶体管T2的栅极60位于同一层，数据线120、第二晶体管的第一极61和第二极62位于同一层。同样地，在该实施例中，将数据线120和遮光部80设置于不同的导电层中，遮光部80无需从数据线120沿第一方向X朝向某一侧突出，这样，可以减小单个子像素在第一方向X上的尺寸。
图9是根据本公开的又一些示例性实施例的显示基板的截面图，其中搭接部由透明导电材料形成。需要说明的是，在下文中，将主要描述图9所示的实施例相对于图7所示的实施例的不同之处，相同部分可以参照上文的描述，在此不再赘述。
如图9所示，数据线120位于第一导电层21，遮光部80位于第二导电层22。也就是说，数据线120和第二晶体管T2的栅极60位于同一层，遮光部80、第二晶体管的第一极61和第二极62位于同一层。所述显示基板可以包括搭接部90，所述第一晶体管T1的有源层30的第一极区31通过搭接部90与数据线120电连接。在图9所示的实施例中，搭接部90包括透明导电材料，即，搭接部90由透明导电材料形成。
应该理解，位于第一导电层21和第二导电层22中的元件、部件或部分是由金属导电材料形成的，它们在衬底基板10上的正投影的面积对应像素单元或子像素的不透光区域的面积。在该实施例中，使用透明导电材料形成搭接部90，可以减小像素单元或子像素的不透光区域的面积，有利于提高像素单元或子像素的开口率。
图10是根据本公开的又另一些示例性实施例的显示基板的截面图，其中搭接部由透明导电材料形成。需要说明的是，在下文中，将主要描述图10所示的实施例相对于图7、图8所示的实施例的不同之处，相同部分可以参照上文的描述，在此不再赘述。
如图10所示，遮光部80位于第一导电层21，数据线120位于第二导电层22。也就是说，遮光部80和第二晶体管T2的栅极60位于同一层，数据线120、第二晶体管的第一极61和第二极62位于同一层。所述显示基板可以包括搭接部90，所述第一晶体管T1的有源层30的第一极区31通过搭接部90与数据线120电连接。在图9所示的实施例中，搭接部90包括透明导电材料，即，搭接部90由透明导电材料形成。
应该理解，位于第一导电层21和第二导电层22中的元件、部件或部分是由金属导电材料形成的，它们在衬底基板10上的正投影的面积对应像素单元或子像素的不透光区域的面积。在该实施例中，使用透明导电材料形成搭接部90，可以减小像素单元或子像素的不透光区域的面积，有利于提高像素单元或子像素的开口率。
图11是根据本公开的又一些示例性实施例的显示基板在显示区域中的部分的局部放大图，图12是根据本公开的一些示例性实施例的显示基板的截面图，其中，图12中位于显示区域的部分为沿图11的线CC’截取的截面图。需要说明的是，在下文中，将主要描述图11和图12所示的实施例相对于图2至图10所示的实施例的不同之处，相同部分可以参照上文的描述，在此不再赘述。
结合参照图11和图12，所述显示基板可以包括：位于衬底基板10上的第一半导体层11；位于第一半导体层11远离衬底基板一侧的第一导电层21；位于第一导电层21远离衬底基板一侧的第二导电层22；位于第二导电层22远离衬底基板一侧的第二半导体层12；位于第二半导体层12远离衬底基板一侧的第三导电层23；以及，位于第三导电层23远离衬底基板一侧的第四导电层24。
如图12所示，所述显示基板还可以包括：设置在第三导电层23与第四导电层24之间的第五导电层25；以及，位于第五导电层25的导电转接部251。
例如，所述第五导电层25可以是由透明导电材料构成的导电层，例如，所述透明导电材料可以包括氧化铟锡(ITO)、氧化铟锌(IZO)等。即，导电转接部251和第一电极71均包括透明导电材料。在该实施例中，导电转接部251和第一电极71由相同的导电材料形成，有利于减小二者之间的接触电阻，从而提高二者之间的电连接能力。
在图11和图12所示的实施例中，第一电极71通过导电转接部251与第一晶体管T1的有源层的第二极区32电连接。
继续参照图12，所述显示基板包括：设置在第二半导体层12与第五导电层25之间的第一子绝缘层IL11；设置在第五导电层25与第四导电层24之间的第二子绝缘层IL12；贯穿第一子绝缘层IL11的第二过孔VH2；以及，贯穿第二子绝缘层IL12的第三过孔VH3。第一电极71通过第三过孔VH3、导电转接部251和第二过孔VH2与第一晶体管T1的有源层的第二极区32电连接。
在本公开的实施例中，第三过孔VH3在衬底基板10上的正投影落入遮光部80在衬底基板10上的正投影内。也就是说，贯穿第二子绝缘层IL12的第三过孔VH3位于子像素的非发光区域中。
如图11所示，在本公开的实施例中，第二过孔VH2在衬底基板10上的正投影和第三过孔VH3在衬底基板10上的正投影间隔设置。这样，有利于避免第二过孔和第三过孔之间的相互影响。
例如，对于同一个子像素而言，第二过孔VH2在衬底基板10上的正投影和第三过孔VH3在衬底基板10上的正投影沿第二方向Y基本对齐。例如，同一个子像素的第二过孔VH2在衬底基板10上的正投影的中心和第三过孔VH3在衬底基板10上的正投影的中心位于沿第二方向Y延伸的同一条竖直直线上。通过这样的方式，有利于通过构图工艺形成所述过孔。
需要说明的是，第一子绝缘层IL11和第二子绝缘层IL12中的每一个可以包括单个绝缘膜层，或者，可以包括多个绝缘膜层。例如，第一子绝缘层IL11可以包括钝化层，第二子绝缘层IL12可以包括平坦化层。经第二子绝缘层IL12平坦化后，直接在第二子绝缘层IL12的上表面上形成子像素的第一电极71。第二子绝缘层IL12的上表面的形貌会影响形成于其上的第一电极71的结构。
发明人经研究发现，第一子绝缘层IL11通常较薄，第二子绝缘层IL12通常较厚，即，第二子绝缘层IL12的厚度大于第一子绝缘层IL11的厚度，在此情况下，形成于第二子绝缘层IL12中的过孔会影响第二子绝缘层IL12的上表面的形貌，具体地，形成于第二子绝缘层IL12中的过孔会导致第二子绝缘层IL12的上表面在过孔周围部分的平坦度降低。这样，第二子绝缘层IL12中的过孔上方位置的第一电极71的结构会受影响，经试验研究发现，这种结构上的影响会导致第一电极71与第二电极72之间的电场发生局部扭曲，进而降低了对发光区域中液晶分子的控制精度。并且，过孔周围部分区域不能作为发光区域，从而降低了子像素的开口率。
在图11和图12所示的实施例中，通过设置导电转接部251，可以将贯穿第二子绝缘层IL12的第三过孔VH3设置于子像素的非发光区域中。这样，即使第三过孔VH3对第二子绝缘层IL12的上表面的形貌产生影响，由于第三过孔VH3及其周围部分均位于子像素的非发光区域中，所以，该影响不会影响对发光区域中液晶分子的控制精度，也不会影响子像素的开口率。
应该理解的是，由于第一子绝缘层IL11的厚度相对于第二子绝缘层IL12的厚度小，且第一子绝缘层IL11离第二子绝缘层IL12的上表面的距离较大，因此，形成于第一子绝缘层IL11中的第二过孔VH2对第二子绝缘层IL12的上表面的形貌影响较小。也就是说，第一子绝缘层IL11中的第二过孔VH2不会影响对发光区域中液晶分子的控制精度，也不会影响子像素的开口率。
在本公开的实施例中，通过设置导电转接部251，使得第一电极71通过第三过孔VH3、导电转接部251和第二过孔VH2与第一晶体管T1的有源层的第二极区32电连接，可以实现对发光区域中液晶分子的高控制精度，还可以实现高开口率。
需要说明的是，在不冲突的情况下，本公开的各个实施例中的结构或特征可以任意结合或组合，以形成多个不同的实施方式。在下面的实施例中，列举了其中几种结合或组合方式，需要说明的是，所述列举并不是穷举，本公开的实施例还可以包括其他多种结合或组合方式。
例如，在图11和图12所示的实施例中，数据线120位于第一导电层21，遮光部80位于第二导电层22。也就是说，数据线120和第二晶体管T2的栅极60位于同一层，遮光部80、第二晶体管的第一极61和第二极62位于同一层。所述显示基板可以包括搭接部90，所述第一晶体管T1的有源层30的第一极区31通过搭接部90与数据线120电连接。例如，搭接部90可以与第一晶体管T1的栅极40位于同一层。
图13是根据本公开的又一些示例性实施例的显示基板的截面图，其示意性示出了相对于图12的变型。需要说明的是，在下文中，将主要描述图13所示的实施例相对于上文所述的实施例的不同之处，相同部分可以参照上文的描述，在此不再赘述。
如图13所示，数据线120和遮光部80位于不同的导电层。例如，遮光部80位于第一导电层21，数据线120位于第二导电层22。也就是说，遮光部80和第二晶体管T2的栅极60位于同一层，数据线120、第二晶体管的第一极61和第二极62位于同一层。
所述显示基板可以包括搭接部90，所述第一晶体管T1的有源层30的第一极区31通过搭接部90与数据线120电连接。例如，搭接部90可以与第一晶体管T1的栅极40位于同一层。
图14是根据本公开的再一些示例性实施例的显示基板的截面图，其示意性示出了相对于图12的变型。需要说明的是，在下文中，将主要描述图14所示的实施例相对于上文所述的实施例的不同之处，相同部分可以参照上文的描述，在此不再赘述。
例如，在图14所示的实施例中，数据线120位于第一导电层21，遮光部80位于第二导电层22。也就是说，数据线120和第二晶体管T2的栅极60位于同一层，遮光部80、第二晶体管的第一极61和第二极62位于同一层。
继续参照图14，所述显示基板可以包括搭接部90，所述第一晶体管T1的有源层30的第一极区31通过搭接部90与数据线120电连接。搭接部90可以位于第五导电层25，即，搭接部90与导电转接部251位于同一层。这样，搭接部90与导电转接部251可以通过同一构图工艺制成，有利于减少构图工艺的次数和减少掩模板的数量。
例如，在该实施例中，位于同一层的搭接部90与导电转接部251均由透明导电材料形成，可以增加有效透光区域的面积，进而提高了子像素的开口率以及显示面板的整体开口率。
图15是根据本公开的再一些示例性实施例的显示基板的截面图，其示意性示出了相对于图13的变型。需要说明的是，在下文中，将主要描述图15所示的实施例相对于上文所述的实施例的不同之处，相同部分可以参照上文的描述，在此不再赘述。
如图15所示，数据线120和遮光部80位于不同的导电层。例如，遮光部80位于第一导电层21，数据线120位于第二导电层22。也就是说，遮光部80和第二晶体管T2的栅极60位于同一层，数据线120、第二晶体管的第一极61和第二极62位于同一层。
继续参照图15，所述显示基板可以包括搭接部90，所述第一晶体管T1的有源层30的第一极区31通过搭接部90与数据线120电连接。搭接部90可以位于第五导电层25，即，搭接部90与导电转接部251位于同一层。这样，搭接部90与导电转接部251可以通过同一构图工艺制成，有利于减少构图工艺的次数和减少掩模板的数量。
例如，在该实施例中，位于同一层的搭接部90与导电转接部251均由透明导电材料形成，可以增加有效透光区域的面积，进而提高了子像素的开口率以及显示面板的整体开口率。
图16是根据本公开的再一些示例性实施例的显示基板的截面图，其示意性示出了搭接部和第一电极位于同一层。需要说明的是，在下文中，将主要描述图16所示的实施例相对于上文所述的实施例的不同之处，相同部分可以参照上文的描述，在此不再赘述。
还需要说明的是，在图16中，仅示意性示出了位于显示区域AA中的部分的截面图。
如图16所示，遮光部80和数据线120位于同一层，例如，均位于第一导电层21或第二导电层22。例如，第二晶体管T2的栅极60、数据线120和遮光部80位于同一层，例如，均位于第一导电层21。这样，在显示基板的制造过程中，可以通过同一构图工艺形成第二晶体管T2的栅极60、数据线120和遮光部80，有利于减少构图工艺的次数和减少掩模板的数量。
参照图16，所述显示基板还可以包括：设置在第二半导体层12与第四导电层24之间的第一绝缘层IL1；以及，贯穿第一绝缘层IL1的第一过孔VH1。第一电极71通过第一过孔VH1与所述第一晶体管T1的有源层30的第二极区32电连接。
所述显示基板可以包括搭接部90，所述第一晶体管T1的有源层30的第一极区31通过搭接部90与数据线120电连接。搭接部90可以位于第四导电层24，即，搭接部90与第一电极71位于同一层。这样，搭接部90与第一电极71可以通过同一构图工艺制成，有利于减少构图工艺的次数和减少掩模板的数量。
例如，在该实施例中，位于同一层的搭接部90与第一电极71均由透明导电材料形成，可以增加有效透光区域的面积，进而提高了子像素的开口率以及显示面板的整体开口率。
图17是根据本公开的又一些示例性实施例的显示基板在显示区域中的部分的局部放大图，其示意性示出了第一晶体管的有源层直接电连接数据线；图18是根据本公开的一些示例性实施例的显示基板的截面图，其中，图18中位于显示区域的部分为沿图17的线DD’截取的截面图。需要说明的是，在下文中，将主要描述图17和图18所示的实施例相对于图2至图16所示的实施例的不同之处，相同部分可以参照上文的描述，在此不再赘述。
结合参照图17和图18，所述显示基板可以包括：位于衬底基板10上的第一半导体层11；位于第一半导体层11远离衬底基板一侧的第一导电层21；位于第一导电层21远离衬底基板一侧的第二半导体层12；位于第二半导体层12远离衬底基板一侧的第二导电层22’；位于第二导电层22’远离衬底基板一侧的第三导电层23’。
在图17和图18所示的实施例中，遮光部80和数据线120位于同一层，例如，均位于第一导电层21。也就是说，在该实施例中，第二晶体管T2的栅极60、数据线120和遮光部80位于同一层，例如，均位于第一导电层21。这样，在显示基板的制造过程中，可以通过同一构图工艺形成第二晶体管T2的栅极60、数据线120和遮光部80，有利于减少构图工艺的次数和减少掩模板的数量。
如图17所示，对于一列子像素而言，一条数据线120给该列子像素供给数据信号，该列子像素的遮光部80与该条数据线120连接，例如，该列子像素的遮光部80与该条数据线120连接为一体。该列子像素的遮光部80可以自该条数据线120沿第一方向X突出。例如，在图2所示的实施例中，该列子像素的遮光部80可以自该条数据线120沿第一方向X朝右侧突出。在该实施例中，一列子像素的遮光部80与给该列子像素供给数据信号的数据线120连接成一体，有利于简化掩模板的结构，从而有利于降低制造工艺的难度。
继续参照图18，所述显示基板可以包括：位于数据线120所在的导电层(例如，第一导电层21)与第二半导体层12之间的第二绝缘层IL2；以及，贯穿第二绝缘层IL2的第四过孔VH4。
在该实施例中，第一晶体管T1的有源层的第一极区31通过第四过孔VH4直接接触数据线120。例如，第一晶体管T1的有源层的第一极区31在衬底基板10上的正投影与数据线120在衬底基板10上的正投影至少部分重叠。
如图17所示，第四过孔VH4在衬底基板10上的正投影与栅线110在衬底基板10上的正投影至少部分重叠。例如，对于一行子像素而言，该行子像素的多个第四过孔VH4在衬底基板10上的正投影均与给该行子像素供给栅极扫描信号的栅线110在衬底基板10上的正投影至少部分重叠。例如，第四过孔VH4在衬底基板10上的正投影落入栅线110在衬底基板10上的正投影内。
在该实施例中，不设置额外的搭接部，第一晶体管T1的有源层的第一极区31与数据线120直接接触。通过采用这样的结构，参照图17，可以减小子像素的像素驱动电路的占用区域在第二方向Y上的尺寸，即，可以减小子像素的纵向pitch，有利于实现该PPI的显示基板。
图19是根据本公开的再一些示例性实施例的显示基板的截面图，其示意性示出了数据线和遮光部位于第二导电层中。需要说明的是，在下文中，将主要描述图19所示的实施例相对于上文所述的实施例的不同之处，相同部分可以参照上文的描述，在此不再赘述。
如图19所示，所述显示基板可以包括：位于衬底基板10上的第一半导体层11；位于第一半导体层11远离衬底基板一侧的第一导电层21；位于第一导电层21远离衬底基板一侧的第二导电层22；位于第二导电层22远离衬底基板一侧的第二半导体层12；位于第二半导体层12远离衬底基板一侧的第三导电层23；以及，位于第三导电层23远离衬底基板一侧的第四导电层24。
在图19所示的实施例中，遮光部80和数据线120位于同一层，例如，均位于第二导电层22。也就是说，在该实施例中，第二晶体管T2的第一极61和第二极62、数据线120和遮光部80位于同一层，例如，均位于第二导电层22。这样，在显示基板的制造过程中，可以通过同一构图工艺形成第二晶体管T2的第一极61和第二极62、数据线120和遮光部80，有利于减少构图工艺的次数和减少掩模板的数量。
继续参照图19，所述显示基板可以包括：位于数据线120所在的导电层(例如，第二导电层22)与第二半导体层12之间的第二绝缘层IL2；以及，贯穿第二绝缘层IL2的第四过孔VH4。
在该实施例中，第一晶体管T1的有源层的第一极区31通过第四过孔VH4直接接触数据线120。例如，第一晶体管T1的有源层的第一极区31在衬底基板10上的正投影与数据线120在衬底基板10上的正投影至少部分重叠。
在该实施例中，不设置额外的搭接部，第一晶体管T1的有源层的第一极区31与数据线120直接接触。通过采用这样的结构，可以减小子像素的像素驱动电路的占用区域在第二方向Y上的尺寸，即，可以减小子像素的纵向pitch，有利于实现该PPI的显示基板。
返回参照图17，第一电极71通过第一过孔VH1与所述第一晶体管T1的有源层30的第二极区32电连接。例如，第一过孔VH1在衬底基板10上的正投影与第四过孔VH4在衬底基板10上的正投影在第一方向X和第二方向Y上均间隔设置。
图20是根据本公开的再一些示例性实施例的显示基板在显示区域中的部分的局部放大图。如图20所示，第一电极71通过第一过孔VH1与所述第一晶体管T1的有源层30的第二极区32电连接。第一晶体管T1的有源层30的第一极区31通过第四过孔VH4直接接触数据线120。
在该实施例中，第一过孔VH1在衬底基板10上的正投影与第四过孔VH4在衬底基板10上的正投影在第一方向X上基本对齐，在第二方向Y上均间隔设置。即，第一过孔VH1在衬底基板10上的正投影的中心与第四过孔VH4在衬底基板10上的正投影的中心基本位于沿第一方向X延伸的同一直线上。
图21是根据本公开的又一些示例性实施例的显示基板在显示区域中的部分的局部放大图，其示意性示出了第一晶体管的有源层直接电连接数据线以及数据线和遮光部位于不同的层；图22是根据本公开的一些示例性实施例的显示基板的截面图，其中，图22中位于显示区域的部分为沿图21的线EE’截取的截面图。需要说明的是，在下文中，将主要描述图21和图22所示的实施例相对于图2至图20所示的实施例的不同之处，相同部分可以参照上文的描述，在此不再赘述。
结合参照图21和图22，所述显示基板可以包括：位于衬底基板10上的第一半导体层11；位于第一半导体层11远离衬底基板一侧的第一导电层21；位于第一导电层21远离衬底基板一侧的第二导电层22；位于第二导电层22远离衬底基板一侧的第二半导体层12；位于第二半导体层12远离衬底基板一侧的第三导电层23；以及，位于第三导电层23远离衬底基板一侧的第四导电层24。
如图22所示，数据线120和遮光部80位于不同的导电层。例如，遮光部80位于第一导电层21，数据线120位于第二导电层22。也就是说，遮光部80和第二晶体管T2的栅极60位于同一层，数据线120、第二晶体管的第一极61和第二极62位于同一层。同样地，在该实施例中，将数据线120和遮光部80设置于不同的导电层中，遮光部80无需从数据线120沿第一方向X朝向某一侧突出，这样，可以减小单个子像素在第一方向X上的尺寸，从而可以减小像素单元的横向pitch。
在该实施例中，第一晶体管T1的有源层的第一极区31通过第四过孔VH4直接接触数据线120。例如，第一晶体管T1的有源层的第一极区31在衬底基板10上的正投影与数据线120在衬底基板10上的正投影至少部分重叠。
在该实施例中，不设置额外的搭接部，第一晶体管T1的有源层的第一极区31与数据线120直接接触。通过采用这样的结构，可以减小子像素的像素驱动电路的占用区域在第二方向Y上的尺寸，即，可以减小像素单元的纵向pitch。
因此，在该实施例中，可以同时减小像素单元的横向pitch和纵向pitch，有利于进一步提高的显示基板的PPI。
图23是根据本公开的又一些示例性实施例的显示基板在显示区域中的部分的局部放大图，其示意性示出了第一晶体管的有源层直接电连接数据线、数据线和遮光部位于不同的层以及设置有导电转接部；图24是根据本公开的一些示例性实施例的显示基板的截面图，其中，图24中位于显示区域的部分为沿图23的线FF’截取的截面图。需要说明的是，在下文中，将主要描述图23和图24所示的实施例相对于图2至图22所示的实施例的不同之处，相同部分可以参照上文的描述，在此不再赘述。
结合参照图23和图24，所述显示基板可以包括：位于衬底基板10上的第一半导体层11；位于第一半导体层11远离衬底基板一侧的第一导电层21；位于第一导电层21远离衬底基板一侧的第二导电层22；位于第二导电层22远离衬底基板一侧的第二半导体层12；位于第二半导体层12远离衬底基板一侧的第三导电层23；以及，位于第三导电层23远离衬底基板一侧的第四导电层24。
如图24所示，所述显示基板还可以包括：设置在第三导电层23与第四导电层24之间的第五导电层25；以及，位于第五导电层25的导电转接部251。
在图23和图24所示的实施例中，第一电极71通过导电转接部251与第一晶体管T1的有源层的第二极区32电连接。
继续参照图24，所述显示基板包括：设置在第二半导体层12与第五导电层25之间的第一子绝缘层IL11；设置在第五导电层25与第四导电层24之间的第二子绝缘层IL12；贯穿第一子绝缘层IL11的第二过孔VH2；以及，贯穿第二子绝缘层IL12的第三过孔VH3。第一电极71通过第三过孔VH3、导电转接部251和第二过孔VH2与第一晶体管T1的有源层的第二极区32电连接。
在本公开的实施例中，第三过孔VH3在衬底基板10上的正投影落入遮光部80在衬底基板10上的正投影内。也就是说，贯穿第二子绝缘层IL12的第三过孔VH3位于子像素的非发光区域中。以此方式，可以提高像素单元的开口率。
在该实施例中，数据线120和遮光部80位于不同的导电层。例如，遮光部80位于第一导电层21，数据线120位于第二导电层22。也就是说，遮光部80和第二晶体管T2的栅极60位于同一层，数据线120、第二晶体管的第一极61和第二极62位于同一层。同样地，在该实施例中，将数据线120和遮光部80设置于不同的导电层中，遮光部80无需从数据线120沿第一方向X朝向某一侧突出，这样，可以减小单个子像素在第一方向X上的尺寸，从而可以减小像素单元的横向pitch。
在该实施例中，第一晶体管T1的有源层的第一极区31通过第四过孔VH4直接接触数据线120。例如，第一晶体管T1的有源层的第一极区31在衬底基板10上的正投影与数据线120在衬底基板10上的正投影至少部分重叠。
在该实施例中，不设置额外的搭接部，第一晶体管T1的有源层的第一极区31与数据线120直接接触。通过采用这样的结构，可以减小子像素的像素驱动电路的占用区域在第二方向Y上的尺寸，即，可以减小像素单元的纵向pitch。
图25是根据本公开的又一些示例性实施例的显示基板在显示区域中的部分的局部放大图，其示意性示出了所述显示基板包括数据线和伪数据线；图26是根据本公开的一些示例性实施例的显示基板的截面图，其中，图26为沿图25的线HH’截取的截面图。需要说明的是，在下文中，将主要描述图25和图26所示的实施例相对于图2至图24所示的实施例的不同之处，相同部分可以参照上文的描述，在此不再赘述。
结合参照图25和图26，所述显示基板可以包括设置在衬底基板10上的数据线120和伪数据线120’。数据线120和伪数据线120’在衬底基板10上沿第二方向Y延伸，数据线120和伪数据线120’在第一方向X上交替设置。
在本文中，“数据线”表示传输数据信号(例如电压信号)且与子像素的像素驱动电路电连接以将所述数据信号供给给所述像素驱动电路的信号线，“伪数据线”表示传输电压信号但不与子像素的像素驱动电路电连接的信号线。也就是说，数据线120和伪数据线120’都传输电压信号，数据线120传输的电压信号供给给像素驱动电路以驱动像素单元进行相应的显示，伪数据线120’传输的电压信号不会供给给像素驱动电路进行相应的显示。
在图25和图26所示的实施例中，遮光部80和数据线120位于同一层，例如，均位于第一导电层21或第二导电层22中。
如图25所示，两列相邻的子像素共用一条数据线120。即，一条数据线120给两列相邻的子像素供给数据信号。
例如，在该实施例中，所述第一晶体管T1的有源层30的第一极区31通过搭接部90与数据线120电连接。在图25和图26所示的实施例中，搭接部90和第一晶体管T1的栅极40可以位于同一层。
对于位于一条数据线120两侧的两列相邻的子像素而言，该两列相邻的子像素的第一晶体管T1的栅极40通过各自的搭接部90与同一条数据线120电连接。
两列相邻的子像素共用一条伪数据线120’。具体地，对于位于同一条伪数据线120’两侧的两列相邻的子像素而言，该两列相邻的子像素的遮光部80均与该同一条伪数据线120’连接。
例如，对于位于同一条伪数据线120’两侧的两列相邻的子像素而言，该两列相邻的子像素的遮光部80均与该同一条伪数据线120’连接为一体。该两列相邻的子像素的遮光部80可以自该同一条伪数据线120’沿第一方向X突出。
例如，在图25所示的实施例中，对于位于同一条伪数据线120’两侧的两列相邻的子像素而言，位于相邻行的不同子像素的遮光部80自该同一条伪数据线120’沿第一方向X朝向不同侧突出，例如，一个子像素的遮光部80自该同一条伪数据线120’沿第一方向X朝向左侧突出，另一个子像素的遮光部80自该同一条伪数据线120’沿第一方向X朝向右侧突出。
在该实施例中，将遮光部80与伪数据线120’直接相连，避免出现遮光部80出现悬空(即Floating)状态，有利于实现更加稳定的显示效果。并且，通过共用的方式，可以节省遮光部与伪数据线之间的间隙空间，可以减小像素单元的横向pitch，有利于实现高PPI的显示基板。
图27示意性示出了根据本公开的一些示例性实施例的显示基板的制备方法的流程图。图28A～图28H示意性示出了图27所示的方法流程图中一些操作被执行后形成的结构的截面图。
结合参照图27至图28H，该显示基板的制备方法可以包括操作S2701～S2710。
在操作S2701中，提供衬底基板10。
在操作S2702中，在所述衬底基板10上形成第一半导体材料层，并对所述第一半导体材料层执行构图工艺，以形成第二晶体管的有源层50。
在操作S2703中，在所述有源层50远离所述衬底基板的一侧形成第一导电材料层，并对所述第一导电材料层执行构图工艺，以形成第二晶体管的栅极60。
在操作S2704中，在所述第二晶体管的栅极60远离所述衬底基板的一侧形成第二导电材料层，并对所述第二导电材料层执行构图工艺，以形成第二晶体管T2的第一极61和第二极62。
在操作S2705中，在所述第二晶体管T2的第一极61和第二极62远离所述衬底基板的一侧形成第二半导体材料层，并对所述第二半导体材料层执行构图工艺，以形成第一晶体管的有源层30。
在操作S2706中，在所述第一晶体管的有源层30远离所述衬底基板的一侧形成第一栅绝缘材料层GI1’。
在操作S2707中，在所述第一栅绝缘材料层GI1’远离所述衬底基板的一侧形成第三导电材料层，并对所述第三导电材料层执行构图工艺，以形成第一晶体管的栅极40。
在操作S2708中，以所述第一晶体管的栅极40为掩膜，刻蚀所述第一栅绝缘材料层，以形成第一栅绝缘层GI1。
在操作S2709中，对所述第一晶体管的有源层30未被所述第一栅绝缘层GI1覆盖的部分进行导体化，使得所述第一晶体管的有源层30包括沟道区33、第一极区31和第二极区32。
在操作S2710中，在所述第一晶体管的栅极40远离所述衬底基板的一侧形成第四导电材料层，并对所述第四导电材料层执行构图工艺，以形成像素单元的第一电极71和搭接部90。
在该实施例中，所述制备方法还包括在所述衬底基板10上形成数据线120，所述第二晶体管的栅极60和所述第二晶体管的第一极61中的一个与数据线120通过同一构图工艺形成。例如，可以通过同一构图工艺形成所述第二晶体管的栅极60、数据线120和遮光部80，或者，可以通过同一构图工艺形成所述第二晶体管的第一极61和第二极62、数据线120和遮光部80。
所述第一晶体管的有源层的第一极区31与数据线120电连接，所述像素单元的第一电极71与所述第一晶体管的有源层的第二极区32电连接。
在该实施例中，将用于电连接所述第一晶体管的有源层的第一极区31与数据线120的搭接部90与第一电极71通过同一构图工艺形成，可以省去在第一栅绝缘材料层GI1’打孔所用的构图工艺，从而简化了工艺流程，降低了工艺成本。
可选地，在该实施例中，所述制备方法还可以包括在第一电极71远离衬底基板的一侧形成第二电极72。
图29示意性示出了根据本公开的另一些示例性实施例的显示基板的制备方法的流程图。图30A～图30I示意性示出了图29所示的方法流程图中一些操作被执行后形成的结构的截面图。需要说明的是，在图30A～图30I中，主要示出所述显示基板在显示区域中的部分结构。
如图29所示，该显示面板的制作方法包括操作S2901～S2904。
在操作S2901中，提供衬底基板10。
在操作S2902中，在衬底基板上形成数据线120和第二绝缘层IL2，并在第二绝缘层IL2中形成暴露数据线120的一部分的第四过孔VH4。
在操作S2903中，在第二绝缘层IL2上制备第一晶体管，其中，第一晶体管的有源层30覆盖第四过孔VH4。
在操作S2904中，形成覆盖第一晶体管的第一绝缘层IL1，并在第一绝缘层IL1上制备第一电极71和第二电极72。
参照图30A，在提供一玻璃材质的衬底基板10后，可以在衬底基板10上制备数据线120，其中，部分的数据线120可以充当遮光金属。
参照图30B，形成覆盖数据线120的第二绝缘层IL2，并在第二绝缘层IL2上形成第四过孔VH4，该第四过孔VH4用于实现有源层30和数据线120的电连接。
参照图30C，在第二绝缘层IL2上制备有源层30，部分的有源层30覆盖第四过孔VH4。
参照图30D，在有源层30上制备第一栅绝缘层GI1和栅极40。图30C～图30D可以对应操作S2903在被执行过程中或被执行后得到的结构。
参照图30E～图30F，形成覆盖第一晶体管的第一绝缘层IL1，该第一绝缘层IL1可以包括第一钝化层PVX1、平坦化层PLN。在平坦化层PLN中形成第一过孔VH1的一部分，并以平坦化层PLN为掩膜，刻蚀有源层30上方的钝化层PVX，以形成完整的第一过孔VH1，用于后续第一电极71和有源层30的电连接。
参照图30G，在第一绝缘层IL1远离衬底基板的一侧形成第一电极71，该第一电极71通过第一过孔VH1与有源层30电连接。
参照图30H，形成覆盖第一电极71的第二钝化层PVX2。
参照图30I，在第二钝化层PVX2上制备第二电极72。图30E～图30I可以对应操作S2904在被执行过程中或被执行后得到的结构。
根据本公开的实施例，通过将有源层30和数据线120直接通过第四过孔VH4进行搭接，省去了搭接部90所占的空间，使得第一晶体管所占用的空间更小，从而使得单位面积内的像素单元的数量增多，增加了像素单元的密度，从而得到高PPI的显示面板。
图31示意性示出了根据本公开另一实施例的显示面板制备方法的流程图。
如图31所示，该显示面板的制作方法包括操作S3101～S3104。
在操作S3101，提供衬底基板10。
在操作S3102，在衬底基板10上形成数据线120、遮光部80以及为数据线120’，其中，遮光部80与伪数据线120’相连接。
在操作S3103，在数据线120、遮光部80以及伪数据线120’上形成搭接部90和第一晶体管。
在操作S3104，形成覆盖搭接部90和第一晶体管的第一绝缘层IL1，并在第一绝缘层IL1上制备第一电极71和第二电极72。
图32A～图32J示意性示出了根据本公开实施例的图31所示的方法流程图中一些操作被执行后形成的结构图。
参照图32A，在提供一玻璃材质的衬底基板10后，可以在衬底基板上制备数据线120、遮光部80、伪数据线120’，其中，部分的数据线120可以充当遮光金属，遮光部80与伪数据线层120’相接。图32A可以对应操作S3101～操作S3102在被执行过程中或被执行后得到的结构。
参照图32B，形成覆盖数据线120、遮光部80、伪数据线层120’的第二绝缘层IL2，并在第二绝缘层IL2上制备有源层30。
参照图32C，形成覆盖有源层30的第一栅绝缘层GI1，并在第一栅绝缘层GI1与数据线120和有源层30接触的地方制备第四过孔VH4，该第四过孔VH4用于数据线120和有源层30的搭接。
参照图32D～图32E，在第二栅绝缘层GI2上制备栅极40，并在第四过孔VH4处利用栅极金属制备搭接部90。还可以以栅极40为掩膜刻蚀第一栅绝缘层GI1，并对暴露出的有源层30进行导体化。图32B～图32E可以对应操作S3103在被执行过程中或被执行后得到的结构。
参照图32F～图32G，形成覆盖搭接部90和第一晶体管的第一绝缘层IL1，该第一绝缘层IL1可以包括第一钝化层PVX1和平坦层PLN。并在第一绝缘层IL1中形成第一过孔VH1。
参照图32H，在第一过孔VH1处制备第一电极71。
参照图32I，在第一电极71上制备第二钝化层PVX2。
参照图32J，在第二钝化层PVX2上制备第二电极72。图32F～图32J可以对应操作S3104在被执行过程中或被执行后得到的结构。
根据本公开的实施例，将遮光部80部分与伪数据线120’直接相连，避免出现遮光部80的金属浮动(Floating)状态，实现更加稳定的显示效果。相比非Floating状态的遮光部80的金属，像素单元的横向Pitch也进一步缩小，省去了的遮光部80和伪数据线120’的空间，因此可以制备更小尺寸的氧化物晶体管，从而提高显示面板的PPI。
本公开的实施例还提供了一种显示装置，该显示装置可以包括在上述任一个实施例中描述的显示基板。所述显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
应该理解，本公开实施例提供的显示装置包括上述显示基板，该显示装置的有益效果与上述显示基板的有益效果相同，此处不再赘述。
虽然本公开总体构思的一些实施例已被显示和说明，本领域普通技术人员将理解，在不背离本总体公开构思的原则和精神的情况下，可对这些实施例做出改变，本公开的范围以权利要求和它们的等同物限定。

Claims (31)

1.一种显示基板，其特征在于，包括：
衬底基板；
设置在所述衬底基板上的多个子像素，所述多个子像素沿第一方向和第二方向成阵列地布置在所述衬底基板上，至少一个所述子像素包括第一电极；
设置在所述衬底基板上的第一晶体管和第二晶体管，所述第一晶体管包括有源层和栅极，所述第一晶体管的有源层包括沟道区、第一极区和第二极区，所述第二晶体管包括有源层、栅极、第一极和第二极；以及
设置在所述衬底基板上的数据线，所述数据线在所述衬底基板上沿第二方向延伸，
其中，所述显示基板包括：位于所述衬底基板上的第一半导体层；位于所述第一半导体层远离所述衬底基板一侧的第一导电层；位于所述第一导电层远离所述衬底基板一侧的第二导电层；位于所述第二导电层远离所述衬底基板一侧的第二半导体层；位于所述第二半导体层远离所述衬底基板一侧的第三导电层；位于所述第三导电层远离所述衬底基板一侧的第四导电层；
所述第二晶体管的有源层位于所述第一半导体层，所述第二晶体管的栅极位于所述第一导电层，所述第二晶体管的第一极和第二极位于所述第二导电层；所述第一晶体管的有源层位于所述第二半导体层，所述第一晶体管的栅极位于所述第三导电层；所述子像素的第一电极位于所述第四导电层；以及
所述数据线位于所述第一导电层和所述第二导电层中的一个导电层，所述第一晶体管的有源层的第一极区与所述数据线电连接，所述子像素的第一电极与所述第一晶体管的有源层的第二极区电连接。
2.根据权利要求1所述的显示基板，其特征在于，所述显示基板还包括遮光部，所述遮光部在所述衬底基板上的正投影与所述第一晶体管的有源层的沟道区至少部分重叠，所述遮光部位于所述第一导电层和所述第二导电层中的一个导电层。
3.根据权利要求2所述的显示基板，其特征在于，所述数据线和所述遮光部位于不同的导电层。
4.根据权利要求3所述的显示基板，其特征在于，所述遮光部在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影部分重叠。
5.根据权利要求4所述的显示基板，其特征在于，沿第一方向排列的一行子像素的多个遮光部彼此连接，形成沿第一方向延伸的遮光条，所述遮光条在所述衬底基板上的正投影与所述数据线在所述衬底基板上的正投影交叉。
6.根据权利要求2所述的显示基板，其特征在于，所述数据线和所述遮光部位于同一导电层。
7.根据权利要求6所述的显示基板，其特征在于，所述遮光部与所述数据线连接，所述遮光部自所述数据线沿第一方向突出。
8.根据权利要求6所述的显示基板，其特征在于，所述显示基板还包括设置在所述衬底基板上的伪数据线，所述伪数据线在所述衬底基板上沿第二方向延伸，所述数据线和所述伪数据线在第一方向上交替设置；以及
所述遮光部与所述伪数据线连接，所述遮光部自所述伪数据线沿第一方向突出。
9.根据权利要求8所述的显示基板，其特征在于，两列相邻的子像素共用一条伪数据线；以及
对于位于同一条伪数据线两侧的两列相邻的子像素而言，该两列相邻的子像素的遮光部均与该同一条伪数据线连接。
10.根据权利要求1-9中任一项所述的显示基板，其特征在于，所述第一晶体管的有源层的第一极区通过搭接部与所述数据线电连接。
11.根据权利要求10的显示基板，其特征在于，所述搭接部位于所述第三导电层。
12.根据权利要求11的显示基板，其特征在于，所述显示基板还包括设置在所述衬底基板上的栅线，所述栅线沿第一方向延伸，所述栅线的一部分在所述衬底基板上的正投影与所述第一晶体管的有源层在所述衬底基板上的正投影重叠，以形成所述第一晶体管的栅极；以及
所述搭接部在所述衬底基板上的正投影与所述栅线在所述衬底基板上的正投影在第二方向上间隔设置。
13.根据权利要求10的显示基板，其特征在于，所述搭接部包括透明导电材料。
14.根据权利要求1-9、11-13中任一项所述的显示基板，其特征在于，所述显示基板包括：设置在所述第二半导体层与所述第四导电层之间的第一绝缘层；以及，贯穿所述第一绝缘层的第一过孔；以及
所述第一电极通过第一过孔与所述第一晶体管的有源层的第二极区电连接。
15.根据权利要求1-9、11-13中任一项所述的显示基板，其特征在于，所述显示基板包括：设置在所述第三导电层与所述第四导电层之间的第五导电层；以及，位于所述第五导电层的导电转接部；以及
所述第一电极通过所述导电转接部与所述第一晶体管的有源层的第二极区电连接。
16.根据权利要求15所述的显示基板，其特征在于，所述显示基板包括：设置在所述第二半导体层与所述第五导电层之间的第一子绝缘层；设置在所述第五导电层与所述第四导电层之间的第二子绝缘层；贯穿所述第一子绝缘层的第二过孔；以及，贯穿所述第二子绝缘层的第三过孔；以及
所述第一电极通过所述第三过孔、所述导电转接部和所述第二过孔与所述第一晶体管的有源层的第二极区电连接。
17.根据权利要求16所述的显示基板，其特征在于，所述第三过孔在所述衬底基板上的正投影落入所述遮光部在所述衬底基板上的正投影内。
18.根据权利要求17所述的显示基板，其特征在于，所述第二过孔在所述衬底基板上的正投影和所述第三过孔在所述衬底基板上的正投影间隔设置。
19.根据权利要求15所述的显示基板，其特征在于，所述搭接部和所述导电转接部均位于所述第五导电层。
20.根据权利要求14所述的显示基板，其特征在于，所述搭接部和所述第一电极均位于所述第四导电层。
21.根据权利要求1-9、16-18中任一项所述的显示基板，其特征在于，所述显示基板还包括：位于所述数据线所在的导电层与所述第二半导体层之间的第二绝缘层；贯穿所述第二绝缘层的第四过孔；以及
所述第一晶体管的有源层的第一极区通过所述第四过孔直接接触所述数据线。
22.根据权利要求21所述的显示基板，其特征在于，所述显示基板还包括设置在所述衬底基板上的栅线，所述栅线沿第一方向延伸，所述栅线的一部分在所述衬底基板上的正投影与所述第一晶体管的有源层在所述衬底基板上的正投影重叠；以及
所述第四过孔在所述衬底基板上的正投影与所述栅线在所述衬底基板上的正投影至少部分重叠。
23.根据权利要求1-22中任一项所述的显示基板，其特征在于，所述第一晶体管的有源层包括金属氧化物半导体材料；和/或，所述第二晶体管的有源层包括低温多晶硅半导体材料。
24.根据权利要求1-23中任一项所述的显示基板，其特征在于，至少一个所述子像素还包括第二电极，所述第一电极为像素电极和公共电极中的一个，所述第二电极为像素电极和公共电极中的另一个。
25.根据权利要求20所述的显示基板，其特征在于，所述第一电极包括透明导电材料。
26.根据权利要求19所述的显示基板，其特征在于，所述导电转接部包括透明导电材料。
27.一种显示基板，其特征在于，包括：
衬底基板；
设置在所述衬底基板上的多个子像素，所述多个子像素沿第一方向和第二方向成阵列地布置在所述衬底基板上，至少一个所述子像素包括第一电极；
设置在所述衬底基板上的第一晶体管和第二晶体管，所述第一晶体管包括有源层和栅极，所述第一晶体管的有源层包括沟道区、第一极区和第二极区，所述第二晶体管包括有源层、栅极、第一极和第二极；以及
设置在所述衬底基板上的数据线，所述数据线在所述衬底基板上沿第二方向延伸，
其中，所述显示基板包括：位于所述衬底基板上的第一半导体层；位于所述第一半导体层远离所述衬底基板一侧的第一导电层；位于所述第一导电层远离所述衬底基板一侧的第二半导体层；位于所述第二半导体层远离所述衬底基板一侧的第二导电层；位于所述第二导电层远离所述衬底基板一侧的第三导电层；
所述第二晶体管的有源层位于所述第一半导体层，所述第二晶体管的栅极位于所述第一导电层，所述第二晶体管的第一极和第二极位于所述第二导电层；所述第一晶体管的有源层位于所述第二半导体层，所述第一晶体管的栅极位于所述第二导电层；所述子像素的第一电极位于所述第三导电层；以及
所述数据线位于所述第一导电层，所述第一晶体管的有源层的第一极区与所述数据线电连接，所述子像素的第一电极与所述第一晶体管的有源层的第二极区电连接。
28.根据权利要求27所述的显示基板，其特征在于，所述显示基板还包括遮光部，所述遮光部在所述衬底基板上的正投影与所述第一晶体管的有源层的沟道区至少部分重叠，所述遮光部和所述数据线均位于所述第一导电层。
29.根据权利要求28所述的显示基板，其特征在于，所述遮光部与所述数据线连接，所述遮光部自所述数据线沿第一方向突出。
30.一种显示装置，其特征在于，包括如权利要求1～29中任一项所述的显示基板。
31.一种显示基板的制备方法，其特征在于，包括以下步骤：
提供衬底基板；
在所述衬底基板上形成第一半导体材料层，并对所述第一半导体材料层执行构图工艺，以形成第二晶体管的有源层；
在所述第二晶体管的有源层远离所述衬底基板的一侧形成第一导电材料层，并对所述第一导电材料层执行构图工艺，以形成第二晶体管的栅极；
在所述第二晶体管的栅极远离所述衬底基板的一侧形成第二导电材料层，并对所述第二导电材料层执行构图工艺，以形成第二晶体管的第一极和第二极；
在所述第二晶体管的第一极和第二极远离所述衬底基板的一侧形成第二半导体材料层，并对所述第二半导体材料层执行构图工艺，以形成第一晶体管的有源层；
在所述第一晶体管的有源层远离所述衬底基板的一侧形成第一栅绝缘材料层；
在所述第一栅绝缘材料层远离所述衬底基板的一侧形成第三导电材料层，并对所述第三导电材料层执行构图工艺，以形成第一晶体管的栅极；
以所述第一晶体管的栅极为掩膜，刻蚀所述第一栅绝缘材料层，以形成第一栅绝缘层；
对所述第一晶体管的有源层未被所述第一栅绝缘层覆盖的部分进行导体化，使得所述第一晶体管的有源层包括沟道区、第一极区和第二极区；以及
在所述第一晶体管的栅极远离所述衬底基板的一侧形成第四导电材料层，并对所述第四导电材料层执行构图工艺，以形成子像素的第一电极和搭接部，
其中，所述制备方法还包括在所述衬底基板上形成数据线，所述第二晶体管的栅极和所述第二晶体管的第一极中的一个与所述数据线通过同一构图工艺形成；以及
所述第一晶体管的有源层的第一极区与所述数据线电连接，所述子像素的第一电极与所述第一晶体管的有源层的第二极区电连接。
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