KR101595790B1 - 전하 트랩형 메모리 소자의 제조 방법 - Google Patents
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Abstract
전하 트랩형 메모리 소자 제조방법이 개시되어 있다. 기판 상에 터널 절연막 및 전하 트랩층을 형성한다. 전하 트랩층 상에 블로킹막을 형성한 후 트렌치에 의해 분리된 게이트 전극들을 형성한다. 플라즈마 챔버 내에서 비등방성 산화공정을 수행하여 상기 트렌치에 대응되는 전하 트랩층의 일부를 측벽이 수직한 프로파일을 갖는 전하차단 패턴으로 형성한다. 이에 따라, 전하차단 패턴에 의해 전기적으로 분리된 전하 트랩층을 포함하는 전하 트랩형 메모리 소자는 우수한 전기적 특성을 가질 수 있다.
Description
본 발명은 전하 트랩형 메모리 소자의 제조방법에 관한 것이다. 보다 상세하게는 전하 트랩층에서 전하가 수평적 이동되지 않는 구조를 갖는 전하 트랩형 메모리 소자의 제조방법에 관한 것이다.
비휘발성 메모리 소자는 단위 셀의 구조에 따라 플로팅 게이트 타입의 비휘발성 메모리 소자(floating gate type non-volatile memory device)와 전하 트랩 형 메모리 소자로 나눌 수 있다.
전하 트랩형 메모리 소자는 반도체 기판 상에 형성하는 실리콘 산화물의 터널 절연막, 실리콘 질화물의 전하 트랩층, 블로킹막 및 도전성 전극을 포함하는 구조를 갖는다. 전하 트랩형 메모리 소자는 상기 도전성 전극과 반도체 기판 사이에 개재된 상기 전하 트랩층에 전자(e)를 저장하거나 또는 저장된 전자를 빼내는 방법에 의해 프로그래밍 또는 소거를 수행한다. 특히, 상기 전자는 상기 전하 트랩막의 깊은 준위 트랩(deep level trap)에 저장되기 때문에 상기 터널 절연막을 상대적으로 얇게 형성될 수 있다. 이와 같이, 상기 터널 절연막이 다소 얇게 형성될 경우에 는 낮은 동작 전압에서도 구동이 가능하기 때문에 주변 회로의 구조가 간단해 질수 있다. 그러므로, 상기 전하 트랩형 메모리 소자는 고집적화의 구현이 용이하다.
아울러, 전하 트랩형 메모리 소자의 전기적(문턱전압) 특성을 개선하기 위한 일환으로서 실리콘 질화물로 이루어진 전하 트랩층을 기존의 플로팅 게이트처럼 셀 단위로 분리시키는 방법이 제시되었다. 이는 최근 상기 전하 트랩층에서 전하의 수평적인 이동(Lateral Migration)이 발생된다는 문제점이 밝혀졌기 때문이다. 상기 전하의 수평적 이동을 방지하기 위해서 소자분리막 형성시 전하 트랩층을 패터닝하여 분리하는 방법이 제시되었다. 그러나 이러한 방법은 패터닝 공정시 노출되는 전하 트랩층의 손상을 초래하여 전하 트랩층의 전기적 특성을 저하시킨다.
본 발명의 목적은 비등방성 산화공정을 수행하여 상기 소자분리막 상의 전하 트랩층의 일부를 그 측벽이 수직한 프로파일을 갖는 전하차단 패턴을 형성함으로써 전하 트랩층에서 전하의 수평적인 이동이 방지되는 구조를 갖는 전하 트랩형 메모리 소자의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따른 전하 트랩형 메모리 소자를 제조하는 방법에 따르면, 기판 상에 터널산화막을 형성한다. 상기 터널 절연막 상에 전하 트랩층을 형성한다. 상기 전하 트랩층 상에 블로킹막을 형성한다. 상기 블로킹막 상에 트렌치에 의해 분리된 게이트 전극들을 형성한다. 플라즈마 챔버 내에서 비등방성 산화공정을 수행하여 상기 트렌치에 대응되는 전하 트랩층의 일부를 측벽이 수직한 프로파일을 갖는 전하차단 패턴으로 형성한다. 그 결과 전하 트랩층에서 전하의 수평적인 이동이 방지되면서 전기적 특성이 감소되지 않는 전하 트랩형 메모리 소자가 형성될 수 있다.
일 실시예에 따르면, 상기 비등방성 산화공정은 플라즈마 챔버의 저면에 플라즈마 이온에 방향성을 부여하는 바이어 전압을 인가한 상태에서 수행될 수 있다.
일 실시예에 따르면, 상기 전하 트랩층은 실리콘질화물을 증착하여 형성되며, 상기 전하차단 패턴은 실리콘산화물 또는 실리콘산질화물을 포함할 수 있다.
일 실시예에 따르면, 상기 게이트 전극의 측벽에 실리콘 질화물 또는 실리콘 산화물을 포함하는 스페이서를 더 형성할 수 있다.
일 실시예에 따르면, 상기 게이트 전극 형성한 이후 상기 트렌치에 노출된 블로킹막을 상부를 일부 식각하거나 상기 트렌치에 노출된 블로킹막을 완전히 식각하는 단계를 더 수행할 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 전하 트랩형 메모리 소자를 제조하는 방법에 따르면, 먼저 소자 분리막과 단차를 갖는 액티브 영역을 포함하는 기판을 마련한다. 상기 기판 상에 터널 절연막을 형성한다. 상기 터널 절연막 상에 전하 트랩층을 형성한다. 상기 소자분리막 상부의 전하 트랩층에만 산소 플라즈마 이온을 선택적으로 통과시키는 구조를 갖는 산화 마스크를 형성한다. 플라즈마 챔버 내에서 상기 전하 트랩층을 선택적으로 산화시키는 비등방성 산화공정을 수행함으로서 상기 소자분리막 상의 전하 트랩층의 일부를 그 측벽이 수직한 프로파일을 갖는 전하차단 패턴으로 형성한다. 상기 전하차단 패턴 및 상기 전하차단 패턴에 의해 전기적으로 분리된 전하 트랩층 패턴 상에 블로킹막을 형성한다. 상기 블로킹막 상에 전극을 형성한다. 그 결과 전하 트랩층에서 전하의 수평적인 이동이 방지되면서 전기적 특성이 감소되지 않는 전하 트랩형 메모리 소자가 형성될 수 있다.
일 실시예에 있어서, 상기 산화 마스크는 상기 소자분리막 상부에서만 그 두께가 작도록 형성될 수 있다. 상기 산화 마스크는 상기 소자분리막 상부의 전하 트랩층만을 선택적으로 노출시키는 개구를 갖도록 형성될 수 있다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 전하 트랩형 메모리 소자를 제조하는 방법에 따르면, 먼저 소자 분리막과 단차를 갖는 액티브 영역을 포함하는 기판을 마련한다. 기판 상에 터널 절연막을 형성한다. 터널 절연막 상에 전하 트랩층을 형성한다. 터널 절연막 상에 블로킹막을 형성한다. 블로킹막 상에 상기 소자분리막 상부의 전하 트랩층으로 산소 플라즈마 이온을 선택적으로 통과시키는 구조를 갖는 산화 마스크를 형성한다. 플라즈마 챔버 내에서 상기 전하 트랩층을 선택적으로 산화시키는 비등방성 산화공정을 수행함으로서 상기 소자분리막 상의 전하 트랩층의 일부를 그 측벽이 수직한 프로파일을 갖는 전하차단 패턴으로 형성한다. 전하차단 패턴에 의해 전기적으로 분리된 전하 트랩층 패턴 상에 위치한 블로킹막 상에 전극을 형성한다. 그 결과 전하 트랩층에서 전하의 수평적인 이동이 방지되면서 전기적 특성이 감소되지 않는 전하 트랩형 메모리 소자가 형성될 수 있다.
언급한 바와 같이, 본 발명에 의하면 비등방성 플라즈마 산화공정을 수행함으로서 전하 트랩형 메모리 소자에서 전하 트랩층의 손상 및 전기적 특성의 저하없이 전하 차단패턴을 형성할 수 있다. 아울러, 상기 전하 차단패턴은 이방성 산화공정으로 형성됨으로 인해 그 측벽이 수직한 프로파일을 갖기 때문에 전하 트랩층에서 전하의 수평적인 이동(Lateral Migration)을 방지하는 동시에 최종적의 형성되는 메모리 셀의 특성이 저하되는 것을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 전하 트랩형 메모리 소자의 제조방법에 대하여 상세하게 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
첨부된 도면에 있어서, 기판, 층(막) 또는 패턴들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패턴 또는 구조물들이 기판, 각 층(막) 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 패턴 또는 구조물들이 직접 기판, 각 층(막) 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.
실시예 1
도 1 내지 도 4는 본 발명의 실시예 1에 따른 전하 트랩형 메모리 소자의 제 조방법을 나타내는 단면도들이다.
도 1을 참조하면, 먼저, 셀 영역과 페리 영역을 포함하는 반도체 기판(100)을 마련한다. 반도체 기판(100)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator : SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator : GOI) 기판, 실리콘-게르마늄 기판, 선택적 에피택시얼 성장(selective epitaxial growth : SEG)을 수행하여 획득한 에피택시얼 박막의 기판 등을 들 수 있다. 본 실시예에서는 통상적으로 사용하는 실리콘 기판을 상기 반도체 기판(100)으로서 사용한다. 그러나 다른 실시예로서 트랩형 메모리 소자가 스택 타입을 가질 경우에는 반도체 기판(100)으로서 선택적 에피택시얼 성장 공정을 수행함으로서 형성된 에피택시얼 박막의 기판을 사용할 수 있다.
이후, 상기 반도체 기판(100)에 액티브 영역을 정의하는 소자분리막(미도시)을 형성 후 반도체 기판(100) 상에 터널 절연막(110)을 형성한다. 본 실시예에서의 상기 터널 절연막 패턴(110)은 전자의 터널링에 따른 에너지 장벽을 제공하는 것으로 반도체 기판(100)의 표면을 열 산화시켜 형성될 수 있거나 화학기상증착 공정을 수행하여 형성될 수 있다. 터널 절연막(110)을 형성하기 위한 열 산화는 약 900 내지 1,200℃의 온도에서 수행할 수 있다. 특히, 상기 열 산화 공정에 있어 반도체 기판(100)이 급격한 온도 변화를 격지 않도록 낮은 온도에서 언급한 약 900 내지 1,200℃의 온도까지 서서히 상승시켜 반도체 기판을 열산화 시킨 이후 온도를 서서히 하강시켜 터널 절연막을 형성한다. 아울러, 상기 열 산화 공정에서 상기 산화 반응을 위해 산화물질로서 산소(O2) 또는 수증기(H2O)를 제공한다. 또한, 본 실시예에서는 터널 절연막은 약 50Å이하의 얇은 두께를 갖도록 형성하는 것이 바람직하다.
도면에 도시하지 않았지만, 상기 터널 절연막을 통한 누설 전류를 감소시키기 위하여 상기 터널 절연막 상에 별도의 터널 절연막(미도시)이 추가적으로 형성될 수도 있다. 상기 별도의 터널 절연막은 상기 터널 절연막보다 얇은 두께를 가질 수 있으며, 금속 산화물 또는 금속 질화물을 포함할 수 있다. 예를 들면, 상기 별도의 터널 절연막은 원자층 증착 방법을 이용하여 약 5 내지 15Å 정도의 두께로 형성될 수 있으며, 알루미늄 산화물, 알루미늄 질화물, 하프늄 산화물, 지르코늄 산화물, 탄탈룸 산화물, 티타늄 산화물 등을 포함할 수 있다
이어서, 상기 터널 절연막(110) 상에 전하 트랩층(120)을 형성한다. 상기 전하 트랩층(120)은 상기 반도체 기판(100)의 채널 영역으로부터 전자들을 트랩하기 위하여 형성 된다. 상기 전하 트랩층(120)은 상기 터널 절연막(110) 상에서 약 50 내지 100Å 정도의 두께로 형성될 수 있으며, 실리콘 질화물(SiN)을 포함한다.
일 실시예에 따르면, 상기 전하 트랩층(120)은 약 700 내지 800℃의 온도에서 반응 가스로 SiH2Cl2와 NH3 가스를 사용하는 저압 화학 기상 증착을 통해 약 70Å 정도의 두께로 형성될 수 있다.
다른 실시예에 따르면, 상기 전하 트랩층(120)은 나노 결정 물질로 이루어질 수 있다. 예를 들면, 나노 결정 실리콘 (Nano crystalline silicon), 나노 결정 실 리콘 게르마늄 (Nano crystalline silicon germanium), 나노 결정 금속 (Nano crystalline metal), 나노 결정 게르마늄(Nano crystalline germanium) 등이 사용될 수 있다.
또한, 상기 전하 트랩층(120))으로 실리콘 리치 산화막이 사용될 수도 있다. 또 다른 실시예에 따르면, 상기 전하 트랩층(120)은 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어질 수 있다. 예를 들면, 전하 트랩층(120)은 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등으로 이루어질 수 있으며, 단일막 또는 복합막의 형태로 형성될 수 있다.
상기 전하 트랩층(120)을 위해 사용될 수 있는 금속의 예로는 하프늄(Hf), 지르코늄(Zr), 탄탈룸(Ta), 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있으며, 이들은 단독 또는 조합의 형태로 사용될 수 있다.
예를 들면, 탄탈륨 산화물(TaO, Ta2O5), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 알루미늄 산화물(HfAlO) 및 하프늄 실리콘 산화질화물(HfSiON) 등이 사용될 수 있다.
또 다른 실시예에 따르면, 상기 전하 트랩층(120)은 실리콘 질화막과 고유전율 물질막, 나노 결정 물질막 및 실리콘 리치 산화막 중에서 선택된 적어도 두 개의 막을 포함하는 복합막의 구조를 가질 수도 있으며, 이들이 교대로 적층된 라미네이트 구조를 가질 수도 있다.
이어서, 상기 전하 트랩층(120) 상에 블로킹막(130)을 형성한다. 블로킹막(130)은 이후 형성되는 게이트 전극(미도시)으로부터 상기 전하 트랩층으로 전류가 직접적으로 흐르는 것을 차단하는 것으로서, 본 실시예에서의 상기 블로킹막은 실리콘 산화물, 금속산화물 또는 이들의 복합막 등을 포함할 수 있다. 또한, 상기 블로킹막(130)은 터널 절연막 보다 높은 유전율을 갖는 것이 바람직하다. 상기 블로킹막(130)을 약 60 내지 200Å의 두께를 갖도록 형성될 수 있으며, 바람직하게는 약 60 내지 150Å의 두께를 갖도록 형성되고, 보다 바람직하게는 약 70 내지 80Å의 두께를 갖도록 형성될 수 있다.
일 예로서 블로킹막(130)이 실리콘 산화막일 경우, 블로킹막(130)은 주로 라디칼 산화 공정, 화학기상증착 공정 등을 수행하여 형성할 수 있다.
다른 예로서, 상기 블로킹막(130)이 금속 산화막일 경우, 블로킹막(130)은 분자선 에피택시얼 성장, 스퍼터링, 화학기상증착, 원자층 적층을 수행하여 형성할 수 있다. 구체적으로 상기 블로킹막(130)이 알루미늄 산화막일 경우 알루미늄 전구체 및 산화제를 이용한 원자층 적층 공정 또는 화학기상증차 공정을 수행하여 형성될 있다.
이어서, 상기 블로킹막(130) 상에 게이트 전극용 도전막(140)을 형성한다. 상기 도전막(140)은 본 발명의 전하 트랩형 메모리 소자의 게이트 전극으로 적용됨으로서 일함수가 약 4.0eV 이상의 도전성 물질을 포함하는 것이 바람직하다.
상기 도전성 물질의 예로서는 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 텅스텐(W), 텅스텐 질화물(WN), 하프늄(Hf), 니오븀(Nb), 몰 리브덴(Mo), 몰리브덴 질화물(Mo2N), 일산화루테늄(RuO), 이산화루테늄(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 백금(Pt), 코발트(Co), 크롬(Cr), 티타늄알루미나이드(Ti3Al), 티타늄 알루미늄 질화물(Ti2AlN), 팔라듐(Pd), 텅스텐 실리사이드(WSi), 티켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 탄탈륨 실리사이드(TaSi) 등을 들 수 있다. 이들은 단독 또는 조합의 형태로 사용될 수 있다.
도 2를 참조하면, 상기 도전막 상에 게이트 전극의 형상을 정의하는 하드 마스크(150)를 형성한다. 하드마스크(150)는 실리콘 산화물로 이루어진 식각마스크로서 상기 도전막 보다 높은 두께를 갖는다. 즉, 상기 하드 마스크는 이후 전하 차단패턴을 형성하기 위한 이방성 플라즈마 산화공정시 게이트 전극이 산화되지 않는 정도의 두께를 갖는다.
이어서, 하드 마스크(150)를 식각마스크로 이용하여 상기 도전막을 식각한다. 그 결과 상기 도전막은 트렌치(T)에 의해 전기적으로 분리된 게이트 전극(142)으로 형성된다. 상기 식각 공정은 건식 플라즈마 식각 공정을 포함한다.
일 예로서, 상기 게이트 전극(142) 형성시 상기 블로킹막(130)은 식각 저지막으로서 기능하며, 상기 이방성 식각공정에 의해 그 상부가 부분적으로 제거될 수 있다.
다른 예로서, 상기 게이트 전극(142) 형성된 후 인시튜 식각 공정에 의해 상기 블로킹막(130)은 상기 전한 트랩층(120) 표면이 노출될 때까지 식각될 수 있다.
도 3을 참조하면, 트렌치(T)에 노출된 하드마스크(150) 및 게이트 전극(142)의 측벽에 면접하는 스페이서(160)를 형성한다.
상기 스페이서(160)는 하드마스크(150)가 형성된 결과물 상에 균일한 두께를 갖는 스페이서막을 형성한 후 상기 트렌치의 저면이 노출될 때까지 이방성 건식식각 공정을 수행함으로서 형성될 수 있다. 상기 스페이서(160)의 폭은 전하 트랩층(120)의 일부가 산화되어 형성되는 전하 차단 패턴의 형성영역을 정의하기 위해 조정될 수 있다.
도 4를 참조하면, 플라즈마 챔버 내에서 상기 스페이서(160)가 형성된 트렌치 하부 존재하는 전하 트랩층(120)을 선택적으로 산화시키는 비등방성 산화공정을 수행한다. 이에 따라, 상기 소자 분리막 상의 전하 트랩층(120)의 일부는 그 측벽이 수직한 프로파일을 갖는 전하차단 패턴(170)으로 형성된다.
본 실시예에서 비등방성 산화공정은 플라즈마 챔버의 저면에 플라즈마 산소 이온에 방향성을 부여하는 바이어 전압을 인가한 상태에서 수행되는 것을 특징으로 한다. 구체적으로 플라즈마 챔버 내에 산소가스를 도입하면 산소 가스는 전기장에 의해 플라즈마 상태로 여기되어 산소 라디컬, 음의 전하를 갖는 산소이온 및 양의 전하를 갖는 산소이온들로 변화된다.
이때, 반도체 기판이 위치한 챔버의 저면에는 양의 바이어스 전압이 인가되기 때문에 상기 음의 전하를 갖는 산소이온은 방향성을 갖게 된다. 이렇게 방향성을 갖게 된 산소이온은 스페이서(160)가 형성된 트렌치(T)의 하부로 침투되어 상기 트렌치 하부 존재하는 전하 트랩층(120)을 선택적으로 이방성 산화시킬 수 있다.
그 결과 게이트 전극(142) 하부의 전하 트랩층을 최소한으로 산화시키면서 상기 소자 분리막 상의 전하 트랩층(120)만이 산화될 수 있기 때문에 그 측벽이 수 직한 프로파일을 갖는 전하차단 패턴(170)을 형성될 수 있다.
일 예로서, 상기 비등방성 산화공정은 상기 전하 트랩층을 X축 방향으로 약 20Å 두께로 산화될 경우 Y축 방향으로 약 30 내지 40XÅ 두께로 산화될 수 있다. 즉, 비등방성 산화공정시 X축과 Y축의 산화두께는 1: 3~4의 두께 비를 만족한다. 더욱이, 비등방성 산화공정시 게이트 전극(142)에 형성된 스페이서(160)는 X축 방향으로 산화반응이 크게 일어나지 않기 때문에 상기 스페이서는 완전 산화가 일어나지 않아 실리콘 질화물의 특성을 유지할 수 있다.
이와 달리, 본 실시예에 같이 비등방성 산화공정을 수행하지 않고 일반적인 플라즈마 산화공정을 수행할 경우에는 도 5에 도시된 사진에 개시된 바와 같이 전하 차단패턴(50)의 측벽이 X축 방향으로 크게 성장되는 것을 확인할 수 있다. 즉, 산화공정을 수행하여 트랩 절연층의 일부를 전하 차단막으로 변형시킬 경우 비등방성 산화공정을 수행해야 하는 것을 확인할 수 있다.
언급한 바와 같은 방법으로 형성된 본 실시예의 전하 트랩형 메모리 소자(190)는 전하 트랩층(130)이 수직한 측벽을 갖는 전하 차단패턴(122)에 의해 분리된 구조를 갖기 때문에 상기 전하 트랩층에서 전하의 수평적인 이동(Lateral Migration)이 발생되지 않는다. 또한, 이온주입 공정을 수행하여 전하 차단패턴을 형성함에 불구하고 메모리 소자의 셀 특성이 저하되지 않는다.
이하, 도 4에 도시된 전하 트랩형 메모리 소자를 사용한 정보의 기록과 소거에 대하여 설명하기로 한다.
상기 전하 트랩형 메모리 소자를 사용하여 정보를 기록하는 경우에는 상기 반도체 기판(100)을 접지시키고, 게이트 전극(142)에 양전압(Vg > 0)을 인가한다. 그러면, 상기 반도체 기판(100)과 상기 게이트 전극(142) 사이에 전계가 형성됨으로써 상기 터널 절연막(110)을 가로지르는 파울러-노드하임 전류가 발생한다. 이에 따라, 상기 게이트 전극 하부에 형성된 채널 영역을 진행하던 전자는 상기 파울러-노드하임 전류에 의해 상기 터널 절연막(110)의 에너지 장벽을 터널링하여 상기 전하 트랩층(120)으로 이동 및 저장된다. 그리고, 상기 전하 트랩층(120)에 저장된 전자는 상기 블로킹막(130)의 에너지 장벽에 의해 상기 게이트 전극(142)으로의 이동이 차단되고, 그 결과 상기 전하 트랩층(120)에 전자가 트랩됨으로써 정보가 기록된다.
상기 전하 트랩형 메모리 소자를 사용하여 정보를 소거하는 경우에는 상기 반도체 기판(100)을 접지시키고, 상기 게이트 전극(142)에 음전압(Vg < 0)을 인가한다. 그러면, 상기 정보를 기록할 때와는 반대 방향으로 전계가 형성되고, 그 결과 상기 터널 절연막(110)을 가로지르는 파울러-노드하임 전류도 상기 정보를 기록할 때와는 반대 방향으로 발생한다.
이에 따라, 상기 전하 트랩층(120)에 저장된 전자는 상기 파울러-노드하임 전류에 의해 상기 터널 절연막(110)의 에너지 장벽을 터널링하여 상기 반도체 기판(100)으로 이동함으로써 정보가 삭제된다.
실시예 2
도 6 내지 도 9는 본 발명의 실시예 2에 따른 전하 트랩형 메모리 소자의 제조방법을 나타내는 단면도들이다.
도 6을 참조하면, 액티브 영역을 정의하는 소자분리막(205)이 형성된 반도체 기판(200)을 마련한다. 반도체 기판(200)의 예로서는 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator : SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator : GOI) 기판, 실리콘-게르마늄 기판, 선택적 에피택시얼 성장(selective epitaxial growth : SEG)을 수행하여 획득한 에피택시얼 박막의 기판 등을 들 수 있다. 상기 소자 분리막(205)은 반도체 기판(200)에 형성되며, 반도체 기판의 표면보다 낮은 단차를 갖도록 형성된다. 즉, 상기 소자분리막은 기판의 액티브 영역보다 낮은 표면을 갖도록 형성된다.
이후, 소자분리막에 의해 단차를 갖는 기판 상에 터널 절연막(210)을 형성한다. 본 실시예에서의 상기 터널 절연막(210)은 전자의 터널링에 따른 에너지 장벽을 제공하는 것으로 반도체 기판(200)의 표면을 열 산화시켜 형성될 수 있거나 화학기상증착 공정을 수행하여 형성될 수 있다.
도면에 도시하지 않았지만, 상기 터널 절연막을 통한 누설 전류를 감소시키기 위하여 상기 터널 절연막 상에 별도의 터널 절연막(미도시)이 추가적으로 형성될 수도 있다. 상기 별도의 터널 절연막은 상기 터널 절연막보다 얇은 두께를 가질 수 있으며, 금속 산화물 또는 금속 질화물을 포함할 수 있다.
이어서, 상기 터널 절연막(210) 상에 전하 트랩층(220)을 형성한다. 상기 전하 트랩층(120)은 상기 반도체 기판(100)의 채널 영역으로부터 전자들을 트랩하기 위하여 형성된다. 상기 전하 트랩층(120)은 상기 터널 절연막(210) 상에서 약 50 내지 100Å 정도의 두께로 형성될 수 있으며, 실리콘 질화물(SiN)을 포함한다.
일 실시예에 따르면, 상기 전하 트랩층은 약 700 내지 800℃의 온도에서 반응 가스로 SiH2Cl2와 NH3 가스를 사용하는 저압 화학 기상 증착을 통해 약 70Å 정도의 두께로 형성될 수 있다.
다른 실시예에 따르면, 상기 전하 트랩층(220)은 나노 결정 물질로 이루어질 수 있다. 예를 들면, 나노 결정 실리콘 (nano crystalline silicon), 나노 결정 실리콘 게르마늄 (nano crystalline silicon germanium), 나노 결정 금속 (nano crystalline metal), 나노 결정 게르마늄(nano crystalline germanium) 등이 사용될 수 있다. 또한, 상기 전하 트랩층(120)으로 실리콘 리치 산화막이 사용될 수도 있다.
또 다른 실시예에 따르면, 상기 전하 트랩층(220)은 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어질 수 있다.
도 7을 참조하면, 상기 전하 트랩층(220) 상에 전하 차단패턴 형성용 산화 마스크(225)를 형성한다. 상기 산화 마스크(225)는 소자분리막 상부의 전하 트랩층으로 방향성을 갖는 산소 플라즈마 이온을 선택적으로 통과시키는 구조를 갖는다.
본 실시예에서 상기 산화 마스크는 상기 소자분리막 상부의 전하 트랩층만을 선택적으로 노출시키는 개구에 의해 분리되는 구조를 갖도록 형성될 수 있다. 즉, 상기 산화 마스크(225)는 라운딩된 전하 트랩층 상에 PECVD 공정을 수행하여 실리콘 산화물을 증착한 후 이를 소자분리막(205) 상의 전하 트랩층 표면이 노출되는 개구가 형성될 때까지 전면식각 함으로서 형성될 수 있다.
도면에 도시하지 않았지만, 일 예로서, 산화 마스크는 소자 분리막 상부에서만 산소 플라즈마 이온이 통과할 수 있는 두께를 갖도록 형성될 수 있다. 즉, 상기 산화 마스크는 라운딩된 전하 트랩층 상에 PECVD 공정을 수행하여 실리콘 산화물을 증착한 후 소자분리막(205) 상의 실리콘 산화물층을 산소 플라즈마 이온이 통과할 수 있는 두께를 가질 때까지 전면식각 함으로서 형성될 수 있다.
다른 예로서, 상기 산화 마스크는 실리콘 산화물을 증착한 후 포토레지스트 패턴을 이용한 식각 공정을 수행함으로서 형성될 수 있다.
도 8을 참조하면, 플라즈마 챔버 내에서 산화 마스크(225)가 형성된 전하 트랩층(220)을 선택적으로 산화시키는 비등방성 산화공정을 수행한다. 이에 따라, 상기 소자 분리막 상의 전하 트랩층(220)의 일부는 그 측벽이 수직한 프로파일을 갖는 전하차단 패턴(222)으로 형성된다.
본 실시예에서 비등방성 산화공정은 플라즈마 챔버의 저면에 플라즈마 산소 이온에 방향성을 부여하는 바이어 전압을 인가한 상태에서 수행되는 것을 특징으로 한다. 구체적으로 플라즈마 챔버 내에 산소가스를 도입하면 산소 가스는 전기장에 의해 플라즈마 상태로 여기되어 산소 라디컬, 음의 전하를 갖는 산소이온 및 양의 전하를 갖는 산소이온들로 변화된다. 이때, 반도체 기판이 위치한 챔버의 저면에는 양의 바이어스 전압이 인가되기 때문에 상기 음의 전하를 갖는 산소이온은 방향성을 갖게 된다.
이렇게 방향성을 갖게 된 산소이온은 산화 마스크의 낮은 두께 부분 또는 산화마스크의 개구를 통해 소자분리막(205) 상에 존재하는 전하 트랩층(220)을 선택 적으로 이방성 산화시킬 수 있다. 그 결과 횡 방향으로 산화가 최소화되는 동시에 소자 분리막 상의 전하 트랩층(220)이 선택적으로 산화될 수 있어 그 측벽이 수직한 프로파일을 갖는 전하차단 패턴(222)이 형성된다.
일 예로서, 상기 비등방성 산화공정은 상기 전하 트랩층을 X축 방향으로 약 10~20Å 두께로 산화될 경우 Y축 방향으로 약 30 내지 40Å 두께로 산화될 수 있다. 즉, 비등방성 산화공정시 X축과 Y축의 산화두께는 1: 3~4의 두께 비를 만족한다.
이후, 상기 산화 마스크는 식각공정을 통해 제거될 수 있다.
도 9를 참조하면, 상기 전하차단 패턴(222) 및 상기 전하차단 패턴에 의해 전기적으로 분리된 전하 트랩층(220) 상에 블로킹막(230)을 형성한다. 블로킹막(230)은 이후 형성되는 게이트 전극(240)으로부터 전하 트랩층(220)으로 전류가 직접적으로 흐르는 것을 차단하는 것으로서, 본 실시예에서의 상기 블로킹막(230)은 실리콘 산화물, 금속산화물 또는 이들의 복합막 등을 포함할 수 있다. 또한, 상기 블로킹막(230)은 터널 절연막 보다 높은 유전율을 갖는 것이 바람직하다. 일 예로서 블로킹막(230)이 실리콘 산화막일 경우, 블로킹막(230)은 주로 라디칼 산화 공정, 화학기상증착 공정 등을 수행하여 형성할 수 있다. 다른 예로서, 상기 블로킹막(230)이 금속 산화막일 경우, 블로킹막(230)은 분자선 에피택시얼 성장, 스퍼터링, 화학기상증착, 원자층 적층을 수행하여 형성할 수 있다. 구체적으로 상기 블로킹막(230)이 알루미늄 산화막일 경우 알루미늄 전구체 및 산화제를 이용한 원자층 적층 공정 또는 화학기상증차 공정을 수행하여 형성될 있다.
이어서, 상기 블로킹막(230) 상에 게이트 전극(240)을 형성한다. 게이트 전극은 블로킹막 상에 도전막을 형성한 후 이를 마스크 패턴을 이용하여 패턴닝 함으로서 형성된다. 상기 게이트 전극 및 도전막에 대한 구체적인 설명은 실시예에 1에서 상세히 설명하였기에 중복을 피하기 위해 생략한다.
언급한 바와 같은 방법으로 형성된 본 실시예의 전하 트랩형 메모리 소자(290)는 전하 트랩층(230)이 수직한 측벽을 갖는 전하 차단패턴(222)에 의해 분리된 구조를 갖기 때문에 상기 전하 트랩층에서 전하의 수평적인 이동(Lateral Migration)이 발생되지 않는다. 또한, 전하 트랩형 메모리 소자에 이온주입 공정을 수행하여 전하 차단패턴을 형성함에 불구하고 메모리 소자의 셀 특성이 저하되지 않는다.
실시예 3
도 10 내지 도 13은 본 발명의 실시예 3에 따른 전하 트랩형 메모리 소자의 제조방법을 나타내는 단면도들이다.
도 10을 참조하면, 액티브 영역을 정의하는 소자분리막(305)이 형성된 반도체 기판(200)을 마련한다. 상기 소자 분리막(305)은 반도체 기판(300)에 형성되며, 반도체 기판의 표면보다 낮은 단차를 갖는다. 즉, 상기 소자분리막(305)은 반도기 기판의 액티브 영역보다 낮은 표면을 갖도록 형성된다.
이후, 소자분리막(305)에 의해 단차를 갖는 반도체 기판(300) 상에 터널 절연막(310)을 형성한다. 본 실시예에서의 상기 터널 절연막(310)은 전자의 터널링에 따른 에너지 장벽을 제공하는 것으로 반도체 기판(300)의 표면을 열 산화시켜 형성될 수 있거나 화학기상증착 공정을 수행하여 형성될 수 있다. 도면에 도시하지 않았지만, 상기 터널 절연막을 통한 누설 전류를 감소시키기 위하여 상기 터널 절연막 상에 별도의 터널 절연막(미도시)이 추가적으로 형성될 수도 있다. 상기 별도의 터널 절연막은 상기 터널 절연막보다 얇은 두께를 가질 수 있으며, 금속 산화물 또는 금속 질화물을 포함할 수 있다.
이어서, 상기 터널 절연막(310) 상에 전하 트랩층(320)을 형성한다. 상기 전하 트랩층(320)은 상기 반도체 기판(300)의 채널 영역으로부터 전자들을 트랩하기 위하여 형성된다. 상기 전하 트랩층(320)은 상기 터널 절연막(310) 상에서 약 50 내지 100Å 정도의 두께로 형성될 수 있으며, 실리콘 질화물(SiN)을 포함한다.
일 실시예에 따르면, 상기 전하 트랩층(320)은 나노 결정 물질로 이루어질 수 있다. 다른 실시예에 따르면, 상기 전하 트랩층(320)은 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어질 수 있다.
이어서, 전하 트랩층 상에 블로킹막을 형성한다. 블로킹막(330)은 이후 형성되는 게이트 전극(미도시)으로부터 상기 전하 트랩층으로 전류가 직접적으로 흐르는 것을 차단하는 것으로서, 본 실시예에서의 상기 블로킹막(330)은 실리콘 산화물, 금속산화물 또는 이들의 복합막 등을 포함할 수 있다. 또한, 상기 블로킹막(330)은 터널 절연막 보다 높은 유전율을 갖는 것이 바람직하다. 일 예로서 블로킹막(330)이 실리콘 산화막일 경우, 블로킹막(330)은 주로 라디칼 산화 공정, 화학기상증착 공정 등을 수행하여 형성할 수 있다. 다른 예로서, 상기 블로킹막(330)이 금속 산화막일 경우, 블로킹막(330)은 분자선 에피택시얼 성장, 스퍼터링, 화학기상증착, 원자층 적층을 수행하여 형성할 수 있다. 구체적으로 상기 블로킹막(330)이 알루미늄 산화막일 경우 알루미늄 전구체 및 산화제를 이용한 원자층 적층 공정 또는 화학기상증차 공정을 수행하여 형성될 있다. 본 실시예서 블로킹막은 중온산화막 및 알루미늄 산화막을 포함한다.
도 11을 참조하면, 상기 블로킹막(330) 상에 전하 차단패턴 형성용 산화마스크(335)를 형성한다. 상기 산화마스크(335)는 소자분리막 상부의 전하 트랩층 내부까지 방향성을 갖는 산소 플라즈마 이온을 선택적으로 통과시키는 구조를 갖는다. 즉, 상기 산화 마스크는 라운딩된 블로킹막 상에 PECVD 공정을 수행하여 실리콘 산화물을 증착한 후 소자분리막 상부에 위치하는 상의 실리콘 산화물층이 산소 플라즈마 이온이 통과할 수 있는 두께를 가질 때까지 전면식각 함으로서 형성될 수 있다.
도면에 도시하지 않았지만, 산화 마스크는 상기 소자분리막 상부의 전하 트랩층만을 선택적으로 노출시키는 개구에 의해 분리되는 구조를 갖도록 형성될 수 있다. 즉, 상기 산화 마스크(335)는 라운딩된 전하 트랩층 상에 PECVD 공정을 수행하여 실리콘 산화물을 증착한 후 이를 소자분리막(305) 상의 전하 트랩층(320) 표면이 노출되는 개구가 형성될 때까지 전면식각 함으로서 형성될 수 있다. 또한, 상기 산화마스크는 실리콘 산화물을 증착한 후 포토레지스트 패턴을 이용한 식각 공정을 수행함으로서 형성될 수 있다.
도 12를 참조하면, 플라즈마 챔버 내에서 상기 산화 마스크를 이온주입 마스 크로 이용하여 전하 트랩층을 선택적으로 산화시키는 비등방성 산화공정을 수행한다. 이에 따라, 상기 소자 분리막 상의 전하 트랩층(320)의 일부는 그 측벽이 수직한 프로파일을 갖는 전하차단 패턴(322)으로 형성된다.
본 실시예에서 비등방성 산화공정은 플라즈마 챔버의 저면에 플라즈마 산소 이온에 방향성을 부여하는 바이어 전압을 인가한 상태에서 수행되는 것을 특징으로 한다.
구체적으로 플라즈마 챔버 내에 산소가스를 도입하면 산소 가스는 전기장에 의해 플라즈마 상태로 여기되어 산소 라디컬, 음의 전하를 갖는 산소이온 및 양의 전하를 갖는 산소이온들로 변화된다. 이때, 반도체 기판이 위치한 챔버의 저면에는 양의 바이어스 전압이 인가되기 때문에 상기 음의 전하를 갖는 산소이온은 방향성을 갖게 된다.
이렇게 방향성을 갖게 된 산소이온은 산화 마스크의 낮은 두께 부분 또는 산화마스크의 개구를 통해 소자분리막(305) 상에 존재하는 전하 트랩층(320)을 선택적으로 이방성 산화시킬 수 있다. 그 결과 횡 방향으로 산화가 최소화되는 동시에 소자 분리막 상의 전하 트랩층(320)이 선택적으로 산화되어 그 측벽이 수직한 프로파일을 갖는 전하차단 패턴(322)이 형성된다.
더욱이, 상기 비등방성 산화공정시 상기 블로킹막(330)에도 플라즈마 산소이온에 제공되기 때문에 상기 블로킹막의 내부 밀도가 향상되는 특성을 얻을 수 있다.
도 13을 참조하면, 블로킹막(330) 상에 게이트 전극(340)을 형성한다. 일 예 로서, 게이트 전극은 블로킹막 상에 도전막을 형성한 후 이를 마스크 패턴을 이용하여 패턴닝함으로서 형성된다.
상기 게이트 전극 및 도전막에 대한 구체적인 설명은 실시예에 1에서 상세히 설명하였기에 중복을 피하기 위해 생략한다. 도면에 도시하지 않았지만 상기 게이트 전극 산화마스크가 제거되지 않는 블로킹막 상에 형성될 수 있다
언급한 바와 같은 방법으로 형성된 본 실시예의 전하 트랩형 메모리 소자(390)는 전하 트랩층(330)이 수직한 측벽을 갖는 전하 차단패턴(322)에 의해 분리된 구조를 갖기 때문에 상기 전하 트랩층에서 전하의 수평적인 이동(Lateral Migration)이 발생되지 않는다. 또한, 이온주입 공정을 수행하여 전하 차단패턴을 형성함에 불구하고 전하 트랩형 메모리 소자의 셀 특성이 저하되지 않는다.
도 14는 본 발명의 전하 트랩형 메모리 소자가 적용되는 장치의 일 예를 나타내는 블록다이어그램이다.
도 14를 참조하면, 메모리 컨트롤러(520)와 메모리(510)가 연결되어 있다. 상기 메모리(510)는 실시예 1 내지 3의 방법으로 통해 제조된 전하 트랩형 메모리 소자를 단위 셀로 포함하는 플래쉬 메모리이다.
상기 메모리 컨트롤러(520)는 상기 메모리 동작을 컨트롤하기 위해서 입력신호를 제공한다. 예를 들어 메모리 카드에 쓰이는 메모리 컨트롤러와 메모리와의 관계라면 호스트의 명령을 전달하여 입출력 데이터를 컨트롤하거나, 인가받은 컨트롤 신호를 기초로 메모리의 다양한 데이터를 컨트롤 한다. 이러한 구조는 간단한 메모 리카드뿐 아니라 메모리가 쓰이는 많은 디지털기기에 응용된다.
도 15는 본 발명의 전하 트랩형 메모리 소자가 적용되는 장치의 다른 예를 나타내는 블록다이어그램이다.
도 15를 참조하면, 휴대용 장치(600)에 관한 것으로서, 휴대용 장치(600)는 MP3 플레이어, 비디오 플레이어, 비디오와 오디오 플레이어가 있는 PMP (portable multi-media player) 등이 될 수 있다. 상기 휴대용 장치(600)는 메모리(510) 및 메모리 컨트롤러(520), EDC(인코더/디코더)(610), 표시부재(620) 및 인터페이스(670)를 포함하는 구성을 갖는다. 상기 메모리(510)는 실시예 1 내지 3의 방법으로 통해 제조된 전하 트랩형 메모리 소자를 단위 셀로 포함하는 플래쉬 메모리이다.
구체적으로 상기 휴대용 장치(600)의 데이터는 인코더/디코더(610)에 의해 상기 메모리 컨트롤러(520)를 경유하여 상기 메모리(510)로부터 입출력 된다. 그리고, 점선으로 도시된 것과 같이, 상기 데이터는 EDC(610)로부터 상기 메모리(510)로 직접 입력될 수 있고, 상기 메모리(510)로부터 EDC(610)까지 직접 출력도 될 수 있다. 상기 EDC(610)는 상기 메모리(510) 내에 저장하기 위한 데이터를 인코딩 할 수 있다. 예를 들어, 상기 EDC(610)는 상기 메모리 내에 오디오 비디오 데이터를 저장하기 위한 MP3, PMP 인코딩을 실행시킬 수 있다. 이와 달리, 상기 EDC(610)는 상기 메모리(510) 내에 비디오 데이터를 저장하기 위한 MPEG 인코딩을 실행시킬 수 있다.
또한, 상기 EDC(610)는 서로 다른 포맷들에 따른 서로 다른 타입의 데이터들을 인코딩하기 위한 복합 인코더를 포함할 수 있다. 예를 들어, 상기 EDC(610)는 오디오 데이터를 위한 MP3 인코더와 비디오 데이터를 위한 MPEG 인코더를 모두 포함 할 수 있다.
또한, 상기 EDC(610)는 상기 메모리(510)로부터 출력을 디코딩할 수 있다. 예를 들어, 상기 EDC(610)는 상기 메모리(510)로부터 출력된 오디오 데이터에 따라 MP3 디코딩을 수행 할 수 있다.
이와는 달리, 상기 EDC(610)는 상기 메모리(510)로부터 출력된 비디오 데이터에 따라 MPEG 디코딩을 수행 할 수 있다. 예를 들어, 상기 EDC(610)는 오디오 데이터를 위한 MP3 디코더와 비디오 데이터를 위한 MPEG 디코더를 포함할 수 있다.
또한, 상기 EDC(610)는 단지 디코더만을 포함할 수 있다. 예를 들면, 엔코더 데이터를 이미 상기 EDC(610)로 입력받고, 메모리 컨트롤러(520) 및 또는 상기 메모리(510)로 전달 될 수 있다.
또한, 상기 EDC(610)는 상기 인터페이스(630)를 경유하여 인코딩을 위한 데이터 또는 이미 인코딩된 데이터를 받을 수 있다. 상기 인터페이스(670)는 알려진 표준 (예을 들어 파이어와이어, USB 등)에 따를 수 있다. 예를 들어, 상기 인터페이스(670)는 파이어와이어 인터페이스, USB 인터페이스 등을 포함 한다. 데이터가 상기 메모리(610)로부터 상기 인터페이스(630)를 경유하여 출력 될 수 있다.
상기 표시 장치(620)는 상기 메모리(510)에서 출력 되거나, 또는 EDC(610)에 의해서 디코딩된 데이터를 사용자에게 표시 할 수 있다. 예를 들어, 상기 표시 부 재(620)는 오디오 데이터를 출력하는 스피커 잭, 비디오 데이터를 출력하는 디스플레이 스크린 등을 포함한다.
도 16은 본 발명의 전하 트랩형 메모리 소자가 적용되는 장치의 또 다른예를 나타내는 블록다이어그램이다
도 16을 참조하면, 메모리(510)는 컴퓨터 시스템(700)내에 있는 CPU(central processing unit, 710)과 연결된다. 상기 메모리(510)는 실시예 1 내지 3의 방법으로 통해 제조된 전하 트랩형 메모리 소자를 단위 셀로 포함하는 플래쉬 메모리이다.
상기와 같은 컴퓨터 시스템(700)은 플래시 메모리를 매인 저장 매체로 사용하는 노우트북 PC가 될 수 있다. 그리고 메모리(510)가 내장되어 데이터를 저장하고 기능을 컨트롤하는 디지털 제품군들 또한 시스템(700)이 될 수 있다. 상기 메모리(510)는 바로 CPU와 연결될 수 있고 버스(BUS) 등을 통해서 연결 될 수 있다. 도 21은 각 요소들이 충분하게 도시되지 않았지만 모든 전자기기 제품들이 디지털화 됨에 따라 기본적으로 들어갈 수 있는 요소이다.
본 발명에 의하면 비등방성 플라즈마 산화공정을 수행함으로서 전하 트랩형 메모리 소자는 이방성 산화공정으로 형성됨으로 인해 그 측벽이 수직한 프로파일을 갖는 전하 차단패턴을 포함한다. 따라서, 본 실시예의 전하 트랩형 메모리 소자는전하 트랩층에서 이웃하는 셀로 전하가 수평 이동(Lateral Migration)되는 현상이 발생되지 않는다. 그러므로, 본 발명의 전하 트랩형 메모리 소자는 별도의 식각공정 없이 우수한 전기적 성능의 구현이 가능하고, 보다 고집적화가 가능하다.
도 1 내지 도 4는 본 발명의 실시예 1에 따른 전하 트랩형 메모리 소자의 제조방법을 나타내는 단면도들이다.
도 5는 기존의 제조방법으로 형성된 전하 트랩형 메모리 소자의 문제점을 나타내는 사진이다.
도 6 내지 도 9는 본 발명의 실시예 2에 따른 전하 트랩형 메모리 소자의 제조방법을 나타내는 단면도들이다.
도 10 내지 도 13은 본 발명의 실시예 3에 따른 전하 트랩형 메모리 소자의 제조방법을 나타내는 단면도들이다.
도 14는 본 발명의 전하 트랩형 메모리 소자가 적용되는 장치의 일예를 나타내는 블록다이어그램이다.
도 15는 본 발명의 전하 트랩형 메모리 소자가 적용되는 장치의 다른 예를 나타내는 블록다이어그램이다.
도 16은 본 발명의 전하 트랩형 메모리 소자가 적용되는 장치의 또 다른예를 나타내는 블록다이어그램이다
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 터널 절연막
120 : 전하 트랩층 130 : 블로킹막
142 : 게이트 전극 190 : 전하 트랩형 메모리 소자
Claims (9)
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- 소자 분리막과 단차를 갖는 액티브 영역을 포함하는 기판을 마련하는 단계;상기 기판 상에 터널 절연막을 형성하는 단계;상기 터널 절연막 상에 전하 트랩층을 형성하는 단계;상기 소자분리막 상부의 전하 트랩층에서만 산소 플라즈마 이온을 선택적으로 통과시키는 구조를 갖는 산화 마스크를 형성하는 단계;플라즈마 챔버 내에서 상기 전하 트랩층을 선택적으로 산화시키는 비등방성 산화공정을 수행함으로서 상기 소자분리막 상의 전하 트랩층의 일부를 그 측벽이 수직한 프로파일을 갖는 전하차단 패턴으로 형성하는 단계;상기 전하차단 패턴 및 상기 전하차단 패턴에 의해 전기적으로 분리된 전하 트랩층 상에 블로킹막을 형성하는 단계; 및상기 블로킹막 상에 전극을 형성하는 단계를 포함하는 전하 트랩형 메모리 소자 제조방법.
- 제6항에 있어서, 상기 산화 마스크는 상기 소자분리막 상부에서만 그 두께가 작도록 형성되는 것을 특징으로 하는 전하 트랩형 메모리 소자 제조방법.
- 제6항에 있어서, 상기 산화 마스크는 상기 소자분리막 상부의 전하 트랩층만을 선택적으로 노출시키는 개구를 갖도록 형성되는 것을 특징으로 하는 전하 트랩형 메모리 소자 제조방법.
- 소자 분리막과 단차를 갖는 액티브 영역을 포함하는 기판을 마련하는 단계;상기 기판 상에 터널 절연막을 형성하는 단계;상기 터널 절연막 상에 전하 트랩층을 형성하는 단계;상기 터널 절연막 상에 블로킹막을 형성하는 단계;상기 블로킹막 상에 상기 소자분리막 상부의 전하 트랩층으로 산소 플라즈마 이온을 선택적으로 통과시키는 구조를 갖는 산화 마스크를 형성하는 단계;플라즈마 챔버 내에서 상기 전하 트랩층을 선택적으로 산화시키는 비등방성 산화공정을 수행함으로서 상기 소자분리막 상의 전하 트랩층의 일부를 그 측벽이 수직한 프로파일을 갖는 전하차단 패턴으로 형성하는 단계; 및상기 전하차단 패턴에 의해 전기적으로 분리된 전하 트랩층 상에 전극을 형성하는 단계를 포함하는 전하 트랩형 메모리 소자 제조방법.
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