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JP7092968B2 - 半導体装置 - Google Patents

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Description

本発明は、III 族窒化物半導体からなる半導体装置に関する。特に、イオン注入と熱処理により形成されたｐ型のｐ型領域を有する半導体装置に関する。
ＧａＮなどのIII 族窒化物半導体は、高い絶縁破壊電界を有しており、高耐圧と低オン抵抗の両立が可能であることから、パワーデバイスの材料として注目され、さかんに研究開発が行われている。
特許文献１には、III 族窒化物半導体からなるｐｎダイオードが記載されており、ｎ層、ｐ層のキャリアトラップ準位の平均密度を所定値以下にすることで、低損失な素子を実現できることが記載されている。このような効果が得られる理由として、キャリアトラップ準位の平均密度を低減したことにより相対的に非発光再結合が抑制されて発光再結合が増加し、発光再結合による光がｐ層に吸収されてホール濃度が増加するためであると考察されている。
特開２０１３－３３９１３号公報
ｐ層形成のためにイオン注入と熱処理を行った場合、リーク電流が増大してしまう問題があった。これは、キャリアトラップ準位が関係すると考えられる。しかし、特許文献１では複数存在するキャリアトラップ準位のうちどのキャリアトラップ準位がリーク電流に寄与しているのかが明らかでない。また、特許文献１にはキャリアトラップ準位の平均密度をどのようにして制御するのか記載がない。
そこで本発明の目的は、リーク電流が抑制されたIII 族窒化物半導体からなる半導体装置およびその製造方法を実現することである。
本発明の第１態様は、ドナー濃度１×１０15～２×１０16／ｃｍ3 のｎ型のＧａＮからなるｎ層と、ｎ層の一部領域に、イオン注入および熱処理により設けられたｐ型のＧａＮからなる領域であるｐ型領域と、ｎ層上およびｐ型領域上に設けられ、ｎ層に対してショットキー接触するショットキー電極と、を有し、
平面視でｐ型領域のない領域をＡ領域とし、
ＧａＮの伝導帯下端から０．１０ｅＶ以上０．２０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ１、
ＧａＮの伝導帯下端から０．３０ｅＶ以上０．４５ｅＶ未満のエネルギーの電子トラップ準位をＴＥ３、
ＧａＮの伝導帯下端から０．４５ｅＶ以上０．６０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ４、とし、
Ａ領域における各電子トラップ準位の平均密度は、ｎ層とショットキー電極との界面からｎ層側に０．８～１．６μｍの深さの領域におけるｎ層中の各電子トラップ準位の平均密度として、
Ａ領域における各電子トラップ準位の平均密度は、
ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ３の電子トラップ準位の平均密度の比よりも大きく、かつ、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比が１以下、となるように設定されている、
ことを特徴とする半導体装置である。
本発明の第２態様は、ドナー濃度１×１０15～２×１０16／ｃｍ3 のｎ型のＧａＮからなるｎ層と、ｎ層の一部領域に、イオン注入および熱処理により設けられたｐ型のＧａＮからなる領域であるｐ型領域と、ｎ層上およびｐ型領域上に設けられ、ｎ層に対してショットキー接触するショットキー電極と、を有し、
平面視でｐ型領域のある領域をＢ領域とし、
ＧａＮの伝導帯下端から０．１０ｅＶ以上０．２０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ１、
ＧａＮの伝導帯下端から０．２０ｅＶ以上０．３０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ２、
ＧａＮの伝導帯下端から０．４５ｅＶ以上０．６０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ４、
ＧａＮの伝導帯下端から１．１０ｅＶ以上１．４０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ９、とし、
Ｂ領域における各電子トラップ準位の平均密度は、ｎ層とｐ型領域との界面からｎ層側に０．８～１．６μｍの深さの領域におけるｎ層中の各電子トラップ準位の平均密度として、
Ｂ領域における各電子トラップ準位の平均密度は、
ＴＥ４の電子トラップ準位の平均密度に対するＴＥ２の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ９の電子トラップ準位の平均密度の比よりも大きく、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ９の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比よりも大きくなるように設定されている、
ことを特徴とする半導体装置である。
本発明の第１、第２態様において、さらなるリーク電流の抑制のために、以下のように設定されていることが好ましい。
Ｂ領域におけるＴＥ１の電子トラップ準位の平均密度に対するＡ領域におけるＴＥ１の電子トラップ準位の平均密度の比が０．０１以下、となるように設定されていることが好ましい。
Ｂ領域におけるＴＥ２の電子トラップ準位の平均密度に対するＡ領域におけるＴＥ２の電子トラップ準位の平均密度の比が０．０１以下、となるように設定されていることが好ましい。
Ｂ領域におけるＴＥ４の電子トラップ準位の平均密度に対するＡ領域におけるＴＥ４の電子トラップ準位の平均密度の比が０．４～２．５、となるように設定されていることが好ましい。
ＧａＮの伝導帯下端から０．９０ｅＶ以上１．００ｅＶ未満のエネルギーの電子トラップ準位をＴＥ７として、Ｂ領域におけるＴＥ７の電子トラップ準位の平均密度に対するＡ領域におけるＴＥ７の電子トラップ準位の平均密度の比が０．２以下、となるように設定されていることが好ましい。
Ｂ領域におけるＴＥ９の電子トラップ準位の平均密度に対するＡ領域におけるＴＥ９の電子トラップ準位の平均密度の比が０．０４以下、となるように設定されていることが好ましい。
また、本発明の第３態様は、ドナー濃度１×１０15～２×１０16／ｃｍ3 のｎ型のＧａＮからなるｎ層と、ｎ層上に設けられたｐ型のＧａＮからなるｐ層と、ｎ層の一部領域に、イオン注入および熱処理により設けられたｐ型のＧａＮからなる領域であるｐ型領域と、を有し、
平面視でｐ型領域のない領域をＡ領域とし、
ＧａＮの伝導帯下端から０．４５ｅＶ以上０．６０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ４とし、
Ａ領域における各電子トラップ準位の平均密度は、ｎ層とｐ層との界面からｎ層側に０．８～１．６μｍの深さの領域におけるｎ層中の各電子トラップ準位の平均密度として、
Ａ領域におけるｎ層中のＴＥ４の電子トラップ準位の平均密度が、ｎ層のドナー濃度の１／５００以下となるように設定されている、
ことを特徴とする半導体装置である。
また、本発明の第４態様は、ドナー濃度１×１０15～２×１０16／ｃｍ3 のｎ型のＧａＮからなるｎ層と、ｎ層上に設けられたｐ型のＧａＮからなるｐ層と、ｎ層の一部領域に、イオン注入および熱処理により設けられたｐ型のＧａＮからなる領域であるｐ型領域と、を有し、
平面視でｐ型領域のある領域をＢ領域とし、
ＧａＮの伝導帯下端から０．１０ｅＶ以上０．２０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ１、
ＧａＮの伝導帯下端から０．２０ｅＶ以上０．３０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ２、
ＧａＮの伝導帯下端から０．４５ｅＶ以上０．６０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ４、
ＧａＮの伝導帯下端から１．１０ｅＶ以上１．４０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ９、とし、
Ｂ領域における各電子トラップ準位の平均密度は、ｎ層とｐ型領域との界面からｎ層側に０．８～１．６μｍの深さの領域におけるｎ層中の各電子トラップ準位の平均密度として、
Ｂ領域におけるｎ層中の各電子トラップ準位の平均密度が、
ＴＥ４の電子トラップ準位の平均密度に対するＴＥ２の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ９の電子トラップ準位の平均密度の比よりも大きく、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ９の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比よりも大きくなるように設定されている、
ことを特徴とする半導体装置である。
本発明の第３、第４態様において、さらなるリーク電流の抑制のために、以下のように設定されていることが好ましい。
Ｂ領域におけるＴＥ１の電子トラップ準位の平均密度に対するＡ領域におけるＴＥ１の電子トラップ準位の平均密度の比が０．０３以下、となるように設定されていることが好ましい。
Ｂ領域におけるＴＥ２の電子トラップ準位の平均密度に対するＡ領域におけるＴＥ２の電子トラップ準位の平均密度の比が０．０２以下、となるように設定されていることが好ましい。
Ｂ領域におけるＴＥ４の電子トラップ準位の平均密度に対するＡ領域におけるＴＥ４の電子トラップ準位の平均密度の比が０．３～２．０、となるように設定されていることが好ましい。
ＧａＮの価電子帯上端から０．８０ｅＶ以上０．９０ｅＶ未満の正孔トラップ準位をＴＨ３とし、
Ａ領域における正孔トラップ準位の平均密度は、ｎ層とｐ層との界面からｐ層側に０．０２～０．０５μｍの深さの領域におけるｐ層中の正孔トラップ準位の平均密度とし、
Ｂ領域における正孔トラップ準位の平均密度は、ｎ層とｐ型領域との界面からｐ型領域側に０．０２～０．０５μｍの深さの領域におけるｐ型領域中の正孔トラップ準位の平均密度として、
Ｂ領域におけるｐ型領域中のＴＨ３の正孔トラップ準位の平均密度に対する、Ａ領域におけるｐ層中のＴＨ３の正孔トラップ準位の平均密度の比が、０．７～１．４、となるように設定されている、ことが好ましい。
本発明によれば、リーク電流が抑制されたIII 族窒化物半導体からなる半導体装置を実現することができる。
実施例１の半導体装置の構成を示した図。 実施例１の半導体装置の製造工程を示した図。 実施例１の半導体装置の製造方法の変形例を示した図。 実施例２の半導体装置の構成を示した図。 実施例２の半導体装置の製造工程を示した図。 実施例２の半導体装置の変形例１の構成を示した図。 実施例２の半導体装置の変形例１の製造工程を示した図。 実施例２の半導体装置の変形例２の構成を示した図。 実施例１の半導体装置のＡ領域評価用素子の構成を示した図。 実施例２の半導体装置のＡ領域評価用素子の構成を示した図。 実施例１および実施例２の半導体装置のＢ領域評価用素子の構成を示した図。 実施例１の半導体装置のＡ領域評価用素子のＩ－Ｖ特性を示したグラフ。 実施例１の半導体装置のＡ領域評価用素子のＤＬＴＳ測定結果を示したグラフ。 実施例１の半導体装置のＡ領域評価用素子について、各電子トラップ準位の種類ごとに各特性をまとめた図。 ＴＥ４の電子トラップ準位の平均密度に対する各電子トラップ準位の平均密度の比をまとめた図。 実施例２の半導体装置のＡ領域評価用素子のＩ－Ｖ特性を示したグラフ。 実施例２の半導体装置のＡ領域評価用素子のＤＬＴＳ測定結果を示したグラフ。 実施例２の半導体装置のＡ領域評価用素子について、各キャリアトラップ準位の種類ごとに各特性をまとめた図。 Ｂ領域評価用素子のＩ－Ｖ特性を示したグラフ。 Ｂ領域評価用素子のＤＬＴＳ測定結果を示したグラフ。 Ｂ領域評価用素子について、各キャリアトラップ準位の種類ごとにエネルギー、捕獲断面積、キャリアトラップ準位の平均密度をまとめた図。 ＴＥ４のキャリアトラップ準位の平均密度に対する各キャリアトラップ準位の平均密度の比をまとめた図。 各キャリアトラップ準位について、Ｂ領域評価用素子におけるキャリアトラップ準位の平均密度に対する、実施例１の半導体装置のＡ領域評価用素子におけるキャリアトラップ準位の平均密度の比をまとめた図。 各キャリアトラップ準位について、Ｂ領域評価用素子におけるキャリアトラップ準位の平均密度に対する、実施例２の半導体装置のＡ領域評価用素子におけるキャリアトラップ準位の平均密度の比をまとめた図。
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。
図１は、実施例１の半導体装置の構成を示した図である。図１のように、実施例１の半導体装置は、ショットキーバリアダイオードであり、基板１０と、ｎ層１１と、拡散ｐ領域１２と、カソード電極１３と、アノード電極１４と、によって構成されている。
基板１０は、Ｓｉ濃度が１．０×１０18／ｃｍ3 のｎ－ＧａＮからなる。基板１０の厚さは、３２０μｍである。
ｎ層１１は、基板１０上に位置し、ドナー濃度が１×１０15～２×１０16／ｃｍ3 、Ｓｉ濃度が１×１０15～２．５×１０16／ｃｍ3 のｎ－ＧａＮからなる。ｎ層１１の厚さは５～２０μｍである。
拡散ｐ領域１２は、後述のようにイオン注入および熱処理によってＭｇを拡散させて形成した領域であり、ｐ－ＧａＮからなる。Ｍｇ濃度は、２×１０18／ｃｍ3 である。拡散ｐ領域１２は、平面視で環状であり、その幅は１０μｍである。また、拡散ｐ領域１２は、ｎ層１１表面から深さ１μｍまでの領域に形成されている。この拡散ｐ領域１２は、後述のように、実施例１の半導体装置の耐圧性を向上させるために設けるものである。なお、耐圧向上のためには、Ｍｇ濃度０．５×１０17～２×１０19／ｃｍ3 、平面視での拡散ｐ領領域１２の環の幅は１～２０μｍ、拡散ｐ領領域１２の深さは０．１～５μｍであればよい。
カソード電極１３は、基板１０裏面の全面に接して設けられている。カソード電極１３は、Ｔｉ／Ａｌからなり、基板１０裏面に対してオーミック接触する。ここで、「／」は積層を意味し、Ａ／ＢはＡ、Ｂの順に積層した構造を意味する。以下、材料の説明において同様である。
アノード電極１４は、ｎ層１１上および拡散ｐ領域１２上に設けられている。アノード電極１４は、Ｎｉからなり、ｎ層１１に対してショットキー接触する。アノード電極１４は、平面視で円であり、その外周は拡散ｐ領域１２に接している。このように、逆バイアス印加時に電界の集中するアノード電極１４の端部に、拡散ｐ領域１２を接触させることで、実施例１の半導体装置の耐圧向上を図っている。
（キャリアトラップ準位の平均密度について）
次に、ｎ層１１、および拡散ｐ領域１２のキャリアトラップ準位（電子トラップ準位および正孔トラップ準位）の平均密度について説明する。各キャリアトラップ準位の平均密度は、後述のように拡散ｐ領域１２を形成するための熱処理における温度、時間によって制御することができる。
まず、ＥｃをＧａＮの伝導帯下端の準位、Ｅｖを価電子帯上端の準位、Ｅｔを電子トラップ準位として、各電子トラップ準位、正孔トラップ準位を次のように呼ぶこととする。
ＴＥ１：Ｅｃ－Ｅｔが０．１０ｅＶ以上０．２０ｅＶ未満の電子トラップ準位
ＴＥ２：Ｅｃ－Ｅｔが０．２０ｅＶ以上０．３０ｅＶ未満の電子トラップ準位
ＴＥ３：Ｅｃ－Ｅｔが０．３０ｅＶ以上０．４５ｅＶ未満の電子トラップ準位
ＴＥ４：Ｅｃ－Ｅｔが０．４５ｅＶ以上０．６０ｅＶ未満の電子トラップ準位
ＴＥ５：Ｅｃ－Ｅｔが０．６０ｅＶ以上０．７５ｅＶ未満の電子トラップ準位
ＴＥ６：Ｅｃ－Ｅｔが０．７５ｅＶ以上０．８５ｅＶ未満の電子トラップ準位
ＴＥ７：Ｅｃ－Ｅｔが０．９０ｅＶ以上１．００ｅＶ未満の電子トラップ準位
ＴＥ８：Ｅｃ－Ｅｔが１．００ｅＶ以上１．１０ｅＶ未満の電子トラップ準位
ＴＥ９：Ｅｃ－Ｅｔが１．１０ｅＶ以上１．４０ｅＶ未満の電子トラップ準位

ＴＨ３：Ｅｔ－Ｅｖが０．８０ｅＶ以上０．９０ｅＶ未満の正孔トラップ準位
これらのキャリアトラップ準位のうち、ＴＥ２、ＴＥ４、ＴＥ９、ＴＨ３については、熱処理によらず発生する準位であり、ＭＯＣＶＤ法によってｎ層１１を結晶成長させた際に発生するものである。そのため、これらのキャリアトラップ準位の平均密度は、結晶成長させた段階ではｎ層１１の深さ方向に対して一様に分布していると考えられる。一方、それ以外のキャリアトラップ準位（ＴＥ１、ＴＥ３、ＴＥ５～ＴＥ８）については、熱処理により発生する準位である。そのため、これらのキャリアトラップ準位の平均密度はｎ層１１表面側の方が高く、深くなるにつれて密度は低下していると考えられる。
実施例１の半導体装置では、ｎ層１１および拡散ｐ領域１２の各キャリアトラップ準位の平均密度が次のように設定されている。なお、キャリアトラップ準位の平均密度のうち電子トラップについては、ｎ層１１とアノード電極１４との界面、あるいはｎ層１１と拡散ｐ領域１２との界面からｎ層１１側に０．８～１．６μｍの深さの領域の平均密度、正孔トラップについては、ｐｎ界面（ｎ層１１と拡散ｐ領域１２との界面）から拡散ｐ領域１２側に０．０２～０．０５μｍの深さの領域の平均密度とする。以下、実施例１のキャリアトラップ準位の平均密度において同様とする。
実施例１の半導体装置を基板１０主面に対して垂直上方から見て（つまり平面視において）、拡散ｐ領域１２が存在しない領域をＡ領域、存在する領域をＢ領域とする。
Ａ領域については、ＴＥ４の電子トラップ準位の平均密度ｎ４Ａに対するＴＥ１の電子トラップ準位の平均密度ｎ１Ａの比（ｎ１Ａ／ｎ４Ａ）が、ＴＥ４の電子トラップ準位の平均密度ｎ４Ａに対するＴＥ３の電子トラップ準位の平均密度ｎ３Ａの比（ｎ３Ａ／ｎ４Ａ）よりも大きく、かつＴＥ４の電子トラップ準位の平均密度ｎ４Ａに対するＴＥ１の電子トラップ準位の平均密度ｎ１Ａの比（ｎ１Ａ／ｎ４Ａ）が１以下となるように設定されている。つまり、（ｎ３Ａ／ｎ４Ａ）＜（ｎ１Ａ／ｎ４Ａ）≦１を満たすように設定されている。
また、Ｂ領域については、ＴＥ４の電子トラップ準位の平均密度ｎ４Ｂに対するＴＥ２の電子トラップ準位の平均密度ｎ２Ｂの比（ｎ２Ｂ／ｎ４Ｂ）が、ＴＥ４の電子トラップ準位の平均密度ｎ４Ｂに対するＴＥ９の電子トラップ準位の平均密度ｎ９Ｂの比（ｎ９Ｂ／ｎ４Ｂ）よりも大きく、ＴＥ４の電子トラップ準位の平均密度ｎ４Ｂに対するＴＥ９の電子トラップ準位の平均密度ｎ９Ｂの比（ｎ９Ｂ／ｎ４Ｂ）が、ＴＥ４の電子トラップ準位の平均密度ｎ４Ｂに対するＴＥ１の電子トラップ準位の平均密度ｎ１Ｂの比（ｎ１Ｂ／ｎ４Ｂ）よりも大きくなるように設定されている。つまり、（ｎ１Ｂ／ｎ４Ｂ）＜（ｎ９Ｂ／ｎ４Ｂ）＜（ｎ２Ｂ／ｎ４Ｂ）を満たすように設定されている。
Ａ領域、Ｂ領域のうち少なくとも一方の領域において、上記のように電子トラップ準位の平均密度が設定されていることにより、実施例１の半導体装置のリーク電流を抑制することができる。もちろん、Ａ領域、Ｂ領域の双方において、上記のように電子トラップ準位の平均密度が設定されていることがより好ましい。
また、リーク電流の低減のためには、各電子トラップ準位の平均密度は低ければ低いほど望ましく、特に熱処理によって発生する電子トラップ準位の平均密度を十分に低減することが望ましい。たとえば以下のような範囲とすることが望ましい。
Ａ領域の各電子トラップ準位の平均密度のうち、熱処理によって発生するものについては、以下の範囲とすることが望ましい。ＴＥ１の電子トラップ準位の平均密度ｎ１Ａは、４×１０11／ｃｍ3 以下とすることが望ましい。ＴＥ３の電子トラップ準位の平均密度ｎ３Ａは、６×１０10／ｃｍ3 以下とすることが望ましい。ＴＥ６の電子トラップ準位の平均密度ｎ６Ａは、２×１０13／ｃｍ3 以下とすることが望ましい。ＴＥ７の電子トラップ準位の平均密度ｎ７Ａは、４×１０12／ｃｍ3 以下とすることが望ましい。
Ａ領域の各電子トラップ準位の平均密度のうち、熱処理によらず発生するものについては、以下の範囲とすることが望ましい。ＴＥ２の電子トラップ準位の平均密度ｎ２Ａは、ｎ層１１のドナー濃度の１／１０００以下とすることが望ましい。ＴＥ４の電子トラップ準位の平均密度ｎ４Ａは、ｎ層１１のドナー濃度の１／１００以下とすることが望ましい。ＴＥ９の電子トラップ準位の平均密度ｎ９Ａは、ｎ層１１のドナー濃度の１／５００以下とすることが望ましい。
また、Ａ領域において、電子トラップ準位の平均密度の比は、以下の範囲とすることが望ましい。ＴＥ４の電子トラップ準位の平均密度ｎ４Ａに対するＴＥ１、ＴＥ２、およびＴＥ３の電子トラップ準位の平均密度ｎ１Ａ、ｎ２Ａ、ｎ３Ａの比（ｎ１Ａ／ｎ４Ａ、ｎ２Ａ／ｎ４Ａ、ｎ３Ａ／ｎ４Ａ）は、０．０１～０．５とすることが望ましい。ＴＥ４の電子トラップ準位の平均密度ｎ４Ａに対するＴＥ６およびＴＥ７の電子トラップ準位の平均密度ｎ６Ａ、ｎ７Ａの比（ｎ６Ａ／ｎ４Ａ、ｎ７Ａ／ｎ４Ａ）は、１．１～１０とすることが望ましい。
また、Ｂ領域の各電子トラップ準位および正孔トラップ準位の平均密度については、以下の範囲とすることが望ましい。ＴＥ４の電子トラップ準位の平均密度ｎ４Ｂは、ｎ層１１のドナー濃度の１／１００以下とすることが望ましい。ＴＥ１の電子トラップ準位の平均密度ｎ１Ｂは、３×１０14／ｃｍ3 以下とすることが望ましい。ＴＥ２の電子トラップ準位の平均密度ｎ２Ｂは、３×１０15／ｃｍ3 以下とすることが望ましい。ＴＥ５の電子トラップ準位の平均密度ｎ５Ｂは、１×１０13／ｃｍ3 以下とすることが望ましい。ＴＥ７の電子トラップ準位の平均密度ｎ７Ｂは、４×１０13／ｃｍ3 以下とすることが望ましい。ＴＥ９の電子トラップ準位の平均密度ｎ９Ｂは、８×１０14／ｃｍ3 以下とすることが望ましい。ＴＨ３の正孔トラップ準位の平均密度ｎＨ３Ｂは、１×１０13／ｃｍ3 以下とすることが望ましい。
また、リーク電流の低減のために、Ｂ領域における各キャリアトラップ準位の平均密度に対するＡ領域における各キャリアトラップ準位の平均密度の比は、以下の範囲とすることが望ましい。Ｂ領域におけるＴＥ１の電子トラップ準位の平均密度ｎ１Ｂに対するＡ領域におけるＴＥ１の電子トラップ準位の平均密度ｎ１Ａの比（ｎ１Ａ／ｎ１Ｂ）は、０．０１以下であることが望ましい。Ｂ領域におけるＴＥ２の電子トラップ準位の平均密度ｎ２Ｂに対するＡ領域におけるＴＥ２の電子トラップ準位の平均密度ｎ２Ａの比（ｎ２Ａ／ｎ２Ｂ）は、０．０１以下であることが望ましい。Ｂ領域におけるＴＥ４の電子トラップ準位の平均密度ｎ４Ｂに対するＡ領域におけるＴＥ４の電子トラップ準位の平均密度ｎ４Ａの比（ｎ４Ａ／ｎ４Ｂ）は、０．４～２．５であることが望ましい。Ｂ領域におけるＴＥ７の電子トラップ準位の平均密度ｎ７Ｂに対するＡ領域におけるＴＥ７の電子トラップ準位の平均密度ｎ７Ａの比（ｎ７Ａ／ｎ７Ｂ）は、０．２以下であることが望ましい。Ｂ領域におけるＴＥ９の電子トラップ準位の平均密度ｎ９Ｂに対するＡ領域におけるＴＥ９の電子トラップ準位の平均密度ｎ９Ａの比（ｎ９Ａ／ｎ９Ｂ）は、０．０４以下であることが望ましい。
次に、実施例１の半導体装置の製造方法について、図２を参照に説明する。
まず、ｎ－ＧａＮからなる基板１０上に、ＭＯＣＶＤ法によってｎ－ＧａＮからなるｎ層１１、ｐ－ＧａＮからなるｐ層１５を順に積層する（図２（ａ）参照）。ｎ層１１の厚さは、厚さ５～２０μｍ、ドナー濃度は１×１０15～２×１０16／ｃｍ3 である。ｐ層１５の厚さは０．５～２μｍ、Ｍｇ濃度は５×１０17～２×１０19／ｃｍ3 である。
次に、ｐ層１５表面の所定領域に、Ｍｇをイオン注入してイオン注入領域１６を形成する（図２（ｂ）参照）。イオン注入しない領域に形成するマスクとして、フォトレジストなどを用いることができる。なお、注入するイオンの元素は任意でよく、Ｍｇ以外のｐ型ドーパントであってもよいし、Ｓｉなどのｎ型ドーパントであってもよい。
次に、ｐ層１５およびイオン注入領域１６の表面にＳｉＮからなる保護膜を形成し、熱処理を行う。熱処理の雰囲気は不活性ガス雰囲気であればよく、たとえば窒素雰囲気である。熱処理によって、ｎ層１１表面であって、イオン注入領域１６の直下の領域に、ｐ層１５に含まれるＭｇを拡散させる。これにより、ｎ層１１表面から所定深さまでの領域に拡散ｐ領域１２を形成する。その後、保護膜をフッ酸により除去する（図２（ｃ）参照）。この拡散ｐ領域１２形成のための熱処理の温度、時間によって、ｎ層１１および拡散ｐ領域１２のキャリアトラップ準位の平均密度を制御することができる。具体的には、熱処理温度が低いほどキャリアトラップ準位の平均密度を低減することができ、また熱処理時間を長くすることでもキャリアトラップ準位の平均密度を低減することができる。熱処理温度が低すぎたり、熱処理時間が短すぎると、所定の領域に拡散ｐ領域１２を形成することが難しくなるため、熱処理温度は１０００～１１００℃、熱処理時間は５～４０分の範囲で制御することが望ましい。より好ましくは、熱処理温度１０２０～１０４０℃、熱処理時間１２～２０分である。
次に、ｐ層１５およびイオン注入領域１６をドライエッチングしてｎ層１１表面および拡散ｐ領域１２を露出させる。さらにｎ層１１の外周を所定の深さまでドライエッチングして素子分離領域を形成する（図２（ｄ）参照）。
次に、基板１０の裏面にカソード電極１３、ｎ層１１上および拡散ｐ領域１２上にアノード電極１４を蒸着によってそれぞれ形成する。アノード電極１４は、その端部が拡散ｐ領域１２上となるようなパターンとする。以上により図１に示す実施例１の半導体装置を作製する。
なお、実施例１では、イオン注入領域直下の別の領域にＭｇを拡散させて拡散ｐ領域１２を形成しているが、ｎ層１１に直接Ｍｇイオンを注入して熱処理を行って、Ｍｇを拡散させずにそのイオン注入領域をそのままｐ型領域１７としてもよい（図３参照）。この場合、熱処理温度と時間を所定の範囲とすることで、Ｍｇを拡散させないでｐ型領域を作製することができる。ただし、実施例１のようにして拡散ｐ領域１２を形成する方が、ｎ層１１表面の荒れが少なく、また所定領域に精度よく拡散ｐ領域１２を形成することができる。
以上、実施例１の半導体装置では、ｎ層１１、および拡散ｐ領域１２の各キャリアトラップ準位の平均密度について、平面視で拡散ｐ領域１２が存在しない領域をＡ領域、存在する領域をＢ領域として、Ａ領域、Ｂ領域についてそれぞれ下記のように設定されているため、リーク電流を低減することができる。
Ａ領域については、ＴＥ４の電子トラップ準位の平均密度ｎ４Ａに対するＴＥ１の電子トラップ準位の平均密度ｎ１Ａの比（ｎ１Ａ／ｎ４Ａ）が、ＴＥ４の電子トラップ準位の平均密度ｎ４Ａに対するＴＥ３の電子トラップ準位の平均密度ｎ３Ａの比（ｎ３Ａ／ｎ４Ａ）よりも大きく、かつＴＥ４の電子トラップ準位の平均密度ｎ４Ａに対するＴＥ１の電子トラップ準位の平均密度ｎ１Ａの比（ｎ１Ａ／ｎ４Ａ）が１以下となるように設定されている。
Ｂ領域については、ＴＥ４の電子トラップ準位の平均密度ｎ４Ｂに対するＴＥ２の電子トラップ準位の平均密度ｎ２Ｂの比（ｎ２Ｂ／ｎ４Ｂ）が、ＴＥ４の電子トラップ準位の平均密度ｎ４Ｂに対するＴＥ９の電子トラップ準位の平均密度ｎ９Ｂの比（ｎ９Ｂ／ｎ４Ｂ）よりも大きく、ＴＥ４の電子トラップ準位の平均密度ｎ４Ｂに対するＴＥ９の電子トラップ準位の平均密度ｎ９Ｂの比（ｎ９Ｂ／ｎ４Ｂ）が、ＴＥ４の電子トラップ準位の平均密度ｎ４Ｂに対するＴＥ１の電子トラップ準位の平均密度ｎ１Ｂの比（ｎ１Ｂ／ｎ４Ｂ）よりも大きくなるように設定されている。
図４は、実施例２の半導体装置の構成を示した図である。図４のように、実施例２の半導体装置は、トレンチ型のＦＥＴであり、基板２０と、ｎ層２１と、ｐ層２２と、拡散ｐ領域２３と、イオン注入領域２４と、再成長ｎ層２５と、ゲート絶縁膜２６と、ドレイン電極２７と、ソース電極２８と、ゲート電極２９と、によって構成されている。
基板２０は、Ｓｉ濃度が１．０×１０18／ｃｍ3 のｎ－ＧａＮからなる。基板１０の厚さは、３２０μｍである。
ｎ層２１は、基板２０上に位置し、ドナー濃度が１×１０15～２×１０16／ｃｍ3 、Ｓｉ濃度が１×１０15～２．５×１０16／ｃｍ3 のｎ－ＧａＮからなる。ｎ層１１の厚さは１０μｍである。
ｐ層２２は、Ｍｇ濃度が５×１０17～２×１０19／ｃｍ3 のｐ－ＧａＮからなる。ｐ層２２の厚さは１μｍである。
再成長ｎ層２５は、ｐ層２２上およびイオン注入領域２４上に位置し、Ｓｉ濃度が１×１０18～１×１０19／ｃｍ3 のｎ－ＧａＮからなる。再成長ｎ層２５の厚さは０．２μｍである。
再成長ｎ層２５表面の所定領域には、その表面からｎ層２１に達する深さのトレンチ３０が設けられている。トレンチ３０の底面にはｎ層２１が露出し、側面にはｎ層２１、ｐ層２２、再成長ｎ層２５が露出する。
拡散ｐ領域２３は、ｎ層２１表面近傍であってトレンチ３０の近傍に設けられた領域である。拡散ｐ領域２３は、後述のようにイオン注入および熱処理によってＭｇを拡散させて形成した領域であり、ｐ－ＧａＮからなる。Ｍｇ濃度は、５×１０17～２×１０19／ｃｍ3 である。拡散ｐ領域２３は、平面視でトレンチ３０を囲うような環状のパターンであり、その幅は２μｍである。また、拡散ｐ領域２３は、ｎ層２１表面から深さ１μｍまでの領域に形成されていて、ｎ層２１表面からトレンチ３０の底面までよりも深く形成されている。トレンチ３０角部の近傍にこのような拡散ｐ領域２３を設けることで、トレンチ３０角部に集中する電界を緩和し、耐圧性の向上を図っている。
イオン注入領域２４は、ｐ層２２表面近傍であってトレンチ３０近傍に設けられた領域であり、ｐ型の領域である。イオン注入領域２４は、後述のように、拡散ｐ領域２３を形成するためのＭｇイオンがｐ層２２表面に注入された領域であり、拡散ｐ領域２３の上方に位置する。イオン注入領域２４は、平面視で拡散ｐ領域２３とほぼ同一のパターンであり、トレンチ３０を囲うようなパターンである。なお、Ｍｇ以外のｐ型ドーパントがイオン注入された領域であってもよい。
ゲート絶縁膜２６は、トレンチ３０の底面、側面、および上面（再成長ｎ層２５表面のうちトレンチ３０近傍の領域）に沿って膜状に形成されている。ゲート絶縁膜２６は、ＳｉＯ2 からなる。
ドレイン電極２７は、基板２０裏面の全面に接して設けられている。ドレイン電極２７は、Ｔｉ／Ａｌからなる。
ソース電極２８は、再成長ｎ層２５上に設けられている。また、再成長ｎ層２５の一部領域には、その再成長ｎ層２５を貫通してｐ層２２を露出させる溝３１が形成されている。この溝３１はソース電極２８により埋められ、溝３１を介してソース電極２８とｐ層２２とが接続されている。ソース電極２８は、Ｔｉ／Ａｌからなる。
ゲート電極２９は、ゲート絶縁膜２６を介してトレンチ３０の底面、側面、および上面（再成長ｎ層２５表面のうちトレンチ３０近傍の領域）に沿って膜状に設けられている。ゲート電極２９は、Ａｌからなる。
実施例２の半導体装置は、ｐ層２２のうちトレンチ３０近傍の領域がチャネルとして動作するトレンチ型のＭＩＳＦＥＴである。
（キャリアトラップ準位の平均密度について）
次に、ｎ層２１、ｐ層２２、および拡散ｐ領域２３のキャリアトラップ準位の平均密度について説明する。各キャリアトラップ準位ＴＥ１～９、ＴＨ３は実施例１と同様の定義である。つまり、キャリアトラップ準位の平均密度のうち電子トラップについては、ｐｎ界面（ｎ層２１とｐ層２２の界面、あるいはｎ層２１と拡散ｐ領域２３の界面）からｎ層２１側に０．８～１．６μｍの深さの領域の平均密度、正孔トラップについては、ｐｎ界面（ｎ層２１とｐ層２２の界面、あるいはｎ層２１と拡散ｐ領域２３の界面）からｐ側に０．０２～０．０５μｍの深さの領域の平均密度とする。
実施例２の半導体装置では、ｎ層２１、ｐ層２２、および拡散ｐ領域２３の各キャリアトラップ準位の平均密度が次のように設定されている。実施例２の半導体装置を上方から見て（つまり平面視において）、拡散ｐ領域２３が存在しない領域をＡ領域、存在する領域をＢ領域とする。Ａ領域については、ＴＥ４の電子トラップ準位の平均密度ｎ４Ａがｎ層２１のドナー濃度の１／５００以下となるように設定されている。
また、Ｂ領域については、実施例１と同様に設定されている。すなわち、ＴＥ４の電子トラップ準位の平均密度ｎ４Ｂに対するＴＥ２の電子トラップ準位の平均密度ｎ２Ｂの比（ｎ２Ｂ／ｎ４Ｂ）が、ＴＥ４の電子トラップ準位の平均密度ｎ４Ｂに対するＴＥ９の電子トラップ準位の平均密度ｎ９Ｂの比（ｎ９Ｂ／ｎ４Ｂ）よりも大きく、ＴＥ４の電子トラップ準位の平均密度ｎ４Ｂに対するＴＥ９の電子トラップ準位の平均密度ｎ９Ｂの比（ｎ９Ｂ／ｎ４Ｂ）が、ＴＥ４の電子トラップ準位の平均密度ｎ４Ｂに対するＴＥ１の電子トラップ準位の平均密度ｎ１Ｂの比（ｎ１Ｂ／ｎ４Ｂ）よりも大きくなるように設定されている。つまり、（ｎ１Ｂ／ｎ４Ｂ）＜（ｎ９Ｂ／ｎ４Ｂ）＜（ｎ２Ｂ／ｎ４Ｂ）を満たすように設定されている。
Ａ領域、Ｂ領域のうち少なくとも一方の領域において、上記のようにキャリアトラップ準位の平均密度が設定されていることにより、実施例２の半導体装置のリーク電流を抑制することができる。もちろん、Ａ領域、Ｂ領域の双方において、上記のように電子トラップ準位の平均密度が設定されていることがより好ましい。
実施例２においても、実施例１と同様に、リーク電流の低減のためには、各キャリアトラップ準位の平均密度は低ければ低いほど望ましい。たとえば以下のような範囲とすることが望ましい。
Ａ領域の各キャリアトラップ準位の平均密度については、以下の範囲とすることが望ましい。ＴＥ１の電子トラップ準位の平均密度ｎ１Ａは、５×１０12／ｃｍ3 以下とすることが望ましい。ＴＥ２の電子トラップ準位の平均密度ｎ２Ａは、８×１０12／ｃｍ3 以下とすることが望ましい。ＴＥ４の電子トラップ準位の平均密度ｎ４Ａは、４×１０12／ｃｍ3 以下とすることが望ましい。ＴＥ９の電子トラップ準位の平均密度ｎ９Ａは、２×１０12／ｃｍ3 以下とすることが望ましい。ＴＨ３の正孔トラップ準位の平均密度ｎＨ３Ａは、７×１０12／ｃｍ3 以下とすることが望ましい。
また、Ａ領域において、電子トラップ準位の平均密度の比は、以下の範囲とすることが望ましい。ＴＥ４の電子トラップ準位の平均密度ｎ４Ａに対するＴＥ１およびＴＥ２の電子トラップ準位の平均密度ｎ１Ａ、ｎ２Ａの比（ｎ１Ａ／ｎ４Ａ、ｎ２Ａ／ｎ４Ａ）は、２．５以下とすることが望ましい。
また、Ｂ領域の各キャリアトラップ準位の平均密度については、以下の範囲とすることが望ましい。ＴＥ４の電子トラップ準位の平均密度ｎ４Ｂは、ｎ層１１のドナー濃度の１／１００以下とすることが望ましい。ＴＥ１の電子トラップ準位の平均密度ｎ１Ｂは、３×１０14／ｃｍ3 以下とすることが望ましい。ＴＥ２の電子トラップ準位の平均密度ｎ２Ｂは、３×１０15／ｃｍ3 以下とすることが望ましい。ＴＥ５の電子トラップ準位の平均密度ｎ５Ｂは、１×１０13／ｃｍ3 以下とすることが望ましい。ＴＥ７の電子トラップ準位の平均密度ｎ７Ｂは、４×１０13／ｃｍ3 以下とすることが望ましい。ＴＥ９の電子トラップ準位の平均密度ｎ９Ｂは、８×１０14／ｃｍ3 以下とすることが望ましい。ＴＨ３の正孔トラップ準位の平均密度ｎＨ３Ｂは、１×１０13／ｃｍ3 以下とすることが望ましい。
また、リーク電流の低減のために、Ｂ領域における各キャリアトラップ準位の平均密度に対するＡ領域における各キャリアトラップ準位の平均密度の比は、以下の範囲とすることが望ましい。Ｂ領域におけるＴＥ１の電子トラップ準位の平均密度ｎ１Ｂに対するＡ領域におけるＴＥ１の電子トラップ準位の平均密度ｎ１Ａの比（ｎ１Ａ／ｎ１Ｂ）は、０．０３以下であることが望ましい。Ｂ領域におけるＴＥ２の電子トラップ準位の平均密度ｎ２Ｂに対するＡ領域におけるＴＥ２の電子トラップ準位の平均密度ｎ２Ａの比（ｎ２Ａ／ｎ２Ｂ）は、０．０２以下であることが望ましい。Ｂ領域におけるＴＥ４の電子トラップ準位の平均密度ｎ４Ｂに対するＡ領域におけるＴＥ４の電子トラップ準位の平均密度ｎ４Ａの比（ｎ４Ａ／ｎ４Ｂ）は、０．３～２．０であることが望ましい。Ｂ領域におけるＴＥ９の電子トラップ準位の平均密度ｎ９Ｂに対するＡ領域におけるＴＥ９の電子トラップ準位の平均密度ｎ９Ａの比（ｎ９Ａ／ｎ９Ｂ）は、０．０２以下であることが望ましい。Ｂ領域におけるＴＨ３の正孔トラップ準位の平均密度ｎＨ３Ｂに対するＡ領域におけるＴＨ３の正孔トラップ準位の平均密度ｎＨ３Ａの比（ｎＨ３Ａ／ｎＨ３Ｂ）は、０．７～１．４であることが望ましい。
次に、実施例２の半導体装置の製造方法について、図５を参照に説明する。
まず、ｎ－ＧａＮからなる基板２０上に、ＭＯＣＶＤ法によってｎ－ＧａＮからなるｎ層２１、ｐ－ＧａＮからなるｐ層２２を順に積層する（図５（ａ）参照）。そして、ｐ層２２中のＭｇを活性化させｐ型化するための熱処理を行う。
次に、ｐ層２２表面の所定領域に、Ｍｇをイオン注入してイオン注入領域２４を形成する（図５（ｂ）参照）。イオン注入しない領域に形成するマスクとして、フォトレジストなどを用いることができる。
次に、ｐ層２２およびイオン注入領域２４の表面にＳｉＮからなる保護膜を形成し、熱処理を行う。熱処理の雰囲気は不活性ガス雰囲気であればよく、たとえば窒素雰囲気である。熱処理によって、ｎ層２１表面側であって、イオン注入領域２４の直下の領域に、ｐ層２２に含まれるＭｇを拡散させる。これにより、イオン注入領域２４の直下であってｎ層２１表面から所定深さまでの領域に拡散ｐ領域２３を形成する。その後、保護膜をフッ酸により除去する（図５（ｃ）参照）。この拡散ｐ領域２３形成のための熱処理の温度、時間によって、ｎ層２１および拡散ｐ領域２３のキャリアトラップ準位の平均密度を制御することができる。具体的には、熱処理温度が低いほどキャリアトラップ準位の平均密度を低減することができ、また熱処理時間を長くすることでもキャリアトラップ準位の平均密度を低減することができる。熱処理温度が低すぎたり、熱処理時間が短すぎると、所定の領域に拡散ｐ領域２３を形成することが難しくなるため、熱処理温度は１０００～１１００℃、熱処理時間は５～４０分の範囲で制御することが望ましい。より好ましくは、熱処理温度１０２０～１０４０℃、熱処理時間１２～２０分である。
次に、ｐ層２２上に、ＭＯＣＶＤ法によってｎ－ＧａＮからなる再成長ｎ層２５を形成する（図５（ｄ）参照）。
次に、再成長ｎ層２５の一部領域をｎ層２１が露出するまでドライエッチングして、トレンチ３０を形成する。また、再成長ｎ層２５の一部領域をｐ層２２が露出するまでドライエッチングして、ソース電極２８をｐ層２２に接触させるための溝３１を形成する。また、再成長ｎ層２５の外周領域を所定の深さまでドライエッチングして、素子分離領域を形成する（図５（ｅ）参照）。
次に、ＡＬＤ法によって、トレンチ３０の底面、側面、および上面にゲート絶縁膜２６を形成する。次に、蒸着によって、再成長ｎ層２５上にソース電極２８を形成し、溝３１を介してｐ層２２と接触させる。次に、蒸着によって、トレンチ３０の底面、側面、および上面にゲート絶縁膜２６を介してゲート電極２９を形成する。次に、蒸着によって基板２０の裏面にドレイン電極２７を形成する。以上によって図４に示す実施例１の半導体装置を作製する。
（実施例２の変形例１）
実施例２では、イオンを注入したイオン注入領域２４とは別の領域にＭｇを拡散させて拡散ｐ領域２３を形成しているが、ｎ層２１に直接イオン注入と熱処理を行って、Ｍｇを拡散させずに活性化して、そのイオン注入領域をそのままｐ型領域３３としてもよい。その場合、実施例２の半導体装置におけるイオン注入領域２４はなく、ｐ層２２に替えて再成長ｐ層３２となる（図６参照）。この場合の製造方法について、以下に説明する。
まず、ｎ－ＧａＮからなる基板２０上に、ＭＯＣＶＤ法によってｎ－ＧａＮからなるｎ層２１を積層する（図７（ａ）参照）。
次に、ｎ層２１表面の所定領域に、Ｍｇをイオン注入してイオン注入領域を形成する。そして、ｎ層２１およびイオン注入領域の表面にＳｉＮからなる保護膜を形成し、熱処理を行う。熱処理の雰囲気は不活性ガス雰囲気であればよく、たとえば窒素雰囲気である。熱処理によって、イオン注入領域のＭｇを拡散させずに活性化させ、これによりイオン注入領域をｐ型領域３３とする（図７（ｂ）参照）。
次に、ｎ層２１上およびｐ型領域３３上に、ＭＯＣＶＤ法によって、ｐ－ＧａＮからなる再成長ｐ層３２、ｎ－ＧａＮからなる再成長ｎ層２５を形成する（図７（ｃ）参照）。以下、実施例２と同様の工程により、図６に示す半導体装置を作製することができる。
（実施例２の変形例２）
実施例２では、Ｍｇをイオン注入してイオン注入領域２４を形成しているが、Ｓｉなどのｎ型ドーパントをイオン注入してイオン注入領域３４を形成してもよい。Ｍｇをイオン注入する場合と同様の領域に、拡散ｐ領域２３を形成することができる。イオン注入領域３４はｎ型であるため、実施例２における再成長ｎ層２５は省くことができる（図８参照）。
（実験例）
次に、実施例１、２に関する各種実験例を説明する。
実施例１の半導体装置のＡ領域を評価する素子（図９参照）と、実施例２の半導体装置のＡ領域を評価する素子（図１０参照）と、実施例１、２の半導体装置のＢ領域を評価する素子（図１１参照）を次のようにして作製し、キャリアトラップ準位の種別およびキャリアトラップ準位の平均密度の評価を行った。
（実施例１の半導体装置のＡ領域の評価）
実施例１のＡ領域評価用素子は、次のようにして作製した。まず、Ｓｉ濃度１．０×１０18／ｃｍ3 のｎ－ＧａＮからなる基板１００上に、ＭＯＣＶＤ法によって厚さ１０μｍ、ドナー濃度２．５×１０15／ｃｍ3 のｎ層１０１を作製した。そして、ｎ層１０１上にＳｉＮからなる保護膜を作製し、熱処理を行った素子と、熱処理を行わなかった素子を作製した。熱処理は、１０５０℃、４分間の素子と、１１５０℃、４分間の素子を作製した。その後、保護膜をフッ酸より除去し、素子外周をドライエッチングして素子分離領域を形成し、ｎ層１０１表面にＮｉからなるショットキー接触のアノード電極１０４、基板１００裏面にＡｌ／Ｔｉからなるカソード電極１０３を形成した。
以上のようにして作製したＡ領域評価用素子に、温度２５℃において逆方向電圧を０～２００Ｖの範囲で印加し、Ｉ－Ｖ測定を行った。図１２はそのグラフを示す。また、温度７７～５００Ｋ、バイアス電圧－５Ｖ、パルス電圧０Ｖにおいて、ＤＬＴＳ測定を行った。図１３は、その結果を示したグラフである。
図１２のように、熱処理によってリーク電流が発生することがわかり、熱処理温度が高いほどリーク電流が増加することがわかった。リーク電流の低減のためには、１０５０℃以下の熱処理であればよいことがわかった。
また、ＤＬＴＳ測定により、ｎ層１０１とアノード電極１０４との界面からｎ層１０１側に０．８～１．６μｍの深さの領域の電子トラップ準位ＴＥ１～ＴＥ９が特定できた。図１４は、各電子トラップ準位の種類ごとのエネルギー、捕獲断面積、電子トラップ準位の平均密度、ＴＥ４の電子トラップ準位の平均密度に対する比をまとめた表である。図１４のように、各電子トラップ準位のうち、ＴＥ２、ＴＥ４、ＴＥ９については、熱処理によらず発生するキャリアトラップ準位であることがわかった。また、いずれの電子トラップ準位の平均密度についても、熱処理によって増加することがわかった。したがって、熱処理による電流リークの増加は、電子トラップ準位の平均密度の増加が原因であると考えられる。なお、ＴＥ５、ＴＥ８については検出できなかったが、これは検出限界以下の密度であったためと考えられる。
熱処理温度１１５０℃では、熱処理温度１０５０℃に比べて大きくリーク電流が増加していることから、１０５０℃における各電子トラップ準位の平均密度の状態が、１１５０℃における各電子トラップ準位の平均密度の状態よりも、リーク電流を低減できる状態であると考えられる。また、トラップ準位が小さいほどリーク電流への寄与が大きいと考えられ、また拡散ｐ領域１２の形成のためには熱処理しないことは考えられない。そのため、熱処理によって発生し、かつトラップ準位が小さいＴＥ１、ＴＥ３の電子トラップ準位の平均密度によって、リーク電流を低減できる状態を規定するのがよいと考えられる。また、ＴＥ１、ＴＥ３の電子トラップ準位の平均密度の評価は、熱処理によらず発生する電子トラップ準位の平均密度を基準とするのがよいと考えられる。
そこでＴＥ４の電子トラップ準位の平均密度に対する各電子トラップ準位の平均密度の比をまとめたのが図１５である。図１５を見ると、熱処理によって発生する電子トラップ準位のうち、ＴＥ４に対して大きく変動しているのはＴＥ１、ＴＥ３である。また、ＴＥ１の電子トラップ準位の平均密度は、熱処理温度が１０５０℃、１１５０℃のいずれの場合もＴＥ３の電子トラップ準位の平均密度よりも大きくなっている。また、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比は、１１５０℃では１よりも大きくなっているが、１０５０℃では１以下となっている。
このような理由から、実施例１の半導体装置のＡ領域では、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ３の電子トラップ準位の平均密度の比よりも大きく、かつＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比が１以下、とすることで、リーク電流を低減できる電子トラップ準位の平均密度（熱処理温度１０５０℃における各電子トラップ準位の平均密度の状態）を規定した。
（実施例２の半導体装置のＡ領域の評価）
実施例２のＡ領域評価用素子は、次のようにして作製した。まず、Ｓｉ濃度１．０×１０18／ｃｍ3 のｎ－ＧａＮからなる基板１００上に、ＭＯＣＶＤ法によって、厚さ１０μｍでドナー濃度５×１０15／ｃｍ3 のｎ層１０１、厚さ１μｍでＭｇ濃度２×１０18／ｃｍ3 のｐ－ＧａＮからなるｐ層１０２を順に積層した。そして、ｐ層１０２上にＳｉＮからなる保護膜を作製し、熱処理を行った素子と、熱処理を行わなかった素子を作製した。熱処理条件は、１０５０℃で４分間、１１５０℃で４分間、１２５０℃で３０秒間として、それぞれ素子を作製した。その後、保護膜をフッ酸より除去し、素子外周をドライエッチングして素子分離領域を形成した。次に、ｐ層１０２表面にＰｄからなるオーミック接触のアノード電極１０５、基板１００裏面にＡｌ／Ｔｉからなるカソード電極１０３を形成した。
以上のようにして作製したＡ領域評価用素子に、温度２５℃において逆方向電圧を０～３００Ｖの範囲で印加し、Ｉ－Ｖ測定を行った。図１６はそのグラフを示す。また、温度７７～６００Ｋ、バイアス電圧－１０Ｖ、パルス電圧０Ｖにおいて、ＤＬＴＳ測定を行った。ただし、熱処理温度１２５０℃で３０秒間の場合のみ、温度７７～７００Ｋとした。図１７は、その結果を示したグラフである。
図１６のように、１２５０℃以上の熱処理によってリーク電流が発生することがわかり、熱処理温度が高いほどリーク電流が増加することがわかった。リーク電流の低減のためには、１１５０℃以下の熱処理であればよいことがわかった。
また、ＤＬＴＳ測定により、ｎ層１０１とｐ層１０２との界面からｎ層１０１側に０．８～１．６μｍの深さの領域のキャリアトラップ準位（電子トラップ準位）と、ｎ層１０１とｐ層１０２との界面からｐ層１０２側に０．０２～０．０５μｍの深さの領域のキャリアトラップ準位（正孔トラップ準位）が特定できた。ＴＥ９よりもエネルギーの高いＴＥ１０、ＴＥ１１の電子トラップ準位や、ＴＨ３よりもエネルギーの低いＴＨ２の正孔トラップ準位も特定できた。図１８は、各キャリアトラップ準位の種類ごとに各特性をまとめた表である。また、熱処理によってキャリアトラップ準位の種類が変化し、キャリアトラップ準位の平均密度も増加することがわかった。したがって、熱処理による電流リークの増加は、キャリアトラップ準位の種類とキャリアトラップ準位の平均密度の増加が原因であると考えられる。
熱処理温度１２５０℃では、熱処理温度１１５０℃に比べて大きくリーク電流が増加していることから、１０５０℃および１１５０℃における各キャリアトラップ準位の平均密度の状態が、１２５０℃における各キャリアトラップ準位の平均密度の状態よりも、リーク電流を低減できる状態であることが考えられる。図１７を見ると、ＴＥ４は、どの熱処理温度でも現れており、１１５０℃での熱処理と１２５０℃での熱処理の双方に現れている。一方、他のキャリアトラップ準位は、熱処理の有無や熱処理温度によって現れたり消えたりしている。そのため、ＴＥ４のキャリアトラップ準位の平均密度によって、リーク電流を低減できる状態を規定するのがよいと考えられる。
ＴＥ４の電子トラップ準位は、熱処理によらず発生するものであるから、ＴＥ４の電子トラップ準位の平均密度は、ｎ層１０２のドナー濃度にも依存するものと考えられる。このような理由から、実施例２の半導体装置のＡ領域では、ＴＥ４の電子トラップ準位の平均密度がｎ層１０１のドナー濃度の１／５００以下、とすることで、リーク電流を低減できる電子トラップ準位の平均密度（熱処理温度１１５０℃における各キャリアトラップ準位の平均密度の状態）を規定した。
（実施例１、２の半導体装置のＢ領域の評価）
Ｂ領域評価用素子は、次のようにして作製した。まず、Ｓｉ濃度１．０×１０18／ｃｍ3 のｎ－ＧａＮからなる基板１００上に、ＭＯＣＶＤ法によって、厚さ１０μｍでドナー濃度５×１０15／ｃｍ3 のｎ層１０１、厚さ１μｍでＭｇ濃度２×１０18／ｃｍ3 のｐ－ＧａＮからなるｐ層１０２を順に積層した。次に、ｐ層１０２の全面にＭｇをイオン注入してイオン注入領域１０６を形成した。次に、イオン注入領域１０６上にＳｉＮからなる保護膜を作製し、熱処理を行った。熱処理条件は、１０５０℃で４分間、１０５０℃で２０分間、１０５０℃で４０分間として、それぞれ素子を作製した。この熱処理によってｎ層１０１にＭｇが拡散し、ｎ層１０１表面から所定の深さまでの領域に拡散ｐ領域１０７が形成された。次に、保護膜をフッ酸により除去し、素子外周をドライエッチングして素子分離領域を形成した。次に、イオン注入領域１０６表面にＰｄからなるオーミック接触のアノード電極１０５、基板１００裏面にＡｌ／Ｔｉからなるカソード電極１０３を形成した。
なお、このＢ領域評価用素子は、実施例１の半導体装置のＢ領域とは構造が異なるが、ｎ層と拡散ｐ領域とのｐｎ界面の空乏層領域におけるキャリアトラップ準位を検出している点で同様である。そのため、Ｂ領域評価用素子によって実施例２の半導体装置のＢ領域だけでなく、実施例１の半導体装置のＢ領域も評価することができる。
以上のようにして作製したＢ領域評価用素子に、温度２５℃において逆方向電圧を０～３００Ｖの範囲で印加し、Ｉ－Ｖ測定を行った。図１９はそのグラフを示す。また、温度７７～６００Ｋ、バイアス電圧－１０Ｖ、パルス電圧０Ｖにおいて、ＤＬＴＳ測定を行った。図２０は、その結果を示したグラフである。
図１９のように、熱処理時間が長くなるほど電流リークを低減できることがわかり、２０分以上の熱処理によってリーク電流を十分に低減できることがわかった。これは、熱処理時間が長いほどイオン注入による結晶へのダメージが回復するためと考えられる。
また、ＤＬＴＳ測定により、ｎ層２１と拡散ｐ領域２３との界面からｎ層２１側に０．８～１．６μｍの深さの領域のキャリアトラップ準位（電子トラップ準位）と、ｎ層２１と拡散ｐ領域２３との界面から拡散ｐ領域２３側に０．０２～０．０５μｍの深さの領域のキャリアトラップ準位（正孔トラップ準位）が特定できた。ＴＨ２よりもエネルギーの低い正孔トラップ準位も特定できた。図２１は、各キャリアトラップ準位の種類ごとに各特性をまとめた表である。また、熱処理時間によってキャリアトラップ準位の種類が変化し、熱処理時間が長いほどキャリアトラップ準位の平均密度が減少することがわかった。したがって、熱処理時間が長くなることによる電流リークの減少は、キャリアトラップ準位の種類とキャリアトラップ準位の平均密度の減少が原因であると考えられる。
熱処理４分間では、熱処理２０分間、４０分間に比べて大きくリーク電流が増加していることから、熱処理２０分間、４０分間での各キャリアトラップ準位の平均密度の状態が、熱処理４分間での各キャリアトラップ準位の平均密度の状態よりも、リーク電流を低減できる状態であると考えられる。図２０を見ると、いずれの熱処理時間においてもＴＥ１、ＴＥ２、ＴＥ９のピークが現れている。特に、トラップ準位が小さいほどリーク電流への寄与が大きいと考えられ、ＴＥ１、ＴＥ２の電子トラップ準位の平均密度は、リーク電流への寄与が大きいと考えられる。そのため、ＴＥ１、ＴＥ２、ＴＥ９の電子トラップ準位の平均密度によって、リーク電流を低減できる状態を規定するのがよいと考えられる。また、これら電子トラップ準位の平均密度の評価は、熱処理によらず発生する電子トラップ準位の平均密度を基準とするのがよいと考えられる。
そこで、ＴＥ４の電子トラップ準位の平均密度に対する各電子トラップ準位の平均密度の比をまとめたのが図２２である。図２２のように、熱処理４分間の場合には、ＴＥ１の電子トラップ準位の平均密度比が最も大きく、次いでＴＥ９、ＴＥ２の順であった。一方、熱処理２０分間の場合には、ＴＥ２の電子トラップ準位の平均密度比が最も大きく、次いでＴＥ９、ＴＥ１であった。
このような理由から、実施例１、２の半導体装置のＢ領域では、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ２の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ９の電子トラップ準位の平均密度の比よりも大きく、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ９の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比よりも大きい、とすることで、リーク電流を低減できる電子トラップ準位の平均密度（熱処理温度２０分間における各キャリアトラップ準位の平均密度の状態）を規定した。
図２３は、各電子トラップ準位について、Ｂ領域評価用素子における電子トラップ準位の平均密度に対する、実施例１の半導体装置のＡ領域評価用素子における電子トラップ準位の平均密度の比をまとめた表である。図２３から、各密度比を以下のように規定すれば、リーク電流を低減できるものと考えられる。ＴＥ１の電子トラップ準位についての密度比は、０．０１以下。ＴＥ２の電子トラップ準位についての密度比は、０．０１以下。ＴＥ４の電子トラップ準位についての密度比は、０．４～２．５。ＴＥ７の電子トラップ準位についての密度比は、０．２以下。ＴＥ９の電子トラップ準位についての密度比は、０．０４以下。
図２４は、各電子トラップ準位について、Ｂ領域評価用素子における電子トラップ準位の平均密度に対する、実施例２の半導体装置のＡ領域評価用素子における電子トラップ準位の平均密度の比をまとめた表である。図２４から、各密度比を以下のように規定すれば、リーク電流を低減できるものと考えられる。ＴＥ１の電子トラップ準位についての密度比は、０．０１～０．０３。ＴＥ２の電子トラップ準位についての密度比は、０．０００１～０．００５。ＴＥ４の電子トラップ準位についての密度比は、０．３～２．０。ＴＥ９の電子トラップ準位についての密度比は、０．００２～０．０２。また、同様の比較から、ＴＨ３の正孔トラップ準位についての密度比は、０．７～１．４であれば、リーク電流を低減できるものと考えられる。
また、以上の実験結果から、Ｍｇを拡散させて拡散ｐ領域を形成するための熱処理として、熱処理温度は１０００～１１００℃、熱処理時間は５～４０分の範囲で制御すればよいことがわかった。
（その他の各種変形例）
なお、実施例１はショットキーバリアダイオードであったが、ｎ層１１の一部領域に拡散ｐ領域１２が設けられ、ｎ層１１上にショットキー電極が設けられた構造であれば、任意の構造の半導体装置に適用することができる。また、実施例２はトレンチ型のＭＩＳＦＥＴであったが、ｎ層２１、ｐ層２２が順に積層され、ｎ層２１の一部領域に拡散ｐ領域２３が設けられた構造であれば、任意の構造の半導体装置に適用することができる。たとえば、ｐｎダイオード、ｐｉｎダイオード、ＩＧＢＴ、ＨＦＥＴ、などにも本発明は適用可能である。また、実施例１、２はいずれも縦方向（基板主面に垂直な方向）に導通を取る縦型構造であるが、本発明は基板主面に水平な方向に導通を取る横型構造の半導体装置にも適用可能である。
本発明の半導体装置は、パワーデバイスなどに利用することができる。
１０、２０：基板
１１、２１：ｎ層
１２、２３：拡散ｐ領域
１３：カソード電極
１４：アノード電極
２２：ｐ層
２４：イオン注入領域
２５：再成長ｎ層
２６：ゲート絶縁膜
２７：ドレイン電極
２８：ソース電極
２９：ゲート電極
３０：トレンチ

Claims (22)

  1. ドナー濃度１×１０１５～２×１０１６／ｃｍ３のｎ型のＧａＮからなるｎ層と、前記ｎ層の一部領域に、イオン注入および熱処理により設けられたｐ型のＧａＮからなる領域であるｐ型領域と、前記ｎ層上および前記ｐ型領域上に設けられ、前記ｎ層に対してショットキー接触するショットキー電極と、を有し、
    平面視で前記ｐ型領域のない領域をＡ領域とし、
    平面視で前記ｐ型領域のある領域をＢ領域とし、
    ＧａＮの伝導帯下端から０．１０ｅＶ以上０．２０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ１、
    ＧａＮの伝導帯下端から０．３０ｅＶ以上０．４５ｅＶ未満のエネルギーの電子トラップ準位をＴＥ３、
    ＧａＮの伝導帯下端から０．４５ｅＶ以上０．６０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ４、とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ショットキー電極との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度とし、
    前記Ｂ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ型領域との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ａ領域における各電子トラップ準位の平均密度は、
    ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ３の電子トラップ準位の平均密度の比よりも大きく、かつ、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比が１以下、となるように設定され、
    前記Ｂ領域におけるＴＥ１の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ１の電子トラップ準位の平均密度の比が０．０１以下、となるように設定されている、
    ことを特徴とする半導体装置。
  2. ドナー濃度１×１０１５～２×１０１６／ｃｍ３のｎ型のＧａＮからなるｎ層と、前記ｎ層の一部領域に、イオン注入および熱処理により設けられたｐ型のＧａＮからなる領域であるｐ型領域と、前記ｎ層上および前記ｐ型領域上に設けられ、前記ｎ層に対してショットキー接触するショットキー電極と、を有し、
    平面視で前記ｐ型領域のない領域をＡ領域とし、
    平面視で前記ｐ型領域のある領域をＢ領域とし、
    ＧａＮの伝導帯下端から０．１０ｅＶ以上０．２０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ１、
    ＧａＮの伝導帯下端から０．２０ｅＶ以上０．３０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ２、
    ＧａＮの伝導帯下端から０．３０ｅＶ以上０．４５ｅＶ未満のエネルギーの電子トラップ準位をＴＥ３、
    ＧａＮの伝導帯下端から０．４５ｅＶ以上０．６０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ４、とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ショットキー電極との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度とし、
    前記Ｂ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ型領域との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ａ領域における各電子トラップ準位の平均密度は、
    ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ３の電子トラップ準位の平均密度の比よりも大きく、かつ、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比が１以下、となるように設定され、
    前記Ｂ領域におけるＴＥ２の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ２の電子トラップ準位の平均密度の比が０．０１以下、となるように設定されている、
    ことを特徴とする半導体装置。
  3. ドナー濃度１×１０１５～２×１０１６／ｃｍ３のｎ型のＧａＮからなるｎ層と、前記ｎ層の一部領域に、イオン注入および熱処理により設けられたｐ型のＧａＮからなる領域であるｐ型領域と、前記ｎ層上および前記ｐ型領域上に設けられ、前記ｎ層に対してショットキー接触するショットキー電極と、を有し、
    平面視で前記ｐ型領域のない領域をＡ領域とし、
    平面視で前記ｐ型領域のある領域をＢ領域とし、
    ＧａＮの伝導帯下端から０．１０ｅＶ以上０．２０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ１、
    ＧａＮの伝導帯下端から０．３０ｅＶ以上０．４５ｅＶ未満のエネルギーの電子トラップ準位をＴＥ３、
    ＧａＮの伝導帯下端から０．４５ｅＶ以上０．６０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ４、とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ショットキー電極との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度とし、
    前記Ｂ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ型領域との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ａ領域における各電子トラップ準位の平均密度は、
    ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ３の電子トラップ準位の平均密度の比よりも大きく、かつ、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比が１以下、となるように設定され、
    前記Ｂ領域におけるＴＥ４の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ４の電子トラップ準位の平均密度の比が０．４～２．５、となるように設定されている、
    ことを特徴とする半導体装置。
  4. ドナー濃度１×１０１５～２×１０１６／ｃｍ３のｎ型のＧａＮからなるｎ層と、前記ｎ層の一部領域に、イオン注入および熱処理により設けられたｐ型のＧａＮからなる領域であるｐ型領域と、前記ｎ層上および前記ｐ型領域上に設けられ、前記ｎ層に対してショットキー接触するショットキー電極と、を有し、
    平面視で前記ｐ型領域のない領域をＡ領域とし、
    平面視で前記ｐ型領域のある領域をＢ領域とし、
    ＧａＮの伝導帯下端から０．１０ｅＶ以上０．２０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ１、
    ＧａＮの伝導帯下端から０．３０ｅＶ以上０．４５ｅＶ未満のエネルギーの電子トラップ準位をＴＥ３、
    ＧａＮの伝導帯下端から０．４５ｅＶ以上０．６０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ４、
    ＧａＮの伝導帯下端から０．９０ｅＶ以上１．００ｅＶ未満のエネルギーの電子トラップ準位をＴＥ７、とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ショットキー電極との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度とし、
    前記Ｂ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ型領域との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ａ領域における各電子トラップ準位の平均密度は、
    ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ３の電子トラップ準位の平均密度の比よりも大きく、かつ、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比が１以下、となるように設定され、
    前記Ｂ領域におけるＴＥ７の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ７の電子トラップ準位の平均密度の比が０．２以下、となるように設定されている、
    ことを特徴とする半導体装置。
  5. ドナー濃度１×１０１５～２×１０１６／ｃｍ３のｎ型のＧａＮからなるｎ層と、前記ｎ層の一部領域に、イオン注入および熱処理により設けられたｐ型のＧａＮからなる領域であるｐ型領域と、前記ｎ層上および前記ｐ型領域上に設けられ、前記ｎ層に対してショットキー接触するショットキー電極と、を有し、
    平面視で前記ｐ型領域のない領域をＡ領域とし、
    平面視で前記ｐ型領域のある領域をＢ領域とし、
    ＧａＮの伝導帯下端から０．１０ｅＶ以上０．２０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ１、
    ＧａＮの伝導帯下端から０．３０ｅＶ以上０．４５ｅＶ未満のエネルギーの電子トラップ準位をＴＥ３、
    ＧａＮの伝導帯下端から０．４５ｅＶ以上０．６０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ４、
    ＧａＮの伝導帯下端から１．１０ｅＶ以上１．４０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ９とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ショットキー電極との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度とし、
    前記Ｂ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ型領域との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ａ領域における各電子トラップ準位の平均密度は、
    ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ３の電子トラップ準位の平均密度の比よりも大きく、かつ、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比が１以下、となるように設定され、
    前記Ｂ領域におけるＴＥ９の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ９の電子トラップ準位の平均密度の比が０．０４以下、となるように設定されている、
    ことを特徴とする半導体装置。
  6. ドナー濃度１×１０１５～２×１０１６／ｃｍ３のｎ型のＧａＮからなるｎ層と、前記ｎ層の一部領域に、イオン注入および熱処理により設けられたｐ型のＧａＮからなる領域であるｐ型領域と、前記ｎ層上および前記ｐ型領域上に設けられ、前記ｎ層に対してショットキー接触するショットキー電極と、を有し、
    平面視で前記ｐ型領域のある領域をＢ領域とし、
    ＧａＮの伝導帯下端から０．１０ｅＶ以上０．２０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ１、
    ＧａＮの伝導帯下端から０．２０ｅＶ以上０．３０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ２、
    ＧａＮの伝導帯下端から０．４５ｅＶ以上０．６０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ４、
    ＧａＮの伝導帯下端から１．１０ｅＶ以上１．４０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ９、とし、
    前記Ｂ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ型領域との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ｂ領域における各電子トラップ準位の平均密度は、
    ＴＥ４の電子トラップ準位の平均密度に対するＴＥ２の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ９の電子トラップ準位の平均密度の比よりも大きく、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ９の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比よりも大きくなるように設定されている、
    ことを特徴とする半導体装置。
  7. 平面視で前記ｐ型領域のない領域をＡ領域とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ショットキー電極との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ｂ領域におけるＴＥ１の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ１の電子トラップ準位の平均密度の比が０．０１以下、となるように設定されている、
    ことを特徴とする請求項６に記載の半導体装置。
  8. 平面視で前記ｐ型領域のない領域をＡ領域とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ショットキー電極との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ｂ領域におけるＴＥ２の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ２の電子トラップ準位の平均密度の比が０．０１以下、となるように設定されている、
    ことを特徴とする請求項６に記載の半導体装置。
  9. 平面視で前記ｐ型領域のない領域をＡ領域とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ショットキー電極との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ｂ領域におけるＴＥ４の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ４の電子トラップ準位の平均密度の比が０．４～２．５、となるように設定されている、
    ことを特徴とする請求項６に記載の半導体装置。
  10. ＧａＮの伝導帯下端から０．９０ｅＶ以上１．００ｅＶ未満のエネルギーの電子トラップ準位をＴＥ７とし、
    平面視で前記ｐ型領域のない領域をＡ領域とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ショットキー電極との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ｂ領域におけるＴＥ７の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ７の電子トラップ準位の平均密度の比が０．２以下、となるように設定されている、
    ことを特徴とする請求項６に記載の半導体装置。
  11. 平面視で前記ｐ型領域のない領域をＡ領域とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ショットキー電極との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ｂ領域におけるＴＥ９の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ９の電子トラップ準位の平均密度の比が０．０４以下、となるように設定されている、
    ことを特徴とする請求項６に記載の半導体装置。
  12. ドナー濃度１×１０１５～２×１０１６／ｃｍ３のｎ型のＧａＮからなるｎ層と、前記ｎ層上に設けられたｐ型のＧａＮからなるｐ層と、前記ｎ層の一部領域に、イオン注入および熱処理により設けられたｐ型のＧａＮからなる領域であるｐ型領域と、を有し、
    平面視で前記ｐ型領域のない領域をＡ領域とし、
    平面視で前記ｐ型領域のある領域をＢ領域とし、
    ＧａＮの伝導帯下端から０．１０ｅＶ以上０．２０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ１、
    ＧａＮの伝導帯下端から０．４５ｅＶ以上０．６０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ４とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ層との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度とし、
    前記Ｂ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ型領域との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ａ領域における前記ｎ層中のＴＥ４の電子トラップ準位の平均密度が、前記ｎ層のドナー濃度の１／５００以下となるように設定され、
    前記Ｂ領域におけるＴＥ１の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ１の電子トラップ準位の平均密度の比が０．０３以下、となるように設定されている、
    ことを特徴とする半導体装置。
  13. ドナー濃度１×１０１５～２×１０１６／ｃｍ３のｎ型のＧａＮからなるｎ層と、前記ｎ層上に設けられたｐ型のＧａＮからなるｐ層と、前記ｎ層の一部領域に、イオン注入および熱処理により設けられたｐ型のＧａＮからなる領域であるｐ型領域と、を有し、
    平面視で前記ｐ型領域のない領域をＡ領域とし、
    平面視で前記ｐ型領域のある領域をＢ領域とし、
    ＧａＮの伝導帯下端から０．２０ｅＶ以上０．３０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ２、
    ＧａＮの伝導帯下端から０．４５ｅＶ以上０．６０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ４とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ層との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度とし、
    前記Ｂ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ型領域との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ａ領域における前記ｎ層中のＴＥ４の電子トラップ準位の平均密度が、前記ｎ層のドナー濃度の１／５００以下となるように設定され、
    前記Ｂ領域におけるＴＥ２の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ２の電子トラップ準位の平均密度の比が０．０２以下、となるように設定されている、
    ことを特徴とする半導体装置。
  14. ドナー濃度１×１０１５～２×１０１６／ｃｍ３のｎ型のＧａＮからなるｎ層と、前記ｎ層上に設けられたｐ型のＧａＮからなるｐ層と、前記ｎ層の一部領域に、イオン注入および熱処理により設けられたｐ型のＧａＮからなる領域であるｐ型領域と、を有し、
    平面視で前記ｐ型領域のない領域をＡ領域とし、
    平面視で前記ｐ型領域のある領域をＢ領域とし、
    ＧａＮの伝導帯下端から０．４５ｅＶ以上０．６０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ４とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ層との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度とし、
    前記Ｂ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ型領域との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ａ領域における前記ｎ層中のＴＥ４の電子トラップ準位の平均密度が、前記ｎ層のドナー濃度の１／５００以下となるように設定され、
    前記Ｂ領域におけるＴＥ４の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ４の電子トラップ準位の平均密度の比が０．３～２．０、となるように設定されている、
    ことを特徴とする半導体装置。
  15. ドナー濃度１×１０１５～２×１０１６／ｃｍ３のｎ型のＧａＮからなるｎ層と、前記ｎ層上に設けられたｐ型のＧａＮからなるｐ層と、前記ｎ層の一部領域に、イオン注入および熱処理により設けられたｐ型のＧａＮからなる領域であるｐ型領域と、を有し、
    平面視で前記ｐ型領域のない領域をＡ領域とし、
    平面視で前記ｐ型領域のある領域をＢ領域とし、
    ＧａＮの伝導帯下端から０．４５ｅＶ以上０．６０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ４、
    ＧａＮの伝導帯下端から１．１０ｅＶ以上１．４０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ９、とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ層との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度とし、
    前記Ｂ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ型領域との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ａ領域における前記ｎ層中のＴＥ４の電子トラップ準位の平均密度が、前記ｎ層のドナー濃度の１／５００以下となるように設定され、
    前記Ｂ領域におけるＴＥ９の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ９の電子トラップ準位の平均密度の比が０．０２以下、となるように設定されている、
    ことを特徴とする半導体装置。
  16. ドナー濃度１×１０１５～２×１０１６／ｃｍ３のｎ型のＧａＮからなるｎ層と、前記ｎ層上に設けられたｐ型のＧａＮからなるｐ層と、前記ｎ層の一部領域に、イオン注入および熱処理により設けられたｐ型のＧａＮからなる領域であるｐ型領域と、を有し、
    平面視で前記ｐ型領域のない領域をＡ領域とし、
    平面視で前記ｐ型領域のある領域をＢ領域とし、
    ＧａＮの伝導帯下端から０．４５ｅＶ以上０．６０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ４、
    ＧａＮの価電子帯上端から０．８０ｅＶ以上０．９０ｅＶ未満のエネルギーの正孔トラップ準位をＴＨ３とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ層との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度とし、
    前記Ｂ領域における正孔トラップ準位の平均密度は、前記ｎ層と前記ｐ型領域との界面から前記ｐ型領域側に０．０２～０．０５μｍの深さの領域における前記ｐ型領域中の正孔トラップ準位の平均密度として、
    前記Ａ領域における前記ｎ層中のＴＥ４の電子トラップ準位の平均密度が、前記ｎ層のドナー濃度の１／５００以下となるように設定され、
    前記Ｂ領域における前記ｐ型領域中のＴＨ３の正孔トラップ準位の平均密度に対する、前記Ａ領域における前記ｐ層中のＴＨ３の正孔トラップ準位の平均密度の比が、０．７～１．４、となるように設定されている、
    ことを特徴とする半導体装置。
  17. ドナー濃度１×１０１５～２×１０１６／ｃｍ３のｎ型のＧａＮからなるｎ層と、前記ｎ層上に設けられたｐ型のＧａＮからなるｐ層と、前記ｎ層の一部領域に、イオン注入および熱処理により設けられたｐ型のＧａＮからなる領域であるｐ型領域と、を有し、
    平面視で前記ｐ型領域のある領域をＢ領域とし、
    ＧａＮの伝導帯下端から０．１０ｅＶ以上０．２０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ１、
    ＧａＮの伝導帯下端から０．２０ｅＶ以上０．３０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ２、
    ＧａＮの伝導帯下端から０．４５ｅＶ以上０．６０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ４、
    ＧａＮの伝導帯下端から１．１０ｅＶ以上１．４０ｅＶ未満のエネルギーの電子トラップ準位をＴＥ９、とし、
    前記Ｂ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ型領域との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ｂ領域における前記ｎ層中の各電子トラップ準位の平均密度が、
    ＴＥ４の電子トラップ準位の平均密度に対するＴＥ２の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ９の電子トラップ準位の平均密度の比よりも大きく、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ９の電子トラップ準位の平均密度の比が、ＴＥ４の電子トラップ準位の平均密度に対するＴＥ１の電子トラップ準位の平均密度の比よりも大きくなるように設定されている、
    ことを特徴とする半導体装置。
  18. 平面視で前記ｐ型領域のない領域をＡ領域とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ層との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ｂ領域におけるＴＥ１の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ１の電子トラップ準位の平均密度の比が０．０３以下、となるように設定されている、
    ことを特徴とする請求項１７に記載の半導体装置。
  19. 平面視で前記ｐ型領域のない領域をＡ領域とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ層との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ｂ領域におけるＴＥ２の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ２の電子トラップ準位の平均密度の比が０．０２以下、となるように設定されている、
    ことを特徴とする請求項１７に記載の半導体装置。
  20. 平面視で前記ｐ型領域のない領域をＡ領域とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ層との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ｂ領域におけるＴＥ４の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ４の電子トラップ準位の平均密度の比が０．３～２．０、となるように設定されている、
    ことを特徴とする請求項１７に記載の半導体装置。
  21. 平面視で前記ｐ型領域のない領域をＡ領域とし、
    前記Ａ領域における各電子トラップ準位の平均密度は、前記ｎ層と前記ｐ層との界面から前記ｎ層側に０．８～１．６μｍの深さの領域における前記ｎ層中の各電子トラップ準位の平均密度として、
    前記Ｂ領域におけるＴＥ９の電子トラップ準位の平均密度に対する前記Ａ領域におけるＴＥ９の電子トラップ準位の平均密度の比が０．０２以下、となるように設定されている、
    ことを特徴とする請求項１７に記載の半導体装置。
  22. ＧａＮの価電子帯上端から０．８０ｅＶ以上０．９０ｅＶ未満の正孔トラップ準位をＴＨ３とし、
    平面視で前記ｐ型領域のない領域をＡ領域とし、
    前記Ａ領域における正孔トラップ準位の平均密度は、前記ｎ層と前記ｐ層との界面から前記ｐ層側に０．０２～０．０５μｍの深さの領域における前記ｐ層中の正孔トラップ準位の平均密度とし、
    前記Ｂ領域における正孔トラップ準位の平均密度は、前記ｎ層と前記ｐ型領域との界面から前記ｐ型領域側に０．０２～０．０５μｍの深さの領域における前記ｐ型領域中の正孔トラップ準位の平均密度として、
    前記Ｂ領域における前記ｐ型領域中のＴＨ３の正孔トラップ準位の平均密度に対する、前記Ａ領域における前記ｐ層中のＴＨ３の正孔トラップ準位の平均密度の比が、０．７～１．４、となるように設定されている、
    ことを特徴とする請求項１７に記載の半導体装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10950750B2 (en) * 2019-03-06 2021-03-16 Bolb Inc. Heterostructure and light-emitting device employing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130001585A1 (en) 2011-06-28 2013-01-03 Hitachi Cable, Ltd. Gallium nitride rectifying device
JP2014116510A (ja) 2012-12-11 2014-06-26 Nagoya Electrical Educational Foundation 半導体評価方法
US20170077830A1 (en) 2015-09-10 2017-03-16 Toyoda Gosei Co., Ltd. Semiconductor device, method of manufacturing the same and power converter
US20170278952A1 (en) 2016-03-24 2017-09-28 Toyoda Gosei Co.,Ltd. Method of manufacturing semiconductor device, and semiconductor device
JP2017183333A (ja) 2016-03-28 2017-10-05 豊田合成株式会社 半導体装置の製造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3646406A (en) 1970-06-30 1972-02-29 Bell Telephone Labor Inc Electroluminescent pnjunction diodes with nonuniform distribution of isoelectronic traps
EP2261989B1 (en) * 2002-04-30 2014-07-16 Cree, Inc. High voltage switching devices and process for forming same
US7592634B2 (en) * 2004-05-06 2009-09-22 Cree, Inc. LED fabrication via ion implant isolation
KR100790882B1 (ko) * 2006-07-10 2008-01-03 삼성전자주식회사 가변 저항 물질을 포함하는 비휘발성 메모리 소자
JP5110088B2 (ja) * 2007-12-06 2012-12-26 富士通株式会社 抵抗変化素子とその製造方法、及び抵抗変化素子を用いた半導体記憶装置
KR20100087571A (ko) * 2009-01-28 2010-08-05 삼성전자주식회사 비휘발성 메모리 장치 및 그의 제조 방법
KR101595790B1 (ko) * 2009-03-19 2016-02-19 삼성전자주식회사 전하 트랩형 메모리 소자의 제조 방법
US8279650B2 (en) * 2009-04-20 2012-10-02 Sandisk 3D Llc Memory system with data line switching scheme
CN102576786B (zh) * 2009-08-24 2016-03-02 松下知识产权经营株式会社 氮化镓系化合物半导体发光元件
JP5364739B2 (ja) * 2011-02-18 2013-12-11 株式会社東芝 不揮発性抵抗変化素子
US20130051116A1 (en) * 2011-08-24 2013-02-28 Advanced Micro Devices, Inc. Integrated circuit with face-to-face bonded passive variable resistance memory and method for making the same
JP5480233B2 (ja) * 2011-12-20 2014-04-23 株式会社東芝 不揮発性記憶装置、及びその製造方法
US8791445B2 (en) * 2012-03-01 2014-07-29 Intermolecular, Inc. Interfacial oxide used as switching layer in a nonvolatile resistive memory element
JP6373224B2 (ja) 2015-04-09 2018-08-15 三菱電機株式会社 ヘテロ接合電界効果型トランジスタおよびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130001585A1 (en) 2011-06-28 2013-01-03 Hitachi Cable, Ltd. Gallium nitride rectifying device
JP2013033913A (ja) 2011-06-28 2013-02-14 Hitachi Cable Ltd 窒化ガリウム整流素子
JP2014116510A (ja) 2012-12-11 2014-06-26 Nagoya Electrical Educational Foundation 半導体評価方法
US20170077830A1 (en) 2015-09-10 2017-03-16 Toyoda Gosei Co., Ltd. Semiconductor device, method of manufacturing the same and power converter
JP2017054944A (ja) 2015-09-10 2017-03-16 豊田合成株式会社 半導体装置およびその製造方法ならびに電力変換装置
US20170278952A1 (en) 2016-03-24 2017-09-28 Toyoda Gosei Co.,Ltd. Method of manufacturing semiconductor device, and semiconductor device
JP2017174989A (ja) 2016-03-24 2017-09-28 豊田合成株式会社 半導体装置の製造方法及び半導体装置
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