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JP5230274B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、不揮発性半導体記憶装置に関する。
従来より、ＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置は、シリコン基板の表面に素子を２次元的に集積させることにより作製されてきた。このようなフラッシュメモリにおいて、１ビット当たりのコストを低減して記憶容量を増加させるためには、微細化して集積度を向上させることが必要である。しかし、微細化すると隣り合うメモリセル間で干渉が生じやすくなるという問題がある。これにより、メモリセルに誤動作が生じ、例えば、あるメモリセルに一旦記憶されたデータが、隣のメモリセルの動作によって消去されてしまうといった問題が発生する。
また、メモリの集積度を向上させる技術として、メモリセルを３次元的に積層する技術も提案されている（例えば、特許文献１参照。）。特許文献１に開示された技術においては、シリコン基板上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に複数の貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、その後、貫通ホールの内部にシリコンを埋め込むことによりシリコンピラーを形成する。これにより、各電極膜と各シリコンピラーとの交差部分にメモリセルが形成されるため、メモリセルが３次元的に配列される。
しかし、このような３次元積層型メモリにおいても、貫通ホールのアスペクト比を抑えつつ積層数を増やして集積度を向上させるためには、電極膜及び絶縁膜を薄膜化する必要がある。そして、電極膜及び絶縁膜を薄膜化すると、シリコンピラーに沿って配列されたメモリセル間の距離が近くなってしまい、やはり隣り合うメモリセル間で干渉が生じやすくなる。
特開２００７−２６６１４３号公報
本発明の目的は、高集積化に伴うメモリセル間の干渉を抑制できる不揮発性半導体記憶装置を提供することである。
本発明の一態様によれば、基板と、前記基板上に積層され、交互に配列されたそれぞれ複数の制御ゲート電極及びセル間絶縁膜と、前記それぞれ複数の制御ゲート電極及びセル間絶縁膜を貫く貫通ホールの内面上に設けられ、電荷を蓄積可能な記憶膜と、前記貫通ホールの内部に設けられた半導体部材と、を備え、前記制御ゲート電極及び前記セル間絶縁膜の配列方向における前記セル間絶縁膜の中央部分は、前記半導体部材に向けて突出しており、前記配列方向において、前記貫通ホールの側面における前記突出している部分間の領域は、それぞれ、１枚の前記制御ゲート電極及びその両側に配置された２枚の前記セル間絶縁膜における前記制御ゲート電極に接する部分に食い込む凹部となっており、前記凹部の底面は、前記１枚の制御ゲート電極及びその両側に配置された前記２枚のセル間絶縁膜によって構成されていることを特徴とする不揮発性半導体記憶装置が提供される。
本発明によれば、高集積化に伴うメモリセル間の干渉を抑制できる不揮発性半導体記憶装置を実現することができる。
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
本実施形態に係る不揮発性半導体記憶装置は、ＮＡＮＤ型メモリである。
図１は、本実施形態に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向（ビット線方向）に対して平行な断面を示す。
図１に示すように、本実施形態に係るＮＡＮＤ型メモリ１においては、半導体部材として、例えば導電型がｐ型の単結晶シリコン（Ｓｉ）からなる半導体基板１１が設けられている。そして、この半導体基板１１の表面上に、例えばシリコン酸化物からなる絶縁性のトンネル絶縁層１２が設けられ、その上に、例えばシリコン窒化物からなる絶縁性の電荷蓄積層１３が設けられている。また、電荷蓄積層１３上には、例えばアルミナ等からなる絶縁性の電荷ブロック層１４が設けられている。トンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４により、電荷を記憶可能な記憶膜が形成されている。
電荷ブロック層１４上には、例えば導電型がｎ型の多結晶シリコンからなる制御ゲート電極１５と、例えばシリコン酸化物からなるセル間絶縁膜１６とが、半導体基板１１の表面に対して平行な一方向に沿って、交互に且つ周期的に設けられている。すなわち、セル間絶縁膜１６は制御ゲート電極１５同士を離隔する離隔領域に設けられており、これにより、制御ゲート電極１５同士は、セル間絶縁膜１６によって相互に離隔され、絶縁されている。この配列方向における制御ゲート電極１５の幅及びセル間絶縁膜１６の幅は、例えばそれぞれ１００ｎｍ（ナノメートル）以下であり、例えばそれぞれ５０ｎｍである。
また、半導体基板１１の上層部分におけるセル間絶縁膜１６の直下域に相当する領域には、ドーパント不純物、例えばリン（Ｐ）が導入されて、ｎ型の拡散領域１７が形成されている。半導体基板１１の上層部分における制御ゲート電極１５の直下域に相当する領域、すなわち、拡散領域１７間の領域は、チャネル領域１８となっている。すなわち、ＮＡＮＤ型メモリ１においては、制御ゲート電極１５及びセル間絶縁膜１６の配列方向がチャネル長方向となっており、ビット線方向にもなっている。
そして、電荷ブロック層１４は、チャネル長方向に延びる連続膜であるが、電荷ブロック層１４における制御ゲート電極１５の直下域に相当する部分１４ａとセル間絶縁膜１６の直下域に相当する部分１４ｂとでは、組成又は構造が異なっており、部分１４ｂの誘電率は部分１４ａの誘電率よりも低くなっている。なお、電荷ブロック層１４の部分１４ｂは、制御ゲート電極１５同士を離隔する離隔領域の直下域に相当する。
部分１４ｂの誘電率を部分１４ａの誘電率よりも低くする方法には、いくつかの方法があるが、大別して、電荷ブロック層１４を成膜した後、部分１４ｂの誘電率を低下させる方法と、電荷ブロック層１４を成膜した後、部分１４ａの誘電率を増大させる方法がある。以下、具体的な方法を例示する。以下に示す各方法は、いずれか１つの方法のみを実施してもよく、複数の方法を組み合わせて実施してもよい。
部分１４ｂの誘電率を低下させる方法には、例えば、下記（１）〜（５）の方法がある。
（１）部分１４ｂに水素（Ｈ）又は塩素（Ｃｌ）等のハロゲン元素を選択的に添加する。
（２）部分１４ｂにヘリウム（Ｈｅ）又はアルゴン（Ａｒ）等の希ガス元素を選択的に添加して、部分１４ｂ内に微小な隙間を形成する。
（３）部分１４ｂに炭素（Ｃ）を選択的に添加する。
（４）部分１４ｂに対して、電荷ブロック層１４を形成する母材化合物よりも誘電率が低い同種の化合物を組成する金属元素を選択的に添加する。「同種の化合物」とは、主たる金属元素以外の元素が共通する化合物をいう。例えば、上述の如く電荷ブロック層１４の母材化合物がアルミナである場合には、アルミナよりも誘電率が低い同種の化合物、すなわち、酸化物を組成する低誘電体金属を添加する。例えば、アルミナよりもシリコン酸化物の方が誘電率が低いため、シリコンを添加する。
（５）電荷ブロック層１４が窒化物によって形成されている場合には、部分１４ｂに対して酸素（Ｏ）を選択的に添加する。
部分１４ａの誘電率を増大させる方法には、例えば、下記（６）、（７）の方法がある。
（６）部分１４ａに対して、電荷ブロック層１４を形成する母材化合物よりも誘電率が高い同種の化合物を組成する金属元素を選択的に添加する。例えば、上述の如く電荷ブロック層１４の母材がアルミナである場合には、例えば、アルミナよりも誘電率が高いハフニウム酸化物又はランタン酸化物を組成する高誘電体金属、すなわち、ハフニウム（Ｈｆ）又はランタン（Ｌａ）を添加する。
（７）電荷ブロック層１４がアルミナ等の酸化物によって形成されている場合には、部分１４ａに対して窒素（Ｎ）を選択的に添加する。
上記（１）の方法により、部分１４ｂの水素又はハロゲン元素の濃度は部分１４ａの水素又はハロゲン元素の濃度よりも高くなる。また、上記（２）の方法により、部分１４ｂの希ガス元素の濃度は部分１４ａの希ガス元素の濃度よりも高くなる。更に、上記（３）の方法により、部分１４ｂの炭素濃度は部分１４ａの炭素濃度よりも高くなる。更にまた、上記（４）の方法により、部分１４ｂにおける低誘電体金属、例えばシリコンの濃度は、部分１４ａにおける低誘電体金属の濃度よりも高くなる。更にまた、上記（５）の方法により、部分１４ｂの酸素濃度が部分１４ａの酸素濃度よりも高くなる。一方、上記（６）の方法により、部分１４ａにおける高誘電体金属の濃度が部分１４ｂにおける高誘電体金属の濃度よりも高くなる。また、上記（７）の方法により、部分１４ａの窒素濃度が部分１４ｂの窒素濃度よりも高くなる。
これにより、ＮＡＮＤ型メモリ１においては、一の制御ゲート電極１５と半導体基板１１におけるこの一の制御ゲート電極１５と隣り合う制御ゲート電極１５の直下域に相当する部分（チャネル領域１８）との間に介在する材料（トンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４ｂ）の平均誘電率は、一の制御ゲート電極１５と半導体基板１１におけるこの一の制御ゲート電極の直下域に相当する部分（チャネル領域１８）との間に介在する材料（トンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４ａ）の平均誘電率よりも低くなる。
次に、本実施形態に係るＮＡＮＤ型メモリの動作について説明する。
ＮＡＮＤ型メモリ１においては、制御ゲート電極１５ごとに、トンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４をゲート絶縁膜とし、拡散領域１７をソース・ドレイン領域として、電界効果型のセルトランジスタが構成される。また、ＮＡＮＤ型メモリ１においては、複数のメモリセルが直列に接続されたメモリストリングが構成される。
そして、任意の制御ゲート電極１５に正の電位を印加することにより、半導体基板１１からトンネル絶縁層１２を介して電荷蓄積層１３に電子が注入される（これを「書込動作」という）。一方、制御ゲート電極１５に負の電位を印加することにより、半導体基板１１からトンネル絶縁層１２を介して電荷蓄積層１３に正孔が注入されるか、又は、電荷蓄積層１３に蓄積された電子がトンネル絶縁層１２を介して半導体基板１１に放出される（これを「消去動作」という）。これにより、各セルトランジスタに二値のデータを書き込むことができる。さらには、電荷蓄積層１３に蓄積される電子又は正孔の総量を離散的に制御すれば、各セルトランジスタに多値のデータを書き込むことができる。また、電荷蓄積層１３に電子又は正孔がどのくらい蓄積されているかは、セルトランジスタのしきい値を検出することにより検知できる。これにより、書き込まれたデータを読み出すことができる。このようにして、ＮＡＮＤ型メモリ１においては、制御ゲート電極１５ごとにＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型のメモリセルが構成される。
ＮＡＮＤ型メモリ１においては、同じメモリセルに属する制御ゲート電極１５とチャネル領域１８との間（以下、「ゲート−チャネル間」ともいう）には、電荷ブロック層１４のうち誘電率が相対的に高い部分１４ａが介在するため、ゲート−チャネル間の容量が大きくなる。このため、書込対象とするメモリセル（以下、「選択メモリセル」という）の制御ゲート電極１５の電位を制御したときに、このメモリセルのチャネル領域１８（以下、「選択チャネル」という）に対して、電気的に強い影響力を及ぼすことができる。
これに対して、相互に隣り合うメモリセルに属する制御ゲート電極１５とチャネル領域１８との間には、電荷ブロック層１４のうち誘電率が相対的に低い部分１４ｂが介在するため、ゲート−チャネル間の容量が小さくなる。これにより、選択メモリセルに属する制御ゲート電極の電位を制御したときに、この選択メモリセルの隣のメモリセルに属するチャネル領域（以下、「隣接チャネル」という）に及ぼす電気的な影響を抑えることができる。
次に、本実施形態の効果について説明する。
上述の如く、本実施形態においては、選択メモリセルに属する制御ゲート電極に選択チャネルを効果的に電気的な支配をさせつつ、隣接チャネルに及ぼす電気的な影響は抑えることができる。これにより、あるメモリセルに属する制御ゲート電極１５が隣のメモリセルのチャネル領域１８の電位を変動させて、この隣のメモリセルを構成するセルトランジスタのしきい値を変動させる効果（以下、この効果を「近接ゲート効果」という）を抑制することができる。この結果、本実施形態によれば、ＮＡＮＤ型メモリセル１を微細化し、メモリセル間の距離を小さくしても、メモリセル間の干渉を抑制することができ、セルトランジスタのしきい値の変動に起因するメモリセルの誤動作を防止できる。
なお、電荷ブロック層１４における部分１４ａと部分１４ｂとの境界は、必ずしも制御ゲート電極１５とセル間絶縁膜１６との境界の直下域に配置されている必要はなく、制御ゲート電極１５側又はセル間絶縁膜１６側のいずれかにずれていてもよい。
メモリセルの信頼性を向上させたい場合には、部分１４ａと部分１４ｂとの境界は制御ゲート電極１５側に配置することが望ましい。制御ゲート電極の端部の直下に位置する電荷ブロック層は、製造工程中のプロセスダメージによって膜質が劣化しており、電荷がトラップしやすいが、この領域の電荷ブロック層を低誘電率化することで、書込／消去動作時にこの領域を通過する電荷量を減少させて、電荷トラップ量を低減させることができるからである。
一方、メモリセルの書込／消去動作を高速化させたい場合には、部分１４ａと部分１４ｂとの境界はセル間絶縁膜１６側に配置することが望ましい。制御ゲート電極端部近傍のゲート−チャネル間の電界は緩和されており、この領域は書込／消去動作に対して有効には寄与しないが、この領域の電荷ブロック層を高誘電率化することで、書込／消去動作時にこの領域を通過する電荷量を増大させることができるからである。なお、上述の効果を得るためには、境界の位置のずれ量を、制御ゲート電極１５の幅の概ね１／１０以上に設定すればよい。
また、電荷ブロック層１４の部分１４ｂに導入する塩素等の元素の濃度は、平均濃度で１乃至３０原子％とすることが望ましい。これにより、部分１４ｂの誘電率を１乃至５０％程度減少させることができる。平均濃度を１原子％以上とすることにより、近接ゲート効果の抑制が顕著となり、メモリセルが誤動作する頻度を低下させることができる。一方、平均濃度を３０原子％以下とすることにより、電荷ブロック層１４の部分１４ｂにおける絶縁性の劣化を回避することができ、耐圧不良又は電荷漏れによる誤動作を確実に防止することができる。
次に、本第１の実施形態の比較例について説明する。
図２は、本比較例に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。
図２に示すように、本比較例に係るＮＡＮＤ型メモリＣ１においては、電荷ブロック層１４は部分１４ａ及び１４ｂ（図１参照）に分かれておらず、全体が均一な組成及び構造となっている。従って、電荷ブロック層１４の全体において誘電率は均一である。例えば、電荷ブロック層１４は、全体が水素及びハロゲン元素が導入されていないアルミナによって形成されている。
ＮＡＮＤ型メモリＣ１においては、同じメモリセルに属する制御ゲート電極１５とチャネル領域１８との間の距離ｄ１に対して、あるメモリセルに属する制御ゲート電極１５とその隣のメモリセルに属するチャネル領域１８との間の距離ｄ２が十分に大きければ、特に問題は生じない。
しかし、ＮＡＮＤ型メモリＣ１の微細化に伴い、比（ｄ２／ｄ１）が小さくなると、上述の近接ゲート効果が生じる。すなわち、書込対象とするメモリセル（選択メモリセル）の制御ゲート電極１５の電位により、このメモリセルの隣のメモリセルのチャネル領域（隣接チャネル）の電位が変動し、セルトランジスタのしきい値が変動する。これにより、セルトランジスタが誤動作する。例えば、比（ｄ２／ｄ１）が５未満になると近接ゲート効果を無視できなくなり、比（ｄ２／ｄ１）が２未満になるとメモリの誤動作が顕在化する。距離ｄ１は例えば２０〜３０ｎｍであるので、隣接するメモリセルの間隔が１００ｎｍ程度以下になると、近接ゲート効果が無視できなくなる。なお、トンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４の誘電率を高くするほど、距離ｄ１を大きくすることができるが、そうすると、比（ｄ２／ｄ１）が小さくなってしまい、近接ゲート効果がより深刻になる。
これに対して、前述の第１の実施形態においては、電荷ブロック層１４の部分１４ｂの誘電率を部分１４ａの誘電率よりも低くしているため、比（ｄ２／ｄ１）の実効的な値を物理的な値よりも大きくすることができる。これにより、ＮＡＮＤ型メモリを微細化しても、メモリセル間の干渉を抑制することができる。
次に、第１の実施形態の第１の変形例について説明する。
図３は、本変形例に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。
図３に示すように、本変形例に係るＮＡＮＤ型メモリ１ａにおいては、電荷ブロック層１４だけでなく、電荷蓄積層１３においても、制御ゲート電極１５の直下域に相当する部分１３ａとセル間絶縁膜１６の直下域に相当する部分１３ｂとで誘電率が異なっている。すなわち、部分１３ｂの誘電率は部分１３ａの誘電率よりも低い。電荷蓄積層１３の部分１３ｂの誘電率を部分１３ａの誘電率よりも低くする方法としては、前述の第１の実施形態において、電荷ブロック層１４の部分１４ｂの誘電率を部分１４ａの誘電率よりも低くした方法と同様な方法を用いることができる。例えば、電荷蓄積層１３の部分１３ｂに対して、水素又はハロゲン元素を選択的に添加すればよい。
本変形例によれば、前述の第１の実施形態と比較して、選択ゲートと隣接チャネルとの間に介在する低誘電率部分（部分１４ｂ及び部分１３ｂ）が拡大するため、メモリセル間の干渉をより効果的に抑制することができる。本変形例における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
なお、本変形例においても、上方、すなわち、半導体基板１１の上面に対して垂直な方向から見て、制御ゲート電極１５とセル間絶縁膜１６との境界、電荷ブロック層１４における部分１４ａと部分１４ｂとの境界、及び電荷蓄積層１３における部分１３ａと部分１３ｂとの境界は、必ずしも相互に一致させる必要はない。
次に、第１の実施形態の第２の変形例について説明する。
図４は、本変形例に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。
図４に示すように、本変形例に係るＮＡＮＤ型メモリ１ｂにおいては、電荷ブロック層１４及び電荷蓄積層１３だけでなく、トンネル絶縁層１２においても、制御ゲート電極１５の直下域に相当する部分１２ａとセル間絶縁膜１６の直下域に相当する部分１２ｂとで誘電率が異なっており、部分１２ｂの誘電率は部分１２ａの誘電率よりも低くなっている。トンネル絶縁層１２の部分１２ｂの誘電率を部分１２ａの誘電率よりも低くする方法としては、前述の第１の実施形態において、電荷ブロック層１４の部分１４ｂの誘電率を部分１４ａの誘電率よりも低くした方法と同様な方法を用いることができる。
本変形例によれば、前述の第１の実施形態及びその第１の変形例と比較して、選択ゲートと隣接チャネルとの間に介在する低誘電率部分（部分１４ｂ、１３ｂ、１２ｂ）が拡大するため、メモリセル間の干渉をより効果的に抑制することができる。本変形例における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
なお、本変形例においても、上方から見て、制御ゲート電極１５とセル間絶縁膜１６との境界、電荷ブロック層１４における部分１４ａと部分１４ｂとの境界、電荷蓄積層１３における部分１３ａと部分１３ｂとの境界、及びトンネル絶縁層１２における部分１２ａと部分１２ｂとの境界は、必ずしも相互に一致させる必要はない。
次に、第１の実施形態の第１の実施例について説明する。
図５（ａ）乃至（ｃ）は、本実施例に係るＮＡＮＤ型メモリを例示する図であり、（ａ）はチャネル長方向（ビット線方向）に対して平行な断面図であり、（ｂ）はチャネル幅方向（ワード線方向）に対して平行な断面図であり、（ｃ）は斜視図である。
なお、図５（ｃ）においては、図示の便宜上、セル間絶縁膜１１４は図示を省略している。
図５（ａ）乃至（ｃ）に示すように、本実施例に係るＮＡＮＤ型メモリ１００は、横形のフラッシュメモリである。ＮＡＮＤ型メモリ１００においては、例えばｐ型の単結晶シリコンからなるシリコン基板１０１が設けられている。シリコン基板１０１上には、トンネル絶縁層としてのシリコン酸窒化層１０２、電荷蓄積層としてのシリコン窒化層１０３、及び電荷ブロック層としてのアルミナ層１０４がこの順に積層されており、その上には、不純物をドーピングした多結晶シリコンからなる多結晶シリコン層１０５が形成されている。
シリコン基板１０１、シリコン酸窒化層１０２、シリコン窒化層１０３、アルミナ層１０４及び多結晶シリコン層１０５からなる積層体には、上面側から、チャネル長方向（ビット線方向）に延びるストライプ状の素子分離溝１０７がチャネル幅方向（ワード線方向）に沿って周期的に形成されており、素子分離溝１０７内には素子分離絶縁膜としてシリコン酸化膜１０８が埋め込まれている。これにより、シリコン基板１０１の上層部分、シリコン酸窒化層１０２、シリコン窒化層１０３、アルミナ層１０４及び多結晶シリコン層１０５は、ワード線方向に沿って分断されている。また、多結晶シリコン層１０５はビット線方向に沿っても分断されている。すなわち、多結晶シリコン層１０５は、上方から見てマトリクス状に配列されている。
また、シリコン基板１０１の上層部分における素子分離溝１０７間の領域のうち、多結晶シリコン層１０５の直下域間の領域には、不純物が導入されｎ型の拡散領域１１２が形成されている。従って、上方から見て、拡散領域１１２はマトリクス状に配列されている。シリコン基板１０１の上層部分における素子分離溝１０７間の領域のうち、拡散領域１１２間の領域、すなわち、多結晶シリコン層１０５の直下域は、チャネル領域１１３となっている。
多結晶シリコン層１０５及びシリコン酸化膜１０８上には、多結晶シリコン層１０５の直上域をつなぐように、ワード線方向に延びる導電層１０９が形成されている。導電層１０９の層構造は、下層側に多結晶シリコン層（図示せず）が設けられ上層側にタングステンシリサイド層（図示せず）が設けられた２層構造である。多結晶シリコン層１０５及び導電層１０９により、制御ゲート電極１１１が形成されている。また、導電層１０９の直上域にはシリコン窒化物からなる加工マスク材１１０が設けられている。そして、制御ゲート電極１１１及び加工マスク材１１０を覆うように、全面にシリコン酸化物からなるセル間絶縁膜１１４が設けられている。
ＮＡＮＤ型メモリ１００においては、素子分離溝１０７によって区画されたシリコン基板１０１の上層部分はビット線方向に延び、制御ゲート電極１１１の上部、すなわち、導電層１０９はワード線方向に延び、両者はねじれの位置関係にある。そして、シリコン基板１０１と制御ゲート電極１１１との間には、シリコン酸窒化層１０２、シリコン窒化層１０３及びアルミナ層１０４からなる記憶膜が設けられている。これにより、シリコン基板１０１の上層部分と導電層１０９との最近接部分ごとにセルトランジスタが構成されている。上方から見て、セルトランジスタはマトリクス状に配列されており、ビット線方向に沿って直列に接続されている。各セルトランジスタにより各メモリセルが構成される。また、シリコン基板１０１は、シリコン酸窒化層１０２、シリコン窒化層１０３及びアルミナ層１０４からなる記憶膜、並びに多結晶シリコン層１０５及び導電層１０９からなる制御ゲート電極１１１を支持する基板として機能する。
そして、アルミナ層１０４（電荷ブロック層）において、セル間絶縁膜１１４の直下域に相当する部分１０４ｂには塩素が添加されており、多結晶シリコン層１０５の直下域に相当する部分１０４ａには塩素が添加されていない。すなわち、部分１０４ｂの塩素濃度は、部分１０４ａの塩素濃度よりも高い。このため、部分１０４ｂの誘電率は部分１０４ａの誘電率よりも低い。
次に、本実施例に係るＮＡＮＤ型メモリの製造方法について説明する。
図６（ａ）及び（ｂ）、図７（ａ）及び（ｂ）、図８（ａ）及び（ｂ）は、本実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、各図の（ａ）はチャネル長方向に対して平行な断面を示し、各図の（ｂ）はチャネル幅方向に対して平行な断面を示す。
先ず、図６（ａ）及び（ｂ）に示すように、所望の不純物をドーピングしたシリコン基板１０１を用意する。そして、熱酸化法及び熱窒化法を組み合わせて実施することにより、シリコン基板１０１の上面に、厚さが例えば５ｎｍのシリコン酸窒化層１０２を形成する。シリコン酸窒化層１０２はＮＡＮＤ型メモリ１００（図５参照）のトンネル絶縁層となる。
次に、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、シリコン酸窒化層１０２上に厚さが例えば５ｎｍのシリコン窒化層１０３を堆積させる。シリコン窒化層１０３はＮＡＮＤ型メモリ１００（図５参照）の電荷蓄積層となる。
次に、ＡＬＤ（Atomic Layer Deposition：原子層蒸着)法により、シリコン窒化層１０３上に厚さが例えば１０ｎｍのアルミナ層１０４を堆積させる。アルミナ層１０４はＮＡＮＤ型メモリ１００（図５参照）の電荷ブロック層となる。
次に、ＣＶＤ法により、アルミナ層１０４上に多結晶シリコン層１０５及び加工マスク材１０６をこの順に堆積させる。多結晶シリコン層１０５は、不純物をドーピングした多結晶シリコンにより形成し、その厚さは例えば３０ｎｍとする。多結晶シリコン層１０５は、ＮＡＮＤ型メモリ１００の制御ゲート電極の下部を構成する。
次に、加工マスク材１０６上にレジストマスク（図示せず）を形成する。このレジストマスクのパターンは、チャネル長方向に延びるストライプ状とする。そして、このレジストマスクをマスクとしてＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）を行い、加工マスク材１０６をパターニングする。続いて、レジストマスクを除去し、パターニングされた加工マスク材１０６をマスクとしてエッチングを行い、多結晶シリコン層１０５、アルミナ層１０４、シリコン窒化層１０３、シリコン酸窒化層１０２を順次加工し、さらに、露出したシリコン基板１０１の上層部分を１００ｎｍ程度の深さまでエッチングして除去する。これにより、ビット線方向に延びる複数本の素子分離溝１０７を形成する。
次に、図７（ａ）及び（ｂ）に示すように、塗布法及びＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）法により、素子分離溝１０７内にシリコン酸化膜１０８を埋め込む。シリコン酸化膜１０８は素子分離絶縁膜となる。その後、加工マスク材１０６（図６参照）を除去する。
次に、ＣＶＤ法により、全面に不純物をドーピングした多結晶シリコン層を堆積させ、引き続き、タングステンシリサイド層を堆積させる。これにより、多結晶シリコン層１０５上及びシリコン酸化膜１０８上に、層構造が多結晶シリコン層及びタングステンシリサイド層からなる２層構造であり、厚さが例えば５０ｎｍである導電層１０９を形成する。導電層１０９は制御ゲート電極の上部を構成する。次に、ＣＶＤ法によりシリコン窒化物を堆積させて、シリコン窒化物からなる加工マスク材１１０を形成する。
次に、図８（ａ）及び（ｂ）に示すように、加工マスク材１１０上にレジストマスク（図示せず）を形成する。このレジストマスクのパターンは、ワード線方向に延びるストライプ状とする。そして、このレジストマスクをマスクとしてＲＩＥを行い、加工マスク材１１０をパターニングする。次に、レジストマスクを除去し、パターニングされた加工マスク材１１０をマスクとしてＲＩＥを行い、導電層１０９及び多結晶シリコン層１０５を順次加工する。これにより、下部が多結晶シリコン層１０５からなり、上部が導電層１０９からなり、ワード線方向に延び、幅及び間隔が例えば５０ｎｍである制御ゲート電極１１１が形成される。このとき、制御ゲート電極１１１間の領域には、アルミナ層１０４の表面が露出する。
次に、加工マスク材１１０及び制御ゲート電極１１１をマスクとして塩素分子（Ｃｌ２）をイオン注入し、アルミナ層１０４における制御ゲート電極１１１間の領域に露出している部分１０４ｂに、塩素を選択的に導入する。塩素の導入量は、例えば部分１０４ｂの誘電率の低下量が１０％程度となるように、３×１０１５ｃｍ−２程度とする。また、例えば塩素分子イオンの飛程がアルミナ層１０４の膜厚方向の中間位置付近となるように、塩素分子イオンの加速エネルギーは１０ｋｅＶ程度とする。その後、１０００℃程度の温度まで加熱して高温アニールを行い、部分１０４ｂに導入された塩素を、部分１０４ｂを形成するアルミナと結合させる。これにより、部分１０４ｂの誘電率が低下する。
次に、加工マスク材１１０及び制御ゲート電極１１１をマスクとしてシリコン基板１０１の上層部分にドーパント不純物をイオン注入し、その後、熱処理を行うことにより、シリコン基板１０１の上層部分における制御ゲート電極１１１の直下域間の領域に、拡散領域１１２を形成する。このとき、シリコン基板１０１の上層部分における拡散領域１１２間の領域、すなわち、制御ゲート電極１１１の直下域は、チャネル領域１１３となる。
次に、図５（ａ）及び（ｂ）に示すように、ＣＶＤ法により、全面にシリコン酸化物を堆積させ、制御ゲート電極１１１及び加工マスク材１１０からなる積層構造体の全体を覆うセル間絶縁膜１１４を形成する。その後、周知の技術を用いて配線層等（図示せず）を形成する。これにより、本実施例に係るＮＡＮＤ型メモリ１００が作製される。
次に、本実施例の効果について説明する。
本実施例に係るＮＡＮＤ型メモリ１００においては、電荷ブロック層として機能するアルミナ層１０４のうち、セル間絶縁膜１１４の直下域に相当する部分１０４ｂの誘電率が、多結晶シリコン層１０５の直下域に相当する部分１０４ａの誘電率よりも低い。これにより、前述の第１の実施形態と同様な動作により、ＮＡＮＤ型メモリ１００においては、近接ゲート効果が抑制されメモリセル間の干渉が生じにくい。従って、セルトランジスタのしきい値変動に起因するメモリ誤動作が発生しにくい。
また、本実施例に係るＮＡＮＤ型メモリ１００においては、隣接するメモリセル間において電荷ブロック層及び電荷蓄積層が分断されておらず、連続層となっている。これにより、ＲＩＥによって電荷ブロック層及び電荷蓄積層を分断する場合のように、シリコン基板１０１における拡散領域１１２を形成する部分が掘れてしまうことがなく、セルトランジスタの短チャネル効果に起因するメモリ誤動作を確実に回避することができる。特に、電荷ブロック層又は電荷蓄積層にドライエッチングされにくい材料を用いる場合、例えば、アルミナ膜などの高誘電体絶縁膜を用いる場合には、この分断工程において、トンネル絶縁膜及び基板表面が容易にエッチング除去され、基板掘れの問題が顕著になるが、本実施例によれば、この問題は発生しない。
なお、本実施例においては、アルミナ層１０４の部分１０４ｂに塩素分子をイオン注入しているが、ドーズ量と加速エネルギーを調節することで、塩素を含む他の分子をイオン注入することもできるし、また、塩素原子をイオン注入することもできる。更に、塩素以外のハロゲン元素又は水素をイオン注入してもよい。更にまた、アルゴンなどの希ガス元素又は炭素をイオン注入してもよい。特に、希ガス元素は、拡散しても周囲の絶縁膜の特性を著しく劣化させることがないので好ましい。更にまた、電荷ブロック層がアルミナからなる場合は、シリコンのように母材絶縁物を構成する金属よりも誘電率が小さい金属をイオン注入してもよい。
また、本実施例においては、イオン注入法によりアルミナ層１０４の部分１０４ｂにハロゲン元素を導入する例を示したが、本発明はこれに限定されない。例えば、気相拡散法を用いてもよい。更にまた、セル間絶縁膜１１４の成膜時にソースガス雰囲気中にハロゲンガスを添加するか、又はハロゲン元素を多量に含むソースガスを用いることで、ハロゲン元素を多量に含むセル間絶縁膜を形成しておき、その後、熱処理を行うことにより、ハロゲン元素を部分１０４ｂに固相拡散させてもよい。例えば、塩素ガス、シランガス及び亜酸化窒素ガスを用いたプラズマＣＶＤ法、又は、四塩化シリコンガス及び亜酸化窒素ガスを用いたプラズマＣＶＤ法によりシリコン酸化膜を成膜することで、塩素を１０原子％程度含有するセル間絶縁膜１１４を形成し、その後、熱処理を行うことにより、部分１０４ｂに１原子％以上の濃度で塩素を導入することができる。
同様に、セル間絶縁膜１１４に水素、希ガス元素若しくは炭素又は低誘電体金属元素を含有させておき、固相拡散によって部分１０４ｂに導入してもよい。これにより、各層の膜質が劣化したり、シリコン基板１０１の結晶性が劣化したりすることがなく、優れたメモリセルの動作特性及び信頼性を実現することができる。
更に、セル間絶縁膜１１４からハロゲン元素等を部分１０４ｂに固相拡散させる代わりに、制御ゲート電極１１１から高誘電体金属元素を部分１０４ａに固相拡散させてもよい。例えば、制御ゲート電極１１１を構成する多結晶シリコン層１０５又は導電層１０９の成膜時に、ソースガス雰囲気中にタンタル（Ｔａ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）若しくはランタン（Ｌａ）等の高誘電体金属元素を含むガスを添加するか、又は高誘電体金属元素を含むソースガスを用いることで、高誘電体金属を多量に含む制御ゲート電極を形成し、その後に熱処理を行うことにより、制御ゲート電極に含まれる高誘電体金属元素をアルミナ層１０４の部分１０４ａに固相拡散させてもよい。
この場合の導入元素の量も、平均濃度で１乃至３０原子％とすることが望ましい。これにより、部分１０４ａの誘電率を１．０１乃至２倍程度に増大させることができる。部分１０４ａにおける高誘電体金属の平均濃度を１原子％以上とすることにより、選択ゲートと選択チャネルとの間に介在する部分１０４ａの誘電率を高め、アルミナ層１０４の厚さを厚くすることができる。これにより、選択ゲートと隣接チャネルとの間に介在する部分１０４ｂの厚さも厚くなり、近接ゲート効果をより確実に抑制することができる。一方、部分１０４ａにおける高誘電体金属の平均濃度を３０原子％以下とすることにより、部分１０４ａの絶縁性を確保して、耐圧不良及び電荷漏れによる誤動作を確実に防止することが可能となる。
更にまた、前述の第１の実施形態の第１及び第２の変形例に係るＮＡＮＤ型メモリも、本実施例と同様な方法で製造することができる。この場合、ハロゲン元素をイオン注入する際のドーズ量及び加速エネルギーを選択することにより、電荷蓄積層１３の部分１３ｂ及びトンネル絶縁層１２の部分１２ｂに対しても、ハロゲン元素を選択的に導入することができる。また、セル間絶縁膜にハロゲン元素を導入しておき、その後の熱処理の条件を選択することにより、部分１４ｂ、部分１３ｂ及び部分１２ｂに対してハロゲン元素を固相拡散させることができる。更に、電荷ブロック層１４の部分１４ｂにハロゲン元素等を含有させておき、電荷蓄積層１３の部分１３ｂ及びトンネル絶縁層１２の部分１２ｂに対して固相拡散させてもよい。更にまた、電荷蓄積層１３の部分１３ｂにハロゲン元素等を含有させておき、電荷ブロック層１４の部分１４ｂ及びトンネル絶縁層１２の部分１２ｂに対して固相拡散させてもよい。これにより、部分１４ｂ及び部分１２ｂの表層部分に選択的に導入することができる。
更にまた、制御ゲート電極に高誘電体金属元素を導入しておき、その後の熱処理の条件を選択することにより、部分１４ａ、部分１３ａ及び部分１０２ａに対して高誘電体金属元素を固相拡散させてもよい。更にまた、電荷蓄積層１３の部分１３ａに高誘電体金属元素を含有させておき、電荷ブロック層１４の部分１４ａ及びトンネル絶縁層１２の部分１２ａに対して高誘電体金属元素を固相拡散させてもよい。これにより、高誘電体金属元素を部分１４ａ及び部分１２ａの表層部分に選択的に導入することができる。このようにして、電荷蓄積層１３及びトンネル絶縁層１２におけるセル間絶縁膜の直下域に相当する部分の誘電率を、制御ゲート電極の直下域に相当する部分の誘電率よりも低くすることができる。
更にまた、トンネル絶縁層であるシリコン酸窒化層１０２、電荷蓄積層であるシリコン窒化層１０３、電荷ブロック層であるアルミナ層１０４は、全てＡＬＤ法によって形成してもよい。
次に、第１の実施形態の第２の実施例について説明する。
図９（ａ）及び（ｂ）は、本実施例に係るＮＡＮＤ型メモリを例示する図であり、（ａ）はチャネル長方向（ビット線方向）に対して平行な断面図であり、（ｂ）はチャネル幅方向（ワード線方向）に対して平行な断面図である。
図９（ａ）及び（ｂ）に示すように、本実施例に係るＮＡＮＤ型メモリ１２０においては、アルミナ層１０４はビット線方向にもワード線方向にも分断されておらず、２次元状に拡がっている。また、制御ゲート電極１１１はチャネル長方向（ビット線方向）に沿ってのみ分断されており、分断された各部分はチャネル幅方向（ワード線方向）に延びている。このため、前述の第１の実施例（図５参照）とは異なり、多結晶シリコン層１０５が上方から見てマトリクス状に配列されていない。このような構造であっても、前述の第１の実施例と同様な効果を得ることができる。
次に、本実施例に係るＮＡＮＤ型メモリの製造方法について説明する。
図１０（ａ）及び（ｂ）、図１１（ａ）及び（ｂ）、図１２（ａ）及び（ｂ）は、本実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、各図の（ａ）はチャネル長方向に対して平行な断面を示し、各図の（ｂ）はチャネル幅方向に対して平行な断面を示す。
先ず、図１０（ａ）及び（ｂ）に示すように、所望の不純物をドーピングしたシリコン基板１０１を用意する。そして、シリコン基板１０１の上面にシリコン酸窒化層１０２を形成する。次に、ＣＶＤ法により、シリコン酸窒化層１０２上に厚さが例えば５ｎｍのシリコン窒化層１０３を堆積させる。次に、シリコン窒化層１０３上に加工マスク材１０６を形成する。
次に、加工マスク材１０６上にレジストマスク（図示せず）を形成する。このレジストマスクのパターンは、チャネル長方向に延びるストライプ状とする。そして、このレジストマスクをマスクとしてＲＩＥを行い、加工マスク材１０６をパターニングする。続いて、レジストマスクを除去し、パターニングされた加工マスク材１０６をマスクとしてエッチングを行い、シリコン窒化層１０３、シリコン酸窒化層１０２を順次加工し、さらに、露出したシリコン基板１０１の上層部分を１００ｎｍ程度の深さまでエッチングして除去する。これにより、ビット線方向に延びる複数本の素子分離溝１０７を形成する。
次に、図１１（ａ）及び（ｂ）に示すように、塗布法及びＣＭＰ法により、素子分離溝１０７内にシリコン酸化膜１０８を埋め込む。その後、加工マスク材１０６（図１０参照）を除去する。
次に、ＡＬＤ法により、シリコン窒化層１０３上及びシリコン酸化膜１０８上に厚さが例えば１０ｎｍのアルミナ層１０４を堆積させる。次に、ＣＶＤ法により、全面に不純物をドーピングした多結晶シリコン層を堆積させ、制御ゲート電極１１１を形成する。次に、ＣＶＤ法によりシリコン窒化物を堆積させて、シリコン窒化物からなる加工マスク材１１０を形成する。
次に、図１２（ａ）及び（ｂ）に示すように、加工マスク材１１０をワード線方向に延びるストライプ状にパターニングし、これをマスクとしてＲＩＥを行い、制御ゲート電極１１１を加工する。これにより、ワード線方向に延びる制御ゲート電極１１１が形成される。このとき、制御ゲート電極１１１間の領域には、アルミナ層１０４の表面が露出する。
次に、加工マスク材１１０及び制御ゲート電極１１１をマスクとして塩素分子（Ｃｌ２）をイオン注入し、アルミナ層１０４における制御ゲート電極１１１間の領域に露出している部分１０４ｂに、塩素を選択的に導入する。これにより、部分１０４ｂの誘電率が低下する。その後、前述の第１の実施例と同様な方法により拡散領域１１２等を形成し、セル間絶縁膜１１４で覆うことにより、本実施例に係るＮＡＮＤ型メモリ１２０を作製する。
次に、第１の実施形態の第３の実施例について説明する。
図１３は、本実施例に係るＮＡＮＤ型メモリを例示する斜視図であり、
図１４は、本実施例に係るＮＡＮＤ型メモリを例示する断面図であり、制御ゲート電極の積層方向に対して平行な断面を示す。
なお、図１３においては、図示の便宜上、セル間絶縁膜１１４は図示を省略している。
図１３及び図１４に示すように、本実施例に係るＮＡＮＤ型メモリ１５０は縦形のフラッシュメモリである。ＮＡＮＤ型メモリ１５０においては、基板（図示せず）上にそれぞれ複数枚のセル間絶縁膜１１４及び制御ゲート電極１１１が交互に積層されることにより、積層体１１５が構成されている。積層体１１５には積層方向に延びる貫通ホール１１６が形成されており、積層体１１５を構成する複数枚の制御ゲート電極１１１及び複数枚のセル間絶縁膜１１４を貫いている。そして、貫通ホール１１６の側面上には、電荷ブロック層となるアルミナ層１０４、電荷蓄積層となるシリコン窒化層１０３、トンネル絶縁層としてのシリコン酸窒化層１０２がこの順に積層されている。また、貫通ホール１１６内には、例えば多結晶シリコンからなり、積層方向に延びる柱状、例えば円柱状のシリコンピラー１１７が設けられている。シリコン酸窒化層１０２はシリコンピラー１１７に接している。
ＮＡＮＤ型メモリ１５０においては、制御ゲート電極１１１の積層方向、すなわち、シリコンピラー１１７が延びる方向に沿って、複数のセルトランジスタが形成されている。このとき、シリコンピラー１１７はセルトランジスタのチャネル領域となる。また、各セルトランジスタによって各メモリセルが構成される。従って、制御ゲート電極１１１の積層方向がチャネル長方向となる。なお、シリコンピラー１１７は、前述の第１の実施形態における半導体基板１１（図１参照）に相当する。
そして、アルミナ層１０４におけるシリコンピラー１１７とセル間絶縁膜１１４との間の部分１０４ｂの誘電率は、シリコンピラー１１７と制御ゲート電極１１１との間の部分１０４ａの誘電率と比べて、低くなっている。アルミナ層１０４の部分１０４ｂの誘電率を部分１０４ａの誘電率よりも低くする方法としては、例えば、前述の第１の実施例において説明したように、セル間絶縁膜１１４にハロゲン元素を含有させておき、熱処理により、このハロゲン元素を部分１０４ｂ内に固相拡散させる方法、及び、制御ゲート電極１１１に高誘電体金属元素を含有させておき、熱処理により、この高誘電体金属元素を部分１０４ａに固相拡散させる方法等がある。
このような固相拡散法によれば、イオン注入法を用いる場合とは異なり、イオン注入時に絶縁膜を構成する元素をノックオンして絶縁膜の膜質を劣化させたり、基板の結晶性を劣化させたりすることがない。このため、メモリセルの動作特性及び信頼性が良好なＮＡＮＤ型メモリを実現することができる。なお、部分１０４ｂに対しては、固相拡散法により、水素、塩素以外のハロゲン元素、アルゴン等の希ガス元素、若しくは炭素、又は低誘電体金属元素などを導入してもよい。
本実施例によれば、前述の第１の実施形態と同様な動作により、近接ゲート効果を抑制し、メモリセル間の干渉を抑制することができる。そして、第１乃至第３の実施例に示すように、前述の第１の実施形態は、横形のＮＡＮＤ型メモリ及び縦形のＮＡＮＤ型メモリの双方に適用することができる。第１及び第２の実施例に示すように、第１の実施形態に係る不揮発性半導体記憶装置を横形のメモリとして構成する場合には、半導体部材としての半導体基板１１は、記憶膜及び制御ゲート電極を支持するシリコン基板１０１となる。なお、シリコン基板１０１の上層部分のみが半導体によって形成されていてもよい。一方、第３の実施例に示すように、第１の実施形態に係る不揮発性半導体記憶装置を縦形のメモリとして構成する場合には、半導体基板１１はシリコンピラー１１７となる。前述の第１の実施形態の第１及び第２の変形例、並びに、後述する各実施形態及びその変形例についても同様である。
次に、本発明の第２の実施形態について説明する。
図１５は、本実施形態に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。
図１５に示すように、本実施形態に係るＮＡＮＤ型メモリ２においては、電荷蓄積層１３及び電荷ブロック層１４がチャネル長方向（ビット線方向）に沿って分断されており、制御ゲート電極１５の直下域のみに設けられている。分断された電荷蓄積層１３及び電荷ブロック層１４からなる積層体の相互間には、セル間絶縁膜１６が進入している。
また、トンネル絶縁層１２はチャネル長方向に沿って連続的に設けられているが、トンネル絶縁層１２における制御ゲート電極１５の直下域に相当する部分１２ａとセル間絶縁膜１６の直下域に相当する部分１２ｂとは誘電率が異なっており、部分１２ｂの誘電率は部分１２ａの誘電率よりも低い。部分１２ｂの誘電率を部分１２ａの誘電率よりも低くする方法としては、前述の第１の実施形態において、電荷ブロック層１４の部分１４ｂの誘電率を部分１４ａの誘電率よりも低くした方法と同様な方法を用いることができる。
本実施形態によっても、前述の第１の実施形態と同様な動作により、メモリセル間の干渉をより効果的に抑制することができる。また、セル間絶縁膜１６の誘電率が電荷蓄積層１３及び電荷ブロック層１４の誘電率よりも低くなるように材料を選択すれば、メモリセル間の干渉をより効果的に抑制することができる。
また、本実施形態においては、電荷蓄積層１３がチャネル長方向に沿って分断されているため、１つのメモリセルの電荷蓄積層１３に蓄積された電荷が、隣のメモリセルの電荷蓄積層１３に移動することがない。これによっても、メモリセル間の干渉を抑制することができる。
なお、本実施形態において、トンネル絶縁層１２における部分１２ａと部分１２ｂとの境界は、必ずしも制御ゲート電極１５とセル間絶縁膜１６との境界の直下域に配置されている必要はなく、制御ゲート電極１５側又はセル間絶縁膜１６側のいずれかにずれていてもよい。但し、制御ゲート電極１５側にずれている方が、すなわち、チャネル長方向における部分１２ｂの幅がセル間絶縁膜１６の幅よりも広い方が、近接ゲート効果をより効果的に抑制することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
次に、本第２の実施形態の比較例について説明する。
図１６は、本比較例に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。
図１６に示すように、本比較例に係るＮＡＮＤ型メモリＣ２においては、トンネル絶縁層１２に相互に誘電率が異なる部分１２ａ及び部分１２ｂ（図１５参照）が形成されておらず、全体が均一な誘電率となっている。このため、ＮＡＮＤ型メモリＣ２の微細化に伴い比（ｄ２／ｄ１）が小さくなると、近接ゲート効果が生じ、メモリセル間の干渉が発生する。
次に、本発明の第３の実施形態について説明する。
図１７は、本実施形態に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。
図１７に示すように、本実施形態に係るＮＡＮＤ型メモリ３においては、前述の第１の実施形態に係るＮＡＮＤ型メモリ１（図１参照）と比較して、電荷ブロック層１４に部分１４ａ及び部分１４ｂ（図１参照）が形成されておらず、全体が均一な組成となっている。
また、電荷ブロック層１４と制御ゲート電極１５との間には、絶縁層１９が設けられている。絶縁層１９は、電荷ブロック層１４とセル間絶縁膜１６との間には設けられていない。これにより、制御ゲート電極１５の下面は、セル間絶縁膜１６の下面と比較して、絶縁層１９の厚さ分だけ半導体基板１１から遠い位置にある。換言すれば、セル間絶縁膜１６は制御ゲート電極１５よりも下方、すなわち、半導体基板１１側に突出している。絶縁層１９間にはセル間絶縁膜１６が進入しており、絶縁層１９同士を互いに隔離している。そして、絶縁層１９の誘電率はセル間絶縁膜１６の誘電率よりも高くなるように、材料、組成比、膜密度及び膜中不純物含有量等が選ばれている。
本実施形態においては、同じメモリセルに属する制御ゲート電極１５とチャネル領域１８との間には、トンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４の他に、相対的に誘電率が高い絶縁層１９が介在するため、制御ゲート電極１５がチャネル領域１８に及ぼす電気的な影響は相対的に大きい。一方、隣り合うメモリセルに属する制御ゲート電極１５とチャネル領域１８との間には、トンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４の他に、相対的に誘電率が低いセル間絶縁膜１６が介在するため、制御ゲート電極１５がチャネル領域１８に及ぼす電気的な影響は相対的に小さい。この結果、近接ゲート効果を抑制し、メモリセル間の干渉を抑制することができる。例えば、セルトランジスタのしきい値変動に起因するメモリ誤動作を回避することができる。本実施形態における上記以外の構成、動作及び効果は、前述の第１の実施形態と同様である。
なお、図１７においては、電荷ブロック層１４とセル間絶縁膜１６との間には何も設けられていない例を示したが、本実施形態はこれには限定されない。例えば、絶縁層１９と同じ組成の絶縁層であっても、膜厚が絶縁層１９よりも十分に薄い絶縁層であれば、電荷ブロック層１４とセル間絶縁膜１６との間に設けられていてもよい。この場合も、本実施形態と同様な効果を得ることができる。
次に、第３の実施形態の実施例について説明する。
図１８は、本実施例に係るＮＡＮＤ型メモリを例示する斜視図であり、
図１９（ａ）及び（ｂ）は、本実施例に係るＮＡＮＤ型メモリを例示する図であり、（ａ）は上下方向に対して平行な断面図であり、（ｂ）は上方から見た平面図である。
なお、図１８においては、図示の便宜上、セル間絶縁膜２０２（図１９参照）は図示を省略している。また、図１８及び図１９においては、シリコン膜２０３を２層とする例を示しているが、シリコン膜２０３の層数は何層でもよい。
図１８並びに図１９（ａ）及び（ｂ）に示すように、本実施例に係るＮＡＮＤ型メモリ２００は、前述の第１の実施形態の第２の実施例（図１３及び図１４参照）と同様な縦形のフラッシュメモリである。ＮＡＮＤ型メモリ２００においては、シリコン基板２０１上に多重積層構造体２１０が設けられている。多重積層構造体２１０においては、それぞれ複数枚のシリコン酸化膜２０２及びシリコン膜２０３が上下方向、すなわち、シリコン基板２０１の上面に対して垂直な方向に沿って積層されている。シリコン膜２０３は、不純物元素をドーピングしたシリコンにより形成されている。シリコン酸化膜２０２はＮＡＮＤ型メモリ２００のセル間絶縁膜となり、シリコン膜２０３は制御ゲート電極となる。
多重積層構造体２１０には、上下方向、すなわち、多重積層構造体２１０の積層方向に延びる円筒形の貫通ホール２０４が形成されている。貫通ホール２０４は、多重積層構造体２１０を貫き、シリコン基板２０１に達している。貫通ホール２０４の直径は、例えば６０ｎｍである。
また、貫通ホール２０４の側面上には、電荷ブロック層となる厚さが例えば１０ｎｍのアルミナ層２０６、電荷蓄積層となる厚さが例えば５ｎｍのシリコン窒化層２０７、トンネル絶縁層となる厚さが例えば５ｎｍのシリコン酸化層２０８が、この順に積層されている。更に、貫通ホール２０４の内部には、不純物がドーピングされた多結晶シリコンからなり、円柱状のシリコンピラー２０９が埋設されている。
そして、アルミナ層２０６とシリコン膜２０３との間には、シリコン窒化層２０５が形成されている。シリコン窒化層２０５は、前述の第３の実施形態における絶縁層１９（図１７参照）に相当する。シリコン窒化層２０５の厚さは、例えば２ｎｍである。一方、アルミナ層２０６とシリコン酸化膜２０２との間には、シリコン窒化層２０５は形成されていない。このため、シリコンピラー２０９から見て、シリコン膜２０３はシリコン酸化膜２０２よりもシリコン窒化層２０５の厚さ分だけ遠い位置にある。また、シリコン窒化層２０５の誘電率は、セル間絶縁膜であるシリコン酸化膜２０２の誘電率よりも高い。なお、シリコン基板２０１とアルミナ層２０６との間にも、シリコン窒化層２０５が形成されている。
次に、本実施例に係るＮＡＮＤ型メモリの製造方法について説明する。
図２０（ａ）及び（ｂ）、図２１（ａ）及び（ｂ）、図２２（ａ）及び（ｂ）は、本実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、各図の（ａ）は上下方向に対して平行な断面図であり、各図の（ｂ）は上方から見た平面図である。
先ず、図２０（ａ）及び（ｂ）に示すように、シリコン基板２０１を用意する。そして、シリコン基板２０１上に、セル間絶縁膜となるシリコン酸化膜２０２と、制御ゲート電極となるシリコン膜２０３を、ＣＶＤ法により交互に堆積させて、多重積層構造体２１０を形成する。このとき、例えばシリコン膜２０３は不純物をドーピングした多結晶シリコンにより形成する。また、シリコン酸化膜２０２及びシリコン膜２０３の厚さはそれぞれ例えば５０ｎｍとする。
次に、図２１（ａ）及び（ｂ）に示すように、多重積層構造体２１０上にレジストマスク（図示せず）を形成する。次に、このレジストマスクをマスクとしてＲＩＥを施して、多重積層構造体２１０を選択的にエッチング除去し、シリコン基板２０１の上面を露出させる。これにより、多重積層構造体２１０に、上下方向に延び、シリコン基板２０１に到達し、直径が例えば６０ｎｍである円筒形の貫通ホール２０４が形成される。
次に、アンモニアガス雰囲気又は一酸化窒素ガス雰囲気中で熱窒化処理を施す。これにより、シリコン膜２０３及びシリコン基板２０１の露出部分が選択的に窒化され、厚さが例えば２ｎｍのシリコン窒化層２０５が形成される。これにより、貫通ホール２０４の内部から見て、シリコン膜２０３の側面はシリコン酸化膜２０２の側面よりもシリコン窒化層２０５の厚さ分だけ後退する。
次に、図２２（ａ）及び（ｂ）に示すように、ＡＬＤ法により、貫通ホール２０４の内面上に、厚さが例えば１０ｎｍのアルミナ層２０６、厚さが例えば５ｎｍのシリコン窒化層２０７、厚さが例えば５ｎｍのシリコン酸化層２０８をこの順に成膜する。上述の如く、アルミナ層２０６は電荷ブロック層となり、シリコン窒化層２０７は電荷蓄積層となり、シリコン酸化層２０８はトンネル絶縁層となる。
次に、図１９（ａ）及び（ｂ）に示すように、多重積層構造体２１０上及び貫通ホール２０４の内面上にレジストマスク（図示せず）を形成し、このレジストマスクをマスクとしてＲＩＥを行う。これにより、貫通ホール２０４の底面の中央部上からシリコン酸化層２０８、シリコン窒化層２０７、アルミナ層２０６及びシリコン窒化層２０５を選択的に除去して、シリコン基板２０１の表面を露出させる。
その後、ＣＶＤ法により、不純物をドーピングしたシリコンを堆積させて、貫通ホール２０４の内部を埋め込む。次に、ＣＭＰを行って多重積層構造体２１０上からシリコンを除去する。これにより、貫通ホール２０４の内部に円柱形のシリコンピラー２０９が形成される。これにより、本実施例に係る縦形のＮＡＮＤ形メモリ２００が製造される。
本実施例に係るＮＡＮＤ型メモリ２００においては、シリコンピラー２０９に沿って、複数のメモリセルが配列される。そして、アルミナ層２０６とシリコン膜２０３との間にシリコン窒化層２０５を選択的に形成することにより、前述の第３の実施形態と同様な動作により、近接ゲート効果が抑制され、メモリセル間の干渉が防止される。
なお、本実施例においては、セル間絶縁膜となるシリコン酸化膜２０２をＣＶＤ法によって形成する例を示したが、他の成膜方法によって形成してもよく、シリコン及び酸素を主成分とする絶縁材料であれば他の材料を用いてもよい。また、制御ゲート電極となるシリコン膜２０３をＣＶＤ法によって形成する例を示したが、他の成膜方法によって形成してもよく、シリコンを主成分とする導電材料であれば他の材料を用いてもよい。
また、本実施例においては、アンモニアガス雰囲気中又は一酸化窒素ガス雰囲気中で熱窒化処理を施すことにより、シリコン膜２０３の露出表層部を窒化してシリコン窒化層２０５を形成する例を示したが、シリコン窒化層の形成方法はこれに限定されない。例えば、他の窒化ガスを用いてもよく、ラジカル窒化法を用いることもできる。また、シリコン窒化層２０５を形成する代わりに、熱酸化法又はラジカル酸化法を用いてシリコン酸化層を形成してもよい。熱酸化法又はラジカル酸化法を用いて形成されたシリコン酸化層は、ＣＶＤ法で形成されたシリコン酸化膜２０２よりも、構造が緻密で誘電率が高くなる。
次に、本発明の第４の実施形態について説明する。
図２３は、本実施形態に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。
図２３に示すように、本実施形態に係るＮＡＮＤ型メモリ４は、ＭＯＮＯＳ型のメモリである。ＮＡＮＤ型メモリ４においては、前述の第１の実施形態（図１参照）と同様に、半導体部材として、例えばｐ型のシリコンからなる半導体層１１ａが設けられている。また、半導体層１１ａ上に、例えばシリコン酸化物からなるトンネル絶縁層１２、例えばシリコン窒化物からなる電荷蓄積層１３、及び例えばアルミナからなる電荷ブロック層１４がこの順に積層されている。そして、電荷ブロック層１４上には、例えばｎ型の多結晶シリコンからなる制御ゲート電極１５と、例えばシリコン酸化物からなるセル間絶縁膜１６とが、チャネル長方向に沿って交互に配列されている。チャネル長方向における制御ゲート電極１５及びセル間絶縁膜１６の幅は、例えばそれぞれ５０ｎｍである。また、半導体層１１ａにおけるセル間絶縁膜１６の直下域には拡散領域１７が形成されており、拡散領域１７間の領域はチャネル領域１８となっている。
そして、ＮＡＮＤ型メモリ４においては、セル間絶縁膜１６は制御ゲート電極１５よりも半導体層１１ａ側に突出している。これにより、それぞれ複数の制御ゲート電極１５及びセル間絶縁膜１６からなる構造体の下面は平坦面ではなく、制御ゲート電極１５の直下域に凹部２０が形成されて、凹凸面となっている。そして、トンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４からなる記憶膜は、この凹凸面に沿って湾曲している。これにより、制御ゲート電極１５の直下域においては、トンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４は凹部２０内に進入している。また、半導体層１１ａの上面もこの凹凸面に沿った凹凸状となっており、半導体層１１ａにおける制御ゲート電極１５の直下域には、凸部１１ｂが形成されている。更に、セル間絶縁膜１６における少なくとも突出部分の誘電率は、トンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４からなる記憶膜の平均誘電率よりも低く、例えば、トンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４のいずれの誘電率よりも低い。
次に、本実施形態の動作及び効果について説明する。
本実施形態に係るＮＡＮＤ型メモリ４においては、同じメモリセルに属する制御ゲート電極１５とチャネル領域１８との間には、トンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４のみが介在する。一方、相互に隣り合うメモリセルに属する制御ゲート電極１５とチャネル領域１８との間には、トンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４の他に、セル間絶縁膜１６も介在する。このため、同じメモリセルにおける制御ゲート電極１５とチャネル領域１８との距離（ゲート−チャネル間距離）に対して、隣接するメモリセルに跨るゲート−チャネル間距離が大きくなる。また、隣り合うメモリセルに属する制御ゲート電極１５とチャネル領域１８との間に介在する材料の平均誘電率は、同じメモリセルに属する制御ゲート電極１５とチャネル領域１８との間に介在する材料の平均誘電率よりも低くなる。
この結果、書込対象とするメモリセル（選択メモリセル）の制御ゲート電極１５がこのメモリセルのチャネル領域１８（選択チャネル）に及ぼす電気的な支配力は強く維持したまま、選択メモリセルの制御ゲート電極が隣のメモリセルのチャネル領域１８（隣接チャネル）に及ぼす電気的な影響を抑制することができる。これにより、近接ゲート効果を抑制し、メモリセル間の干渉を抑制し、セルトランジスタのしきい値変動に起因するメモリ誤動作を回避できる。
また、本実施形態においては、トンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４からなる記憶膜が、制御ゲート電極１５及びセル間絶縁膜１６の下面の凹凸面に沿って湾曲しており、凹部２０内に入り込んでいる。このため、電荷蓄積層１３における隣り合うメモリセル間の距離が長い。これにより、あるメモリセルに蓄積された電荷が、隣のメモリセルに移動することを抑制できる。
また、一のメモリセルに蓄積された電荷に対して、隣のメモリセルへの移動に逆行するような力が印加されるため、これによっても、電荷の移動を抑制できる。すなわち、第１のメモリセルについて、制御ゲート電極１５に正の書込電位を印加して電荷蓄積層１３に電子を注入した後、第１のメモリセルの隣にある第２のメモリセルの制御ゲート電極１５に書込電位を印加したとする。この場合、第１のメモリセルの電荷蓄積層１３に蓄積された電子に対しては、第２のメモリセルの制御ゲート電極１５に向かう方向、すなわち、図２３において斜め上方に向かう力が印加される。しかしながら、この電子が第１のメモリセルから第２のメモリセルに移動するためには、セル間絶縁膜１６を迂回するために、一旦下方に向かわなくてはならない。このように、第１のメモリセルに蓄積された電子には、第２のメモリセルへの移動に対して逆行する力、すなわち、第１のメモリセルに戻る方向の力が印加される。これにより、第１のメモリセルに蓄積された電子であって、例えば自己電界によって拡散しかけた電子も、第２のメモリセルに書込電位を印加することによって第１のメモリセルに戻される。この結果、安定した電荷保持特性を実現することができる。
なお、本実施形態に係るＮＡＮＤ型メモリ４は、横形の不揮発性メモリであってもよく、縦形の不揮発性メモリであってもよい。ＮＡＮＤ型メモリ４が横形のメモリである場合は、半導体層１１ａは例えばシリコンウェーハ等がダイシングされた半導体基板によって構成される。一方、ＮＡＮＤ型メモリ４が縦形のメモリである場合は、半導体層１１ａは例えば前述のシリコンピラーである。後述する本実施形態の変形例、並びに第５の実施形態及びその変形例においても同様である。
次に、第４の実施形態の変形例について説明する。
図２４は、本変形例に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。
図２４に示すように、本変形例に係るＮＡＮＤ型メモリ４ａにおいては、前述の第４の実施形態に係るＮＡＮＤ型メモリ４と比較して、半導体層１１ａにおけるチャネル領域１８内に、空洞２１が形成されている。ここで、空洞２１の内部は、真空であってもガスが充填されていてもよい。
本変形例においては、空洞２１が形成されていることにより、チャネル領域１８を流れる電流が半導体層１１ａの上層部分、すなわち、制御ゲート電極１５に近い部分に集中する。これにより、空乏層を半導体層１１ａの上面から空洞２１まで伸ばせば、チャネル領域１８全体を空乏化してセルトランジスタをオフ状態とすることができるようになり、選択メモリセルの制御ゲート電極が選択チャネルに及ぼす電気的な支配力が向上する。この結果、選択メモリセルの制御ゲート電極が隣接チャネルに及ぼす電気的な影響力が相対的に弱まり、近接ゲート効果をより一層抑制することができる。本変形例における上記以外の構成、動作及び効果は、前述の第４の実施形態と同様である。
なお、チャネル長方向における空洞２１の外縁は、必ずしも制御ゲート電極１５とセル間絶縁膜１６との境界の直下域に位置している必要はなく、制御ゲート電極１５側にずれていても、セル間絶縁膜１６側にずれていても、上述の効果は得られる。また、空洞２１の代わりに、絶縁体を埋め込んでも同様な効果が得られる。
次に、第４の実施形態の実施例について説明する。
図２５は、本実施例に係るＮＡＮＤ型メモリを例示する断面図であり、上下方向に対して平行な断面を示す。
なお、図２５においては、シリコン膜２０３を２層とする例を示しているが、シリコン膜２０３の積層数は何層でもよい。メモリの集積度を向上させるためには、加工上の制約が許す範囲で積層数は多い方が望ましい。
図２５に示すように、本実施例に係るＮＡＮＤ型メモリ３００は、縦形のフラッシュメモリである。ＮＡＮＤ型メモリ３００においては、前述の第３の実施形態の実施例に係るＮＡＮＤ型メモリ２００（図１８及び図１９参照）と比較して、貫通ホール２０４の側面において、シリコン膜２０３の露出面がシリコン酸化膜２０２の露出面よりも凹んでいる。逆に言えば、貫通ホール２０４の側面において、シリコン酸化膜２０２はシリコン膜２０３よりも貫通ホール２０４の内部に向けて突出している。貫通ホール２０４の中心軸に沿った断面において、シリコン酸化膜２０２の突出部分の形状は例えば矩形である。これにより、貫通ホール２０４の側面には、上下方向に沿って周期的に凹部２１１が形成され、凹凸面となっている。なお、シリコン酸化膜２０２の突出部分の形状は曲面状であってもよい。また、貫通ホール２０４の底面においては、シリコン基板２０１に凹部２１１ａが形成されている。
そして、アルミナ層２０６、シリコン窒化層２０７及びシリコン酸化層２０８からなる記憶膜は、貫通ホール２０４の側面の凹凸に沿って湾曲しており、凹部２１１及び２１１ａの内部に進入している。更に、本実施例においては、シリコン窒化層２０５は設けられていない。本実施例における上記以外の構成は、前述の第３の実施形態の実施例に係るＮＡＮＤ型メモリ２００（図１８及び図１９参照）と同様である。
ＮＡＮＤ型メモリ３００における各部の寸法例を示す。シリコン酸化膜２０２及びシリコン膜２０３の厚さは、例えばそれぞれ約５０ｎｍである。また、貫通ホール２０４におけるシリコン酸化膜２０２によって構成されている部分の直径は例えば約６０ｎｍであり、シリコン膜２０３によって構成されている部分の直径は例えば約１００ｎｍである。すなわち、貫通ホール２０４の側面において、シリコン膜２０３はシリコン酸化膜２０２に対して２０ｎｍ程度後退しており、凹部２１１の深さは２０ｎｍである。更に、電荷ブロック層であるアルミナ層２０６の厚さは例えば約１０ｎｍ、電荷蓄積層であるシリコン窒化層２０７の厚さは例えば約５ｎｍ、トンネル絶縁層であるシリコン酸化層２０８の厚さは例えば約３ｎｍである。なお、アルミナ層２０６の外側、すなわち、シリコン酸化膜２０２及びシリコン膜２０３との間に、例えばシリコン窒化物からなり、厚さが例えば約２ｎｍである拡散防止層（図示せず）が形成されていてもよい。
次に、本実施例に係るＮＡＮＤ型メモリの製造方法について説明する。
図２６乃至図２９は、本実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、上下方向（チャネル長方向）に対して平行な断面を示す。
先ず、図２６に示すように、前述の第３の実施形態の実施例（図１９〜図２２参照）と同様な方法により、シリコン基板２０１上にシリコン酸化膜２０２及びシリコン膜２０３を交互に堆積させて多重積層構造体２１０を形成する。シリコン膜２０３は例えば不純物元素をドーピングした多結晶シリコンによって形成する。次に、図２７に示すように、多重積層構造体２１０に貫通ホール２０４を形成する。貫通ホール２０４の内部は、後の工程においてシリコンチャネルとなる領域である。
次に、図２８に示すように、貫通ホール２０４の内面に対して、等方的なエッチングを行う。例えば、水酸化カリウム溶液又は薄いアンモニア水等のエッチング液を使用してウェットエッチングを行う。これにより、貫通ホール２０４の内面におけるシリコンの露出部分を選択的にエッチングする。この結果、貫通ホール２０４の側面において、シリコン膜２０３及びシリコン基板２０１の露出部分が除去され、シリコン酸化膜２０２の露出面に対してシリコン膜２０３の露出面が後退し、凹部２１１が形成される。なお、このとき、貫通ホール２０４の底面においては、シリコン基板２０１がエッチングされて凹部２１１ａが形成される。
次に、必要に応じて、貫通ホール２０４の内面上に、例えば厚さが２ｎｍのシリコン窒化膜からなる拡散防止層（図示せず）を形成する。次に、図２９に示すように、ＡＬＤ法により、貫通ホール２０４の内面上に、電荷ブロック層となる厚さが例えば１０ｎｍのアルミナ層２０６、及び電荷蓄積層となる厚さが例えば５ｎｍのシリコン窒化層２０７をこの順に堆積させる。次に、例えばトリスジメチルアミノシラン（(SiH(N(CH3)2)3、ＴＤＭＡＳ）及びオゾン等を用いたＡＬＤ法等により、トンネル絶縁層となる厚さが例えば３〜５ｎｍのシリコン酸化層２０８を形成する。これにより、記憶膜を成膜する。
次に、図２５に示すように、多重積層構造体２１０上及び貫通ホール２０４の内面上にレジストマスク（図示せず）を形成し、このレジストマスクをマスクとしてＲＩＥを行う。これにより、貫通ホール２０４の底面の中央部上からシリコン酸化層２０８、シリコン窒化層２０７及びアルミナ層２０６を選択的に除去して、シリコン基板２０１の表面を露出させる。
その後、選択エピタキシャルシリコン成長技術等により、導電型がｎ型のシリコンを堆積させて、貫通ホール２０４の内部を埋め込む。これにより、下地のシリコン基板２０１の結晶性を維持しながら、シリコンを成長させ、結晶欠陥が少ないシリコン層を形成することができる。このとき、シリコンは凹部２１１及び２１１ａ内にも埋め込まれる。次に、ＣＭＰを行って多重積層構造体２１０上からシリコンを除去する。これにより、貫通ホール２０４の内部に円柱形のシリコンピラー２０９を形成する。この結果、本実施例に係る縦形のＮＡＮＤ形メモリ３００が製造される。
次に、本実施例の動作及び効果について説明する。
図３０（ａ）乃至（ｄ）は、本実施例の効果を示す模式的断面図であり、（ａ）及び（ｂ）は貫通ホールの側面に凹部が形成されていない比較例を示し、（ｃ）及び（ｄ）は貫通ホールの側面に凹部が形成されている本実施例を示す。
本実施例に係るＮＡＮＤ型メモリ３００においては、シリコンピラー２０９に沿って、複数のメモリセルが配列される。そして、貫通ホール２０４の内面におけるシリコン膜２０３の露出部分に凹部２１１を形成することにより、前述の第４の実施形態と同様な動作によって近接ゲート効果を抑制し、メモリセル間の干渉を防止することができる。
すなわち、セル間絶縁膜であるシリコン酸化膜２０２の誘電率が、アルミナ層２０６、シリコン窒化層２０７及びシリコン酸化層２０８からなる記憶膜の誘電率よりも低いことにより、あるシリコン膜２０３の電位がシリコンピラー２０９における隣のシリコン膜２０３によって囲まれた部分に及ぼす電気的な影響を低減することができ、近接ゲート効果を抑制することができる。
また、メモリセル間の電荷の移動を防止することによっても、メモリセル間の干渉を防止することができる。図３０（ａ）に示すように、貫通ホールの側面に凹部が形成されていない比較例に係るＮＡＮＤ型メモリにおいては、あるメモリセルの制御ゲート電極であるシリコン膜２０３ａに正の書込電位＋Ｖｐｇｍが印加されると、このメモリセルの電荷蓄積層、すなわち、シリコン窒化層２０７におけるシリコン膜２０３ａの近傍の部分に電子ｅが蓄積される。ところが、図３０（ｂ）に示すように、次のメモリセルのシリコン膜２０３ｂに書込電位＋Ｖｐｇｍが印加されると、シリコン膜２０３ａの近傍に蓄積された電子ｅに対して、シリコン膜２０３ｂに向かう方向の静電気力が作用し、シリコン膜２０３ｂに向けて移動してしまう。また、シリコン膜２０３ｂに書込電位が印加されなくても、蓄積された電子の自己電界によって電子が移動してしまう。この結果、セルトランジスタのしきい値が変動したり、著しい場合には、一旦書き込んだデータが消去されたりする。そして、このようなメモリセル間の干渉は、シリコン酸化膜２０２及びシリコン膜２０３の膜厚が小さくなるほど顕著となるため、ＮＡＮＤ型メモリの微細化が進むと深刻な問題となる。
これに対して、図３０（ｃ）及び（ｄ）に示すように、本実施例に係るＮＡＮＤ型メモリ３００においては、貫通ホール２０４の内面において、シリコン酸化膜２０２が貫通ホール２０４の内部に向けて突出している。このため、シリコン窒化層２０７におけるシリコン膜２０３ａの近傍に蓄積された電子ｅがシリコン膜２０３ｂの近傍に向けて移動するためには、シリコン酸化膜２０２の突出部分を迂回する必要があり、そのためには、一旦、貫通ホール２０４の内部に向けて移動しなくてはならない。しかし、シリコン膜２０２ｂに書込電位＋Ｖｐｇｍを印加すると、電子には貫通ホール２０４の外側に向かう静電気力が作用する。この結果、シリコン窒化層２０７におけるシリコン膜２０３ａの近傍に蓄積された電子は、シリコン膜２０３ｂの近傍に移動することが困難になる。
これにより、本実施例によれば、メモリを微細化しても、電子の移動によるメモリセル間の干渉を抑制することができる。例えば、メモリセルに一旦書き込まれたデータが、隣のメモリセルにデータを書き込む際に消去されてしまうことがない。特に、本実施例のような縦形のＮＡＮＤ型メモリにおいては、そのプロセス上、電荷蓄積層であるシリコン窒化層２０７をメモリセルごとに分断することが困難であるため、この効果は特に大きい。本実施例における上記以外の構成、動作及び効果は、前述の第４の実施形態と同様である。
なお、本実施例においては、薬液を用いた選択エッチング法により凹部２１１を形成したが、ＲＩＥなどの他の選択エッチング法を用いてもよい。また、本実施例においては、制御ゲート電極をシリコン膜２０３によって構成する例を示したが、制御ゲート電極は、メタル膜又はメタルシリサイド膜によって構成してもよい。この場合は、水で希釈したアンモニア水及び過酸化水素水の混合液によってメタル膜又はメタルシリサイド膜を選択的にエッチングし、凹部２１１を形成することができる。
次に、前述の第４の実施形態の変形例の実施例について説明する。
図３１は、本実施例に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。
図３１に示すように、本実施例に係るＮＡＮＤ型メモリ３５０においては、シリコンピラー２０９の中心軸上であって、制御ゲート電極としてのシリコン膜２０３に囲まれる領域に、空洞２１２が形成されている。ＮＡＮＤ型メモリ３５０における上記以外の構成は、前述のＮＡＮＤ型メモリ３００（図２５）と同様である。
本実施例においては、前述のＮＡＮＤ型メモリ３００の製造工程において、図２８に示す工程で凹部２１１を形成する際に、凹部２１１の幅及び深さを、貫通ホール２０４の直径の（１／５）程度以上とする。また、シリコンピラー２０９を形成する際に、ＣＶＤ法によってシリコンを堆積させる。これにより、シリコンピラー２０９内に空洞２１２を形成することができ、本実施例に係るＮＡＮＤ型メモリ３５０を製造することができる。ＮＡＮＤ型メモリ３５０の上記以外の製造方法は、前述のＮＡＮＤ型メモリ３００の製造方法と同様である。
本実施例に係るＮＡＮＤ型メモリ３５０においては、シリコンピラー２０９内に空洞２１２が形成されているため、セルトランジスタをオフ状態とする際に、空乏層をシリコンピラー２０９の外周面から空洞２１２まで伸ばせばよく、シリコンピラー２０９の中心まで伸ばす必要はない。これにより、オフ電流を低減することができる。一方、前述のＮＡＮＤ型メモリ３００においては、シリコンピラー内に空洞が形成されていないため、空乏層をシリコンピラー２０９の中心付近まで伸ばす必要があり、セルトランジスタのしきい値が低くなる。但し、空洞が形成されていない分、シリコンピラー２０９の実効的な断面積が大きくなり、オン電流を大きくすることができる。シリコンピラー内に空洞を形成するか否かは、セルトランジスタに要求される特性に応じて選択すればよい。本実施例における上記以外の動作及び効果は、前述の第４の実施形態並びにその変形例及び実施例と同様である。
次に、本発明の第５の実施形態について説明する。
図３２は、本実施形態に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。
図３２に示すように、本実施形態に係るＮＡＮＤ型メモリ５は、電荷蓄積層が導体からなる、いわゆるフローティングゲート型のフラッシュメモリである。ＮＡＮＤ型メモリ５においては、前述の第４の実施形態に係るＮＡＮＤ型メモリ４（図２３参照）と比較して、電荷蓄積層５３及び電荷ブロック層１４がチャネル長方向に沿ってメモリセルごとに分断されており、電荷蓄積層５３及び電荷ブロック層１４の分断された各部分は、凹部２０内に収納されている。また、トンネル絶縁層１２は連続膜として形成されており、凹部２０に沿って湾曲し、トンネル絶縁層１２における制御ゲート電極１５の直下域に相当する部分は、凹部２０内に入り込んでいる。更に、電荷蓄積層５３は、導体、例えば金属により形成されている。これにより、分断された電荷蓄積層５３が各メモリセルの浮遊ゲート電極として機能し、各メモリセルを構成するセルトランジスタがフローティングゲート型のトランジスタとなる。そして、セル間絶縁膜１６の誘電率は、トンネル絶縁層１２の誘電率及び電荷ブロック層１４の誘電率のいずれよりも低い。本実施形態における上記以外の構成は、前述の第４の実施形態と同様である。
本実施形態においては、選択メモリセルの制御ゲート電極と選択チャネルとの間にはトンネル絶縁層１２、電荷蓄積層１３及び電荷ブロック層１４が介在する。一方、選択メモリセルの制御ゲート電極と隣接チャネルとの間には、トンネル絶縁層１２及びセル間絶縁膜１６が介在する。これにより、選択メモリセルの制御ゲート電極と隣接チャネルとの間の平均誘電率が低くなる。この結果、近接ゲート効果を抑制し、メモリセル間の干渉を抑制することができ、セルトランジスタのしきい値変動に起因するメモリ誤動作を回避できる。本実施形態における上記以外の動作及び効果は、前述の第４の実施形態と同様である。
次に、第５の実施形態の変形例について説明する。
図３３は、本変形例に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。
図３３に示すように、本変形例は、前述の第４の実施形態の変形例と第５の実施形態とを組み合わせた例である。すなわち、本変形例に係るＮＡＮＤ型メモリ５ａにおいては、前述の第５の実施形態に係るＮＡＮＤ型メモリ５（図３２参照）の構成に加えて、半導体層１１ａにおける制御ゲート電極１５の直下域に空洞２１が形成されている。本変形例における上記以外の構成は、前述の第５の実施形態と同様である。また、本変形例における上記以外の動作及び効果は、前述の第４の実施形態の変形例及び第５の実施形態と同様である。
次に、本発明の第６の実施形態について説明する。
図３４は、本実施形態に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図である。
図３４に示すように、本実施形態に係るＮＡＮＤ型メモリ６は、縦形のメモリである。そして、ＮＡＮＤ型メモリ６の製造プロセスにおいては、制御ゲート電極１５及びセル間絶縁膜１６からなる積層体に貫通ホール２２を形成し、貫通ホール２２の内面上にアルミナからなる電荷ブロック層１４及びシリコン窒化物からなる電荷蓄積層１３を形成した後、積層体にバイアス電圧を印加しながら荷電酸化種を用いる熱酸化若しくはラジカル酸化（総称して「バイアス酸化」という）により、又は酸素イオン注入等の方法により、異方性酸化を行う。これにより、電荷蓄積層１３のうち、セル間絶縁膜１６の突出部分上に位置する部分１３ｃのみに選択的に酸素が導入され、選択的に酸化される。この結果、部分１３ｃにおける酸素濃度は、制御ゲート電極１５上に形成された部分１３ｄにおける酸素濃度よりも高くなる。
この結果、電荷蓄積層１３の部分１３ｃを形成するシリコン窒化物において、シリコン（Ｓｉ）の未結合手に酸素（Ｏ）が結合され、トラップ準位が減少する。これにより、電荷蓄積層１３の部分１３ｃにおいては、電荷蓄積能力が減少し、電子のホッピング伝導が抑制される。一方、電荷蓄積層１３のうち、制御ゲート電極１５上に形成された部分１３ｄは、凹部２０内に位置しているため酸化が抑制されて、電荷蓄積能力が実質的に減少しない。この結果、電荷蓄積層１３における突出部分上に位置する部分１３ｃの電荷蓄積能力は、制御ゲート電極１５上に形成された部分１３ｄの電荷蓄積能力よりも低くなる。これにより、電荷蓄積能力が高い部分１３ｄを、電荷蓄積能力が低い部分１３ｃによってメモリセルごとに分断することができ、メモリセル間の電荷の移動を防止することができる。この結果、メモリセル間の干渉を抑制することができる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第４の実施形態及びその実施例と同様である。
なお、本実施形態においては、電荷蓄積層に対して酸素を選択的に注入する例を示したが、これに限定されず、貫通ホール内に向けて、電荷蓄積層１３に添加されることによって電荷蓄積層１３の電荷蓄積能力を低下させる物質を注入すればよい。例えば、電荷蓄積層１３を形成する材料の未結合手に結合してトラップ準位を減少させる元素であればよく、例えば、電化蓄積層１３がシリコン窒化物によって形成されている場合には、酸素以外にも、ボロン（Ｂ）、フッ素（Ｆ）、塩素（Ｃｌ）等を注入することができる。これらの場合、部分１３ｃにおけるボロン、フッ素又は塩素の濃度は、部分１３ｄにおけるボロン、フッ素又は塩素の濃度よりも高くなる。
次に、本発明の第７の実施形態について説明する。
図３５は、本実施形態に係るＮＡＮＤ型メモリを例示する断面図である。
図３５に示すように、本実施形態に係るＮＡＮＤ型メモリ７は縦形のメモリである。すなわち、ＮＡＮＤ型メモリ７においては半導体基板１１が設けられており、半導体基板１１上に制御ゲート電極１５及びセル間絶縁膜１６が交互に積層されている。また、制御ゲート電極１５及びセル間絶縁膜１６からなる積層体には、上下方向、すなわち、積層方向に延びる貫通ホール２２が形成されており、貫通ホール２２の側面上には、拡散防止層２３、電荷ブロック層１４、電荷蓄積層１３及びトンネル絶縁層１２がこの順に積層されて、記憶膜を形成している。更に、貫通ホール２２内には、チャネル領域が形成される半導体部材として、上下方向に延びる半導体ピラー２４が設けられている。
そして、貫通ホール２２の側面におけるセル間絶縁膜１６に相当する領域には、貫通ホール２２の内部に向けて突出部分２５が形成されている。貫通ホール２２の側面における突出部分２５間の領域は凹部２６となっている。上下方向において、突出部分２５はセル間絶縁膜１６の中央部分に相当する。従って、上下方向における突出部分２５の幅は、セル間絶縁膜１６の幅よりも短い。一方、上下方向において、各凹部２６の底部の中央部分には制御ゲート電極１５が配置されており、上下端はセル間絶縁膜１６に食い込んでいる。すなわち、各凹部２６は、１枚の制御ゲート電極１５と、その両側に配置されたセル間絶縁膜の下層部分及び上層部分にわたって形成されている。これにより、上下方向、すなわち、制御ゲート電極１５及びセル間絶縁膜１６の配列方向において、凹部２６の底面は、制御ゲート電極１５を含み制御ゲート電極１５よりも広い領域にわたって配置されている。更に、上述の記憶膜は、突出部分２５及び凹部２６が交互に配列されて形成された凹凸面に沿って波状に形成されている。これにより、上下方向において、凹部２６上に形成された電荷蓄積層１３の平坦領域の幅は、制御ゲート電極１５の幅よりも大きくなる。
各部の寸法の一例を示すと、制御ゲート電極１５及びセル間絶縁膜１６の厚さはそれぞれ５０ｎｍである。また、上下方向における突出部分２５の幅は１０乃至３０ｎｍである。従って、凹部２６の幅は７０乃至９０ｎｍである。更に、拡散防止層２３の厚さは２ｎｍであり、電荷ブロック層１４の厚さは１０ｎｍであり、電荷蓄積層１３の厚さは５ｎｍであり、トンネル絶縁層１２の厚さは３ｎｍである。
次に、本実施形態に係るＮＡＮＤ型メモリの製造方法について説明する。
図３６乃至図３８は、本実施形態に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図である。
先ず、図３６に示すように、例えば単結晶シリコンからなる半導体基板１１上に、セル間絶縁膜１６と制御ゲート電極１５とを交互に成膜する。セル間絶縁膜１６を成膜する際には、テトラエトキシシラン（ＴＥＯＳ：Tetra-Ethoxy-Silane）にトリメトキシボレート（ＴＭＢ）を混合させたガスを原料ガスとしてＬＰＣＶＤ法（Low Pressure Chemical Vapor Deposition：低圧化学気相成長法）を実施し、不純物を添加したシリコン酸化物、例えば、ボロンドープドシリコン酸化物（ＢＳＧ：Boron Silicate Glass）からなる下層部分１６ａを形成する。このとき、ＢＳＧ中のボロン濃度は例えば４〜５質量％とする。次に、ＴＥＯＳのみを原料ガスとするＬＰＣＶＤ法を実施し、ノンドープのシリコン酸化物からなる中層部分１６ｂを形成する。次に、下層部分１６ａの形成方法と同様な方法により、ＢＳＧからなる上層部分１６ｃを形成する。
次に、制御ゲート電極１５及びセル間絶縁膜１６からなる積層体に、貫通ホール２２を形成する。そして、制御ゲート電極１５をエッチングして選択的に除去し、貫通ホール２２の側面における制御ゲート電極１５の露出部分に、凹部２６ａを形成する。
次に、図３７に示すように、貫通ホール２２の内面をフッ酸の蒸気に晒すことにより、セル間絶縁膜１６の中層部分１６ｂをほとんどエッチングすることなく、下層部分１６ａ及び上層部分１６ｃを選択的にエッチングする。これにより、貫通ホール２２の内面において下層部分１６ａ及び上層部分１６ｃの露出部分が除去され、凹部２６ａ（図３６参照）が上下方向に拡大して、凹部２６が形成される。なお、このとき、フッ酸の蒸気を用いたドライエッチングを行う代わりに、フッ酸と硫酸の混合液を用いたウェットエッチングを行ってもよい。
次に、図３８に示すように、貫通ホール２２の内面上に、拡散防止層２３、電荷ブロック層１４、電荷蓄積層１３及びトンネル絶縁層１２をこの順に成膜する。そして、貫通ホール２２の底面上からこれらの層を除去する。次に、図３５に示すように、貫通ホール２２内にシリコンを堆積させ、上下方向に延びる半導体ピラー２４を形成する。これにより、本実施形態に係るＮＡＮＤ型メモリ７が作製される。
次に、本実施形態の動作及び効果について説明する。
本実施形態によれば、前述の第４の実施形態と同様に、貫通ホールの側面においてセル間絶縁膜が突出しているため、電荷蓄積層に蓄積された電荷が移動しにくく、電荷保持特性が優れている。この結果、メモリセル間の干渉を防止することができる。
また、本実施形態によれば、前述の第４の実施形態と比較して、貫通ホールの側面に形成された凹部２６の幅が大きいため、電荷蓄積層１３における制御ゲート電極１５の近傍に位置する部分、すなわち、凹部２６の底部に相当する部分の面積が大きい。このため、各メモリセルに蓄積される電荷量が多く、より良好な記憶特性を実現することができる。
更に、本実施形態においては、拡散防止層２３を設けているため、電荷ブロック層１４と制御ゲート電極１５との間、及び電荷ブロック層１４とセル間絶縁膜１６との間における元素の拡散を防止することができる。これにより、電荷ブロック層１４の絶縁性劣化、制御ゲート電極１５の導電性劣化、及びセル間絶縁膜１６の絶縁性劣化を確実に回避できる。
なお、本実施形態においては、セル間絶縁膜１６の下層部分１６ａ及び上層部分１６ｃをＢＳＧによって形成する例を示したが、本実施形態はこれに限定されず、下層部分１６ａ及び上層部分１６ｃは、ノンドープのシリコン酸化物からなる中層部分１６ｂとの間でエッチング選択比がとれる絶縁材料によって形成すればよく、例えば、不純物が添加されたシリコン酸化物によって形成することができる。具体的には、ＢＳＧの代わりにリンドープシリコン酸化膜（ＰＳＧ：Phospho Silicate Glass）を用いてもよい。例えば３〜５質量％のリンを含有するＰＳＧを用いた場合には、制御ゲート電極１５を選択的にエッチングして凹部２６ａを形成した後、希フッ酸処理を施すことにより、中層部分１６ｂをほとんどエッチングすることなく、ＰＳＧからなる下層部分１６ａ及び上層部分１６ｃのみをエッチングすることができる。
また、本実施形態においては、拡散防止層２３が設けられている例を示したが、拡散防止層２３がなくても、上述の電荷の移動を抑制してメモリセル間の干渉を防止する効果及びメモリセルに蓄積される電荷量を多くして記憶特性を良好にする効果を得ることができ、また、電荷ブロック層１４の絶縁性、制御ゲート電極１５の導電性及びセル間絶縁膜１６の絶縁性についても、実用上問題のない範囲で維持することができる。更に、本実施形態においても、前述の第６の実施形態と同様に、異方性の酸化処理等を行って電荷蓄積層１３における突出部分２５上に形成された部分の電荷蓄積能力を低下させてもよい。これにより、メモリセル間の電荷の移動をより効果的に抑制し、メモリセル間の干渉をより確実に防止することができる。
次に、本第７の実施形態の変形例について説明する。
図３９は、本変形例に係るＮＡＮＤ型メモリを例示する断面図である。
図３９に示すように、本変形例に係るＮＡＮＤ型メモリ７ａおいては、半導体ピラー２４の中心部に空洞２７が形成されている。空洞２７は絶縁材料によって埋め込まれていてもよい。前述の第７の実施形態において、貫通ホール２２内に半導体ピラー２４を形成する際に、ＣＶＤ法によって貫通ホール２２の内面上に薄膜状に形成することにより、貫通ホール２２内における半導体ピラー２４によって囲まれた空間が空洞２７となる。
本変形例によれば、セルトランジスタをオフ状態とする際に、半導体ピラー２４において空乏層を伸ばす距離が短くなるため、良好なカットオフ特性を得ることができる。一方、前述の第７の実施形態のように、貫通ホール２２内の全体に半導体材料を埋設して半導体ピラー２４を形成すれば、オン電流を増大させることができる。本変形例における上記以外の構成、製造方法、動作及び効果は、前述の第７の実施形態と同様である。
次に、本発明の第８の実施形態について説明する。
図４０は、本実施形態に係るＮＡＮＤ型メモリセルを例示する断面図である。
図４０に示すように、本実施形態に係るＮＡＮＤ型メモリ８は縦形のメモリである。ＮＡＮＤ型メモリ８においては、前述の第７の実施形態に係るＮＡＮＤ型メモリ７（図３５参照）と比較して、貫通ホール２２の側面に形成された凹部の配置が異なっている。
すなわち、本実施形態においては、貫通ホール２２の側面において、制御ゲート電極１５に相当する領域には凹部は形成されておらず、上下方向におけるセル間絶縁膜１６の両端部分、すなわち、下層部分１６ａ及び上層部分１６ｃにそれぞれ凹部２８が形成されている。従って、凹部２８同士は、セル間絶縁膜１６の中層部分１６ｂ又は制御ゲート電極１５によって離隔されている。凹部２８の深さは、例えば２０ｎｍである。
また、記憶膜のうち、拡散防止層２３、電荷ブロック層１４及び電荷蓄積層１３は、貫通ホール２２の側面に沿って波状に形成されているが、トンネル絶縁層１２は、凹部２８を埋め込むように形成されている。これにより、トンネル絶縁層１２と半導体ピラー２４との界面２９には段差がほとんどなく、この界面２９は、貫通ホール２２の中心軸を含む断面においてほぼ平坦である。
次に、本実施形態に係るＮＡＮＤ型メモリの製造方法について説明する。
図４１乃至図４３は、本実施形態に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図である。
先ず、図４１に示すように、前述の第７の実施形態と同様な方法により、半導体基板１１上にセル間絶縁膜１６及び制御ゲート電極１５を交互に積層する。このとき、セル間絶縁膜１６の形成に際しては、例えばＢＳＧからなる下層部分１６ａを例えば２０ｎｍの厚さに形成し、ノンドープのシリコン酸化物からなる中層部分を例えば１０ｎｍの厚さに形成し、例えばＢＳＧからなる上層部分１６ｃを例えば２０ｎｍの厚さに形成する。また、制御ゲート電極１５は、例えばシリコン又はシリサイドによって形成する。その後、セル間絶縁膜１６及び制御ゲート電極１５からなる積層体に、貫通ホール２２を形成する。
次に、図４２に示すように、気相のフッ化水素（ＨＦ）雰囲気にてＢＳＧを選択的にエッチングして、貫通ホール２２の内面におけるセル間絶縁膜１６の下層部分１６ａ及び上層部分１６ｃの露出部分に、深さが例えば約２０ｎｍの凹部２８を形成する。
次に、図４３に示すように、貫通ホール２２の内面上に、拡散防止層２３、電荷ブロック層１４、電荷蓄積層１３及びトンネル絶縁層１２を、この順に、例えばそれぞれ２ｎｍ、１０ｎｍ、３ｎｍ及び５ｎｍの厚さに堆積させる。このとき、トンネル絶縁層１２を形成する際に、凹部２８が埋め込まれるようにする。次に、図４０に示すように、貫通ホール２２内に半導体ピラー２４を埋設する。これにより、本実施形態に係るＮＡＮＤ型メモリ８が作製される。
次に、本実施形態の動作及び効果について説明する。
本実施形態においても、各メモリセルに蓄積された電荷が隣のメモリセルに移動するためには、セル間絶縁膜１６の中層部分１６ｂからなる突出部分を迂回しなければならないため、電荷の移動はほとんど発生しない。これにより、メモリセル間の干渉を抑制することができる。
また、貫通ホール２２の側面における制御ゲート電極１５に相当する領域には凹部が形成されておらず、この領域全体の近傍に電荷蓄積層１３が配置されているため、蓄積される電荷量を十分に確保することができる。更に、凹部２８はトンネル絶縁層１２によって埋め込まれており、上下方向、すなわち、チャネル長方向に平行な断面において、トンネル絶縁層１２と半導体ピラー２４との間の界面２９はほぼ平坦になる。これにより、チャネル領域となる半導体ピラー２４の外周部分は、電流が流れるチャネル長方向において平坦になるため、セルトランジスタのオン特性及びオフ特性が共に優れる。本実施形態における上記以外の構成、製造方法、動作及び効果は、前述の第７の実施形態と同様である。例えば、拡散防止層２３は省略してもよい。
次に、本実施形態の変形例について説明する。
図４４は、本変形例に係るＮＡＮＤ型メモリを例示する断面図である。
図４４に示すように、本変形例に係るＮＡＮＤ型メモリ８ａにおいては、前述の第８の実施形態に係るＮＡＮＤ型メモリ８（図４０参照）の構成に加えて、半導体ピラー２４の中心部に空洞２７が形成されている。空洞２７は絶縁材料によって埋め込まれていてもよい。
本変形例によれば、前述の第７の実施形態の変形例と同様に、オフ特性を良好にすることができる。特に、貫通ホール２２の直径が十分に大きい場合には、十分なオン電流を確保しつつ良好なオフ特性を得ることができる。本変形例における上記以外の構成、製造方法、動作及び効果は、前述の第８の実施形態と同様である。
なお、前述の第６乃至第８の実施形態及びそれらの変形例においては、縦形のＭＯＮＯＳ型のＮＡＮＤセル構造を例に挙げて説明を行った。このような縦形のＮＡＮＤ型メモリにおいては、電荷蓄積層をメモリセルごとに分離することが困難であるため、上述の効果は特に有効である。しかし、これらの実施形態の適用対象は縦形のＮＡＮＤ型メモリに限定されず、横形、すなわち、平面型のＭＯＮＯＳセル構造のＮＡＮＤ型メモリにも適用可能である。横形のＮＡＮＤ型メモリにおいても、セル間絶縁膜に突出部分を設けることで、電荷蓄積層内の電荷移動を防止することができる。
以上、実施形態、その変形例及び実施例を参照して本発明を説明したが、本発明はこれらの実施形態等に限定されるものではない。例えば、前述の各実施形態、その変形例及び実施例は、相互に組み合わせて実施することができる。また、各部を構成する材料及び寸法は、前述の各実施形態等には限定されない。更に、前述の各実施形態、その変形例及び実施例に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
本発明の第１の実施形態に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。 第１の実施形態の比較例に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。 第１の実施形態の第１の変形例に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。 第１の実施形態の第２の変形例に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。 （ａ）乃至（ｃ）は、第１の実施形態の第１の実施例に係るＮＡＮＤ型メモリを例示する図であり、（ａ）はチャネル長方向に対して平行な断面図であり、（ｂ）はチャネル幅方向に対して平行な断面図であり、（ｃ）は斜視図である。 （ａ）及び（ｂ）は、第１の実施形態の第１の実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、（ａ）はチャネル長方向に対して平行な断面を示し、（ｂ）はチャネル幅方向に対して平行な断面を示す。 （ａ）及び（ｂ）は、第１の実施形態の第１の実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、（ａ）はチャネル長方向に対して平行な断面を示し、（ｂ）はチャネル幅方向に対して平行な断面を示す。 （ａ）及び（ｂ）は、第１の実施形態の第１の実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、（ａ）はチャネル長方向に対して平行な断面を示し、（ｂ）はチャネル幅方向に対して平行な断面を示す。 （ａ）及び（ｂ）は、第１の実施形態の第２の実施例に係るＮＡＮＤ型メモリを例示する図であり、（ａ）はチャネル長方向に対して平行な断面図であり、（ｂ）はチャネル幅方向に対して平行な断面図である。 （ａ）及び（ｂ）は、第１の実施形態の第２の実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、（ａ）はチャネル長方向に対して平行な断面を示し、（ｂ）はチャネル幅方向に対して平行な断面を示す。 （ａ）及び（ｂ）は、第１の実施形態の第２の実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、（ａ）はチャネル長方向に対して平行な断面を示し、（ｂ）はチャネル幅方向に対して平行な断面を示す。 （ａ）及び（ｂ）は、第１の実施形態の第２の実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、（ａ）はチャネル長方向に対して平行な断面を示し、（ｂ）はチャネル幅方向に対して平行な断面を示す。 第１の実施形態の第３の実施例に係るＮＡＮＤ型メモリを例示する斜視図である。 第１の実施形態の第３の実施例に係るＮＡＮＤ型メモリを例示する断面図であり、制御ゲート電極の積層方向に対して平行な断面を示す。 本発明の第２の実施形態に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。 第２の実施形態の比較例に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。 第３の実施形態に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。 第３の実施形態の実施例に係るＮＡＮＤ型メモリを例示する斜視図である。 （ａ）及び（ｂ）は、第３の実施形態の実施例に係るＮＡＮＤ型メモリを例示する図であり、（ａ）は上下方向に対して平行な断面図であり、（ｂ）は上方から見た平面図である。 （ａ）及び（ｂ）は、第３の実施形態の実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、（ａ）は上下方向に対して平行な断面図であり、（ｂ）は上方から見た平面図である。 （ａ）及び（ｂ）は、第３の実施形態の実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、（ａ）は上下方向に対して平行な断面図であり、（ｂ）は上方から見た平面図である。 （ａ）及び（ｂ）は、第３の実施形態の実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、（ａ）は上下方向に対して平行な断面図であり、（ｂ）は上方から見た平面図である。 本発明の第４の実施形態に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。 第４の実施形態の変形例に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。 第４の実施形態の実施例に係るＮＡＮＤ型メモリを例示する断面図であり、上下方向に対して平行な断面を示す。 第４の実施形態の実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、上下方向に対して平行な断面を示す。 第４の実施形態の実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、上下方向に対して平行な断面を示す。 第４の実施形態の実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、上下方向に対して平行な断面を示す。 第４の実施形態の実施例に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図であり、上下方向に対して平行な断面を示す。 （ａ）乃至（ｄ）は、第４の実施形態の実施例の効果を示す模式的断面図であり、（ａ）及び（ｂ）は貫通ホールの側面に凹部が形成されていない比較例を示し、（ｃ）及び（ｄ）は貫通ホールの側面に凹部が形成されている実施例を示す。 第４の実施形態の変形例の実施例に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。 本発明の第５の実施形態に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。 第５の実施形態の変形例に係るＮＡＮＤ型メモリを例示する断面図であり、チャネル長方向に対して平行な断面を示す。 本発明の第６の実施形態に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図である。 本発明の第７の実施形態に係るＮＡＮＤ型メモリを例示する断面図である。 第７の実施形態に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図である。 第７の実施形態に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図である。 第７の実施形態に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図である。 第７の実施形態の変形例に係るＮＡＮＤ型メモリを例示する断面図である。 本発明の第８の実施形態に係るＮＡＮＤ型メモリセルを例示する断面図である。 第８の実施形態に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図である。 第８の実施形態に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図である。 第８の実施形態に係るＮＡＮＤ型メモリの製造方法を例示する工程断面図である。 第８の実施形態の変形例に係るＮＡＮＤ型メモリを例示する断面図である。
符号の説明
１、１ａ、３、４、４ａ、５、５ａ、６、７、７ａ、８、８ａ、Ｃ１、Ｃ２ ＮＡＮＤ型メモリ、１１ 半導体基板、１１ａ 半導体層、１１ｂ 凸部、１２ トンネル絶縁層、１３ 電荷蓄積層、１３ａ、１３ｂ、１３ｃ、１３ｄ 部分、１４ 電荷ブロック層、１４ａ、１４ｂ 部分、１５ 制御ゲート電極、１６ セル間絶縁膜、１６ａ 下層部分、１６ｂ 中層部分、１６ｃ 上層部分、１７ 拡散領域、１８ チャネル領域、１９ 絶縁層、２０ 凹部、２１ 空洞、２２ 貫通ホール、２３ 拡散防止層、２４ 半導体ピラー、２５ 突出部分、２６、２６ａ 凹部、２７ 空洞、２８ 凹部、２９ 界面、５３ 電荷蓄積層、１００、１５０、２００、３００、３５０ ＮＡＮＤ型メモリ、１０１、２０１ シリコン基板、１０２、２０８ シリコン酸窒化層、１０３、２０７ シリコン窒化層、１０４、２０６ アルミナ層、１０４ａ、１０４ｂ 部分、１０５ 多結晶シリコン層、１０６、１１０ 加工マスク材、１０７ 素子分離溝、１０８ シリコン酸化膜、１０９ 導電層、１１１ 制御ゲート電極、１１２ 拡散領域、１１３ チャネル領域、１１４ セル間絶縁膜、１１５ 積層体、１１６、２０４ 貫通ホール、１１７、２０９ シリコンピラー、２０２ シリコン酸化膜、２０３ シリコン膜、２０５ シリコン窒化層、２１０ 多重積層構造体、２１１、２１１ａ 凹部、２１２ 空洞、ｄ１、ｄ２ 距離、ｅ 電子

Claims (3)

  1. 基板と、
    前記基板上に積層され、交互に配列されたそれぞれ複数の制御ゲート電極及びセル間絶縁膜と、
    前記それぞれ複数の制御ゲート電極及びセル間絶縁膜を貫く貫通ホールの内面上に設けられ、電荷を蓄積可能な記憶膜と、
    前記貫通ホールの内部に設けられた半導体部材と、
    を備え、
    前記制御ゲート電極及び前記セル間絶縁膜の配列方向における前記セル間絶縁膜の中央部分は、前記半導体部材に向けて突出しており、
    前記配列方向において、前記貫通ホールの側面における前記突出している部分間の領域は、それぞれ、１枚の前記制御ゲート電極及びその両側に配置された２枚の前記セル間絶縁膜における前記制御ゲート電極に接する部分に食い込む凹部となっており、前記凹部の底面は、前記１枚の制御ゲート電極及びその両側に配置された前記２枚のセル間絶縁膜によって構成されていることを特徴とする不揮発性半導体記憶装置。
  2. 前記記憶膜においては、前記半導体部材側から順に、トンネル絶縁層、電荷蓄積層及び電荷ブロック層が積層されており、
    前記配列方向において、前記電荷蓄積層における前記凹部の底面上に配置された部分の幅は、前記制御ゲート電極の幅よりも大きいことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記半導体部材に空洞が形成されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
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