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KR101588329B1 - 표시 기판 및 이를 포함하는 표시 장치 - Google Patents

표시 기판 및 이를 포함하는 표시 장치 Download PDF

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KR101588329B1
KR101588329B1 KR1020090024261A KR20090024261A KR101588329B1 KR 101588329 B1 KR101588329 B1 KR 101588329B1 KR 1020090024261 A KR1020090024261 A KR 1020090024261A KR 20090024261 A KR20090024261 A KR 20090024261A KR 101588329 B1 KR101588329 B1 KR 101588329B1
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김동규
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삼성디스플레이 주식회사
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Abstract

표시 품질을 향상시킨 표시 기판 및 이를 포함하는 표시 장치에서, 표시 기판은 다수의 화소 영역들을 포함하는 기판, 서로 인접한 제1 및 제2 데이터 라인들에 의해 양 단변들이 정의되고 제1 게이트 라인에 의해 일 장변이 정의되는 제1 화소 영역에 형성되고, 제1 데이터 라인과 인접한 하이 전극과 제2 데이터 라인과 인접한 로우 전극을 포함하는 제1 화소 전극, 제1 게이트 라인 및 제1 데이터 라인과 전기적으로 연결되고, 제1 화소 전극의 하이 전극과 콘택하는 제1 스위칭 소자, 및 제1 게이트 라인 및 제2 데이터 라인과 전기적으로 연결되고, 제1 화소 전극의 로우 전극과 콘택하는 제2 스위칭 소자를 포함한다. 수평 스트라이프형의 화소 구조를 통해 개구율을 향상시키고, 하나의 화소 전극의 하이 전극 및 로우 전극 각각에 서로 다른 전압을 인가함으로써 시인성을 향상시킬 수 있다.
수평 스트라이프, SPVA, 마이크로 슬릿, 1G2D, 모자이크, 지그재그

Description

표시 기판 및 이를 포함하는 표시 장치{DISPLAY SUBSTRATE AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 표시 기판 및 이를 포함하는 표시 장치에 관한 것으로, 더욱 상세하게는 액정표시장치용 표시 기판 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로, 액정표시패널은 각 화소 영역을 구동하기 위한 스위칭 소자들이 형성된 표시 기판과, 상기 표시 기판과 대향하는 대향 기판과, 상기 표시 기판 및 상기 대향 기판 사이에 개재되어 형성된 액정층을 포함한다. 상기 액정표시패널은 상기 액정층에 전압을 인가하여 광의 투과율을 제어하는 방식으로 화상을 표시한다.
액정표시장치의 동작 모드 중에서 VA(Vertical Alignment mode) 모드의 액정표시장치의 일종인 PVA 모드(Patterned Vertical Alignment mode)는, 패터닝된 투명 전극을 이용하여 액정 분자들을 서로 다른 방향으로 배열시켜 멀티 도메인을 형성함으로써 액정표시장치의 시야각을 향상시킬 수 있다. PVA 모드는 하부 기판의 화소 전극에 개구부를 형성하기 위한 패터닝 공정 및 상부 기판의 공통 전극층에 개구부를 형성하기 위한 패터닝 공정이 필수적이다. 또한, 하부 기판 및 상부 기판 의 어셈블리 시에, 개구부가 형성된 화소 전극과 개구부가 형성된 공통 전극층의 정확한 얼라인 필수적이다. 그러나, 실질적으로 설계와 동일한 이상적인 얼라인은 실제 공정 상 쉽지 않은 문제점이 있다.
한편, 최근에는 액정표시패널의 측면 시야각을 향상시키기 위해 화소 전극을 두 개의 서브 전극으로 분리시키고, 분리된 각 서브 전극에 서로 다른 전압을 인가한다. 즉, 상기 화소 전극이 제1 전압이 인가되는 제1 서브 전극 및 상기 제1 전압보다 높은 전압이 인가되는 제2 서브 전극으로 이루어짐으로써, 상기 액정표시패널의 측면 시야각을 보다 향상시킬 수 있다.
상기와 같이 구동하기 위해서는, 하나의 화소부에 서로 다른 제1 전압 및 제2 전압을 각각 인가하기 위해서는 2개의 데이터 라인이 필요하다. 서로 다른 n개의 컬러들을 갖는 화소부들 각각에 제1 전압 및 제2 전압을 인가하기 위해서는 2n개의 데이터 라인들이 필요하다. 즉, 서도 다른 n개의 컬러들을 갖는 화소부들 각각에 하나의 전압을 인가하도록 n개의 데이터 라인들을 이용하여 화소를 구동하는 기존구조에 비해서 데이터 라인의 수가 적어도 2배가 증가한다. 액정표시패널의 제한된 면적 내에 형성해야하는 상기 데이터 라인들의 구동에 필요한 데이터 구동칩의 수가 증가하고, 상기 데이터 라인들과 전기적으로 연결되면서 액정표시패널 내에 집적해야하는 회로들도 많아지므로, 액정표시패널의 표시 영역을 둘러싸는 주변 영역의 디자인이 복잡해진다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 개구율 및 시인성을 향상시킬 수 있는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판을 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 실시예에 따른 표시 기판은 다수의 화소 영역들을 포함하는 기판, 상기 기판 상에 형성된 제1 화소 전극, 제1 스위칭 소자 및 제2 스위칭 소자를 포함한다. 상기 제1 화소 전극은 서로 인접한 제1 및 제2 데이터 라인들에 의해 양 단변들이 정의되고 제1 게이트 라인에 의해 일 장변이 정의되는 제1 화소 영역에 형성되고, 상기 제1 데이터 라인과 인접한 하이 전극과 상기 제2 데이터 라인과 인접한 로우 전극을 포함한다. 상기 제1 스위칭 소자는 상기 제1 게이트 라인 및 상기 제1 데이터 라인과 전기적으로 연결되고, 상기 제1 화소 전극의 상기 하이 전극과 콘택한다. 상기 제2 스위칭 소자는 상기 제1 게이트 라인 및 상기 제2 데이터 라인과 전기적으로 연결되고, 상기 제1 화소 전극의 상기 로우 전극과 콘택한다.
상기 표시 기판은 제2 화소 전극, 제3 스위칭 소자 및 제4 스위칭 소자를 더 포함할 수 있다. 상기 제2 화소 전극은 상기 제1 게이트 라인 및 상기 제1 게이트 라인과 인접한 제2 게이트 라인에 의해서 양 장변들이 정의된 제2 화소 영역에 형성되고, 상기 제1 데이터 라인과 인접한 로우 전극과 상기 제2 데이터 라인과 인접한 하이 전극을 포함할 수 있다. 상기 제3 스위칭 소자는 상기 제2 게이트 라인 및 상기 제1 데이터 라인과 전기적으로 연결되고, 상기 제2 화소 전극의 상기 로우 전극과 콘택할 수 있다. 상기 제4 스위칭 소자는 상기 제2 게이트 라인 및 상기 제2 데이터 라인과 전기적으로 연결되고, 상기 제2 화소 전극의 상기 하이 전극과 콘택할 수 있다.
상기 표시 기판은 제3 화소 전극, 제5 스위칭 소자 및 제6 스위칭 소자를 더 포함할 수 있다. 상기 제3 화소 전극은 상기 제2 데이터 라인과 인접한 제3 데이터 라인 및 상기 제3 데이터 라인과 인접한 제4 데이터 라인에 의해서 양 장변들이 정의되고 상기 제1 게이트 라인에 의해 일 단변이 정의된 제3 화소 영역에 형성되며, 상기 제3 데이터 라인과 인접한 로우 전극 및 상기 제4 데이터 라인과 인접한 하이 전극을 포함할 수 있다. 상기 제5 스위칭 소자는 상기 제1 게이트 라인 및 상기 제3 데이터 라인과 전기적으로 연결되고, 상기 제3 화소 전극의 상기 로우 전극과 콘택할 수 있다. 상기 제6 스위칭 소자는 상기 제1 게이트 라인 및 상기 제4 데이터 라인과 전기적으로 연결되고, 상기 제3 화소 전극의 상기 로우 전극과 콘택할 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 실시예에 따른 표시 장치는 표시 기판 및 대향 기판을 포함한다. 상기 표시 기판은 다수의 화소 영역들을 포함하는 제1 기판, 상기 제1 기판 상에 형성된 제1 화소 전극, 제1 스위칭 소자 및 제2 스위칭 소자를 포함한다. 상기 제1 화소 전극은 서로 인접한 제1 및 제2 데이터 라인들에 의해 양 단변들이 정의되고 제1 게이트 라인에 의해 일 장변이 정의되는 제1 화소 영역에 형성되고, 상기 제1 데이터 라인과 인접한 하이 전극과 상기 제2 데 이터 라인과 인접한 로우 전극을 포함한다. 상기 제1 스위칭 소자는 상기 제1 게이트 라인 및 상기 제1 데이터 라인과 전기적으로 연결되고, 상기 제1 화소 전극의 상기 하이 전극과 콘택한다. 상기 제2 스위칭 소자는 상기 제1 게이트 라인 및 상기 제2 데이터 라인과 전기적으로 연결되고, 상기 제1 화소 전극의 상기 로우 전극과 콘택한다. 상기 대향 기판은 상기 표시 기판과 대향하는 제2 기판 상에 형성된 공통 전극층을 포함한다.
이와 같은 표시 기판 및 이를 포함하는 표시 장치에 따르면, 게이트 라인들이 화소 영역의 장변을 정의하는 수평 스트라이프형의 화소 구조를 통해 개구율을 향상시킬 수 있다. 또한, 하나의 게이트 라인과 연결되고 한 쌍의 데이터 라인들에 각각 연결된 2개의 트랜지스터들에 서로 다른 전압을 인가함으로써 시인성을 향상시킬 수 있다.
특히, 데이터 라인의 연장 방향으로 배열된 화소 영역들에 형성된 하이 전극들을 지그재그형으로 배열함으로써 하이 전극들에만 전압을 인가하는 낮은 계조에서 로우 전극들에 의한 세로형 줄무늬가 시인되는 것을 방지할 수 있다. 이에 따라, 표시 장치의 표시 품질을 향상시킬 수 있다.
한편, 수평 스트라이프형의 화소 구조를 적용함으로써, 수직 스트라이프형의 화소 구조를 적용하는 표시 패널을 구동시키기 위해서 필요한 데이터 구동칩의 개수를 감소시킬 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 다수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않 는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
첨부된 도면에 있어서, 기판, 층(막) 또는 패턴들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 패턴 또는 구조물들이 기판, 각 층(막) 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 패턴 또는 구조물들이 직접 기판, 각 층(막) 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 패턴 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 먼저, 도 1을 참조하여 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 설명하고, 도 1, 도 2 및 도 3을 참조하여 표시 영역에 배열된 화소 영역들에 대해서 구체적으로 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 도 1에 도시된 표시 장치(500)는 화상을 표시하는 표시 패널(PL), 게이트 구동부(GDP), 데이터 구동부(300) 및 제어부(300)를 포함한다.
상기 표시 패널(PL)은 다수개의 화소 영역들을 포함하는 표시 기판 및 상기 표시 기판과 대향하는 대향 기판을 포함한다. 상기 표시 기판과 상기 대향 기판 사이에 개재된 표시 소자에 의해서 화상을 표시할 수 있다. 상기 표시 소자는 예를 들어, 액정일 수 있다.
상기 표시 기판은 실질적으로 화상을 표시하는 표시 영역(DA)에 형성되고 제 1 방향(D1)으로 연장된 제1 신호 배선 및 상기 제1 방향(D1)과 다른 제2 방향(D2)으로 연장된 제2 신호 배선을 포함한다. 상기 제2 방향(D2)은 상기 제1 방향(D1)과 수직한 방향일 수 있다. 상기 제1 신호 배선과 상기 제2 신호 배선이 교차하여 상기 표시 기판의 화소 영역들을 정의한다. 상기 화소 영역들은 제1, 제2, 제3, 제4, 제5 및 제6 화소 영역들(P1, P2, P3, P4, P5, P6)을 포함한다.
상기 제1 신호 배선은 제n, 제n+1, 제n+2 및 제m 게이트 라인들(GLn, GLn+1, GLn+2, GLm)을 포함한다. 상기 제n, 제n+1, 제n+2 및 제m 게이트 라인들(GLn, GLn+1, GLn+2, GLm)은 상기 제2 방향(D2)으로 서로 평행하게 배열될 수 있다. 상기 제n, 제n+1, 제n+2 및 제m 게이트 라인들(GLn, GLn+1, GLn+2, GLm)은 등간격으로 상기 제2 방향(D2)으로 배열될 수 있다. 상기 제2 신호 배선은 제x, 제x+1, 제x+2 및 제x+3 데이터 라인들(DLx, DLx+1, DLx+2, DLx+3)을 포함한다. 상기 제x, 제x+1, 제x+2 및 제x+3 데이터 라인들(DLx, DLx+1, DLx+2, DLx+3)은 상기 제1 방향(D1)으로 서로 평행하게 배열될 수 있다.
상기 게이트 구동부(GDP)는 상기 표시 패널(PL) 상에 형성된다. 상기 게이트 구동부(GDP)는 상기 주변 영역(PA)에 형성될 수 있다. 상기 게이트 구동부(GDP)는 상기 표시 영역(DA)의 양측부에 각각 형성될 수 있다. 상기 게이트 구동부(GDP)는 상기 제n, 제n+1, 제n+2 및 제m 게이트 라인들(GLn, GLn+1, GLn+2, GLm)과 전기적으로 연결되고, 상기 제n, 제n+1, 제n+2 및 제m 게이트 라인들(GLn, GLn+1, GLn+2, GLm) 각 각에 게이트 구동 신호를 전달한다. 상기 게이트 구동부(GDP)는 상기 표시 영역(DA)에 상기 제n, 제n+1, 제n+2 및 제m 게이트 라인들(GLn, GLn+1, GLn+2, GLm)과 상기 제x, 제x+1, 제x+2 및 제x+3 데이터 라인들(DLx, DLx+1, DLx+2, DLx+3)을 형성하는 공정과 동일한 공정에서 상기 표시 패널(PL) 상에 직접 형성될 수 있다.
상기 데이터 구동부(300)는 상기 표시 패널(PL)과 연결된 베이스 필름(310) 상에 실장된 데이터 구동칩(320)을 포함할 수 있다. 상기 데이터 구동칩(320)은 상기 베이스 필름(310)에 형성된 회로들과 전기적으로 연결되고, 상기 베이스 필름(310)이 상기 표시 패널(PL)과 물리적, 전기적으로 연결됨으로써 상기 제x, 제x+1, 제x+2 및 제x+3 데이터 라인들(DLx, DLx+1, DLx+2, DLx+3)과 전기적으로 연결될 수 있다. 상기 데이터 구동부(300)는 상기 제x, 제x+1, 제x+2 및 제x+3 데이터 라인들(DLx, DLx+1, DLx+2, DLx+3)에 각각 데이터 구동 신호를 전달한다.
상기 제어부(300)는 상기 베이스 필름(310)을 통해 상기 데이터 구동칩(320) 및 상기 표시 패널(PL)과 물리적, 전기적으로 연결된다. 상기 제어부(300)는 실질적으로 상기 데이터 구동칩(320) 및 상기 게이트 구동부(GDP)와 전기적으로 연결된다.
도 2는 도 1의 표시 기판을 설명하기 위한 개념도이다.
도 2를 참조하면, 상기 제1 화소 영역(P1)은 상기 제n 및 제m 게이트 라인들(GLn, GLm)과 상기 제x 및 제x+1 데이터 라인들(DLx, DLx+1)에 의해서 정의된다. 구 체적으로, 상기 제n 및 제m 게이트 라인들(GLn, GLm)이 상기 제1 화소 영역(P1)의 장변들을 정의하고, 상기 제x 및 제x+1 데이터 라인들(DLx, DLx+1)이 상기 제1 화소 영역(P1)의 단변들을 정의한다.
상기 제1 화소 영역(P1)을 기준으로, 상기 제2 화소 영역(P2)은 상기 제1 화소 영역(P1)의 상기 제2 방향(D2)에 인접하게 배치된다. 상기 제2 화소 영역(P2)은 상기 제n 및 제n+1 게이트 라인들(GLn, GLn+1)과 상기 제x 및 제x+1 데이터 라인들(DLx, DLx+1)에 의해 정의된다. 상기 제n 및 제n+1 게이트 라인들(GLn, GLn+1)이 상기 제2 화소 영역(P2)의 장변들을 정의하고, 상기 제x 및 제x+1 데이터 라인들(DLx, DLx+1)이 상기 제2 화소 영역(P2)의 단변들을 정의한다.
상기 제3 화소 영역(P3)은 상기 제1 화소 영역(P1)의 상기 제1 방향(D1)에 인접하게 배치된다. 상기 제3 화소 영역(P3)은 상기 제n 및 제m 게이트 라인들(GLn, GLm)과 상기 제x+2 및 제x+3 데이터 라인들(DLx+2, DLx+3)에 의해서 정의된다. 구체적으로, 상기 제n 및 제m 게이트 라인들(GLn, GLm)이 상기 제3 화소 영역(P3)의 장변들을 정의하고, 상기 제x+2 및 제x+3 데이터 라인들(DLx+2, DLx+3)이 상기 제3 화소 영역(P3)의 단변들을 정의한다.
상기 제4 화소 영역(P4)은 상기 제3 화소 영역(P3)의 상기 제1 방향(D1)에 인접하게 배치된다. 상기 제4 화소 영역(P4)은 상기 제n 및 제n+1 게이트 라인 들(GLn, GLn+1)과 상기 제x+2 및 제x+3 데이터 라인들(DLx+2, DLx+3)에 의해서 정의된다. 구체적으로, 상기 제n 및 제n+1 게이트 라인들(GLn, GLn+1)이 상기 제4 화소 영역(P4)의 장변들을 정의하고, 상기 제x+2 및 제x+3 데이터 라인들(DLx+2, DLx+3)이 상기 제4 화소 영역(P4)의 단변들을 정의한다.
상기 제5 화소 영역(P5)은 상기 제3 화소 영역(P3)의 상기 제2 방향(D2)에 인접하게 배치된다. 상기 제5 화소 영역(P5)은 상기 제n+1 및 제n+2 게이트 라인들(GLn+1, GLn+2)과 상기 제x 및 제x+1 데이터 라인들(DLx, DLx+1)에 의해 정의된다. 상기 제n+1 및 제n+2 게이트 라인들(GLn+1, GLn+2)이 상기 5 화소 영역(P5)의 장변들을 정의하고, 상기 제x 및 제x+1 데이터 라인들(DLx, DLx+1)이 상기 제5 화소 영역(P5)의 단변들을 정의한다.
상기 제6 화소 영역(P6)은 상기 제5 화소 영역(P5)의 상기 제1 방향(D1)에 인접하게 배치된다. 상기 제6 화소 영역(P6)은 상기 제n+1 및 제n+2 게이트 라인들(GLn+1, GLn+2)과 상기 제x+2 및 제x+3 데이터 라인들(DLx+2, DLx+3)에 의해서 정의된다. 구체적으로, 상기 제n+1 및 제n+2 게이트 라인들(GLn+1, GLn+2)이 상기 제6 화소 영역(P6)의 장변들을 정의하고, 상기 제x+2 및 제x+3 데이터 라인들(DLx+2, DLx+3)이 상기 제6 화소 영역(P6)의 단변들을 정의한다.
도 3은 도 2의 표시 패널의 평면도이다.
도 3을 참조하면, 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 및 제1 화소 전극(PE1)이 상기 제1 화소 영역(P1)에 형성된다.
상기 제1 트랜지스터(TR1)는 상기 제n 게이트 라인(GLn) 및 상기 제x 데이터 라인(DLx)과 전기적으로 연결된다. 구체적으로, 상기 제1 트랜지스터(TR1)는 제1 게이트 전극(GE1), 제1 소스/드레인 전극들(SE1, DE1) 및 제1 액티브 패턴(미도시)을 포함한다. 상기 제1 게이트 전극(GE1)은 상기 제n 게이트 라인(GLn)과 연결된다. 상기 제1 소스 전극(SE1)은 상기 제x 데이터 라인(DLx)과 연결된다. 상기 제1 트랜지스터(TR1)는 상기 제n 게이트 라인(GLn) 및 상기 제x 데이터 라인(DLx)이 교차하는 에지 영역에 형성될 수 있다.
상기 제2 트랜지스터(TR2)는 상기 제n 게이트 라인(GLn) 및 상기 제x+1 데이터 라인(DLx+1)과 전기적으로 연결된다. 상기 제2 트랜지스터(TR2)는 제2 게이트 전극(GE2), 제2 소스/드레인 전극들(SE2, DE2) 및 제2 액티브 패턴(미도시)을 포함한다. 상기 제2 게이트 전극(GE2)은 상기 제n 게이트 라인(GLn)과 연결된다. 상기 제2 소스 전극(SE2)은 상기 제x+1 데이터 라인(DLx+1)과 전기적으로 연결된다. 상기 제2 트랜지스터(TR2)는 상기 제n 게이트 라인(GLn) 및 상기 제x+1 데이터 라인(DLx+1)이 교차하는 에지 영역에 형성될 수 있다.
상기 제1 화소 전극(PE1)은 제1 하이 전극(HP1) 및 제1 로우 전극(LP1)을 포 함한다. 상기 제1 하이 전극(HP1)은 상기 제1 트랜지스터(TR1)와 전기적으로 연결된다. 상기 제1 하이 전극(HP1)은 상기 제x 데이터 라인(DLx)과 인접하게 배치된다. 상기 제1 로우 전극(LP1)은 상기 제2 트랜지스터(TR2)와 전기적으로 연결된다. 상기 제1 로우 전극(LP)은 상기 제x+1 데이터 라인(DLx+1)과 인접하게 배치된다. 상기 제1 하이 전극(HP1)의 면적은 상기 제1 로우 전극(LP1)의 면적의 약 1/2일 수 있다.
제3 트랜지스터(TR3), 제4 트랜지스터(TR4), 및 제2 화소 전극(PE2)이 상기 제2 화소 영역(P2)에 형성된다.
상기 제3 트랜지스터(TR3)는 상기 제n+1 게이트 라인(GLn+1) 및 상기 제x 데이터 라인(DLx)과 전기적으로 연결된다. 상기 제3 트랜지스터(TR3)는 상기 제n+1 게이트 라인(GLn+1) 및 상기 제x 데이터 라인(DLx)이 교차하는 에지 영역에 형성될 수 있다. 상기 제4 트랜지스터(TR4)는 상기 제n+1 게이트 라인(GLn+1) 및 상기 제x+1 데이터 라인(DLx+1)과 전기적으로 연결된다. 상기 제4 트랜지스터(TR4)는 상기 제n+1 게이트 라인(GLn+1) 및 상기 제x+1 데이터 라인(DLx+1)이 교차하는 에지 영역에 형성될 수 있다. 상기 제3 및 제4 트랜지스터들(TR3, TR4)은 각각의 제어 전극이 상기 제n+1 게이트 라인(GLn+1)과 연결된 것을 제외하고는 상기 제1 및 제2 트랜지스터들(TR1, TR2) 각각과 실질적으로 동일하므로 구체적인 설명은 생략한다.
상기 제2 화소 전극(PE2)은 제2 로우 전극(LP2) 및 제2 하이 전극(HP2)을 포함한다. 상기 제2 로우 전극(LP2)은 상기 제3 트랜지스터(TR3)와 전기적으로 연결된다. 상기 제2 로우 전극(LP2)은 상기 제x 데이터 라인(DLx)과 인접하게 배치된다. 상기 제2 하이 전극(HP2)은 상기 제4 트랜지스터(TR4)와 전기적으로 연결된다. 상기 제2 하이 전극(HP2)은 상기 제x+1 데이터 라인(DLx+1)과 인접하게 배치된다. 다시 말하면, 상기 제2 하이 전극(HP2)은 상기 제1 하이 전극(HP1)의 사선 방향에 배치된다. 상기 제2 하이 전극(HP2)의 면적은 상기 제2 로우 전극(LP2)의 면적의 약 1/2일 수 있다.
제5 트랜지스터(TR5), 제6 트랜지스터(TR6), 및 제3 화소 전극(PE3)은 상기 제3 화소 영역(P3)에 형성된다.
상기 제5 트랜지스터(TR5)는 상기 제n 게이트 라인(GLn) 및 상기 제x+2 데이터 라인(DLx+2)과 전기적으로 연결된다. 상기 제5 트랜지스터(TR5)는 기 제n 게이트 라인(GLn) 및 상기 제x+2 데이터 라인(DLx+2)이 교차하는 에지 영역에 형성될 수 있다. 상기 제6 트랜지스터(TR6)는 상기 제n 게이트 라인(GLn) 및 상기 제x+3 데이터 라인(DLx+3)과 전기적으로 연결된다. 상기 제6 트랜지스터(TR6)는 상기 제n 게이트 라인(GLn) 및 상기 제x+3 데이터 라인(DLx+3)이 교차하는 에지 영역에 형성될 수 있다. 상기 제5 및 제6 트랜지스터들(TR5, TR6)의 입력 전극이 각각 상기 제x+2 데이 터 라인(DLx+2) 및 상기 제x+3 데이터 라인(DLx+3)과 전기적으로 연결된 것을 제외하고는 상기 제1 및 제2 트랜지스터들(TR1, TR2) 각각과 실질적으로 동일하므로 구체적인 설명은 생략한다.
상기 제3 화소 전극(PE3)은 제3 하이 전극(HP3) 및 제3 로우 전극(LP3)을 포함한다. 상기 제3 로우 전극(LP3)은 상기 제5 트랜지스터(TR5)와 전기적으로 연결된다. 상기 제3 로우 전극(LP3)은 상기 제x+2 데이터 라인(DLx+2)과 인접하게 배치된다. 상기 제3 하이 전극(HP3)은 상기 제6 트랜지스터(TR6)와 전기적으로 연결된다. 상기 제3 하이 전극(HP3)은 상기 제x+3 데이터 라인(DLx+3)과 인접하게 배치된다. 상기 제1 하이 전극(HP1) 및 상기 제1 로우 전극(LP1)을 상기 제x+1 및 제x+2 데이터 라인(DLx+1, DLx+2)을 기준으로 180ㅀ회전시키면, 상기 제3 화소 전극(PE3)이 상기 제3 하이 전극(HP3) 및 상기 제3 로우 전극(LP3)과 같이 배열될 수 있다. 상기 제3 화소 전극(PE3)의 상기 제3 하이/로우 전극들(HP3, LP3)의 배열은, 상기 제2 화소 전극(PE2)의 상기 제2 하이/로우 전극들(HP2, LP2)의 배열과 실질적으로 동일하다. 상기 제3 하이 전극(HP3)의 면적은 상기 제3 로우 전극(LP3)의 면적의 약 1/2일 수 있다.
제7 트랜지스터(TR7), 제8 트랜지스터(TR8), 및 제4 화소 전극(PE4)은 상기 제4 화소 영역(P4)에 형성된다.
상기 제7 트랜지스터(TR7)는 상기 제n+1 게이트 라인(GLn+1) 및 상기 제x+2 데이터 라인(DLx+2)과 전기적으로 연결된다. 상기 제7 트랜지스터(TR7)는 상기 제n+1 게이트 라인(GLn+1) 및 상기 제x+2 데이터 라인(DLx+2)이 교차하는 에지 영역에 형성될 수 있다. 상기 제8 트랜지스터(TR8)는 상기 제n+1 게이트 라인(GLn+1) 및 상기 제x+3 데이터 라인(DLx+3)과 전기적으로 연결된다. 상기 제8 트랜지스터(TR8)는 상기 제n+1 게이트 라인(GLn+1) 및 상기 제x+3 데이터 라인(DLx+3)이 교차하는 에지 영역에 형성될 수 있다.
상기 제4 화소 전극(PE4)은 제4 하이 전극(HP4) 및 제4 로우 전극(LP4)을 포함한다. 상기 제4 하이 전극(HP4)은 상기 제7 트랜지스터(TR7)와 전기적으로 연결된다. 상기 제4 하이 전극(HP4)은 상기 제x+2 데이터 라인(DLx+2)과 인접하게 배치된다. 상기 제4 로우 전극(LP4)은 상기 제8 트랜지스터(TR8)와 전기적으로 연결된다. 상기 제4 로우 전극(LP4)은 상기 제x+3 데이터 라인(DLx+3)과 인접하게 배치된다. 상기 제4 하이 전극(HP4)은 상기 제3 하이 전극(HP3)의 사선 방향에 배치된다. 상기 제2 하이 전극(HP2) 및 상기 제2 로우 전극(LP2)을 상기 제x+1 및 제x+2 데이터 라인(DLx+1, DLx+2)을 기준으로 180ㅀ회전시키면, 상기 제4 하이 전극(HP4) 및 상기 제4 로우 전극(LP4)과 같이 배열될 수 있다. 상기 제4 화소 전극(PE4)의 상기 제4 하이/로우 전극들(HP4, LP4)의 배열은, 상기 제1 화소 전극(PE1)의 상기 제1 하이/로우 전극들(HP1, LP1)의 배열과 실질적으로 동일하다. 상기 제4 하이 전극(HP4)의 면적은 상기 제4 로우 전극(LP4)의 면적의 약 1/2일 수 있다.
제9 트랜지스터(TR9), 제10 트랜지스터(TR10), 및 제5 화소 전극(PE5)은 상기 제5 화소 영역(PE5)에 형성된다.
상기 제9 트랜지스터(TR9)는 상기 제n+2 게이트 라인(GLn+2) 및 상기 제x 데이터 라인(DLx)과 전기적으로 연결된다. 상기 제10 트랜지스터(TR10)는 상기 제n+2 게이트 라인(GLn+2) 및 상기 제x+1 데이터 라인(DLx+1)과 전기적으로 연결된다. 상기 제9 및 제10 트랜지스터들(TR9, TR10) 각각의 제어 전극이 상기 제n+2 게이트 라인(GLn+2)과 연결된 것을 제외하고는 상기 제1 및 제2 트랜지스터들(TR1, TR2) 각각과 실질적으로 동일하므로 구체적인 설명은 생략한다.
상기 제5 화소 전극(PE5)은 제5 하이 전극(HP5) 및 제5 로우 전극(LP5)을 포함한다. 상기 제5 하이 전극(HP3)은 상기 제9 트랜지스터(TR9)와 전기적으로 연결되고, 상기 제5 로우 전극(LP5)은 상기 제10 트랜지스터(TR10)와 전기적으로 연결된다. 상기 제5 하이 전극(HP5)은 상기 제x 데이터 라인(DLx)과 인접하게 배치되고, 상기 제5 로우 전극(LP5)은 상기 제x+1 데이터 라인(DLx+1)과 인접하게 배치된다. 상기 제5 화소 전극(PE5)의 상기 제5 하이/로우 전극들(HP5, LP5)의 배열은, 상기 제1 화소 전극(PE1)의 상기 제1 하이/로우 전극들(HP1, LP1)의 배열과 실질적으로 동일하다.
제11 트랜지스터(TR11), 제12 트랜지스터(TR12), 및 제6 화소 전극(PE6)은 상기 제6 화소 영역(P6)에 형성된다.
상기 제11 트랜지스터(TR11)는 상기 제n+2 게이트 라인(GLn+2) 및 상기 제x+2 데이터 라인(DLx+2)과 전기적으로 연결된다. 상기 제11 트랜지스터(TR11)는 상기 제n+2 게이트 라인(GLn+2) 및 상기 제x+2 데이터 라인(DLx+2)이 교차하는 에지 영역에 형성된다. 상기 제12 트랜지스터(TR12)는 상기 제n+1 게이트 라인(GLn+1) 및 상기 제x+3 데이터 라인(DLx+3)과 전기적으로 연결된다. 상기 제12 트랜지스터(TR12)는 상기 제n+1 게이트 라인(GLn+1) 및 상기 제x+3 데이터 라인(DLx+3)이 교차하는 에지 영역에 형성된다.
상기 제6 화소 전극(PE6)은 제6 로우 전극(LP6) 및 제6 하이 전극(HP6)을 포함한다. 상기 제6 하이 전극(HP6)은 상기 제11 트랜지스터(TR11)와 전기적으로 연결된다. 상기 제6 하이 전극(HP6)은 상기 제x+2 데이터 라인(DLx+2)과 인접하게 배치된다. 상기 제6 로우 전극(LP6)은 상기 제12 트랜지스터(TR12)와 전기적으로 연결된다. 상기 제6 로우 전극(LP6)은 상기 제x+3 데이터 라인(DLx+3)과 인접하게 배치된다. 상기 제2 하이/로우 전극들(HP2, LP2)을 상기 제x+1 및 제x+2 데이터 라인(DLx+1, DLx+2)을 기준으로 180ㅀ회전시키면, 상기 제6 하이 전극(HP6) 및 상기 제6 로우 전극(LP6)과 같이 배열될 수 있다. 상기 제6 화소 전극(PE6)의 상기 제6 하이/로우 전극들(HP6, LP6)의 배열은, 상기 제2 화소 전극(PE2)의 상기 제2 하이/로우 전극들(HP2, LP2)의 배열과 실질적으로 동일하다. 상기 제6 하이 전극(HP6)의 면적 은 상기 제6 로우 전극(LP6)의 면적의 약 1/2일 수 있다.
상기에서 설명한 바에 따르면, 상기 제1, 제2, 제3, 제4, 제5 및 제6 화소 전극들(PE1, PE2, PE3, PE4, PE5, PE6) 전체로 볼 때, 상기 제2 방향(D2)으로 상기 제1 화소 전극(PE1), 상기 제2 화소 전극(PE2) 및 상기 제5 화소 전극(PE5)이 반복적으로 배열된다. 즉, 상기 제1 하이 전극(HP1), 상기 제2 하이 전극(HP2) 및 상기 제3 하이 전극(HP3)은 상기 제2 방향(D2)으로 지그재그형으로 배열된다. 또한, 상기 제1 방향(D1)으로 상기 제1 화소 전극(PE1) 및 상기 제3 화소 전극(PE3)이 반복적으로 배열된다.
이에 따라, 상기 제1, 제2 및/또는 제4 하이 전극들(HP1, HP2, HP4)만 구동되는 낮은 계조에서 상기 제2 방향(D2)으로 연장되는 세로형 줄무늬가 시인되는 것을 방지할 수 있다. 또한, 하나의 화소 전극의 하이/로우 전극들에 각각 서로 다른 레벨의 전압이 인가됨으로써 상기 표시 패널(500)의 측면 시야각을 향상시킬 수 있다.
한편, 상기 제1, 제2, 제3, 제4, 제5 및 제6 화소 전극들(PE1, PE2, PE3, PE4, PE5, PE6) 각각은 마이크로 슬릿 패턴을 포함할 수 있다. 상기 마이크로 슬릿 패턴은, 상기 대향 기판의 공통 전극층(미도시)을 패터닝하지 않고 상기 대향 기판의 전면에 형성하더라도 상기 제1, 제2, 제3, 제4, 제5 및 제6 화소 전극들(PE1, PE2, PE3, PE4, PE5, PE6)과 상기 공통 전극층 사이의 전계 방향을 변경하여 PVA(patterned vertical alignment) 모드를 구현할 수 있다. 즉, 상기 공통 전극층의 패턴을 형성하기 위한 별도의 공정이 필요하지 않으므로, 공정을 단순화시킬 수 있다. 도 3에서, 상기 제1, 제2, 제3, 제4, 제5 및 제6 화소 전극들(PE1, PE2, PE3, PE4, PE5, PE6)에는 상기 마이크로 슬릿 패턴을 도시하지 않고 단순화시켜 도시하였으나, 상기 제1, 제2, 제3, 제4, 제5 및 제6 화소 전극들(PE1, PE2, PE3, PE4, PE5, PE6) 각각은 도 4에 도시된 제1 화소 전극과 같은 마이크로 슬릿 패턴을 포함한다. 이하, 도 4를 참조하여 상기 마이크로 슬릿 패턴에 대해서 설명한다.
도 4는 도 3에 도시된 표시 패널의 부분 확대도이다.
도 4를 참조하면, 상기 제1 하이 전극(HP1) 및 상기 제1 로우 전극(LP1)은 각각 마이크로 슬릿 패턴을 포함한다.
구체적으로, 상기 제1 하이 전극(HP1)은 제1 마이크로 전극들(ME1)이 마이크로 슬릿들을 형성한다. 상기 제1 마이크로 전극들(ME1)은 상기 제1 화소 영역(P1)에 형성된 제1 몸체 전극(BD1)과 연결되고, 상기 제1 몸체 전극(BD1)으로부터 분기될 수 있다. 예를 들어, 상기 제1 몸체 전극(BD1)은 십자형이고, 상기 제1 마이크로 전극들(ME1)은 상기 제1 몸체 전극(BD1)으로부터 사방으로 뻗어 나가도록 형성될 수 있다.
상기 제1 로우 전극(LP1)은 제2 마이크로 전극들(ME2)이 마이크로 슬릿들을 형성한다. 상기 제2 마이크로 전극들(ME2)은 상기 제2 화소 영역(P2)에 형성된 제2 몸체 전극(BD2)과 연결되고, 상기 제2 몸체 전극(BD2)으로부터 분기될 수 있다.
다시 도 3을 참조하면, 상기 제1, 제2, 제3, 제4, 제5 및 제6 로우 전극들(LP1, LP2, LP3, LP4, LP5, LP6) 각각은 상기 제1, 제2, 제3, 제4, 제5 및 제6 하이 전극들(HP1, HP2, HP3, HP4, HP5, HP6)을 둘러싸도록 형성될 수 있다. 상기 제1 화소 전극(PE1)에서, 상기 제1 로우 전극(LP1)은 상기 제1 하이 전극(HP1)을 둘러싸도록 형성될 수 있다.
다시 말하면, 상기 제1, 제2, 제3, 제4, 제5 및 제6 로우 전극들(LP1, LP2, LP3, LP4, LP5, LP6) 각각은, 그 로우 전극과 콘택하는 트랜지스터와 연결된 게이트 라인의 전단 게이트 라인과 중첩될 수 있다. 또한, 상기 제1, 제2, 제3, 제4, 제5 및 제6 로우 전극들(LP1, LP2, LP3, LP4, LP5, LP6) 각각은 그 로우 전극이 형성된 화소 영역을 둘러싸는 데이터 라인들과 중첩될 수 있다.
상기 제1, 제2, 제3, 제4, 제5 및 제6 로우 전극들(LP1, LP2, LP3, LP4, LP5, LP6) 각각은 사각형일 수 있고, 상기 제1, 제2, 제3, 제4, 제5 및 제6 로우 전극들(LP1, LP2, LP3, LP4, LP5, LP6) 각각은 상기 제1, 제2, 제3, 제4, 제5 및 제6 하이 전극들(HP1, HP2, HP3, HP4, HP5, HP6) 각각의 네 변들 중에서 적어도 3개의 변을 감싸도록 형성될 수 있다.
이하, 도 5 및 도 6을 참조하여, 상기 제2 로우 전극(LP2)과 상기 제n 게이트 라인(GLn), 상기 제x 및 제x+1 데이터 라인들(DLx, DLx+1) 간의 배치 관계를 설명하기로 한다. 도 5 및 도 6에서는 상기 제2 화소 전극(PE2)을 일례로 설명하지만, 상기 제1, 제3, 제4, 제5 및 제6 화소 전극들(PE1, PE3, PE4, PE5, PE6) 각각에 동일하게 적용될 수 있다.
도 5는 도 3의 I-I' 라인을 따라 절단한 표시 패널의 단면도이다.
도 3 및 도 5를 참조하면, 상기 표시 기판은 제1 기판(110) 상에 형성된 상 기 제m 게이트 라인(GLm), 게이트 절연층(120), 패시베이션층(140) 및 유기층(150)을 포함한다. 상기 유기층(150) 상에 상기 제1, 제2, 제3, 제4, 제5 및 제6 화소 전극들(PE1, PE2, PE3, PE4, PE5, PE6)이 형성된다.
상기 제2 하이 전극(HP2)은 사각형일 수 있다. 상기 제2 로우 전극(LP2)은 제3 마이크로 전극(ME3)을 포함한다. 상기 제2 로우 전극(LP2)은 상기 제n 게이트 라인(GLn)과 중첩될 수 있다. 상기 제2 로우 전극(LP2)이 상기 제n 게이트 라인(GLn)과 중첩됨으로써, 상기 제2 하이 전극(HP2)의 서로 연결된 2개의 변들을 감싸도록 배치될 수 있다. 상기 제2 로우 전극(LP2)이 상기 제n 게이트 라인(GLn)과 중첩됨으로써, 전단 게이트 라인인 제n 게이트 라인(GLn)에서 형성된 전계가 상기 제2 하이 전극(HP2)으로 유입되는 것을 차단할 수 있다.
상기 대향 기판은 상기 제1 기판(110)과 대향하는 제2 기판(210) 상에 형성된 차광 패턴(220), 제1 컬러필터(232), 제2 컬러필터(234), 오버 코팅층(240) 및 공통 전극층(250)을 포함한다. 상기 제1 컬러필터(232)는 상기 제1 및 제3 화소 영역들(P1, P3)에 대응하는 영역에 형성되고, 상기 제2 컬러필터(234)는 상기 제2 및 제4 화소 영역들(P2, P4)에 대응하는 영역에 형성된다. 상기 대향 기판은 상기 제5 및 제6 화소 영역들(P5, P6)과 대응하는 영역에 형성된 제3 컬러필터(미도시)를 더 포함할 수 있다. 이에 따라, 상기 제1 및 제3 화소 영역들(P1, P3)이 제1 컬러 화소들로 정의될 수 있고, 상기 제2 및 제4 화소 영역들(P2, P4)이 제2 컬러 화소들 로 정의될 수 있으며, 상기 제5 및 제6 화소 영역들(P5, P6)이 제3 컬러 화소들로 정의될 수 있다.
도 6은 도 3의 II-II' 라인을 따라 절단한 표시 패널의 단면도이다.
도 3 및 도 6을 참조하면, 상기 제1 로우 전극(LP1)은 상기 제x 및 제x+1 데이터 라인들(DLx, DLx+1) 각각과 중첩될 수 있다. 상기 제1 로우 전극(LP1)이 상기 제x 및 제x+1 데이터 라인들(DLx, DLx+1)과 중첩됨으로써 상기 제x 및 제x+1 데이터 라인들(DLx, DLx+1)에 형성되는 전계가 상기 제1 하이 전극(HP1)으로 유입되는 것을 방지할 수 있다.
또한, 상기 제3 로우 전극(LP3)은 상기 제x+2 및 제x+3 데이터 라인들(DLx+2, DLx+3) 각각과 중첩될 수 있다. 상기 제3 로우 전극(LP3)은 제4 마이크로 전극(ME4)을 포함한다. 상기 제3 로우 전극(LP3)이 상기 제x+2 및 제x+3 데이터 라인들(DLx+2, DLx+3)과 중첩됨으로써 상기 제x+2 및 제x+3 데이터 라인들(DLx+2, DLx+3)에 형성되는 전계가 상기 제3 하이 전극(HP3)으로 유입되는 것을 방지할 수 있다.
상기에서는, 상기 제1, 제2 및 제3 컬러필터들(232, 234)이 상기 대향 기판에 형성된 경우를 예로 들어 설명하였으나, 상기 제1, 제2 및 제3 컬러필터들(232, 234)은 상기 표시 기판 상에 형성될 수 있다.
도 5 및 도 6을 참조하여, 도 2 내지 도 6에 도시된 표시 기판을 제조하는 방법을 간단히 설명한다.
도 5 및 도 6을 참조하면, 상기 제1 기판(110) 상에 게이트 금속층(미도시)을 형성하고, 상기 게이트 금속층을 패터닝하여 상기 제n, 제n+1, 제n+2 및 제m 게이트 라인들(GLn, GLn+1, GLn+2, GLm)을 포함하는 게이트 패턴을 형성한다. 상기 게이트 패턴은 상기 제1 게이트 전극(GE1) 및 상기 제2 게이트 전극(GE2)을 포함하는 상기 제1 내지 제12 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8, TR9, TR10, TR11, TR12)의 제어 전극들을 포함한다.
상기 게이트 패턴이 형성된 상기 제1 기판(110) 상에 상기 게이트 절연층(120), 반도체층(132), 오믹 콘택층(134) 및 데이터 금속층(미도시)을 순차적으로 형성한다. 상기 데이터 금속층, 상기 반도체층(132) 및 상기 오믹 콘택층(134)을 패터닝하여 제x, 제x+1, 제x+2 및 제x+3 데이터 라인들(DLx, DLx+1, DLx+2, DLx+3)을 포함하는 소스 패턴 및 상기 소스 패턴의 하부에 형성된 실리콘 패턴(130)을 형성한다. 상기 소스 패턴은 상기 제1 소스/드레인 전극들(SE1, DE1)과 상기 제2 소스/드레인 전극들(SE2, DE2)을 포함하는 상기 제1 내지 제12 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8, TR9, TR10, TR11, TR12)의 입/출력 전극들을 포함한다.
상기 소스 패턴이 형성된 상기 제1 기판(110) 상에 상기 패시베이션층(140) 및 상기 유기층(150)을 순차적으로 형성하고, 상기 제1 내지 제12 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8, TR9, TR10, TR11, TR12) 각각의 출력 전극의 일단부를 노출시키는 콘택홀들을 형성한다.
상기 콘택홀들이 형성된 상기 유기층(150) 상에 상기 제1 내지 제6 화소 전극들(PE1, PE2, PE3, PE4, PE5, PE6)을 형성한다.
도면으로 도시하지 않았으나, 상기 제1 내지 제6 화소 전극들(PE1, PE2, PE3, PE4, PE5, PE6)이 형성된 상기 제1 기판(110) 상에는 제1 배향막이 형성된다. 이에 따라, 본 실시예에 따른 표시 기판이 제조될 수 있다.
이어서, 상기 표시 기판 상에 액정 조성물을 적하시키고, 상기 공통 전극층(250) 상에 형성되고 상기 제1 배향막과 대향하는 제2 배향막(미도시)이 형성된 대향 기판과 상기 표시 기판을 어셈블리한다. 상기 공통 전극층(250)은 별도의 패터닝 공정 없이 상기 대향 기판의 전면에 형성될 수 있다. 상기 액정 조성물은, 액정 화합물들과 반응성 메조겐(Reactive Mesogen)을 포함한다.
상기 표시 기판 및 상기 대향 기판에 전압을 인가하여 상기 액정 화합물이 전계 방향에 따라 프리틸트(pre-tilt)된 상태에서, 상기 표시 기판 및 상기 대향 기판에 광을 조사함으로써 상기 반응성 메조겐이 경화된다. 이에 따라, 상기 제1 및 제2 배향막들의 표면과 인접한 액정 화합물들은 상기 제1 및 제2 배향막들의 표면에 프리틸트된 상태로 고정될 수 있고, 상기 액정 화합물들의 배향 신뢰성을 향상된 표시 장치를 제조할 수 있다.
상기에서 설명한 바에 따르면, 게이트 라인들이 화소 영역의 장변을 정의하는 수평 스트라이프형의 화소 구조를 통해 개구율을 향상시킬 수 있다. 또한, 하나의 게이트 라인과 연결되고 한 쌍의 데이터 라인들에 각각 연결된 2개의 트랜지스터들에 서로 다른 전압을 인가함으로써 시인성을 향상시킬 수 있다.
또한, 데이터 라인의 연장 방향으로 배열된 화소 영역들에 형성된 하이 전극들을 지그재그형으로 배열함으로써 하이 전극들에만 전압을 인가하는 낮은 계조에서 로우 전극들에 의한 세로형 줄무늬가 시인되는 것을 방지할 수 있다. 이에 따라, 표시 장치의 표시 품질을 향상시킬 수 있다.
또한, 수평 스트라이프형의 화소 구조를 적용함으로써, 수직 스트라이프형의 화소 구조를 적용하는 표시 패널을 구동시키기 위해서 필요한 데이터 구동칩의 개수를 감소시킬 수 있다.
도 7은 본 발명의 다른 실시예에 따른 표시 패널의 평면도이다.
도 8은 도 7의 III-III' 라인을 따라 절단한 표시 패널의 단면도이다.
본 발명의 다른 실시예에 따른 표시 장치는, 표시 패널을 제외하고는 도 1에 도시된 표시 장치와 실질적으로 동일하다. 본 발명의 다른 실시예에 따른 표시 패널에서, 표시 기판의 쉴딩 전압 패턴(SPT) 및 공통 전압 라인(SL)을 제외하고는 도 3 내지 도 6에서 설명한 표시 패널과 실질적으로 동일하다. 따라서, 중복되는 설명은 생략한다.
도 7 및 도 8을 참조하면, 표시 기판은 제1, 제2, 제3, 제4, 제5 및 제6 화소 영역들(P1, P2, P3, P4, P5, P6)에 각각 형성되고, 제1, 제2, 제3, 제4, 제5 및 제6 화소 전극들(PE1, PE2, PE3, PE4, PE5, PE6), 쉴딩 전압 패턴들(SPT) 및 제1, 제2 및 제3 공통 전압 배선들(SL1, SL2, SL3)을 포함한다.
상기 제1 화소 전극(PE1)은 제1 하이/로우 전극들(HP1, LP1)을 포함한다. 상기 제2 화소 전극(PE2)은 상기 제1 하이 전극(HP1)과 어긋나게 배치된 제2 하이 전 극(HP2) 및 제2 로우 전극(LP2)을 포함한다. 상기 제3 화소 전극(PE3)은 상기 제1 화소 전극(PE1)과 반전된 배열을 갖는 제3 로우 전극(LP3) 및 제3 하이 전극(HP3)을 포함한다. 상기 제4 화소 전극(PE4)은 상기 제3 하이 전극(HP3)과 어긋나게 배치된 제4 하이 전극(HP4) 및 제4 로우 전극(LP4)을 포함한다. 상기 제5 화소 전극(PE5)은 상기 제1 화소 전극(PE1)과 실질적으로 동일하게 배열된 제5 하이 전극(HP5) 및 제5 로우 전극(LP5)을 포함한다. 또한, 상기 제6 화소 전극(PE6)은 상기 제3 화소 전극(PE3)과 실질적으로 동일하게 배열된 제6 하이 전극(HP5) 및 제6 로우 전극(HP6)을 포함한다.
상기 쉴딩 전압 패턴들(SPT)은 상기 제1 하이/로우 전극들(HP1, LP1)의 이격 영역에 형성된다. 또한, 상기 쉴딩 전압 패턴들(SPT)은 상기 제2 하이/로우 전극들(HP2, LP2)의 이격 영역, 상기 제3 하이/로우 전극들(HP3, LP3), 상기 제4 하이/로우 전극들(HP4, LP4)의 이격 영역, 상기 제5 하이/로우 전극들(HP5, LP5)의 이격 영역 및 상기 제6 하이/로우 전극들(HP6, LP6)의 이격 영역에 각각 형성될 수 있다.
상기 제1, 제2 및 제3 공통 전압 배선들(SL1, SL2, SL3)은 상기 제1 및 제3 화소 영역들(P1, P3)의 장변들을 정의하는 제m 및 제n 게이트 라인들(GLm, GLn)과 평행하게 형성된다. 상기 제1 공통 전압 배선(SL1)은 상기 제m 및 제n 게이트 라인들(GLm, GLn) 사이에 배치되고, 상기 제1 및 제3 화소 영역들(P1, P3)에 형성된 상기 쉴딩 전압 패턴들(SPT)을 전기적, 물리적으로 연결시킨다. 상기 제2 공통 전압 배선(SL2)은 상기 제n 게이트 라인(GLn) 및 제n+1 게이트 라인(GLn+1) 사이에 배치된다. 상기 제2 공통 전압 배선(SL2)은 상기 제2 및 제4 화소 영역들(P2, P4)에 형성된 상기 쉴딩 전압 패턴들(SPT)을 전기적, 물리적으로 연결시킨다. 상기 제3 공통 전압 배선(SL3)은 상기 제n+1 게이트 라인(GLn+1) 및 제n+2 게이트 라인(GLn+2) 사이에 배치된다. 상기 제3 공통 전압 배선(SL3)은 상기 제5 및 제6 화소 영역들(P5, P6)에 형성된 상기 쉴딩 전압 패턴들(SPT)을 전기적, 물리적으로 연결시킨다.
도 7 및 도 8에 도시된 표시 기판은 제1 기판(110) 상에 게이트 금속층(미도시)을 형성하고, 상기 게이트 금속층을 패터닝함으로써 상기 제n, 제n+1, 제n+2 및 제m 게이트 라인들(GLn, GLn+1, GLn+2, GLm), 상기 제1 내지 제3 공통 전압 배선들(SL1, SL2, SL3), 및 상기 쉴딩 전압 패턴들(SPT)을 포함하는 게이트 패턴을 형성할 수 있다.
이후에 상기 게이트 패턴을 포함하는 상기 제1 기판(110) 상에 제x, 제x+1, 제x+2 및 제x+3 데이터 라인들(DLx, DLx+1, DLx+2, DLx+3)을 포함하는 소스 패턴을 형성하고, 상기 소스 패턴을 포함하는 상기 제1 기판(110) 상에 상기 제1 제2, 제3, 제4, 제5 및 제6 화소 전극들(PE1, PE2, PE3, PE4, PE5, PE6)을 형성하는 공정들은, 상기에서 설명한 도 5 및 도 6에 도시된 표시 기판을 제조하는 공정에서와 실질적으로 동일하다. 따라서, 중복되는 설명은 생략한다.
상기에서 설명한 바에 따르면, 상기 쉴딩 전압 패턴들(SPT)은 상기 이격 영역들에 형성하고, 상기 쉴딩 전압 패턴들(SPT)에 상기 제1 내지 제3 공통 전압 배 선(SL1, SL2, SL3)을 통해 공통 전압을 인가시킴으로써, 상기 제1 내지 제6 하이 전극들(HP1, HP2, HP3, HP4, HP5, HP6)에 상기 제1 내지 제6 로우 전극들(LP1, LP2, LP3, LP4, LP5, LP6)의 전계가 유입되는 것을 차단할 수 있다.
게이트 라인들이 화소 영역의 장변을 정의하는 수평 스트라이프형의 화소 구조를 통해 개구율을 향상시킬 수 있다. 또한, 1개의 게이트 라인에 연결되고, 한 쌍의 데이터 라인들에 각각 연결된 2개의 트랜지스터들에 서로 다른 전압을 인가함으로써 시인성을 향상시킬 수 있다. 특히, 데이터 라인의 연장 방향으로 배열된 화소 영역에 형성된 하이 전극들을 지그재그형으로 배열함으로써, 하이 전극들에만 전압을 인가하는 낮은 계조에서 로우 전극들에 의한 세로형 줄무늬가 시인되는 것을 방지할 수 있다. 이에 따라, 표시 품질이 향상된 표시 장치를 제조할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 표시 기판을 설명하기 위한 개념도이다.
도 3은 도 2의 표시 패널의 평면도이다.
도 4는 도 3에 도시된 표시 패널의 부분 확대도이다.
도 5는 도 3의 I-I' 라인을 따라 절단한 표시 패널의 단면도이다.
도 6은 도 3의 II-II' 라인을 따라 절단한 표시 패널의 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 패널의 평면도이다.
도 8은 도 7의 III-III' 라인을 따라 절단한 표시 패널의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
500: 표시 장치 PL: 표시 패널
D1, D2: 제1, 제2 방향
GLn, GLn+1, GLn+2, GLm: 제n, 제n+1, 제n+2, 제m 게이트 라인
DLx, DLx+1, DLx+2, DLx+3, DLx+4, DLx+5: 제x, 제x+1, 제x+2, 제x+3, 제x+4, 제x+5 데이터 라인
TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8, TR9, TR10, TR11, TR12: 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8 트랜지스터
P1, P2, P3, P4, P5, P6: 제1, 제2, 제3, 제4, 제5, 제6 화소 영역
PE1, PE2, PE3, PE4, PE5, PE6: 제1, 제2, 제3, 제4, 제5, 제6 화소 전극
LP1, LP2, LP3, LP4, LP5, LP6: 제1, 제2, 제3, 제4, 제5, 제6 로우 전극
HP1, HP2, HP3, HP4, HP5, HP6: 제1, 제2, 제3, 제4, 제5, 제6 하이 전극
ME1, ME2, ME3, ME4: 제1, 제2, 제3, 제4 마이크로 전극
BD1, BD2: 제1, 제2 몸체 전극
SPT: 쉴딩 전압 패턴
SL1, SL2, SL3: 제1, 제2, 제3 공통 전압 라인

Claims (21)

  1. 다수의 화소 영역들을 포함하는 기판;
    서로 인접한 제1 및 제2 데이터 라인들에 의해 양 단변들이 정의되고 제1 게이트 라인에 의해 일 장변이 정의되는 상기 기판의 제1 화소 영역에 형성되고, 상기 제1 데이터 라인과 인접한 하이 전극과 상기 제2 데이터 라인과 인접한 로우 전극을 포함하는 제1 화소 전극;
    상기 제1 게이트 라인 및 상기 제1 데이터 라인과 전기적으로 연결되고, 상기 제1 화소 전극의 상기 하이 전극과 콘택하는 제1 스위칭 소자;
    상기 제1 게이트 라인 및 상기 제2 데이터 라인과 전기적으로 연결되고, 상기 제1 화소 전극의 상기 로우 전극과 콘택하는 제2 스위칭 소자;
    상기 제1 게이트 라인 및 상기 제1 게이트 라인과 인접한 제2 게이트 라인에 의해서 양 장변들이 정의된 제2 화소 영역에 형성되고, 상기 제1 데이터 라인과 인접한 로우 전극과 상기 제2 데이터 라인과 인접한 하이 전극을 포함하는 제2 화소 전극;
    상기 제2 게이트 라인 및 상기 제1 데이터 라인과 전기적으로 연결되고, 상기 제2 화소 전극의 상기 로우 전극과 콘택하는 제3 스위칭 소자; 및
    상기 제2 게이트 라인 및 상기 제2 데이터 라인과 전기적으로 연결되고, 상기 제2 화소 전극의 상기 하이 전극과 콘택하는 제4 스위칭 소자를 포함하고,
    상기 제1 및 제2 화소 전극들의 각각의 상기 하이 전극들은 각각의 상기 로우 전극들보다 작은 면적을 갖는 것을 특징으로 하는 표시 기판.
  2. 삭제
  3. 제1항에 있어서, 상기 제2 데이터 라인과 인접한 제3 데이터 라인 및 상기 제3 데이터 라인과 인접한 제4 데이터 라인에 의해서 양 단변들이 정의되고 상기 제1 게이트 라인에 의해 일 장변이 정의된 제3 화소 영역에 형성되며, 상기 제3 데이터 라인과 인접한 로우 전극 및 상기 제4 데이터 라인과 인접한 하이 전극을 포함하는 제3 화소 전극;
    상기 제1 게이트 라인 및 상기 제3 데이터 라인과 전기적으로 연결되고, 상기 제3 화소 전극의 상기 로우 전극과 콘택하는 제5 스위칭 소자; 및
    상기 제1 게이트 라인 및 상기 제4 데이터 라인과 전기적으로 연결되고, 상기 제3 화소 전극의 상기 하이 전극과 콘택하는 제6 스위칭 소자를 더 포함하는 것을 특징으로 하는 표시 기판.
  4. 제3항에 있어서, 상기 제1, 제2 및 제3 화소 전극들 각각의 로우 전극은,
    상기 로우 전극이 형성된 화소 영역을 둘러싸는 게이트 라인들 및 데이터 라인들과 중첩되는 것을 특징으로 하는 표시 기판.
  5. 제4항에 있어서, 상기 제1, 제2 및 제3 화소 전극들 각각의 로우 전극은,
    상기 로우 전극과 콘택된 스위칭 소자에 연결된 게이트 라인의 전단 게이트 라인과 중첩되는 것을 특징으로 하는 표시 기판.
  6. 제3항에 있어서, 상기 제1, 제2 및 제3 화소 전극들 각각의 로우 전극 및 하이 전극의 이격 영역에 형성된 쉴딩 전압 패턴을 더 포함하는 것을 특징으로 하는 표시 기판.
  7. 제6항에 있어서, 상기 제1 및 제2 게이트 라인들과 평행한 공통 전압 라인을 더 포함하고,
    상기 제1 및 제3 화소 영역들에 형성된 쉴딩 전압 패턴들은 상기 공통 전압 라인과 연결된 것을 특징으로 하는 표시 기판.
  8. 제3항에 있어서, 상기 제1, 제2 및 제3 화소 전극들 각각은 마이크로 슬릿 패턴을 포함하는 것을 특징으로 하는 표시 기판.
  9. 제3항에 있어서, 상기 제1 화소 전극 및 상기 제2 화소 전극은
    상기 제1 내지 제4 데이터 라인들이 연장된 방향으로 반복하여 배열되는 것을 특징으로 하는 표시 기판.
  10. 제9항에 있어서, 상기 제1 화소 전극 및 상기 제3 화소 전극은
    상기 제1 및 제2 게이트 라인들이 연장된 방향으로 반복하여 배열되는 것을 특징으로 하는 표시 기판.
  11. 다수의 화소 영역들을 포함하는 제1 기판, 서로 인접한 제1 및 제2 데이터 라인들에 의해 양 단변들이 정의되고 제1 게이트 라인에 의해 일 장변이 정의되는 상기 제1 기판의 제1 화소 영역에 형성되고, 상기 제1 데이터 라인과 인접한 하이 전극과 상기 제2 데이터 라인과 인접한 로우 전극을 포함하는 제1 화소 전극, 상기 제1 게이트 라인 및 상기 제1 데이터 라인과 전기적으로 연결되고, 상기 제1 화소 전극의 상기 하이 전극과 콘택하는 제1 스위칭 소자, 및 상기 제1 게이트 라인 및 상기 제2 데이터 라인과 전기적으로 연결되고, 상기 제1 화소 전극의 상기 로우 전극과 콘택하는 제2 스위칭 소자를 포함하는 표시 기판; 및
    상기 표시 기판과 대향하는 제2 기판 상에 형성된 공통 전극층을 포함하는 대향 기판을 포함하고,
    상기 표시 기판은
    상기 제1 게이트 라인 및 상기 제1 게이트 라인과 인접한 제2 게이트 라인에 의해서 양 장변들이 정의된 제2 화소 영역에 형성되고, 상기 제1 데이터 라인과 인접한 로우 전극과 상기 제2 데이터 라인과 인접한 하이 전극을 포함하는 제2 화소 전극;
    상기 제2 게이트 라인 및 상기 제1 데이터 라인과 전기적으로 연결되고, 상기 제2 화소 전극의 상기 로우 전극과 콘택하는 제3 스위칭 소자; 및
    상기 제2 게이트 라인 및 상기 제2 데이터 라인과 전기적으로 연결되고, 상기 제2 화소 전극의 상기 하이 전극과 콘택하는 제4 스위칭 소자를 포함하고,
    상기 제1 및 제2 화소 전극들의 각각의 상기 하이 전극들은 각각의 상기 로우 전극들보다 작은 면적을 갖는 것을 특징으로 하는 표시 장치.
  12. 삭제
  13. 제11항에 있어서, 상기 표시 기판은
    상기 제2 데이터 라인과 인접한 제3 데이터 라인 및 상기 제3 데이터 라인과 인접한 제4 데이터 라인에 의해서 양 단변들이 정의되고 상기 제1 게이트 라인에 의해 일 장변이 정의된 제3 화소 영역에 형성되며, 상기 제3 데이터 라인과 인접한 로우 전극 및 상기 제4 데이터 라인과 인접한 하이 전극을 포함하는 제3 화소 전극;
    상기 제1 게이트 라인 및 상기 제3 데이터 라인과 전기적으로 연결되고, 상기 제3 화소 전극의 상기 로우 전극과 콘택하는 제5 스위칭 소자; 및
    상기 제1 게이트 라인 및 상기 제4 데이터 라인과 전기적으로 연결되고, 상기 제3 화소 전극의 상기 하이 전극과 콘택하는 제6 스위칭 소자를 더 포함하는 것을 특징으로 하는 표시 장치.
  14. 제13항에 있어서, 상기 제1, 제2 및 제3 화소 전극들 각각의 로우 전극은,
    상기 로우 전극이 형성된 화소 영역을 둘러싸는 게이트 라인들 및 데이터 라인들과 중첩되는 것을 특징으로 하는 표시 장치.
  15. 제13항에 있어서, 상기 제1, 제2 및 제3 화소 전극들 각각의 로우 전극 및 하이 전극의 이격 영역에 형성된 쉴딩 전압 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  16. 제13항에 있어서, 상기 제1, 제2 및 제3 화소 전극들 각각은 마이크로 슬릿 패턴을 포함하는 것을 특징으로 하는 표시 장치.
  17. 제16항에 있어서, 상기 공통 전극층은 상기 대향 기판의 전면에 형성된 것을 특징으로 하는 표시 장치.
  18. 제13항에 있어서, 상기 제1 기판 상에 형성되고, 상기 제1 및 제2 게이트 라인들과 전기적으로 연결된 게이트 구동부를 더 포함하는 것을 특징으로 하는 표시 장치.
  19. 제18항에 있어서, 상기 표시 기판에 부착된 베이스 필름 상에 실장되고, 상기 제1 내지 제4 데이터 라인들과 전기적으로 연결된 데이터 구동칩을 더 포함하는 것을 특징으로 하는 표시 장치.
  20. 제1항에 있어서, 각각의 상기 하이 전극들의 면적은 각각의 상기 로우 전극들의 면적의 1/2인 것을 특징으로 하는 표시 기판.
  21. 제11항에 있어서, 각각의 상기 하이 전극들의 면적은 각각의 상기 로우 전극들의 면적의 1/2인 것을 특징으로 하는 표시 장치.
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