JP2020091335A - 薄膜トランジスタ基板及び表示パネル - Google Patents

Abstract

【課題】複数のゲート信号線と複数のゲート引出線及び複数のダミーゲート引出線とが交差する構造を有していながらも配線レイアウトの自由度が高いＴＦＴ基板及び表示パネルを提供する。【解決手段】画素領域２ａにおける第１方向に延在する複数のゲート信号線１１と、画素領域２ａにおける第２方向に延在する複数のゲート引出線１３及び複数のダミーゲート引出線１４とを備え、複数のゲート引出線１３は、画素領域２ａを第１方向に沿って第１領域Ａ１、第２領域Ａ２及び第３領域Ａ３の少なくとも３つに分割した場合、（ｉ）複数のゲート引出線１３は、第２領域Ａ２に形成され、かつ、複数のダミーゲート引出線１４は、第１領域Ａ１及び第３領域Ａ３の各々に形成される、又は、（ｉｉ）複数のゲート引出線１３は、第１領域Ａ１及び第３領域Ａ３の各々に形成され、かつ、ダミーゲート引出線１４は、第２領域Ａ２に形成される。【選択図】図１

Description

本開示は、薄膜トランジスタ基板及びこれを備える表示パネルに関する。

液晶表示パネル又は有機ＥＬ（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）表示パネル等の表示パネルは、薄膜トランジスタ（ＴＦＴ；Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が設けられた薄膜トランジスタ基板（以下、「ＴＦＴ基板」と記載する）を備える。

特に、アクティブマトリクス駆動方式の表示パネルでは、ＴＦＴ基板として、画素領域の画素毎にＴＦＴが設けられたアクティブマトリクス基板を備える。アクティブマトリクス駆動方式の液晶表示パネルは、例えば、画素毎にＴＦＴが設けられたＴＦＴ基板と、ＴＦＴ基板に対向する対向基板と、ＴＦＴ基板と対向基板との間に配置された液晶層とを備えている。

ＴＦＴ基板の画素領域には、ＴＦＴ以外に、ゲート信号線及びソース信号線等の複数の配線が形成されている。また、ＴＦＴ基板には、ゲート信号線にゲート信号を供給するゲートドライバと、ソース信号線に映像信号を供給するソースドライバとが実装される。

ゲートドライバ及びソースドライバの実装方法としては、例えば、ゲートドライバ及びソースドライバがフレキシブル配線基板に実装されたＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）をＴＦＴ基板の額縁領域に接続するＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式、あるいは、ゲートドライバ及びソースドライバをＴＦＴ基板上に直接実装するＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ ）方式等が挙げられる。このため、ＴＦＴ基板の額縁領域には、ゲートドライバと電気的に接続される複数のゲート端子電極を含むゲート端子部と、ソースドライバと電気的に接続される複数のソース端子電極を含むソース端子部とが設けられている。

一般的に、ゲート端子部及びソース端子部は、矩形状のＴＦＴ基板の額縁領域における隣り合う２辺に設けられているが、近年、表示パネルの狭額縁化等を目的として、ゲート端子部及びソース端子部を額縁領域の同じ辺に設ける技術が提案されている（例えば、特許文献１）。

特表２００８−５０１１３８号公報 米国特許出願公開第２０１０／０１８８３７８号明細書

ゲート端子部及びソース端子部を額縁領域の同じ辺に設ける場合、例えば、ゲート端子部及びソース端子部を一対の長辺の一方のみに設けることが考えられる。

この場合、ゲート端子部と行方向（短辺に平行な方向）に延在するゲート信号線とを電気的に接続するために、列方向（長辺に平行な方向）に延在する複数のゲート引出線を画素領域内に別途形成し、互いに直交する複数のゲート引出線と複数のゲート信号線とをコンタクトホールを介して接続する。このように、ゲート信号線と立体交差するゲート引出線を設けることで、ゲート端子部とソース端子部とを額縁領域の同じ長辺に設けた場合であっても、ゲート引出線を介してゲート端子部とゲート信号線とを電気的に接続することができる。つまり、ゲートドライバとゲート信号線とを電気的に接続することができる。

この場合、横長矩形状のＴＦＴ基板では、行方向に配列される画素の数と列方向に配列される画素の数とが異なっているので、列方向に延在するゲート引出線は、画素領域内の全領域に形成する必要がなく、画素領域内に部分的に形成される。この結果、画素領域内にゲート引出線の配線パターンの密度差が生じる。

そこで、従来、複数のゲート信号線と複数のゲート引出線とが立体交差する構造を有するＴＦＴ基板において、ゲート引出線の配線パターンの密度差に起因するローディング効果を抑制するために、ゲート引出線と平行に複数のダミーゲート引出線を形成する技術が提案されている（特許文献２）。

しかしながら、特許文献２に開示された構造では、複数のダミーゲート引出線に所定の電位を印加するために、全てのダミーゲート引出線を額縁領域に寄せた上でゲート端子部に接続しているので、ゲート引出線、ダミーゲート引出線及びソース信号線等の各種配線の額縁領域におけるレイアウトの自由度が低い。

特に、ゲート端子部及びソース端子部が額縁領域の同じ辺に設けられている場合には、ゲート引出線だけではなくソース信号線等の様々な配線が１つの辺に集中することになり、配線レイアウトの制約が大きくなる。さらに、ＣＯＧ方式により額縁領域にゲートドライバ及びソースドライバを直接実装する場合には、ゲートドライバ及びソースドライバの配置レイアウトの自由度が低くなるばかりか、ゲート引出線及びソース信号線等の各種配線の配線レイアウトの自由度が一層低下する。

本開示は、このような課題を解決するためになされたものであり、複数のゲート信号線と複数のゲート引出線及び複数のダミーゲート引出線とが交差する構造を有していながらも配線レイアウトの自由度が高いＴＦＴ基板及び表示パネルを提供することを目的とする。

上記目的を達成するために、本開示に係るＴＦＴ基板の一態様は、複数の画素によって構成された画素領域と前記画素領域を囲む額縁領域とを有する薄膜トランジスタ基板であって、前記画素領域において第１方向に延在する複数のゲート信号線と、前記画素領域において前記第１方向と異なる第２方向に延在する複数のゲート引出線及び複数のダミーゲート引出線とを備え、前記複数のゲート引出線は、前記複数のゲート信号線と前記複数のゲート引出線との複数の交差部のうちの少なくとも１箇所で前記ゲート信号線と接続されており、前記画素領域を前記第１方向に沿って第１領域、第２領域及び第３領域の少なくとも３つに分割した場合、（ｉ）前記複数のゲート引出線は、前記第２領域に形成され、かつ、前記複数のダミーゲート引出線は、前記第１領域及び前記第３領域の各々に形成される、又は、（ｉｉ）前記複数のゲート引出線は、前記第１領域及び前記第３領域の各々に形成され、かつ、前記ダミーゲート引出線は、前記第２領域に形成される。

また、本開示に係る表示パネルの一態様は、複数の画素によって構成された画素領域と前記画素領域を囲む額縁領域とを有する薄膜トランジスタ基板であって、前記画素領域において第１方向に延在する複数のゲート信号線と、前記画素領域において前記第１方向と異なる第２方向に延在する複数のソース信号線と、前記画素領域において前記第２方向に延在する複数のゲート引出線及び複数のダミーゲート引出線と、前記複数のゲート引出線に接続された複数のゲート端子電極からなるゲート端子部と、前記複数のソース信号線に接続された複数のソース端子電極からなるソース端子部とを備え、前記複数のゲート引出線は、前記複数のゲート信号線と前記複数のゲート引出線との複数の交差部のうちの少なくとも１箇所で前記ゲート信号線と接続されており、前記額縁領域における前記ダミーゲート引出線と前記ダミーゲート端子電極との経路には、ダミーゲート中継配線が設けられており、前記複数のゲート引出線及び前記複数のダミーゲート引出線は、前記複数のソース信号線と同層に形成され、前記ダミーゲート中継配線は、前記複数のゲート信号線と同層に形成され、かつ、前記複数のソース信号線と異なる層に形成されており、前記ダミーゲート中継配線は、コンタクトホールを介して前記ダミーゲート引出線に接続されており、かつ、コンタクトホールを介して前記ダミーゲート端子電極に接続されている。

本開示によれば、複数のゲート信号線と複数のゲート引出線及び複数のダミーゲート引出線とが交差する構造を有していながらも、配線レイアウトの自由度が高いＴＦＴ基板及び表示パネル等を実現することができる。

実施の形態に係る画像表示装置の概略構成を模式的に示す図である。 実施の形態に係る表示パネルの画素の構成を示す平面図である。 実施の形態に係る表示パネルにおけるゲート端子部及びソース端子部の周辺の構成を示す平面図である。 図２のIV−IV線における断面図である。 図１のV−V線における断面図である。 図１のVI−VI線における断面図である。 図１のVII−VII線における断面図である。 図３のVIII−VIII線における断面図である。 変形例１に係る画像表示装置の概略構成を示す平面図である。 変形例２に係る表示パネルの概略構成を示す平面図である。 変形例３に係る画像表示装置の概略構成を示す平面図である。 変形例３に係る画像表示装置の表示パネルにおけるゲート端子部及びソース端子部の周辺の構成を示す平面図である。 図１２のXIII−XIII線における断面図である。 変形例４に係る表示パネルの部分断面図である。

以下、本開示の実施の形態について説明する。なお、以下に説明する実施の形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、及び、構成要素の配置位置や接続形態などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

各図は模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺等は必ずしも一致していない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。

（実施の形態）
まず、実施の形態に係る画像表示装置１の概略構成について、図１〜図３を用いて説明する。図１は、実施の形態に係る画像表示装置１の概略構成を模式的に示す図である。図２は、実施の形態に係る表示パネル２の画素ＰＸの構成を示す平面図である。なお、図２では、画素領域２ａのうちゲート引出線１３が形成された第２領域Ａ２における画素ＰＸの構成を示している。また、図３は、実施の形態に係る表示パネル２におけるゲート端子部７１及びソース端子部７２の周辺の構成を示す平面図である。なお、図３では、ゲート端子部７１及びソース端子部７２にゲートドライバ３ａ及びソースドライバ３ｂもフレキシブル配線基板４も実装されていない状態を示している。

画像表示装置１は、複数の画素によって構成された画素領域に画像（映像）を表示する。画像表示装置１に表示される画像は、静止画像及び動画像のいずれであってもよい。

図１に示すように、画像表示装置１は、表示パネル２と、表示パネル２を駆動するドライバとして設けられたゲートドライバ３ａ及びソースドライバ３ｂと、表示パネル２に接続されたフレキシブル配線基板４と、フレキシブル配線基板４に接続された回路基板５とを備える。

また、画像表示装置１は、さらに、ゲートドライバ３ａ及びソースドライバ３ｂに制御信号を出力するタイミングコントローラ６と、ゲートドライバ３ａ、ソースドライバ３ｂ及び表示パネル２に供給する各種制御電圧を生成する電源回路７と、入力映像信号をもとにタイミングコントローラ６に画像データを出力する画像処理回路８とを備える。

本実施の形態において、タイミングコントローラ６及び電源回路７は、回路基板５に実装されている。回路基板５は、略矩形板状のプリント基板（ＰＣＢ；Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）であり、回路基板５には、タイミングコントローラ６及び電源回路７等を構成する複数の電子部品が実装されている。回路基板５は、タイミングコントローラ６から出力された各種信号及び電源回路７から出力される各種制御電圧を、ゲートドライバ３ａ、ソースドライバ３ｂ及び表示パネル２に伝達する機能を有する。

なお、本実施の形態において、画像表示装置１は、液晶表示装置であるので、表示パネル２は、液晶表示パネルである。したがって、図示されていないが、画像表示装置１は、表示パネル２の背面側に配置されたバックライトを備える。

表示パネル２は、カラー画像を表示する液晶表示パネルであって、一対の基板間に液晶層が設けられた液晶セルと、液晶セルを挟む一対の偏光板とを含む。

液晶層を挟む一対の基板の一方は、ＴＦＴ及び配線等が形成されたＴＦＴ基板１００（第１基板）であり、一対の基板の他方は、Ｒ（赤）、Ｇ（緑）及びＢ（青）の各々のカラーフィルタ（ＣＦ）が形成されたＣＦ基板２００（第２基板）である。

本実施の形態において、表示パネル２は、アクティブマトリクス駆動方式の表示パネルであるので、ＴＦＴ基板１００は、複数のＴＦＴがマトリクス状等に設けられたアクティブマトリクス基板（ＴＦＴアレイ基板）である。表示パネル２の液晶駆動方式は、例えばＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）方式又はＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）方式等の横電界方式であるが、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式又はＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）方式等であってもよい。

図１に示すように、表示パネル２は、複数の画素によって構成された画素領域２ａと、画素領域２ａを囲む額縁領域２ｂとを有する。つまり、ＴＦＴ基板１００及びＣＦ基板２００は、画素領域２ａと額縁領域２ｂとを有する。画素領域２ａは、画像が表示される表示領域（有効領域）であり、例えば、マトリクス状に配列された複数の画素によって構成されている。額縁領域２ｂは、表示パネル２の周辺領域であって、画素領域２ａの外側に位置する領域である。また、額縁領域２ｂは、画像が表示されない非表示領域（無効領域）である。本実施の形態において、表示パネル２の平面視形状は、矩形状である。具体的には、ＴＦＴ基板１００及びＣＦ基板２００の平面視形状は、矩形状である。したがって、画素領域２ａの形状は、矩形状であり、額縁領域２ｂの形状は、矩形枠状である。

ＴＦＴ基板１００は、配線として、複数のゲート信号線１１（走査信号線）と、複数のソース信号線１２（データ線）と、複数のゲート引出線１３と、複数のダミーゲート引出線１４と、複数のコモン線１５とを備える。複数のゲート信号線１１、複数のソース信号線１２、複数のゲート引出線１３、複数のダミーゲート引出線１４及び複数のコモン線１５は、少なくとも画素領域２ａに形成されている。

複数のゲート信号線１１は、画素領域２ａにおいて第１方向に延在している。本実施の形態において、第１方向は、横方向である行方向（矩形状のＴＦＴ基板１００の長辺と平行な方向）であるので、複数のゲート信号線１１は、行方向に延在している。複数のゲート信号線１１は、画素領域２ａでは互いに平行に形成されている。

また、複数のソース信号線１２は、画素領域２ａにおいて第１方向とは異なる第２方向に延在する。本実施の形態において、第２方向は、第１方向に直交する方向であって、縦方向である列方向（矩形状のＴＦＴ基板１００の短辺と平行な方向）であるので、複数のソース信号線１２は、列方向に延在している。したがって、複数のソース信号線１２と複数のゲート信号線１１とは立体交差している。複数のソース信号線１２は、画素領域２ａでは互いに平行に形成されている。

画素領域２ａを構成する複数の画素の各々は、行方向に延在するゲート信号線１１と列方向に延在するソース信号線１２とによって囲まれる領域である。

図２に示すように、ゲート信号線１１は、列方向に隣り合う２つの画素ＰＸ（サブ画素）の境界部ごとに１本ずつ設けられている。各ゲート信号線１１は、行方向に配列された複数の画素ＰＸの各々のＴＦＴ２０に接続されており、各ＴＦＴにゲート信号を供給する。具体的には、各ゲート信号線１１は、各画素ＰＸのＴＦＴ２０のゲート電極ＧＴに接続されている。

ソース信号線１２は、行方向に隣り合う２つの画素ＰＸの境界部ごとに１本ずつ設けられている。各ソース信号線１２は、列方向に配列された複数の画素ＰＸの各々の複数のＴＦＴ２０に接続されており、各ＴＦＴにデータ信号を供給する。具体的には、各ソース信号線１２は、各ＴＦＴ２０の一対のソースドレイン電極ＳＤの一方に接続されている。なお、各画素ＰＸにおいて、ＴＦＴ２０のソースドレイン電極ＳＤの他方は、画素電極３０に接続されている。

図２に示すように、画素領域２ａを構成する複数の画素ＰＸの各々には、ＴＦＴ２０、画素電極３０及び共通電極（コモン電極）４０が設けられている。ＴＦＴ２０は、ゲート電極ＧＴと一対のソースドレイン電極ＳＤとを有する。一対のソースドレイン電極ＳＤは、一方がソース電極であり、他方がドレイン電極である。

ＴＦＴ２０及び画素電極３０は、各画素ＰＸに１つずつ設けられている。具体的には、赤色用画素ＰＸＲ、緑色用画素ＰＸＧ及び青色用画素ＰＸＢの各々には、１つのＴＦＴ２０と１つの画素電極３０とが設けられている。なお、ＴＦＴ２０及び画素電極３０は、各画素ＰＸに複数ずつ設けられていてもよい。

共通電極４０は、画素電極３０に対向して設けられている。共通電極４０と画素電極３０とは、積層方向に対向していてもよいし、積層方向と交差する方向に対向していてもよい。

また、共通電極４０は、複数の画素ＰＸにわたって設けられている。具体的には、共通電極４０は、画素領域２ａの全ての画素ＰＸにわたって設けられている。つまり、共通電極４０は、全ての画素ＰＸに共通する１つの平面状の電極であり、画素領域２ａの全体に形成されている。なお、共通電極４０は、画素ＰＸごとに設けられていてもよい。

図１に示すように、ＴＦＴ基板１００には、複数のゲート引出線１３が形成されている。複数のゲート引出線１３は、画素領域２ａにおいて第１方向に延在している。具体的には、複数のゲート引出線１３は、列方向（縦方向）に延在している。複数のゲート引出線１３は、画素領域２ａでは互いに平行に形成されている。つまり、複数のゲート引出線１３は、複数のソース信号線１２と平行に形成されており、また、複数のゲート信号線１１と直交している。したがって、複数のゲート引出線１３と複数のゲート信号線１１とは立体交差している。

各ゲート引出線１３は、ゲートドライバ３ａから出力されるゲート信号を、当該ゲート引出線１３に対応するゲート信号線１１に供給する。したがって、複数のゲート引出線１３は、複数のゲート信号線１１と複数のゲート引出線１３との複数の交差部のうちの少なくとも１箇所でゲート信号線１１と接続されている。つまり、複数のゲート信号線１１の各々は、１つ以上のゲート引出線１３と電気的に接続されている。具体的には、複数のゲート信号線１１と複数のゲート引出線１３とは、画素領域２ａ内における複数のゲート信号線１１と複数のゲート引出線１３との複数の立体交差部のうちの少なくとも１箇所において、ゲートコンタクトホール１１ａを介して接続されている。

例えば、１本のゲート信号線１１と１本のゲート引出線１３とは、１箇所で接続されている。したがって、各ゲート信号線１１は、１箇所のゲートコンタクトホール１１ａにおいて１本のゲート引出線１３に接続されている。

なお、１本のゲート信号線１１が２本のゲート引出線１３に接続されていてもよい。この場合、１本のゲート信号線１１は、２箇所のゲートコンタクトホール１１ａにおいて２本のゲート引出線１３に接続される。また、１本のゲート信号線１１におけるゲートコンタクトホール１１ａの数は、１つ又は２つに限らず、３つ以上であってもよく、少なくとも１つあればよい。すなわち、１本のゲート信号線１１は、少なくとも１本のゲート引出線１３に接続されていればよい。

図２に示すように、ゲート引出線１３は、行方向に隣り合う２つの画素ＰＸの間に設けられている。例えば、ゲート引出線１３は、部分的には、行方向に隣り合う３つの画素ＰＸごとに１本ずつ設けられている。一例として、ゲート引出線１３は、赤色用画素ＰＸＲ、緑色用画素ＰＸＧ及び青色用画素ＰＸＢの３つのサブ画素を一単位として、３つのサブ画素ごとに１本ずつ設けられている。なお、ゲート引出線１３は、行方向に延在する複数のゲート信号線１１の本数に応じて、画素領域２ａ内の任意の画素間に形成されていてもよい。

このように、表示パネル２には、ゲートドライバ３ａから出力されるゲート信号用の配線（ゲート線）として、行方向に延在する横ゲート線であるゲート信号線１１が設けられているとともに、列方向に延在する縦ゲート線であるゲート引出線１３が設けられている。

また、図１に示すように、ＴＦＴ基板１００には、複数のダミーゲート引出線１４が形成されている。複数のダミーゲート引出線１４は、画素領域２ａにおいて第１方向に延在している。具体的には、複数のダミーゲート引出線１４は、複数のソース信号線１２及び複数のゲート引出線１３と同様に、列方向（縦方向）に延在している。複数のダミーゲート引出線１４は、画素領域２ａでは互いに平行に形成されている。つまり、複数のダミーゲート引出線１４は、複数のソース信号線１２及び複数のゲート引出線１３と平行に形成されており、また、複数のゲート信号線１１と直交している。したがって、複数のダミーゲート引出線１４と複数のゲート信号線１１とは立体交差している。

複数のダミーゲート引出線１４は、ゲート引出線１３とは異なり、ゲート信号線１１に接続されていない。また、複数のダミーゲート引出線１４は、ゲート引出線１３にも接続されていない。つまり、複数のダミーゲート引出線１４の各々には、ゲート信号が供給されない。詳細は、後述するが、複数のダミーゲート引出線１４には、コモン線１５に印加されるコモン電位が印加される。

ダミーゲート引出線１４は、ゲート引出線１３の配線パターンの密度差に起因する表示品位の低減を抑制するため等の理由で形成される。このため、ダミーゲート引出線１４は、画素領域２ａのうち、ゲート引出線１３が形成されていない領域において、ゲート引出線１３と同様のレイアウトで形成されるとよい。

例えば、ダミーゲート引出線１４は、ゲート引出線１３と同様に、行方向に隣り合う３つの画素ＰＸごとに１本ずつ設けられているとよい。一例として、ダミーゲート引出線１４は、赤色用画素ＰＸＲ、緑色用画素ＰＸＧ及び青色用画素ＰＸＢの３つのサブ画素を一単位として、３つのサブ画素ごとに１本ずつ設けられている。

本実施の形態において、複数のゲート引出線１３は、まとまりを持たせて形成されている。また、複数のダミーゲート引出線１４も、まとまりを持たせて形成されている。つまり、画素領域２ａには、ゲート引出線１３及びダミーゲート引出線１４のうちゲート引出線１３のみが複数本まとまって形成されている領域と、ゲート引出線１３及びダミーゲート引出線１４のうちダミーゲート引出線１４のみが複数本まとまって形成されている領域とが存在する。

具体的には、図１に示すように、画素領域２ａを第１方向（本実施の形態では行方向）に沿って第１領域Ａ１、第２領域Ａ２及び第３領域Ａ３の３つに分割した場合、複数のゲート引出線１３は、第２領域Ａ２にまとまって形成され、かつ、複数のダミーゲート引出線１４は、第１領域Ａ１及び第３領域Ａ３の各々にまとまって形成されている。

つまり、第２領域Ａ２には、ゲート引出線１３及びダミーゲート引出線１４のうちゲート引出線１３のみが形成されており、ダミーゲート引出線１４が形成されていない。第２領域Ａ２は、ゲート引出線１３とゲート信号線１１とが接続されるゲートコンタクトホール１１ａが形成されたゲート接続領域である。

一方、第１領域Ａ１及び第３領域Ａ３は、ゲート引出線１３及びダミーゲート引出線１４のうちダミーゲート引出線１４のみが形成されたダミー領域であり、第１領域Ａ１及び第３領域Ａ３には、ゲート引出線１３が形成されていない。

本実施の形態において、第１領域Ａ１は、画素領域２ａの行方向における一方の端部領域であり、第３領域Ａ３は、画素領域２ａの行方向における他方の端部領域である。第２領域Ａ２は、第１領域Ａ１と第３領域Ａ３との間の領域である。具体的には、第２領域Ａ２は、ＴＦＴ基板１００の中央を含む中央領域であって、２つのゲート端子部７１に接続された全ての複数のゲート引出線１３が形成された領域である。なお、第１領域Ａ１、第２領域Ａ２及び第３領域Ａ３の幅は、同じであってもよいし、異なっていてもよい。

コモン線１５は、画素領域２ａにおいて第１方向及び第２方向の少なくとも一方に延在している。図１に示すように、本実施の形態において、複数のコモン線１５は、複数のソース信号線１２、複数のゲート引出線１３及び複数のダミーゲート引出線１４と同様に、列方向（縦方向）のみに延在しており、画素領域２ａでは互いに平行に形成されている。つまり、複数のコモン線１５は、複数のソース信号線１２、複数のゲート引出線１３及び複数のダミーゲート引出線１４と平行に形成されており、また、複数のゲート信号線１１と直交している。したがって、複数のコモン線１５と複数のゲート信号線１１とは立体交差している。

図２に示すように、本実施の形態では、コモン線１５は、行方向に隣り合う２つの画素ＰＸの間に設けられている。具体的には、行方向に隣り合う３つの画素ＰＸごとに１本ずつ設けられている。例えば、コモン線１５は、ゲート引出線１３と同様に、赤色用画素ＰＸＲ、緑色用画素ＰＸＧ及び青色用画素ＰＸＢの３つのサブ画素を一単位として、３つのサブ画素ごとに１本ずつ設けられている。コモン線１５は、画素領域２ａの全領域にわたって形成されている。つまり、コモン線１５は、第１領域Ａ１、第２領域Ａ２及び第３領域Ａ３の各々に形成されている。

なお、コモン線１５は、全ての画素間に設けられていてもよい。また、コモン線１５は、列方向のみに延在する場合に限らず、行方向のみに延在していてもよいし、行方向及び列方向の両方に延在していてもよい。

図２に示すように、コモン線１５は、第２領域Ａ２では、平面視においてゲート引出線１３と重なるようにして列方向に延在している。また、図示しないが、コモン線１５は、第１領域Ａ１及び第３領域Ａ３では、平面視においてダミーゲート引出線１４と重なるようにして列方向に延在している。なお、コモン線１５は、平面視においてゲート引出線１３及びダミーゲート引出線１４と重ならないように形成されていてもよい。

複数のコモン線１５には、コモン電位が印加されている。本実施の形態では、複数のコモン線１５は、コモン電位が印加されるコモンバス配線５０に接続されている。つまり、複数のコモン線１５には、コモンバス配線５０からコモン電位が印加される。また、コモン線１５と共通電極４０とは接触しており、共通電極４０には、コモン電位が印加される。つまり、コモン線１５と共通電極４０とは、同電位となるように設定されている。また、コモン線１５は、ダミーゲート引出線１４とも同電位である。

コモンバス配線５０は、ＴＦＴ基板１００の額縁領域２ｂに形成されている。本実施の形態において、コモンバス配線５０は、画素領域２ａを囲むように形成されている。具体的には、コモンバス配線５０は、矩形の枠状に形成されている。なお、コモンバス配線５０と全てのコモン線１５とが接続されていれば、コモンバス配線５０の形状は、枠状に限らない。

また、ＴＦＴ基板１００の額縁領域２ｂには、シールド電極６０も形成されている。シールド電極６０も画素領域２ａを囲むように形成されている。本実施の形態において、シールド電極６０は、コモンバス配線５０を囲むように形成されている。具体的には、シールド電極６０は、矩形状のＴＦＴ基板１００の額縁領域２ｂの最外周に形成されており、額縁領域２ｂの長辺と短辺とにまたがって形成されている。一例として、シールド電極６０は、ゲート端子部７１及びソース端子部７２が設けられた辺を除いた少なくとも３つの辺にわたって形成されている。

このように、シールド電極６０を設けることによって、信号ノイズを抑制することができる。したがって、シールド電極６０には、一定の電位が印加されているとよい。本実施の形態において、シールド電極６０には、コモン電位が印加されている。つまり、シールド電極６０とコモンバス配線５０とコモン線１５とは同電位に設定されている。また、シールド電極６０は、ダミーゲート引出線１４とも同電位である。

シールド電極６０には、スリット状又は円形状の複数の開口が形成されているとよい。一例として、シールド電極６０は、無数の開口を有するようにメッシュ状に形成されている。このように、シールド電極６０に複数の開口が形成されることで、ＴＦＴ基板１００とＣＦ基板２００との間の液晶層を封止する封止部材をシールド電極６０に積層させた場合でも、封止部材を容易に硬化させることができる。例えば、封止部材の材料が紫外線硬化型樹脂である場合、シールド電極６０の開口を介してシールド電極６０上に塗布した封止部材に紫外線を照射させて封止部材を硬化させることができる。

以上のように、ＴＦＴ基板１００には、配線として、複数のゲート信号線１１、複数のソース信号線１２、複数のゲート引出線１３、複数のダミーゲート引出線１４及びコモン線１５が設けられている。

ソース信号線１２、ゲート引出線１３、ダミーゲート引出線１４及びコモン線１５とゲート信号線１１とは直交するので、ソース信号線１２、ゲート引出線１３、ダミーゲート引出線１４及びコモン線１５とゲート信号線１１とは互いに異なるメタル層（配線層）に形成されている。また、ソース信号線１２、ゲート引出線１３及びダミーゲート引出線１４は、同一のメタル層に形成されている。

本実施の形態において、ゲート信号線１１が形成される第１メタル層は、ソース信号線１２、ゲート引出線１３及びダミーゲート引出線１４が形成される第２メタル層よりも下層に位置する。具体的には、ゲート信号線１１は、ゲート絶縁膜によって覆われており、ソース信号線１２、ゲート引出線１３及びダミーゲート引出線１４は、このゲート絶縁膜の上に配置されている。具体的には、ゲート信号線１１が形成される第１メタル層と、ソース信号線１２、ゲート引出線１３及びダミーゲート引出線１４が形成される第２メタル層との間には、層間絶縁膜としてゲート絶縁膜が形成されている。なお、コモン線１５は、ソース信号線１２、ゲート引出線１３及びダミーゲート引出線１４が形成される第２メタル層の上層に位置する。

ゲート信号線１１には、ゲートドライバ３ａで生成されたゲート信号がゲート引出線１３を介して供給される。また、ソース信号線１２には、ソースドライバ３ｂで生成されたデータ信号が供給される。

図１に示すように、ゲートドライバ３ａ及びソースドライバ３ｂは、ＣＯＧ方式によってＴＦＴ基板１００に実装されている。具体的には、ゲートドライバ３ａは、ＴＦＴ基板１００の額縁領域２ｂに設けられたゲート端子部７１に実装されている。また、ソースドライバ３ｂは、ＴＦＴ基板１００の額縁領域２ｂに設けられたソース端子部７２に実装されている。

本実施の形態において、ゲート端子部７１及びソース端子部７２は、ＴＦＴ基板１００の額縁領域２ｂにおける一対の辺のうちの一方に実装されている。つまり、ゲート端子部７１及びソース端子部７２は、額縁領域２ｂの同じ辺に設けられている。

具体的には、ゲート端子部７１及びソース端子部７２は、矩形状のＴＦＴ基板１００における額縁領域２ｂの４つの辺のうちの一対の長辺の一方（図１の下側の長辺）のみに設けられている。したがって、ゲートドライバ３ａ及びソースドライバ３ｂも、ＴＦＴ基板１００における額縁領域２ｂの一対の長辺のうちの一方のみに実装されている。つまり、ゲートドライバ３ａ及びソースドライバ３ｂは、同じ長辺に実装されている。

一例として、ゲート端子部７１は、額縁領域２ｂにおける一対の長辺のうちの一方の長辺に２つ設けられている。したがって、ゲートドライバ３ａは、額縁領域２ｂにおける一対の長辺のうちの一方の長辺に２つ設けられている。２つのゲートドライバ３ａの一方は、第１ゲートドライバであり、２つのゲートドライバ３ａの他方は、第２ゲートドライバである。第１ゲートドライバ及び第２ゲートドライバは、行方向（第１方向）に間隔を空けて配置されており、複数のゲート信号線１１に複数のゲート引出線１３を介してゲート信号を供給する。

また、ソース端子部７２は、ゲート端子部７１が設けられた長辺と同じ長辺に４つ設けられている。したがって、ソースドライバ３ｂは、ゲートドライバ３ａが実装された長辺と同じ長辺に４つ実装されている。４つのソースドライバ４ａは、行方向（第１方向）に間隔を空けて配置されている。

なお、各ゲート端子部７１は、隣り合う２つのソース端子部７２の間に設けられている。つまり、各ゲートドライバ３ａは、隣り合う２つのソースドライバ３ｂの間に実装されている。

図３に示すように、ゲート端子部７１は、複数のゲート信号線１１と電気的に接続された複数のゲート端子電極７１ａを含む。具体的には、複数のゲート端子電極７１ａの各々は、各ゲート端子電極７１ａに対応するゲート引出線１３を介して各ゲート信号線１１と電気的に接続されている。複数のゲート端子電極７１ａは、一対一で複数のゲート信号線１１と電気的に接続されている。

また、ソース端子部７２は、複数のソース信号線１２と電気的に接続された複数のソース端子電極７２ａを含む。具体的には、複数のソース端子電極７２ａは、一対一で複数のソース信号線１２と電気的に接続されている。

ゲート端子部７１に実装されるゲートドライバ３ａは、ゲート信号線１１と電気的に接続されている。本実施の形態において、ゲートドライバ３ａは、ゲート引出線１３を介してゲート信号線１１と電気的に接続されている。具体的には、ゲートドライバ３ａは、ＴＦＴ基板１００の額縁領域２ｂに設けられたゲート中継配線１６によってゲート信号線１１及びゲート引出線１３と電気的に接続されている。

ゲート中継配線１６は、ゲート引出線１３とゲート端子部７１のゲート端子電極７１ａとを接続している。ゲート中継配線１６は、ゲート引出線１３と異なるメタル層に形成されており、コンタクトホールを介してゲート引出線１３に接続されている。また、ゲート中継配線１６は、コンタクトホール１６ｂを介してゲート端子電極７１ａに接続されている。本実施の形態において、ゲート中継配線１６は、ゲート信号線１１と同層に形成されている。したがって、コンタクトホール１６ａ及び１６ｂは、ゲート中継配線１６及びゲート信号線１１が形成される第１メタル層と、ソース信号線１２及びゲート引出線１３が形成される第２メタル層との間のゲート絶縁膜に形成されている。

ゲートドライバ３ａは、タイミングコントローラ６から供給されるタイミング信号に応じた電圧をゲート信号として画素領域２ａの各ゲート信号線１１に供給する。具体的には、タイミングコントローラ６で生成されたタイミング信号がフレキシブル配線基板４及びソース端子部７２を経由してゲートドライバ３ａに供給されると、ゲートドライバ３ａは、このタイミング信号に応じて、データ信号を書き込む画素のＴＦＴをオンするオン電圧Ｖ_ＯＮ（ゲートオン電圧）及びＴＦＴをオフするオフ電圧Ｖ_ＯＦＦをゲート信号として生成する。ゲートドライバ３ａで生成されたゲート信号は、ゲート中継配線１６及びゲート引出線１３を経由してゲート信号線１１に供給される。ゲートドライバ３ａは、例えば、ＩＣチップによって構成されたゲートドライバＩＣである。

ソース端子部７２に実装されるソースドライバ３ｂは、ソース信号線１２と電気的に接続されている。本実施の形態において、ソースドライバ３ｂは、ＴＦＴ基板１００の額縁領域２ｂに設けられたソース中継配線１７によってソース信号線１２と電気的に接続されている。

ソース中継配線１７は、ソース信号線１２とソース端子部７２のソース端子電極７２ａとを接続している。ソース中継配線１７は、ソース信号線１２と同じメタル層に形成されており、ゲート中継配線１６とは異なる層に形成されている。これにより、ソース中継配線１７とゲート中継配線１６とは額縁領域２ｂにおいて立体交差することができる。また、ソース中継配線１７とソース信号線１２とが同じメタル層に形成されているので、ソース中継配線１７とソース信号線１２とはコンタクトホールを介することなく連続的に形成されている。

ソースドライバ３ｂは、タイミングコントローラ６から供給される各画素の階調値を表す映像信号に応じた電圧をデータ信号として画素領域２ａの各ソース信号線１２に供給する。具体的には、タイミングコントローラ６で生成された映像信号がソースドライバ３ｂに供給されると、ソースドライバ３ｂは、この映像信号に応じた電圧をもとにして、ゲートドライバ３ａによって選択されたゲート信号線１１に接続されるＴＦＴのそれぞれに供給するデータ信号を生成する。ソースドライバ３ｂで生成されたデータ信号は、画素領域２ａ内の各ソース信号線１２に供給される。これにより、選択されたゲート線に対応する画素にデータ信号が書き込まれる。ソースドライバ３ｂは、例えば、ＩＣチップによって構成されたソースライバＩＣである。

フレキシブル配線基板４は、ＦＦＣ（Ｆｌｅｘｉｂｌｅ Ｆｌａｔ Ｃａｂｌｅ）又はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃａｂｌｅ）等のフレキシブル基板に複数のパターン配線が形成された配線ケーブルである。なお、本実施の形態において、フレキシブル配線基板４には、ゲートドライバ３ａもソースドライバ３ｂも実装されていない。

フレキシブル配線基板４の一端部は、例えばＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）圧着によりＴＦＴ基板１００の額縁領域２ｂに接続される。一方、フレキシブル配線基板４の他端部は、ＡＣＦ圧着により回路基板５に接続されている。これにより、ＴＦＴ基板１００の額縁領域２ｂに設けられたゲート端子部７１及びソース端子部７２と回路基板５のタイミングコントローラ６及び電源回路７とがフレキシブル配線基板４を介して電気的に接続される。

本実施の形態において、フレキシブル配線基板４は、ゲート端子部７１及びソース端子部７２のうちソース端子部７２のみに接続されている。したがって、回路基板５から供給される各種制御信号及び各種制御電圧は、フレキシブル配線基板４を介してソース端子部７２のみに入力される。このため、回路基板５からゲート端子部７１に供給される各種制御信号及び各種制御電圧は、ソース端子部７２を経由してゲート端子部７１に入力される。この場合、ソース端子部７２には、タイミングコントローラ６からの映像信号が入力されるソース端子電極７２ａ以外に、タイミングコントローラ６からゲート端子部７１を介してゲートドライバ３ａに供給されるタイミング信号が入力されるゲート用中継端子電極と、電源回路７からゲートドライバ３ａ及びソースドライバ３ｂに供給される制御信号及び制御電圧が入力される複数の制御信号用端子電極及び制御電圧用端子電極とが含まれる。

本実施の形態において、ソース端子部７２には、さらに、コモン線１５にコモン電位を印加するためのコモン端子電極７２ｂが含まれている。コモン端子電極７２ｂは、フレキシブル配線基板４を介して回路基板５の電源回路７と電気的に接続されている。コモン端子電極７２ｂには、電源回路７からコモン電圧Ｖ_ＣＯＭが入力される。コモン端子電極７２ｂに供給されたコモン電圧Ｖ_ＣＯＭは、額縁領域２ｂに形成されたコモン中継配線１８を介してシールド電極６０に供給される。コモン中継配線１８は、コモン端子電極７２ｂとシールド電極６０とを連結している。

これにより、シールド電極６０には、コモン中継配線１８を介してコモン電位（コモン電圧Ｖ_ＣＯＭ）が印加される。また、シールド電極６０とコモンバス配線５０とが接続されているので、シールド電極６０にコモン電位が印加されると、コモンバス配線５０にもコモン電位が印加される。したがって、コモンバス配線５０に接続された複数のコモン線１５にコモン電位が印加される。なお、コモン電圧Ｖ_ＣＯＭは、一定の電圧であり、一例として、１Ｖ〜７Ｖであるが、これに限らない。

タイミングコントローラ６は、メモリに記憶された補正データを読み出して、この補正データをもとに画像処理回路８からの画像データに対して色調整等の各種の画像信号処理を行って、ＴＦＴ基板１００に供給する制御信号として、各画素の階調値を示す映像信号及びタイミング信号を生成する。タイミングコントローラ６で生成されたタイミング信号は、フレキシブル配線基板４及びゲート端子部７１を介してゲートドライバ３ａに供給される。また、タイミングコントローラ６で生成された映像信号は、フレキシブル配線基板４及びソース端子部７２を介してソースドライバ３ｂに供給される。なお、タイミングコントローラ６は、例えば、ＣＰＵ等の演算処理回路によって構成されている。一例として、タイミングコントローラ６は、ＩＣチップによって構成されている。

電源回路７は、各種制御電圧を生成する。具体的には、電源回路７は、ゲートドライバ３ａ及びソースドライバ３ｂ等を制御する制御電圧として、電源電圧（駆動電圧）及びグランド電圧を生成するとともにコモン電圧Ｖ_ＣＯＭ等の各種電圧を生成する。電源回路７で生成された制御電圧（電源電圧、グランド電圧、コモン電圧等）は、フレキシブル配線基板４を介して、ゲートドライバ３ａ、ソースドライバ３ｂ及びＴＦＴ基板１００に供給される。また、電源回路７で生成されたコモン電圧は、フレキシブル配線基板４を介してコモンバス配線５０及びシールド電極６０に供給される。

画像処理回路８は、外部のシステム（図示せず）から送信された入力映像信号を受信し、画像処理を実行した後、タイミングコントローラ６に画像データを出力する。なお、画像処理回路８は、回路基板５に実装されていないが、回路基板５に実装されていてもよい。一例として、タイミングコントローラ６は、ＩＣチップによって構成されている。

次に、表示パネル２の断面構造について、図１〜図３を参照しつつ、図４〜図８を用いて説明する。図４〜図８は、実施の形態に係る表示パネル２の部分断面図である。図４は、図２のIV−IV線における断面図である。図５は、図１のV−V線における断面図である。図６は、図１のVI−VI線における断面図である。図７は、図１のVII−VII線における断面図である。図８は、図３のVIII−VIII線における断面図である。

図４〜図７に示すように、表示パネル２は、ＴＦＴ基板１００と、ＴＦＴ基板１００に対向するＣＦ基板２００と、ＴＦＴ基板１００とＣＦ基板２００との間に配置された液晶層３００とを備える。液晶層３００は、額縁領域２ｂに形成された枠状の封止部材４００によってＴＦＴ基板１００とＣＦ基板２００との間に封止されている。

ＴＦＴ基板１００には、ＴＦＴ２０と、ゲート信号線１１、ソース信号線１２、ゲート引出線１３、ダミーゲート引出線１４及びコモン線１５等の各種配線と、これらの配線間に形成された層間絶縁膜と、画素電極３０と、共通電極４０と、コモンバス配線５０と、シールド電極６０とが設けられている。これらの部材は、第１透明基板１１０に形成される。第１透明基板１１０は、例えば、ガラス基板又は透明樹脂基板の透明基材である。

第１透明基板１１０に形成されたＴＦＴ２０は、図４に示すように、ゲート電極ＧＴと、一対のソースドレイン電極ＳＤと、チャネル層となる半導体層ＳＣとによって構成されている。本実施の形態において、ＴＦＴ２０は、ボトムゲート構造のＴＦＴであり、第１透明基板１１０の上に形成されたゲート電極ＧＴと、ゲート電極ＧＴの上に形成されたゲート絶縁膜である第１絶縁膜１２１と、第１絶縁膜１２１を介してゲート電極ＧＴの上方に形成された半導体層ＳＣとを備える。なお、一対のソースドレイン電極ＳＤは、半導体層ＳＣの上に形成される。

ゲート電極ＧＴは、例えば、モリブデン膜と銅膜との２層構造からなる金属膜によって構成されていてもよいし、銅膜等からなる１層の金属膜によって構成されていてもよい。第１絶縁膜１２１は、例えば、酸化シリコン膜と窒化シリコン膜との２層構造の絶縁膜によって構成されていてもよいし、酸化シリコン膜又は窒化シリコン膜の１層の絶縁膜によって構成されていてもよい。半導体層ＳＣは、例えば、ｉ−アモルファスシリコン膜とｎ−アモルファスシリコン膜との２層構造からなる半導体膜によって構成されていてもよいし、１層の半導体膜によって構成されていてもよい。一対のソースドレイン電極ＳＤは、例えば、モリブデン膜と銅膜との２層構造からなる金属膜によって構成されていてもよいし、銅膜等からなる１層の金属膜によって構成されていてもよい。

なお、ゲート電極ＧＴ、一対のソースドレイン電極ＳＤ、半導体層ＳＣ及び第１絶縁膜（ゲート絶縁膜）１２１の材料は、上記の材料に限定されるものではない。例えば、半導体層ＳＣの材料としては、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体等を用いてもよい。

図４に示すように、ゲート信号線１１は、ゲート電極ＧＴと同層に形成されている。つまり、ゲート信号線１１とゲート電極ＧＴとは、同一の第１メタル層に形成されており、同じ金属膜をパターニングすることによって形成される。したがって、ゲート電極ＧＴとゲート信号線１１とは、同じ材料によって構成されている。本実施の形態において、ゲート電極ＧＴは、ゲート信号線１１の一部である。

また、ソース信号線１２、ゲート引出線１３及びダミーゲート引出線１４は、一対のソースドレイン電極ＳＤと同層に形成されている。つまり、ソース信号線１２、ゲート引出線１３及びダミーゲート引出線１４と一対のソースドレイン電極ＳＤとは、同一の第２メタル層（ソースドレイン層）に形成されており、同じ金属膜をパターニングすることによって形成される。本実施の形態において、一対のソースドレイン電極ＳＤのうちソース信号線１２に接続される方のソースドレイン電極は、ソース信号線１２の一部である。

また、図５に示すように、ダミーゲート引出線１４が形成される第２メタル層（ソースドレイン層）には、シールド電極６０が形成されている。つまり、シールド電極６０は、ソース信号線１２、ゲート引出線１３、ダミーゲート引出線１４及び一対のソースドレイン電極ＳＤと同層に形成されている。したがって、シールド電極６０、ソース信号線１２、ゲート引出線１３、ダミーゲート引出線１４及び一対のソースドレイン電極ＳＤは、同じ材料によって構成されている。

ゲート信号線１１及びゲート電極ＧＴが形成される第１メタル層は、ソース信号線１２及びゲート引出線１３等が形成される第２メタル層よりも下層に位置する。したがって、ゲート信号線１１及びゲート電極ＧＴと、ソース信号線１２、ゲート引出線１３、ダミーゲート引出線１４、一対のソースドレイン電極ＳＤ及びシールド電極６０とは、異なるメタル層に形成されている。

図２及び図４に示すように、異なるメタル層に形成されたゲート信号線１１とゲート引出線１３とは、ゲートコンタクトホール１１ａを介して接続されている。ゲートコンタクトホール１１ａは、ゲート信号線１１とゲート引出線１３とのコンタクト部であり、図４に示すように、ゲート信号線１１が形成された第１メタル層とゲート引出線１３が形成された第２メタル層との間の第１絶縁膜１２１に形成されている。

また、図４〜図８に示すように、第１透明基板１１０の上方には、ソース信号線１２、ゲート引出線１３及びダミーゲート引出線１４及びシールド電極６０を覆うように、第２絶縁膜１２２が形成されている。具体的には、第２絶縁膜１２２は、第１絶縁膜１２１の上に形成された第２メタル層を覆っている。第２絶縁膜１２２は、例えば、窒化シリコン膜等の無機材料からなる無機絶縁膜によって構成されている。無機絶縁膜である第２絶縁膜１２２は、例えばＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法によって成膜することができる。

さらに、第２絶縁膜１２２を覆うように第３絶縁膜１２３が形成されている。本実施の形態において、第３絶縁膜１２３の厚さは、第２絶縁膜１２２の厚さよりも厚い。具体的には、第３絶縁膜１２３の厚さは、第２絶縁膜１２２の厚さの１０倍以上であり、一例として、３０００ｎｍである。これにより、ゲート信号線１１及びソース信号線１２等の配線と共通電極４０との間の厚み方向の距離を大きくすることができるので、ゲート信号線１１及びソース信号線１２等の配線と共通電極４０とで形成される寄生容量を軽減することができる。しかも、第３絶縁膜１２３を厚くすることで、ＴＦＴ２０、ゲート信号線１１及びソース信号線１２等が形成された積層構造のＴＦＴ層を平坦化することができる。これにより、表面が平坦化された第３絶縁膜１２３を形成することができるので、第３絶縁膜１２３の直上の共通電極４０を平坦な平面状に形成することができる。

本実施の形態において、第３絶縁膜１２３は、炭素を含む有機材料からなる有機絶縁膜によって構成されている。有機絶縁膜である第３絶縁膜１２３は、例えば液状の有機材料を塗布して硬化することによって形成することができる。これにより、第３絶縁膜１２３を容易に厚膜化することができるので、全ての画素ＰＸにわたって第３絶縁膜１２３の表面を容易に平坦にすることができる。つまり、第３絶縁膜１２３は、平坦化層として機能している。

また、ＴＦＴ基板１００に形成された共通電極４０及び画素電極３０は、第４絶縁膜１２４を介して対向して積層されている。本実施の形態において、画素電極３０は、共通電極４０よりも上層に位置している。つまり、共通電極４０は、画素電極３０よりも下層に位置している。

具体的には、共通電極４０は、第３絶縁膜１２３の上に形成されており、共通電極４０を覆うように第４絶縁膜１２４が形成されている。そして、第４絶縁膜１２４の上に画素電極３０が所定形状で形成されている。一例として、画素電極３０は、各画素ＰＸごとに櫛歯状に形成されているが、これに限らない。

共通電極４０及び画素電極３０は、例えば、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透明金属酸化物によって構成された透明電極である。また、第４絶縁膜１２４は、例えば、窒化シリコン膜等の無機絶縁膜によって構成されている。無機絶縁膜である第４絶縁膜１２４は、例えばＣＶＤ法によって成膜することができる。

上述のように、共通電極４０は、全ての画素ＰＸにわたって形成された平面状のべた電極である。これにより、ゲート信号線１１及びソース信号線１２等の配線が共通電極４０によって覆われるので、ゲート信号線１１及びソース信号線１２等の配線で発生する電界を共通電極４０によって遮蔽することができる。つまり、ＴＦＴ層で発生する電界を共通電極４０によってシールドすることができる。したがって、共通電極４０の上に形成する画素電極３０の形状及び大きさの設計の自由度が向上するので、画素ＰＸの光透過率及び開口率を容易に向上させることができる。

共通電極４０は薄膜平面状のべた電極であるが、図２に示すように、共通電極４０におけるゲート信号線１１の上には、ＴＦＴ２０のソースドレイン電極ＳＤと画素電極３０とを接続するために開口部４０ａが形成されている。したがって、共通電極４０の開口部４０ａには、第２絶縁膜１２２、第３絶縁膜１２３及び第４絶縁膜１２４の３層構造の絶縁層を貫通するコンタクトホールが設けられており、各画素ＰＸにおいて、ＴＦＴ２０のソースドレイン電極ＳＤと画素電極３０とはこのコンタクトホールを介して接続されている。

図４に示すように、共通電極４０の上には、複数のコモン線１５が形成されている。本実施の形態において、各コモン線１５は、共通電極４０の直上に設けられている。すなわち、各コモン線１５は、共通電極４０に接触して共通電極４０に積層されている。したがって、第４絶縁膜１２４は、共通電極４０だけではなく、共通電極４０に積層されたコモン線１５も覆っている。

各コモン線１５は、共通電極４０よりも低抵抗の材料によって構成されている。例えば、コモン線１５は、金属材料からなる遮光性及び導電性を有する金属膜である。本実施の形態において、コモン線１５は、銅膜によって構成されている。このように、共通電極４０にコモン線１５を積層することによって共通電極４０の時定数を下げることができる。

コモン線１５には、コモンバス配線５０を介してコモン電位が印加される。図５に示すように、コモンバス配線５０は、共通電極４０と同層に形成された第１電極５１と、第１電極５１に積層され、コモン線１５と同層に形成された第２電極５２とを有する。したがって、第１電極５１は、共通電極４０と同じ材料によって構成され、第２電極５２は、コモン線１５と同じ材料によって構成されている。コモンバス配線５０は、共通電極４０及びコモン線１５と同様に、第４絶縁膜１２４に覆われている。

また、画素電極３０の上には第５絶縁膜１２５が形成されている。第５絶縁膜１２５は、画素電極３０を覆うように第４絶縁膜１２４の上に形成されている。本実施の形態において、第５絶縁膜１２５は、全ての画素ＰＸにわたって形成されている。

第５絶縁膜１２５は、無機材料によって構成された無機絶縁膜又は有機材料によって構成された有機絶縁膜である。第５絶縁膜１２５は、有機絶縁膜からなる配向膜であってもよい。配向膜は、液晶層３００に接しており、液晶層３００の液晶分子の初期配向角度を制御する。具体的には、液晶分子の初期配向角度を一定方向に揃えるために、配向膜にはラビング処理が施されている。なお、第５絶縁膜１２５が配向膜でない場合は、第５絶縁膜１２５の上に配向膜を別途形成するとよい。

本実施の形態において、第１絶縁膜１２１、第２絶縁膜１２２、第３絶縁膜１２３、第４絶縁膜１２４及び第５絶縁膜１２５は、画素領域２ａだけではなく、額縁領域２ｂにも形成されている。具体的には、第１絶縁膜１２１、第２絶縁膜１２２、第３絶縁膜１２３、第４絶縁膜１２４及び第５絶縁膜１２５は、第１透明基板１１０上の全面に形成されている。

ここで、各種配線及び電極の接続関係について詳細に説明する。まず、コモン電位が印加される部材同士の接続関係について詳細に説明する。本実施の形態では、ダミーゲート引出線１４、コモン線１５、共通電極４０、コモンバス配線５０及びシールド電極６０にコモン電位が印加されている。

図１に示すように、表示パネル２（ＴＦＴ基板１００）は、複数のダミーゲート引出線１４の各々とシールド電極６０とを接続する第１接続配線８１を備える。つまり、各ダミーゲート引出線１４とシールド電極６０とは第１接続配線８１を介して接続されている。具体的には、ダミーゲート引出線１４の一方の端部が第１接続配線８１によってシールド電極６０と接続されている。

図５に示すように、第１接続配線８１は、額縁領域２ｂに形成された第１コンタクトホール８１ａを介して複数のダミーゲート引出線１４の各々とシールド電極６０とを接続している。これにより、シールド電極６０を介して複数のダミーゲート引出線１４にコモン電位を印加することができる。

本実施の形態において、第１接続配線８１は、画素電極３０と同層に形成されている。したがって、第１接続配線８１は、画素電極３０と同じ材料によって構成されている。このように、ダミーゲート引出線１４とシールド電極６０とを接続する第１接続配線８１を画素電極３０と同層に形成する場合、第１コンタクトホール８１ａは、第２絶縁膜１２２、第３絶縁膜１２３及び第４絶縁膜１２４を貫通するように形成される。

この場合、第１コンタクトホール８１ａは、画素電極３０とＴＦＴ２０のソースドレイン電極とを接続するためのコンタクトホールを形成するときのプロセスと同時に形成することができる。これにより、フォトマスクを増やすことなく第１コンタクトホール８１ａを形成することができる。また、画素電極３０をパターニングする際のプロセスと同時に第１接続配線８１を所定形状に形成することができる。なお、第１コンタクトホール８１ａは、１つの第１接続配線８１について、ダミーゲート引出線１４の上とシールド電極６０の上との少なくとも２箇所に形成されている。

また、本実施の形態において、第１コンタクトホール８１ａは、額縁領域２ｂにおける一対の長辺のうちの他方の長辺（図１の上側の長辺）に形成されている。つまり、第１コンタクトホール８１ａは、ゲート端子部７１及びソース端子部７２が設けられた長辺（図１の下側の長辺）とは反対側の長辺に形成されている。したがって、第１接続配線８１は、ゲート端子部７１及びソース端子部７２が設けられた長辺とは反対側の長辺に形成されている。

一方、図１に示すように、ゲート端子部７１及びソース端子部７２が設けられた長辺（図１の下側の長辺）では、ダミーゲート引出線１４の他方の端部は、コモン電位が印加されるコモンバス配線５０に接続されている。具体的には、表示パネル２（ＴＦＴ基板１００）は、複数のダミーゲート引出線１４とコモンバス配線５０とを接続する第２接続配線８２を備える。つまり、各ダミーゲート引出線１４の他方の端部とコモンバス配線５０とは第２接続配線８２を介して接続されている。図６に示すように、第２接続配線８２は、額縁領域２ｂに形成された第２コンタクトホール８２ａを介して複数のダミーゲート引出線１４の各々とコモンバス配線５０とを接続している。具体的には、第２接続配線８２は、コモンバス配線５０の上層の第２電極５２の上面に接触することで第２電極５２に接続されている。

本実施の形態において、第２接続配線８２は、画素電極３０と同層に形成されている。つまり、第２接続配線８２は、第１接続配線８１と同層に形成されている。したがって、第２接続配線８２は、第１接続配線８１と同様に、画素電極３０と同じ材料によって構成されている。このように、ダミーゲート引出線１４とコモンバス配線５０とを接続する第２接続配線８２を画素電極３０と同層に形成する場合、第２コンタクトホール８２ａは、第１コンタクトホール８１ａと同様に、第２絶縁膜１２２、第３絶縁膜１２３及び第４絶縁膜１２４を貫通するように形成される。

これにより、第１コンタクトホール８１ａと同様に、画素電極３０とＴＦＴ２０のソースドレイン電極とを接続するためのコンタクトホールを形成するときのプロセスと同時に第２コンタクトホール８２ａを形成することができる。また、第１接続配線８１と同様に、画素電極３０をパターニングする際のプロセスと同時に第２接続配線８２を所定形状に形成することができる。つまり、第１接続配線８１と第２接続配線８２とを同じプロセスで形成することができる。

なお、第１コンタクトホール８１ａは、１つの第１接続配線８１に対して２つ形成されていたが、第２コンタクトホール８２ａは、１つの第２接続配線８２に対して１つ形成されている。具体的には、コモンバス配線５０は、開口５０ａを有しており、第２コンタクトホール８２ａは、この開口５０ａ内に形成されている。コモンバス配線５０の開口５０ａは、コモンバス配線５０をパターニングする際のプロセスで形成することができる。

また、本実施の形態において、第２コンタクトホール８２ａは、額縁領域２ｂにおける一対の長辺のうちの一方の長辺（図１の下側の長辺）に形成されている。つまり、第２コンタクトホール８２ａは、ゲート端子部７１及びソース端子部７２が設けられた長辺に形成されている。したがって、第２接続配線８２は、ゲート端子部７１及びソース端子部７２が設けられた長辺に形成されている。

このように、ダミーゲート引出線１４は、一方の端部が第１接続配線８１によってシールド電極６０に接続されているとともに、他方の端部が第２接続配線８２によってコモンバス配線５０に接続されている。つまり、ダミーゲート引出線１４は、いずれもコモン電位が印加されるシールド電極６０及びコモンバス配線５０に接続されており、両端部からコモン電位が印加されている。なお、ダミーゲート引出線１４は、両端部からコモン電位が印加されていなくてもよく、両端部の一方のみからコモン電位が印加されていてもよい。つまり、第１接続配線８１及び第２接続配線８２の少なくとも一方が設けられていればよい。

図１に示すように、コモンバス配線５０とシールド電極６０とは、互いに接続されている。具体的には、表示パネル２（ＴＦＴ基板１００）は、コモンバス配線５０とシールド電極６０とを接続するコモン接続配線８３（第３接続配線）を備える。つまり、コモンバス配線５０とシールド電極６０とはコモン接続配線８３を介して接続されている。図７に示すように、コモン接続配線８３は、額縁領域２ｂに形成されたコンタクトホール８３ａを介してコモンバス配線５０とシールド電極６０とを接続している。

本実施の形態において、コモン接続配線８３は、画素電極３０と同層に形成されている。つまり、コモン接続配線８３は、第１接続配線８１及び第２接続配線８２と同層に形成されている。したがって、コンタクトホール８３ａは、第１コンタクトホール８１ａ及び第２コンタクトホール８２ａと同様に、第２絶縁膜１２２、第３絶縁膜１２３及び第４絶縁膜１２４を貫通するように形成されている。これにより、第１コンタクトホール８１ａ及び第２コンタクトホール８２ａと同様に、画素電極３０とＴＦＴ２０のソースドレイン電極とを接続するためのコンタクトホールを形成するときのプロセスと同時にコンタクトホール８３ａを形成することができる。また、第１接続配線８１及び第２接続配線８２と同様に、画素電極３０をパターニングする際のプロセスと同時にコモン接続配線８３を所定形状に形成することができる。つまり、第１接続配線８１と第２接続配線８２とコモン接続配線８３とを同じプロセスで形成することができる。

次に、ゲート端子部７１及びソース端子部７２の周辺における配線の接続関係について説明する。

図８に示すように、ゲート引出線１３は、ソース信号線１２と同層に形成され、ゲート信号線１１は、ソース信号線１２と異なる層に形成されている。また、ゲート中継配線１６は、ゲート信号線１１と同層に形成されている。したがって、ゲート中継配線１６は、第１絶縁膜１２１に形成されたコンタクトホール１６ａ及び１６ｂを介してゲート引出線１３及びゲート端子電極７１ａの各々と接続されている。これにより、ゲート中継配線１６とソース中継配線１７とを立体交差させることができる。

なお、ゲート中継配線１６の引き回し方は、図８に示す方法に限るものではない。例えば、ゲート中継配線１６は、コンタクトホールを介して共通電極４０又は画素電極３０が形成されたメタル層に引き回されてから元のメタル層に戻ってゲート引出線１３に接続されていてもよい。

次に、ＣＦ基板２００について説明する。図４〜図８に示すように、ＣＦ基板２００は、ＴＦＴ基板１００に対向する対向基板である。本実施の形態において、ＣＦ基板２００は、カラーフィルタを有するカラーフィルタ基板である。

図示されていないが、ＣＦ基板２００は、ガラス基板又は透明樹脂基板等の透明基材からなる第２透明基板と、第２透明基板に形成されたカラーフィルタ層及び遮光層とを有する。

カラーフィルタ層は、各画素ＰＸに対応するカラーフィルタを有する。具体的には、カラーフィルタ層は、赤色用画素ＰＸＲに対応する赤色カラーフィルタと、緑色用画素ＰＸＧに対応する緑色カラーフィルタと、青色用画素ＰＸＢに対応する青色カラーフィルタとを有する。これらのカラーフィルタは、遮光層の間の領域（つまり遮光層の開口部）に形成される。

遮光層は、黒色層であり、例えばカーボンブラックによって構成されている。遮光層は、列方向に隣り合う２つの画素ＰＸの境界部ごとに形成されている。具体的には、遮光層は、少なくともゲート信号線１１を覆うように行方向に沿ってライン状に形成されている。なお、遮光層は、ゲート引出線１３及びソース信号線１２を覆うように列方向に沿ってもライン状に形成されていてもよい。この場合、遮光層は、格子状に形成されたブラックマトリクスである。

このように構成される表示パネル２には、一対の偏光板（不図示）が貼り合わされている。例えば、一対の偏光板の一方がＴＦＴ基板１００の外面に形成され、一対の偏光板の他方がＣＦ基板２００の外面に形成される。一対の偏光板は、偏光方向が互いに直交するように配置されている。また、一対の偏光板には、位相差板が貼り合わされていてもよい。

なお、表示パネル２は、ＴＦＴ基板１００がバックライトＢＬ側に位置し、ＣＦ基板２００が観察者側に位置するようにして配置される。つまり、表示パネル２は、ＣＦ基板２００がＴＦＴ基板１００よりも前方となるように配置される。

以上説明したように、本実施の形態における表示パネル２及びＴＦＴ基板１００は、複数のゲート信号線１１と、複数のゲート信号線に交差する複数のゲート引出線１３及び複数のダミーゲート引出線１４とを備えており、画素領域２ａを第１方向に沿って第１領域Ａ１、第２領域Ａ２及び第３領域Ａ３の少なくとも３つに分割した場合、複数のゲート引出線１３は、第２領域Ａ２に形成され、かつ、複数のダミーゲート引出線１４は、第１領域Ａ１及び第３領域Ａ３の各々に形成されている。

このように、ゲート引出線１３が形成される領域とダミーゲート引出線１４が形成される領域とを区分することで、ゲート引出線１３、ダミーゲート引出線１４及びソース信号線１２等の各種配線を額縁領域２ｂに寄せてゲート端子部７１又はソース端子部７２に接続する際に、各種配線が交差する割合を少なくすることができる。したがって、ゲート引出線１３、ダミーゲート引出線１４及びソース信号線１２等の各種配線の額縁領域２ｂにおけるレイアウトの自由度が低くなることを抑制することができる。

特に、ゲート端子部７１及びソース端子部７２が額縁領域２ｂの同じ辺に設けられている場合には、ゲート引出線１３及びソース信号線１２等の様々な配線が１つの辺に集中し、配線レイアウトの制約が大きくなる。しかも、本実施の形態のように、ＣＯＧ方式により額縁領域２ｂにゲートドライバ３ａ及びソースドライバ３ｂを直接実装する場合には、ゲートドライバ３ａ及びソースドライバ３ｂの配置レイアウトの自由度が低くなるばかりか、ゲート引出線１３及びソース信号線１２等の各種配線の配線レイアウトの自由度も一層低下する。

これに対して、本実施の形態における表示パネル２及びＴＦＴ基板１００では、ゲート引出線１３が形成される領域とダミーゲート引出線１４が形成される領域とを区分している。これにより、ゲート端子部７１及びソース端子部７２が額縁領域２ｂの同じ辺に設けられていたりＣＯＧ方式により額縁領域２ｂにゲートドライバ３ａ及びソースドライバ３ｂが直接実装されたりしていても、ゲート引出線１３及びソース信号線１２等の各種配線の配線レイアウトの自由度が低下することを効果的に抑制できる。

また、本実施の形態における表示パネル２及びＴＦＴ基板１００では、複数のダミーゲート引出線１４には、コモン電位が印加されている。本実施の形態では、コモン電位が印加されるシールド電極６０及びコモンバス配線５０を利用して、複数のダミーゲート引出線１４にコモン電位を印加している。具体的には、複数のダミーゲート引出線１４をシールド電極６０及びコモンバス配線５０に接続することで、複数のダミーゲート引出線１４にコモン電位を印加している。

これにより、複数のダミーゲート引出線１４を額縁領域２ｂに寄せてゲート端子部７１又はソース端子部７２に接続しなくても、複数のダミーゲート引出線１４に所定の電位としてコモン電位を印加することができる。したがって、複数のダミーゲート引出線１４を額縁領域２ｂに寄せて引き回す場合と比べて、ゲート引出線１３、ダミーゲート引出線１４及びソース信号線１２等の各種配線の額縁領域２ｂにおけるレイアウトの自由度が低くなることを一層抑制することができる。

以上、本実施の形態によれば、複数のゲート信号線１１と複数のゲート引出線１３及び複数のダミーゲート引出線１４とが交差する構造を有していながらも、配線レイアウトの自由度が高いＴＦＴ基板１００及び表示パネル２を実現することができる。

（変形例１）
次に、上記実施の形態の変形例１について、図９を用いて説明する。図９は、変形例１に係る画像表示装置１Ａの概略構成を示す平面図である。なお、本変形例において、ゲート引出線１３及びダミーゲート引出線１４が形成される領域以外の構成は、上記実施の形態と同様の構成である。

上記実施の形態における表示パネル２及びＴＦＴ基板１００においては、複数のゲート引出線１３が第２領域Ａ２に形成され、かつ、複数のダミーゲート引出線１４が第１領域Ａ１及び第３領域Ａ３の各々に形成されていたが、本変形例における表示パネル２Ａ及びＴＦＴ基板１００Ａにおいては、複数のゲート引出線１３が第１領域Ａ１及び第３領域Ａ３の各々に形成され、かつ、ダミーゲート引出線１４が第２領域Ａ２に形成されている。

つまり、本変形例では、第１領域Ａ１及び第３領域Ａ３がゲート接続領域になっており、第１領域Ａ１及び第３領域Ａ３には、ゲート引出線１３及びダミーゲート引出線１４のうちゲート引出線１３のみが形成されている。一方、第２領域Ａ２には、ゲート引出線１３及びダミーゲート引出線１４のうちダミーゲート引出線１４のみが形成され、第２領域Ａ２がダミー領域になっている。

具体的には、複数のゲート引出線１３は、行方向に間隔を空けて配置された２つのゲートドライバ３ａの一方の第１ゲートドライバに接続された複数の第１ゲート引出線と、２つのゲートドライバ３ａの他方の第２ゲートドライバに接続された複数の第２ゲート引出線とから構成されている。そして、複数の第１ゲート引出線が第１領域Ａ１に配置され、複数の第２ゲート引出線が第３領域Ａ３に配置され、且つ、複数のダミーゲート引出線１４が第２領域Ａ２に配置されている。

以上、本変形例における表示パネル２Ａ及びＴＦＴ基板１００Ａでも、上記実施の形態における表示パネル２及びＴＦＴ基板１００と同様に、ゲート引出線１３を形成する領域とダミーゲート引出線１４を形成する領域とが区分されている。これにより、ゲート引出線１３及びソース信号線１２等の各種配線の配線レイアウトの自由度が低下することを抑制することができ、配線レイアウトの自由度が高い表示パネル２Ａ及びＴＦＴ基板１００Ａを実現することができる。

なお、本変形例は、以下の変形例にも適用することができる。

（変形例２）
次に、上記実施の形態の変形例２について、図１０を用いて説明する。図１０は、変形例２に係る表示パネル２Ｂの概略構成を示す平面図である。なお、本変形例において、コモン中継配線１８以外の構成は、上記実施の形態と同様の構成である。

上記実施の形態における表示パネル２及びＴＦＴ基板１００では、ソース端子部７２に含まれるコモン端子電極７２ｂは、コモン中継配線１８を介してシールド電極６０に接続されていたが、図１０に示すように、本変形例における表示パネル２Ｂ及びＴＦＴ基板１００Ｂでは、コモン端子電極７２ｂは、コモン中継配線１８Ｂを介してコモンバス配線５０に接続されている。つまり、本変形例では、コモン中継配線１８Ｂは、コモン端子電極７２ｂとコモンバス配線５０とを連結している。

この場合、電源回路７からコモン端子電極７２ｂにコモン電位が入力されると、コモンバス配線５０には、コモン中継配線１８Ｂを介してコモン電位が印加される。これにより、ダミーゲート引出線１４及びコモン線１５にコモン電位が印加される。なお、本変形例では、シールド電極６０には、コモン接続配線８３を介してコモンバス配線５０からコモン電位が印加される。つまり、シールド電極６０にはコモンバス配線５０を経由してコモン電位が印加される。

以上、本変形例における表示パネル２Ｂ及びＴＦＴ基板１００Ｂでも、上記実施の形態における表示パネル２及びＴＦＴ基板１００と同様に、ゲート引出線１３を形成する領域とダミーゲート引出線１４を形成する領域とが区分されている。これにより、ゲート引出線１３及びソース信号線１２等の各種配線の配線レイアウトの自由度が低下することを抑制することができ、配線レイアウトの自由度が高い表示パネル２Ｂ及びＴＦＴ基板１００Ｂを実現することができる。

（変形例３）
次に、上記実施の形態の変形例３について、図１１〜図１３を用いて説明する。図１１は、変形例３に係る表示パネル２Ｃの概略構成を示す平面図である。図１２は、変形例３に係る表示パネル２Ｃにおけるゲート端子部７１及びソース端子部７２の周辺の構成を示す平面図である。図１３は、図１２のXIII−XIII線における断面図である。

上記実施の形態における表示パネル２、上記変形例１における表示パネル２Ａ及び上記変形例２における表示パネル２Ｂでは、ダミーゲート引出線１４には、コモン電位が印加されていたが、これに限らない。具体的には、上記実施の形態における表示パネル２、上記変形例１における表示パネル２Ａ及び上記変形例２における表示パネル２Ｂでは、コモン端子電極７２ｂからコモン中継配線１８を介してシールド電極６０又はコモンバス配線５０に印加されるコモン電位がダミーゲート引出線１４に印加されていた。

これに対して、本変形例における表示パネル２Ｃ及びＴＦＴ基板１００Ｃでは、図１０及び図１１に示すように、複数のダミーゲート引出線１４に所定の電位が印加されるように、複数のダミーゲート引出線１４には、ＴＦＴ２０のゲートをオフするオフ電圧Ｖ_ＯＦＦが印加されている。

具体的には、本変形例において、ゲート端子部７１には、ダミーゲート引出線１４に所定の電位を印加するためのダミーゲート端子電極７１ｂが含まれている。また、額縁領域２ｂにおけるダミーゲート引出線１４とダミーゲート端子電極７１ｂとの経路には、ダミーゲート中継配線１９が設けられている。ダミーゲート中継配線１９は、ダミーゲート引出線１４とダミーゲート端子電極７１ｂとを接続している。つまり、ダミーゲート端子電極７１ｂとダミーゲート引出線１４とは、ダミーゲート端子電極７１ｂによって接続されている。

そして、ダミーゲート端子電極７１ｂには、ゲートドライバ３ａから出力されるオフ電圧Ｖ_ＯＦＦが入力される。これにより、ダミーゲート端子電極７１ｂに入力されたオフ電圧Ｖ_ＯＦＦは、ダミーゲート中継配線１９を介してダミーゲート引出線１４に印加される。オフ電圧Ｖ_ＯＦＦは、一定の電圧であり、一例として−７Ｖ〜−１Ｖであるが、これに限らない。

ダミーゲート中継配線１９は、ダミーゲート引出線１４と異なるメタル層に形成されており、コンタクトホール１９ａを介してダミーゲート引出線１４に接続されている。また、ダミーゲート中継配線１９は、コンタクトホール１９ｂを介してダミーゲート端子電極７１ｂに接続されている。

図１３に示すように、本実施の形態において、ダミーゲート中継配線１９は、ゲート信号線１１と同層に形成され、かつ、ソース信号線１２と異なる層に形成されている。具体的には、ダミーゲート中継配線１９及びゲート信号線１１は、ＴＦＴ２０のゲート電極ＧＴと同層に形成されている。したがって、コンタクトホール１９ａ及び１９ｂは、ダミーゲート中継配線１９及びゲート信号線１１が形成される第１メタル層と、ソース信号線１２及びダミーゲート引出線１４が形成される第２メタル層との間の第１絶縁膜１２１（ゲート絶縁膜）に形成されている。このように、ダミーゲート中継配線１９は、第１絶縁膜１２１に形成されたコンタクトホール１９ａ及び１９ｂを介してダミーゲート引出線１４及びダミーゲート端子電極７１ｂの各々と接続されている。これにより、ダミーゲート中継配線１９とソース中継配線１７とを立体交差させることができる。

なお、ダミーゲート中継配線１９の引き回し方は、図１３に示す方法に限るものではない。例えば、ダミーゲート中継配線１９は、コンタクトホールを介して共通電極４０又は画素電極３０が形成されたメタル層に引き回されてから元のメタル層に戻ってダミーゲート引出線１４に接続されていてもよい。

以上、本変形例における表示パネル２Ｃ及びＴＦＴ基板１００Ｃでも、上記実施の形態における表示パネル２及びＴＦＴ基板１００と同様に、ゲート引出線１３を形成する領域とダミーゲート引出線１４を形成する領域とが区分されている。これにより、ゲート引出線１３及びソース信号線１２等の各種配線の配線レイアウトの自由度が低下することを抑制することができ、配線レイアウトの自由度が高い表示パネル２Ｂ及びＴＦＴ基板１００Ｂを実現することができる。

なお、本変形例において、ダミーゲート引出線１４に所定の電位を印加するためのダミーゲート端子電極７１ｂは、ゲート端子部７１に含まれていたが、これに限らない。例えば、ダミーゲート端子電極７１ｂは、ソース端子部７２に設けられていてもよいし、ソース端子部７２及びゲート端子部７１のいずれにも含まれておらず、単独でＴＦＴ基板１００の額縁領域２ｂに設けられていてもよい。

（その他の変形例）
以上、本開示に係るＴＦＴ基板及び表示パネル等について、実施の形態に基づいて説明したが、本開示は、上記実施の形態に限定されるものではない。

例えば、上記実施の形態では、コモンバス配線５０とは別の層に形成された第２接続配線８２によって、ダミーゲート引出線１４の他方の端部がコモンバス配線５０に接続されていたが、これに限らない。具体的には、図１４に示すように、コモンバス配線５０とは別の層に形成された部材を用いることなく、ダミーゲート引出線１４をコモンバス配線５０に接続してもよい。具体的には、コモンバス配線５０の一部を第２接続配線として用いて、ダミーゲート引出線１４とコモンバス配線５０とを直接接続してもよい。

また、上記実施の形態では、ダミーゲート引出線１４とシールド電極６０とを接続する第１接続配線８１は、画素電極３０と同層に形成されていたが、これに限らない。例えば、ダミーゲート引出線１４とシールド電極６０とを接続する第１接続配線８１は、共通電極４０と同層に形成されていてもよい。

また、上記実施の形態では、第１接続配線８１は、ダミーゲート引出線１４とシールド電極６０とを接続していたが、これに限らない。例えば、第１接続配線８１は、ダミーゲート引出線１４とコモンバス配線５０とを接続してもよい。

また、上記実施の形態では、画素電極３０が共通電極４０よりも上層に位置していたが、共通電極４０の方が画素電極３０よりも上層に位置していてもよい。例えば、共通電極４０を第３絶縁膜１２３の上に形成し、画素電極３０を第２絶縁膜１２２の上に形成すればよい。

また、上記実施の形態において、画素領域２ａは、第１領域Ａ１、第２領域Ａ２及び第３領域Ａ３の３列の領域に分割されていたが、これに限らない。具体的には、画素領域２ａは、４列以上の領域に分割されていてもよい。

また、上記実施の形態では、コモンバス配線５０は、第１電極５１と第２電極５２との２層構造であったが、これに限らない。具体的には、コモンバス配線５０は、第１電極５１及び第２電極５２の一方のみで構成された単層構造であってもよい。この場合、コモンバス配線５０の一部を第１接続配線又は第２接続配線として用いる場合、第１接続配線又は第２接続配線は、第１電極５１及び第２電極５２の一方のみで構成されていてもよい。

また、上記実施の形態では、ゲート信号線１１とゲート引出線１３及びソース信号線１２とが平面視において直交（つまり９０°で交差）する場合について説明したが、これに限らない。例えば、ゲート信号線１１とゲート引出線１３及びソース信号線１２とは、９０°以外の角度で交差する場合であってもよい。

また、上記実施の形態において、ゲートドライバ３ａ及びソースドライバ３ｂは、ＣＯＧ方式によって表示パネル２（ＴＦＴ基板１００）に実装されていたが、これに限らない。例えば、ゲートドライバ３ａ及びソースドライバ３ｂは、ＣＯＦ方式によって表示パネル２（ＴＦＴ基板１００）に実装されていてもよい。この場合、ソースドライバ３ｂをＣＯＦ方式によって実装する場合、ソースドライバ３ｂが実装されたフレキシブル配線基板４をＴＦＴ基板１００に接続すればよい。

また、上記実施の形態において、電源回路７からのコモン電位が入力されるコモン端子電極７２ｂは、ソース端子部７２に含まれていたが、これに限らない。例えば、コモン端子電極７２ｂは、ゲート端子部７１に含まれていてもよい。あるいは、コモン端子電極７２ｂは、ソース端子部７２及びゲート端子部７１のいずれにも含まれておらず、単独でＴＦＴ基板１００の額縁領域２ｂに設けられていてもよい。

また、上記実施の形態において、表示パネル２として液晶表示パネルを用いたが、これに限らない。例えば、表示パネル２は、有機ＥＬパネル又は無機ＥＬパネル等の他の表示デバイスであってもよい。つまり、上記実施の形態におけるＴＦＴ基板１００は、有機ＥＬパネル又は無機ＥＬパネル等にも適用することができる。

その他、上記実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。

１、１Ａ 画像表示装置
２、２Ａ、２Ｂ、２Ｃ 表示パネル
２ａ 画素領域
２ｂ 額縁領域
３ａ ゲートドライバ
３ｂ ソースドライバ
４ フレキシブル配線基板
５ 回路基板
６ タイミングコントローラ
７ 電源回路
８ 画像処理回路
１１ ゲート信号線
１１ａ ゲートコンタクトホール
１２ ソース信号線
１３ ゲート引出線
１４ ダミーゲート引出線
１５ コモン線
１６ ゲート中継配線
１６ａ、１６ｂ、１９ａ、１９ｂ、８３ａ コンタクトホール
１７ ソース中継配線
１８ コモン中継配線
１９ ダミーゲート中継配線
２０ ＴＦＴ
３０ 画素電極
４０ 共通電極
４０ａ 開口部
５０ コモンバス配線
５０ａ 開口
６０ シールド電極
７１ ゲート端子部
７１ａ ゲート端子電極
７１ｂ ダミーゲート端子電極
７２ ソース端子部
７２ａ ソース端子電極
７２ｂ コモン端子電極
８１ 第１接続配線
８１ａ 第１コンタクトホール
８２ 第２接続配線
８２ａ 第２コンタクトホール
８３ コモン接続配線
１００、１００Ａ、１００Ｂ、１００Ｃ ＴＦＴ基板
１１０ 第１透明基板
１２１ 第１絶縁膜
１２２ 第２絶縁膜
１２３ 第３絶縁膜
１２４ 第４絶縁膜
１２５ 第５絶縁膜
２００ ＣＦ基板
３００ 液晶層
４００ 封止部材

Claims (24)

1. 複数の画素によって構成された画素領域と前記画素領域を囲む額縁領域とを有する薄膜トランジスタ基板であって、
   前記画素領域において第１方向に延在する複数のゲート信号線と、
   前記画素領域において前記第１方向と異なる第２方向に延在する複数のゲート引出線及び複数のダミーゲート引出線とを備え、
   前記複数のゲート引出線は、前記複数のゲート信号線と前記複数のゲート引出線との複数の交差部のうちの少なくとも１箇所で前記ゲート信号線と接続されており、
   前記画素領域を前記第１方向に沿って第１領域、第２領域及び第３領域の少なくとも３つに分割した場合、
   （ｉ）前記複数のゲート引出線は、前記第２領域に形成され、かつ、前記複数のダミーゲート引出線は、前記第１領域及び前記第３領域の各々に形成される、又は、（ｉｉ）前記複数のゲート引出線は、前記第１領域及び前記第３領域の各々に形成され、かつ、前記ダミーゲート引出線は、前記第２領域に形成される、
   薄膜トランジスタ基板。
2. 前記第１領域は、前記画素領域の前記第１方向における一方の端部領域であり、
   前記第３領域は、前記画素領域の前記第１方向における他方の端部領域である、
   請求項１に記載の薄膜トランジスタ基板。
3. 前記複数のゲート信号線と電気的に接続された複数のゲート端子電極を含むゲート端子部を備え、
   前記ゲート端子部は、前記薄膜トランジスタ基板の前記額縁領域における一対の長辺のうちの一方の長辺に２つ設けられており、
   前記第２領域は、前記２つのゲート端子部に接続された全ての前記複数のゲート引出線が形成された領域である、
   請求項１又は２に記載の薄膜トランジスタ基板。
4. 前記画素領域において前記第２方向に延在する複数のソース信号線と、
   前記複数のソース信号線と電気的に接続された複数のソース端子電極を含むソース端子部とを備え、
   前記ソース端子部は、前記ゲート端子部が設けられた長辺と同じ長辺に設けられている、
   請求項３に記載の薄膜トランジスタ基板。
5. 前記第１方向に間隔を空けて配置され、前記複数のゲート信号線に前記複数のゲート引出線を介してゲート信号を供給する第１ゲートドライバ及び第２ゲートドライバをさらに備え、
   前記複数のゲート引出線は、前記第１ゲートドライバに接続された複数の第１ゲート引出線と、前記第２ゲートドライバに接続された複数の第２ゲート引出線と、から構成され、
   前記複数の第１ゲート引出線が前記第１領域に配置され、前記複数の第２ゲート引出線が前記第３領域に配置され、且つ、前記複数のダミーゲート引出線が前記第２領域に配置されている、
   請求項１に記載の薄膜トランジスタ基板。
6. さらに、
   前記複数の画素の各々に設けられた画素電極と、
   前記画素電極に対向して設けられた共通電極と、
   前記額縁領域に形成され、コモン電位が印加されるシールド電極と、
   前記額縁領域に形成された第１コンタクトホールを介して前記複数のダミーゲート引出線の各々と前記シールド電極とを接続する第１接続配線とを備える、
   請求項１〜５のいずれか１項に記載の薄膜トランジスタ基板。
7. 前記第１接続配線は、前記画素電極と同層に形成されている、
   請求項６に記載の薄膜トランジスタ基板。
8. 前記第１接続配線は、前記共通電極と同層に形成されている、
   請求項６に記載の薄膜トランジスタ基板。
9. 前記複数の画素の各々に設けられた薄膜トランジスタを備え、
   前記シールド電極は、前記薄膜トランジスタのソースドレイン電極と同層に形成されている、
   請求項６〜８のいずれか１項に記載の薄膜トランジスタ基板。
10. 前記シールド電極は、前記ダミーゲート引出線と同層に形成されている、
    請求項６〜９のいずれか１項に記載の薄膜トランジスタ基板。
11. 前記シールド電極は、メッシュ状に形成されている、
    請求項６〜１０のいずれか１項に記載の薄膜トランジスタ基板。
12. １つの前記第１接続配線について、前記第１コンタクトホールは、前記ダミーゲート引出線の上と前記シールド電極の上との少なくとも２箇所に形成されている、
    請求項６〜１１のいずれか１項に記載の薄膜トランジスタ基板。
13. 前記第１コンタクトホールは、前記一対の長辺のうちの他方の長辺に形成されている、
    請求項６〜１２のいずれか１項に記載の薄膜トランジスタ基板。
14. 前記額縁領域に形成され、前記コモン電位が印加されるコモンバス配線と、
    前記額縁領域に形成された第２コンタクトホールを介して前記複数のダミーゲート引出線の各々と前記コモンバス配線とを接続する第２接続配線とを備え、
    前記複数のコモン配線は、前記コモンバス配線に接続されている、
    請求項６〜１３のいずれか１項に記載の薄膜トランジスタ基板。
15. 前記第２接続配線は、前記画素電極と同層に形成されている、
    請求項１４に記載の薄膜トランジスタ基板。
16. 前記コモンバス配線は、前記共通電極と同層に形成された第１電極と、前記第１電極に積層され、前記コモン線と同層に形成された第２電極とを有する、
    請求項１４又は１５に記載の薄膜トランジスタ基板。
17. 前記第２コンタクトホールは、前記一方の長辺に形成されている、
    請求項１４〜１６のいずれか１項に記載の薄膜トランジスタ基板。
18. 前記額縁領域に形成され、前記複数のコモン線に接続されたコモンバス配線を備え、
    前記コモンバス配線は、前記シールド電極と電気的に接続され、
    前記複数のダミーゲート引出線は、前記額縁領域に形成されたコンタクトホールを介して前記コモンバス配線に接続されている、
    請求項５に記載の薄膜トランジスタ基板。
19. 前記コンタクトホールは、前記一方の長辺に形成されている、
    請求項１８に記載の薄膜トランジスタ基板。
20. 前記コンタクトホールは、前記一対の長辺のうちの他方の長辺に形成されている、
    請求項１９に記載の薄膜トランジスタ基板。
21. 前記ゲート端子部又は前記ソース端子部には、前記ダミーゲート引出線に所定の電位を印加するためのダミーゲート端子電極が含まれており、
    前記額縁領域における前記ダミーゲート引出線と前記ダミーゲート端子電極との経路には、ダミーゲート中継配線が設けられており、
    前記複数のゲート引出線及び前記複数のダミーゲート引出線は、前記複数のソース信号線と同層に形成され、
    前記ダミーゲート中継配線は、前記複数のゲート信号線と同層に形成され、かつ、前記複数のソース信号線と異なる層に形成されており、
    前記ダミーゲート中継配線は、コンタクトホールを介して前記ダミーゲート引出線に接続されており、かつ、コンタクトホールを介して前記ダミーゲート端子電極に接続されている、
    請求項５に記載の薄膜トランジスタ基板。
22. 前記ダミーゲート中継配線及び前記複数のゲート信号線は、前記複数の画素の各々に設けられた薄膜トランジスタのゲート電極と同層に形成されている、
    請求項２１に記載の薄膜トランジスタ基板。
23. 複数の画素によって構成された画素領域と前記画素領域を囲む額縁領域とを有する薄膜トランジスタ基板であって、
    前記画素領域において第１方向に延在する複数のゲート信号線と、
    前記画素領域において前記第１方向と異なる第２方向に延在する複数のソース信号線と、
    前記画素領域において前記第２方向に延在する複数のゲート引出線及び複数のダミーゲート引出線と、
    前記複数のゲート引出線に接続された複数のゲート端子電極からなるゲート端子部と、
    前記複数のソース信号線に接続された複数のソース端子電極からなるソース端子部とを備え、
    前記複数のゲート引出線は、前記複数のゲート信号線と前記複数のゲート引出線との複数の交差部のうちの少なくとも１箇所で前記ゲート信号線と接続されており、
    前記額縁領域における前記ダミーゲート引出線と前記ダミーゲート端子電極との経路には、ダミーゲート中継配線が設けられており、
    前記複数のゲート引出線及び前記複数のダミーゲート引出線は、前記複数のソース信号線と同層に形成され、
    前記ダミーゲート中継配線は、前記複数のゲート信号線と同層に形成され、かつ、前記複数のソース信号線と異なる層に形成されており、
    前記ダミーゲート中継配線は、コンタクトホールを介して前記ダミーゲート引出線に接続されており、かつ、コンタクトホールを介して前記ダミーゲート端子電極に接続されている、
    薄膜トランジスタ基板。
24. 請求項１〜２３のいずれか１項に記載の薄膜トランジスタ基板と、
    前記薄膜トランジスタ基板に対向する対向基板とを備える、
    表示パネル。

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