KR101548862B1

KR101548862B1 - 칩형 코일 부품 및 그 제조 방법

Info

Publication number: KR101548862B1
Application number: KR1020140027554A
Authority: KR
Inventors: 최민성
Original assignee: 삼성전기주식회사
Priority date: 2014-03-10
Filing date: 2014-03-10
Publication date: 2015-08-31
Also published as: CN104916390A

Abstract

본 발명은 칩형 코일 부품 및 그 제조 방법에 관한 것이다. 본 발명에 따른 칩형 코일 부품은 실장면으로 제공되는 하면과 이에 대응되는 상면, 길이 방향의 양 단면 및 폭 방향의 양 단면을 구비하고, 상기 길이 방향의 양 단면에 제1 및 제2 단차부가 형성되는 세라믹 본체, 상기 세라믹 본체 내부에 형성되는 내부 도체 패턴을 포함하고, 상기 내부 도체 패턴은 제1 및 제2 인출부를 통해 노출되는 내부 코일부 및 상기 제1 단차부 및 상기 세라믹 본체의 하면에 형성되며, 상기 제1 인출부와 접속되는 제1 외부 전극 및 상기 제2 단차부 및 상기 세라믹 본체의 하면에 형성되며, 상기 제2 인출부와 접속되는 제2 외부 전극을 포함할 수 있다.

Description

칩형 코일 부품 및 그 제조 방법 {CHIP TYPE COIL COMPONENT AND MANUFACTURING METHOD THEREOF}

본 발명은 칩형 코일 부품 및 그 제조 방법에 관한 것이다.

칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.

최근 들어, 각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 디바이스에 채용되는 인덕터, 커패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다.

이에, 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터 및 자성체 층 상에 내부 도체를 인쇄하고 비아홀 펀칭, 적층 및 소성 등의 일련의 공정을 통해 제조하는 적층형 인덕터의 개발이 이어지고 있다.

다만, 전자 부품의 집적도가 높아짐에 따라 실장되는 전자부품 간의 이격 거리가 점점 감소하며, 극단적으로는 이웃하는 전자부품이 서로 접촉될 수도 있다. 특히, 외부 전극이 인덕터의 실장면에 형성되고 외부 전극이 인덕터의 가장자리보다 돌출된 경우에는 이웃하는 인덕터가 접촉되면 외부 전극 또한 접촉이 되어 쇼트가 발생할 수 있다.

일본 공개특허공보 제2011-198884호

본 발명의 일 실시형태는 메탈 캔(metal can)과의 접촉에 의한 쇼트를 방지할 수 있으며, 본체의 체적 증가를 통한 특성을 개선할 수 있는 구조의 칩형 코일 부품 및 그 제조 방법에 관한 것이다.

본 발명의 일 실시예에 따른 칩형 코일 부품은, 실장면으로 제공되는 하면과 이에 대응되는 상면, 길이 방향의 양 단면을 구비하고, 상기 길이 방향의 양 단면에 제1 및 제2 단차부가 형성되는 세라믹 본체, 상기 세라믹 본체 내부에 형성되는 내부 도체 패턴을 포함하고, 상기 내부 도체 패턴은 제1 및 제2 인출부를 통해 노출되는 내부 코일부, 상기 제1 단차부 및 상기 세라믹 본체의 하면에 형성되며, 상기 제1 인출부와 접속되는 제1 외부 전극 및 상기 제2 단차부 및 상기 세라믹 본체의 하면에 형성되며, 상기 제2 인출부와 접속되는 제2 외부 전극을 포함할 수 있다.

또한, 상기 제1 및 제2 단차부에 형성되는 상기 제1 및 제2 외부 전극의 두께 방향 길이는, 상기 세라믹 본체의 하면에서 가장 멀리 위치하는 상기 내부 도체 패턴까지의 길이보다 길고, 상기 세라믹 본체의 상면까지의 길이보다 짧을 수 있다.

또한, 상기 제1 및 제2 단차부에 형성되는 상기 제1 및 제2 외부 전극의 길이 방향 길이는, 각각 상기 제1 및 제2 단차부의 길이 방향의 길이와 일치할 수 있다.

또한, 상기 세라믹 본체는, 복수의 자성체층이 적층되어 형성되며, 상기 내부 도체 패턴은, 상기 자성체층 상에 형성되는 내부 코일 패턴이 전기적으로 접속될 수 있다.

또한, 상기 세라믹 본체는, 절연 기판을 더 포함하고, 상기 내부 도체 패턴은 상기 절연 기판의 적어도 일면에 코일 형태로 형성될 수 있다.

본 발명의 제2 기술적인 측면에 따른 칩형 코일 부품의 제조 방법은, 복수의 내부 코일부를 포함하는 복수의 자성체 층을 적층하여 적층체를 형성하는 단계; 상기 복수의 내부 코일부 각각의 인출부가 노출되도록 상기 적층체에 복수의 홈부를 형성하는 단계; 상기 복수의 홈부 및 상기 복수의 홈부가 형성된 적층체의 일면에 상기 복수의 내부 코일부의 인출부와 접속하도록 복수의 외부 전극을 형성하는 단계; 및 상기 적층체를 절단하여 길이 방향의 양 단면에 제1 및 제2 단차부가 형성되도록 복수의 세라믹 본체로 분할하는 단계; 를 포함하고, 상기 복수의 세라믹 본체는, 외부 전극이 상기 제1, 제2 단차부 및 상기 세라믹 본체의 하면에 형성될 수 있다.

또한, 상기 제1 및 제2 단차부에 형성되는 외부 전극의 두께 방향의 길이는, 상기 세라믹 본체의 하면에서 가장 멀리 위치하는 상기 내부 코일부까지의 길이보다 길고, 상기 세라믹 본체의 상면까지의 길이보다 짧을 수 있다.

또한, 상기 제1 및 제2 단차부에 형성되는 외부 전극의 길이 방향의 길이는, 각각 상기 제1 및 제2 단차부의 길이 방향 길이와 일치할 수 있다.

또한, 상기 내부 코일부의 인출부는, 상기 제1 단차부로 노출되어 상기 제1 단차부에 형성되는 외부 전극과 전기적으로 접속되는 제1 인출부; 및 상기 제2 단차부로 노출되어 상기 제2 단차부에 형성되는 외부 전극과 전기적으로 접속되는 제2 인출부; 를 포함할 수 있다.

또한, 상기 적층체를 형성하는 단계는, 상기 복수의 자성체 층을 마련하는 단계; 상기 자성체 층 상에 내부 코일 패턴을 형성하는 단계; 및 상기 내부 코일 패턴이 형성된 자성체 시트를 적층하여 상기 내부 코일부를 포함하는 상기 적층체를 형성하고 소결하는 단계; 를 포함할 수 있다.

또한, 상기 적층체를 형성하는 단계는, 절연 기판의 적어도 일면에 상기 내부 코일부를 형성하는 단계; 상기 내부 코일부를 피복하는 절연막을 형성하는 단계; 및 상기 내부 코일부가 형성된 절연 기판의 상부 및 하부에 상기 복수의 자성체 층을 적층하여 상기 적층체를 형성하고 소결하는 단계; 를 포함할 수 있다.

본 발명의 일 실시형태의 칩 전자부품 및 그 제조방법에 따르면, 적층체에 복수의 홈부를 형성한 이후에, 'L'자 형태의 외부 전극을 형성함으로써 쇼트(short) 불량을 방지하면서도 인덕터 용량의 저하를 방지할 수 있다.

도 1은 본 발명의 일 실시예에 따른 칩형 코일 부품의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 칩형 코일 부품의 사시도이다.
도 3은 본 발명의 일 실시예에 따른 칩형 코일 부품의 구성 중 세라믹 본체(a) 및 외부 전극을 도포한 형태(b)를 나타낸 도면이다.
도 4는 도 1에 도시한 칩형 코일 부품의 A-A'선에 의한 단면의 일 실시예이다.
도 5는 도 1에 도시한 칩형 코일 부품의 A-A'선에 의한 단면의 다른 실시예이다.
도 6a 내지 도 6f은 본 발명의 일 실시예에 따른 칩형 코일 부품의 제조 방법을 순차적으로 나타내는 공정도이다.
도 7은 본 발명의 일 실시예에 따른 칩형 코일 부품의 제조 방법을 나타내는 순서도이다.
도 8은 도 7에 나타낸 칩형 코일 부품의 제조 방법 중 적층체를 형성하는 방법의 일 실시예를 나타낸 순서도이다.
도 9는 도 7에 나타낸 칩형 코일 부품의 제조 방법 중 적층체를 형성하는 방법의 다른 실시예를 나타낸 순서도이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 '포함'한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

칩형 코일 부품

도 1 및 도 2는 본 발명의 일 실시예에 따른 칩형 코일 부품의 사시도이다.

도 3은 본 발명의 일 실시예에 따른 칩형 코일 부품의 구성 중 세라믹 본체(a) 및 외부 전극을 도포한 형태(b)를 나타낸 도면이다.

도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 칩형 코일 부품은 세라믹 본체(10), 제1 외부 전극(41) 및 제2 외부 전극(42)을 포함할 수 있다.

상기 세라믹 본체(10)는 실장면으로 제공되는 하면과 이에 대응되는 상면, 길이 방향의 양 단면 및 폭 방향의 양 단면을 구비할 수 있다.

이때, 세라믹 본체(10)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향, 두께 방향을 나타낸다.

상기 세라믹 본체(10)는 길이 방향의 양 단면에 제1 및 제2 단차부(31, 32)가 형성될 수 있다. 도 3의 (a)를 참조하면, 세라믹 본체(10)는 길이 방향의 양 단면에 단차가 형성된 것을 알 수 있으며, 이때, 상기 제1 및 제2 단차부(31, 32)의 두께 방향의 길이는 서로 동일할 수 있다.

또한, 도 3의 (b)를 참조하면, 본 발명의 일 실시예에 따른 칩형 코일 부품은 상기 제1 및 제2 단차부(31, 32)에 각각 제1 및 제2 외부 전극(41, 42)이 형성될 수 있다. 이때, 상기 제1 및 제2 외부 전극(41, 42)은 세라믹 본체(10)의 하면에 연장되어 형성될 수 있다.

상기 제1 및 제2 외부 전극(41, 42)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.

본 발명의 일 실시예에 따른 칩형 코일 부품은 적층형 코일 부품 또는 박막형 코일 부품이 될 수 있다. 이때, 적층형 코일 부품은 특히 적층형 인덕터(inductor)로 설명하며, 박막형 코일 부품은 박막형 인덕터로 설명하지만 이에 제한되는 것은 아니다.

이하, 이하 도 4를 참조하여 본 발명에 따른 칩형 코일 부품의 일 실시예가 적층형 코일 부품일 경우를 먼저 설명하기로 한다.

도 4는 도 1에 도시한 칩형 코일 부품의 A-A'선에 의한 단면의 일 실시예이다.

도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 칩형 코일 부품은, 복수의 자성체 층(50)이 적층되어 세라믹 본체(10)가 형성될 수 있다.

또한, 상기 세라믹 본체(10) 내부에 형성되는 내부 코일부는 내부 도체 패턴(20)을 포함할 수 있으며, 상기 내부 도체 패턴(20)은 제1 인출부(21) 및 제2 인출부(22)를 포함할 수 있다.

상기 세라믹 본체(10)를 형성하는 복수의 자성체 층(50)은 소결된 상태로, 인접하는 자성체 층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)을 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

상기 자성체 층(50)는 Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트, Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.

상기 내부 코일부는 세라믹 본체(10)를 형성하는 복수의 자성체 층(50) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성된 내부 코일 패턴(20)을 포함할 수 있다.

내부 코일 패턴(20)이 인쇄된 각 자성체 층에는 소정의 위치에 비아(via)가 형성되고, 상기 비아를 통해 각 자성체 층에 형성된 내부 코일 패턴(20)은 전기적으로 상호 연결되어 하나의 코일을 형성할 수 있다.

상기 내부 코일 패턴(20)을 형성하는 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다. 전기 전도성의 향상 및 제조 비용의 절감을 모두 고려하였을 때, 가장 바람직하게는 구리(Cu)를 사용할 수 있다.

상기 내부 코일 패턴(20) 중 외부에 노출되는 제1 및 제2 인출부(21, 22)는 각각 제1 및 제2 단차부(31, 32)에 형성되는 제1 외부 전극(41) 및 제2 외부 전극(42)과 전기적으로 접속할 수 있다.

이때, 상기 제1 및 제2 외부 전극(41, 42)의 길이 방향의 길이(A)는 제1 및 제2 단차부(31, 32)의 길이 방향의 길이(A)와 일치하는 것으로 도시되어 있으나, 이에 제한되는 것은 아니다.

상기 제1 외부 전극(41) 및 제2 외부 전극(42)의 두께 방향의 길이(D)는, 상기 세라믹 본체(10)의 하면에서 가장 멀리 위치하는 상기 내부 도체 패턴(21)까지의 길이보다 길고, 상기 세라믹 본체(10)의 상면까지의 길이(E)보다 짧을 수 있다.

즉, 세라믹 본체(10)의 상면에는 외부 전극이 형성되지 않을 수 있다. 이는 전자제품의 소형화에 부응하여 전자부품을 고집적화하는 경우 칩형 코일 부품 본체(10)의 상면에 형성된 외부 전극과 전자부품 세트를 커버하는 메탈 캔이 접촉함으로써, 쇼트 발생 또는 전자제품의 오작동 등의 문제점을 방지할 수 있다.

이렇게 함으로써, 세라믹 본체(10)의 상면에 존재하는 외부전극을 제거함에 따라 전자부품 세트와 이를 둘러싸는 금속 캔이 접촉되더라도 간섭 등의 문제가 발생하지 않는다.

또한, 외부전극이 세라믹 본체의 상면에 존재함으로 인한 공간 확보 등의 문제를 해소할 수 있어 제품의 유효 특성 면적을 증가시킬 수 있다.

또한, 세라믹 본체(10)의 상면에 존재하는 금속 재질의 외부전극을 제거함에 따라 제품의 생산비용이 절감될 수 있다.

한편, 상기 제1 외부 전극(41) 및 제2 외부 전극(42)의 두께 방향의 길이(D)가 상기 세라믹 본체(10)의 상면까지의 길이(E)보다 짧게 형성됨으로써 전자 부품 세트를 커버하는 메탈 캔과 외부 전극 사이의 이격 거리가 더 증가할 수 있고, 이로써 쇼트 등의 문제점이 발생할 가능성이 감소할 수 있다.

나아가, 외부 전극에 소요되는 재료가 감소하므로 제조 원가를 절감할 수 있다.

한편, 내부 코일부의 상부 및 하부에는 복수의 자성체 층(50)이 더 적층되어 상부 및 하부 커버층(도면 미도시)을 형성할 수 있다.

다음으로, 도 5를 참조하여 본 발명에 따른 칩형 코일 부품의 다른 실시예가 박막형 인덕터일 경우를 설명하기로 한다. 이때, 박막형 인덕터는 칩형 인덕터 이외에도 칩 비드(chip bead), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.

도 5는 도 1에 도시한 칩형 코일 부품의 A-A'선에 의한 단면의 다른 실시예이다.

도 5를 참조하면, 세라믹 본체(10)는 절연 기판(60)을 더 포함할 수 있다. 이때, 내부 도체 패턴(70)은 상기 절연 기판(60)의 적어도 일면에 코일 형태로 형성될 수 있다.

보다 상세히 설명하면, 상기 세라믹 본체(10)는 자기 특성을 나타내는 재료라면 제한되지 않고 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다.

상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.

상기 금속계 연자성 재료로, Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고 예를 들어, Fe-Si-B-Cr 계 비정질 금속 입자를 포함할 수 있으며, 이에 제한되는 것은 아니다.

상기 금속계 연자성 재료의 입자 직경은 0.1㎛ 내지 30㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산된 형태로 포함될 수 있다.

상기 세라믹 본체(10)의 내부에 형성되는 절연 기판(60)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성될 수 있다.

상기 절연 기판(60)의 중앙부는 관통되어 홀을 형성하고, 상기 관통홀은 페라이트 또는 금속계 연자성 재료 등의 자성체로 충진되어 코어부(73)를 형성할 수 있다. 자성체로 충진되는 코어부(73)를 형성함에 따라 인덕턴스(Inductance, L)를 향상시킬 수 있다.

상기 절연 기판(60)의 일면에는 코일 형상의 패턴을 가지는 내부 코일부(70)가 형성될 수 있으며, 상기 절연 기판(60)의 반대 면에도 코일 형상 패턴의 내부 코일부(70)가 형성될 수 있다.

상기 내부 코일부(70)는 스파이럴(spiral) 형상으로 코일 패턴이 형성될 수 있으며, 상기 절연 기판(60)의 일면과 반대 면에 형성되는 내부 코일부(70)는 상기 절연 기판(60)에 형성되는 비아 전극(도면 미도시)을 통해 전기적으로 접속될 수 있다.

상기 내부 전극(70) 및 비아 전극(도면 미도시)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.

상기 내부 코일부(70)의 표면에는 내부 코일부(70)를 피복하는 절연막(75)이 형성될 수 있다.

절연막(75)은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정, 디핑(Dipping) 공정, 화학기상증착(CVD) 등 공지의 방법으로 형성할 수 있으나, 이에 제한되지는 않는다.

절연 기판(60)의 일면에 형성되는 내부 코일부(70)는 세라믹 본체(10)의 길이 방향의 일 단면으로 노출되는 제1 인출부(71)를 포함할 수 있다. 또한, 절연 기판(60)의 반대 면에 형성되어 세라믹 본체(10)의 길이 방향의 타 단면으로 노출되는 제2 인출부(72)를 포함할 수 있다.

상기 세라믹 본체(10)의 양 단면으로 노출되는 상기 내부 코일부(70)의 상기 제1 및 제2 인출부(71, 72)와 각각 접속하도록 세라믹 본체(50)의 양 단면에 제1 및 제2 외부 전극(41, 42)이 각각 형성될 수 있다.

상기 제1 외부 전극(41) 및 제2 외부 전극(42)의 두께 방향의 길이(D')는, 상기 세라믹 본체(10)의 하면에서 가장 멀리 위치하는 상기 내부 코일부까지의 길이보다 길고, 상기 세라믹 본체(10)의 상면까지의 길이(E')보다 짧을 수 있다.

이에 대한 효과는 상술한 바와 같으므로 생략하기로 한다.

칩형 코일 부품의 제조 방법

도 6a 내지 도 6f은 본 발명의 일 실시예에 따른 칩형 코일 부품의 제조 방법을 순차적으로 나타내는 공정도이다.

도 7은 본 발명의 일 실시예에 따른 칩형 코일 부품의 제조 방법을 나타내는 순서도이다.

도 6a 내지 도 6f 및 도 7을 참조하면, 본 발명의 일 실시예에 따른 칩형 코일 부품의 제조 방법은 먼저 복수의 내부 코일부를 포함하는 복수의 자성체 층을 적층하여 적층체(11)를 형성하는 단계(S100), 상기 복수의 내부 코일부 각각의 인출부가 노출되도록 상기 적층체(11)에 복수의 홈부(12)를 형성하는 단계(S200), 상기 복수의 홈부(12) 및 상기 복수의 홈부(12)가 형성된 적층체(11)의 일면에 상기 복수의 내부 코일부의 인출부(12)와 접속하도록 복수의 외부 전극(40)을 형성하는 단계(S300) 및 상기 적층체(11)를 절단하여 길이 방향의 양 단면에 제1 및 제2 단차부가 형성되도록 복수의 세라믹 본체(10)로 분할하는 단계(S400)를 포함할 수 있다.

먼저, 도 6a를 참조하면, 적층체(11)를 형성하는 단계(S100)는, 본 발명인 칩형 코일 부품의 일 실시예가 적층형 코일 부품인지, 박막형 코일 부품인지에 따라 달라질 수 있다. 이는 도 8 및 도 9를 참조하여 후술하기로 한다.

도 6b를 참조하면, 적층체(11)에 기계적 또는 화학적인 가공을 통해 내부에 형성되는 내부 코일부가 노출되도록 적층체(11)에 복수의 홈부(12)를 형성(S200)할 수 있다.

이때, 홈부(12)의 크기는 외부 전극(40)의 형상 또는 적층체(11)의 크기 등에 따라 달라질 수 있다.

도 6c를 참조하면, 복수의 홈부(12) 및 홈부(12)가 형성된 적층체(11)의 일면에 외부 전극(40)을 형성할 수 있다. 이때, 외부 전극(40)은 적층체(11) 상에 스크린(screen) 인쇄 또는 도포 방식을 이용하여 형성될 수 있다.

한편, 복수의 홈부(12)는 이후 세라믹 본체(10)의 길이 방향의 양 단면에 형성되는 제1 및 제2 단차부(31, 32, 도 3 참조)가 될 수 있다. 또한, 적층체(11)의 일면에 형성되는 외부 전극(40)은 세라믹 본체(10)의 하면에 형성되는 외부 전극(40)일 수 있다(도 3 참조).

도 6d 내지 도 6f를 참조하면, 외부 전극(40)이 형성된 적층체(11)를 절단하여 복수의 세라믹 본체(10)를 형성할 수 있다. 상기 적층체(11)를 절단할 때, 복수의 세라믹 본체(10) 각각에는 길이 방향의 양 단면에 제1 및 제2 단차부가 형성될 수 있다. 이때, 세라믹 본체(10)는 제1 및 제2 외부 전극(41, 42)이 형성되어 내부 코일부의 인출부와 전기적으로 접속될 수 있다.

도 8은 도 7에 나타낸 칩형 코일 부품의 제조 방법 중 적층체를 형성하는 방법의 일 실시예를 나타낸 순서도이다.

도 8을 참조하여, 본 발명에 따른 칩형 코일 부품의 일 실시예가 적층형 코일 부품일 경우, 적층체(11) 형성 방법을 먼저 설명하기로 한다.

상기 적층체(11)를 형성하는 단계(S100)는, 상기 복수의 자성체 층을 마련하는 단계(S110), 상기 자성체 층 상에 내부 코일 패턴을 형성하는 단계(S111) 및 상기 내부 코일 패턴이 형성된 자성체 시트를 적층하여 상기 내부 코일부를 포함하는 상기 적층체(11)를 형성하고 소결하는 단계(S112)를 포함할 수 있다.

보다 상세히 설명하면, 자성체 및 유기물을 혼합하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수의 자성체 층을 마련할 수 있다(S110).

다음으로, 상기 자성체 층 상에 내부 코일 패턴을 형성(S111)할 수 있으며, 이때, 상기 내부 코일 패턴은 도전성 금속을 포함하는 도전성 페이스트를 자성체 층상에 인쇄 공법 등으로 도포하여 형성할 수 있다.

상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

다음으로, 내부 코일 패턴이 형성된 자성체 층을 적층하여, 내부 코일부가 형성된 적층체(11)를 형성하고 소결할 수 있다(S112). 내부 코일 패턴이 인쇄된 각 자성체 층의 소정의 위치에는 비아(via) 전극을 형성하고, 상기 비아 전극을 통해 각 내부 코일 패턴이 전기적으로 상호 연결되어 하나의 내부 코일부를 형성할 수 있다.

도 9는 도 7에 나타낸 칩형 코일 부품의 제조 방법 중 적층체를 형성하는 방법의 다른 실시예를 나타낸 순서도이다.

도 9를 참조하여, 본 발명에 따른 칩형 코일 부품의 일 실시예가 박막형 코일 부품일 경우, 적층체(11) 형성 방법을 먼저 설명하기로 한다.

상기 적층체(11)를 형성하는 단계(S100)는, 절연 기판의 적어도 일면에 상기 내부 코일부를 형성하는 단계(S120), 상기 내부 코일부를 피복하는 절연막을 형성하는 단계(S121) 및 상기 내부 코일부가 형성된 절연 기판의 상부 및 하부에 상기 복수의 자성체 층을 적층하여 상기 적층체를 형성하고 소결하는 단계(S122)를 포함할 수 있다.

보다 상세히 설명하면, 먼저 절연 기판의 적어도 일면에 내부 코일부를 형성할 수 있다(S120). 상기 절연 기판은 특별하게 제한되지 않으며 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등을 사용할 수 있고, 40 내지 100 ㎛의 두께일 수 있다.

상기 내부 코일부의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만 이에 제한되지는 않으며, 내부 코일부(40)는 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.

상기 절연 기판의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극을 형성할 수 있으며, 상기 비아 전극을 통해 절연 기판의 일면과 반대 면에 형성되는 내부 코일부를 전기적으로 접속시킬 수 있다.

상기 절연 기판의 중앙부에는 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 수행하여 절연 기판을 관통하는 관통홀을 형성할 수 있다.

다음으로, 내부 코일부를 피복하는 절연막을 형성할 수 있다(S121)

상기 절연막은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정, 디핑(Dipping) 공정, 화학기상증착(CVD) 등 공지의 방법으로 형성할 수 있으며, 이에 제한되지는 않는다.

다음으로, 내부 코일부가 형성된 절연 기판의 상부 및 하부에 자성체 층을 적층하여 적층체(11)를 형성한다(S122).

자성체 층을 절연 기판의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 적층체(11)를 형성하여 소결할 수 있다. 이때, 상기 관통홀이 자성체로 충진될 수 있도록 하여 코어부를 형성할 수 있다.

그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.

본 발명은 실시 형태에 의해 한정되는 것이 아니며, 당 기술분야의 통상의 지 식을 가진 자에 의해 다양한 형태의 치환 및 변형이 가능하고 동일하거나 균등한 사상을 나타내는 것이라면, 본 실시예에 설명되지 않았더라도 본 발명의 범위 내로 해석되어야 할 것이고, 본 발명의 실시형태에 기재되었지만 청구범위에 기재되지 않은 구성 요소는 본 발명의 필수 구성요소로서 한정 해석되지 아니한다.

10: 세라믹 본체
20: 내부 도체 패턴
40: 외부 전극
41: 제1 외부 전극
42: 제2 외부 전극
50: 자성체 층

Claims

실장면으로 제공되는 하면과 이에 대응되는 상면, 길이 방향의 양 단면을 구비하고, 상기 길이 방향의 양 단면에 제1 및 제2 단차부가 형성되는 세라믹 본체;
상기 세라믹 본체 내부에 형성되는 내부 도체 패턴을 포함하고, 상기 내부 도체 패턴은 제1 및 제2 인출부를 통해 노출되는 내부 코일부;
상기 제1 단차부 및 상기 세라믹 본체의 하면에 형성되며, 상기 제1 인출부와 접속되는 제1 외부 전극; 및
상기 제2 단차부 및 상기 세라믹 본체의 하면에 형성되며, 상기 제2 인출부와 접속되는 제2 외부 전극; 을 포함하며,
상기 제1 및 제2 단차부에 형성되는 상기 제1 및 제2 외부 전극의 두께 방향 길이는, 상기 세라믹 본체의 하면에서 가장 멀리 위치하는 상기 내부 도체 패턴까지의 길이보다 길고, 상기 세라믹 본체의 상면까지의 길이보다 짧은 칩형 코일 부품.
삭제
제1항에 있어서,
상기 제1 및 제2 단차부에 형성되는 상기 제1 및 제2 외부 전극의 길이 방향 길이는, 각각 상기 제1 및 제2 단차부의 길이 방향의 길이와 일치하는 칩형 코일 부품.
제1항에 있어서,
상기 세라믹 본체는, 복수의 자성체층이 적층되어 형성되며,
상기 내부 도체 패턴은, 상기 자성체층 상에 형성되는 내부 코일 패턴이 전기적으로 접속되는 칩형 코일 부품.
제1항에 있어서, 상기 세라믹 본체는,
절연 기판을 더 포함하고,
상기 내부 도체 패턴은 상기 절연 기판의 적어도 일면에 코일 형태로 형성되는 칩형 코일 부품.
복수의 내부 코일부를 포함하는 복수의 자성체 층을 적층하여 적층체를 형성하는 단계;
상기 복수의 내부 코일부 각각의 인출부가 노출되도록 상기 적층체에 복수의 홈부를 형성하는 단계;
상기 복수의 홈부 및 상기 복수의 홈부가 형성된 적층체의 일면에 상기 복수의 내부 코일부의 인출부와 접속하도록 복수의 외부 전극을 형성하는 단계; 및
상기 적층체를 절단하여 길이 방향의 양 단면에 제1 및 제2 단차부가 형성되도록 복수의 세라믹 본체로 분할하는 단계; 를 포함하고,
상기 복수의 세라믹 본체는, 외부 전극이 상기 제1, 제2 단차부 및 상기 세라믹 본체의 하면에 형성되며,
상기 제1 및 제2 단차부에 형성되는 외부 전극의 두께 방향의 길이는,
상기 세라믹 본체의 하면에서 가장 멀리 위치하는 상기 내부 코일부까지의 길이보다 길고, 상기 세라믹 본체의 상면까지의 길이보다 짧은 칩형 코일 부품의 제조 방법.
삭제
제6항에 있어서, 상기 제1 및 제2 단차부에 형성되는 외부 전극의 길이 방향의 길이는,
각각 상기 제1 및 제2 단차부의 길이 방향 길이와 일치하는 칩형 코일 부품의 제조 방법.
제6항에 있어서, 상기 내부 코일부의 인출부는,
상기 제1 단차부로 노출되어 상기 제1 단차부에 형성되는 외부 전극과 전기적으로 접속되는 제1 인출부; 및
상기 제2 단차부로 노출되어 상기 제2 단차부에 형성되는 외부 전극과 전기적으로 접속되는 제2 인출부; 를 포함하는 칩형 코일 부품의 제조 방법.
제6항에 있어서, 상기 적층체를 형성하는 단계는,
상기 복수의 자성체 층을 마련하는 단계;
상기 자성체 층 상에 내부 코일 패턴을 형성하는 단계; 및
상기 내부 코일 패턴이 형성된 자성체 시트를 적층하여 상기 내부 코일부를 포함하는 상기 적층체를 형성하고 소결하는 단계; 를 포함하는 칩형 코일 부품의 제조 방법.
제6항에 있어서, 상기 적층체를 형성하는 단계는,
절연 기판의 적어도 일면에 상기 내부 코일부를 형성하는 단계;
상기 내부 코일부를 피복하는 절연막을 형성하는 단계; 및
상기 내부 코일부가 형성된 절연 기판의 상부 및 하부에 상기 복수의 자성체 층을 적층하여 상기 적층체를 형성하고 소결하는 단계; 를 포함하는 칩형 코일 부품의 제조 방법.