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KR101300069B1 - 질화물 반도체층을 포함하는 구조체, 질화물 반도체층을 포함하는 복합 기판, 및 이것들의 제조 방법 - Google Patents

질화물 반도체층을 포함하는 구조체, 질화물 반도체층을 포함하는 복합 기판, 및 이것들의 제조 방법 Download PDF

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KR101300069B1
KR101300069B1 KR1020107028266A KR20107028266A KR101300069B1 KR 101300069 B1 KR101300069 B1 KR 101300069B1 KR 1020107028266 A KR1020107028266 A KR 1020107028266A KR 20107028266 A KR20107028266 A KR 20107028266A KR 101300069 B1 KR101300069 B1 KR 101300069B1
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semiconductor layer
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pedestal
film
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시난 왕
켄지 타마모리
Original Assignee
캐논 가부시끼가이샤
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Publication date
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Abstract

적어도 2개의 질화물 반도체층에 의거한 적층구조를 구비하고, 상기 적층구조에 있어서의 상기 2개의 질화물 반도체층의 사이에, 상기 2개의 질화물 반도체층의 하부층인 질화물 반도체층 위에 형성된 요철 패턴의 오목부의 내벽을 포함하는 벽면에 의해 둘러싸여진 복수의 공동을 갖고, 상기 공동을 형성하는 상기 오목부의 내벽의 적어도 일부에, 상기 질화물 반도체층의 횡방향 성장을 억제하는 결정성 결함을 포함하는 부분들이 형성되는 구성을 갖는, 질화물 반도체층을 포함하는 구조체.

Description

질화물 반도체층을 포함하는 구조체, 질화물 반도체층을 포함하는 복합 기판, 및 이것들의 제조 방법{NITRIDE SEMICONDUCTOR LAYER-CONTAINING STRUCTURE, NITRIDE SEMICONDUCTOR LAYER-CONTAINING COMPOSITE SUBSTRATE AND PRODUCTION METHODS OF THESE}
본 발명은, 질화물 반도체층을 포함하는 구조체, 질화물 반도체층을 포함하는 복합 기판, 및 이것들의 제조 방법에 관한 것이다. 특히, 본 발명은, 횡방향 에피택셜 성장에 의거한 질화물 반도체층의 제조 방법에 관한 것이다.
질화물 반도체, 예를 들면 일반식 AlxGayIn1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)으로 나타낸 질화물 화합물 반도체는, 비교적 큰 밴드갭을 갖고, 또한 직접 천이형 반도체 재료다.
이 때문에, 자외선으로부터 녹색광까지에 대응한 단파장의 광의 발광이 가능한 반도체 레이저와, 자외선으로부터 적색광까지, 및 추가로 백색광까지의 넓은 발광 파장범위를 커버할 수 있는 발광 다이오드(LED)등의 반도체 발광소자를 구성하는 재료로서 질화물 반도체가 주목받고 있다.
고품질의 반도체 발광소자를 얻기 위해서, 고품질의 질화물 반도체막, 또는 기판이 필요하다.
특히, 고품질의 질화물 반도체막을 얻기 위해서, 동종의 고품질의 질화물 반도체 기판, 또는 격자 정수 차이와 열팽창 계수 차이가 비교적 작은 이종기판을 사용한 에피택셜 성장을 행하는 것이 바람직하다.
아울러, 질화물 반도체의 응용에 있어서, 질화물 반도체막 또는 질화물 반도체 구조체를 형성한 후, 대좌(base) 기판을 제거할 필요가 있는 경우도 있다.
그렇지만, 종래, 고품질의 질화물 반도체막, 또는 고품질의 질화물 반도체 기판의 제조가 곤란하다고 하는 문제가 있었다. 이러한 문제의 주된 원인이 이하와 같이 설명된다.
(1) 질화물 반도체 기판의 제조 프로세스는 고비용 단계를 포함한다. 예를 들면, GaN기판의 제조시에, 고온고압이 필요해서, 결함밀도가 낮고, 대구경의 기판의 제조가 곤란하다. 그 때문에, GaN기판은 고가여서, 양산에 걸맞는 GaN기판의 정상공급이 되어 있지 않다.
(2) 고품질의 질화물 반도체막의 에피택셜 성장에 적합한 이종기판이 드물다. 질화물 반도체막의 결정성장은, 약 1000℃의 고온과 강하게 부식성을 갖는 V족 원료를 포함하는 암모니아 분위기 하에서 행할 필요가 있다. 이렇게 가혹한 조건을 견뎌 낼 수 있는 단결정 이종기판이 한정되어 있다.
(3) 소자에 따라서, 질화물 반도체 자신의 결정특성으로 인해 복잡한 구조체를 필요로 한다. 예를 들면, 광학소자를 실현하기 위해서, 조성이 서로 다른 질화물 반도체를 복수의 층에 적층할 필요가 있다.
상술한 이유 때문에, 질화물 반도체의 대좌기판으로서는 종합적인 평가로 사파이어 기판을 사용하는 경우가 많다.
한편, GaN, AlGaN 및 GaInN등의 질화물 반도체는, 격자정수가 서로 다른 전체적으로 변형된 재료이기 때문에, 이들 질화물 반도체끼리 및 이들 질화물 반도체와 상기 기판과의 사이에 크랙이나 응력 변형이 생기기 쉽다.
따라서, 사파이어 기판과 같은 이종기판을 사용했을 경우, 질화물 반도체막과 이종기판 사이의 격자정수 차이에 의해, 질화물 반도체막내를 전파하는 전위(dislocation)에 의해 생긴 문제가 생긴다.
이러한 전위는, 질화물 반도체막을 관통해서 질화물 반도체막의 최상층까지 도달해서 관통 전위가 되어버려, 질화물 반도체막의 특성을 열화시키는 경우도 있다.
또한, 질화물 반도체막과 이종기판 사이에 있어서의 열팽창 계수 차이에 의해, 질화물 반도체막과 이종기판에 응력 변형이 생기는 문제도 있다. 이 응력 변형은, 질화물 반도체막과 이종기판을 변형시킬 뿐만아니라, 질화물 반도체막의 열화의 요인을 제공하기도 한다.
이러한 관통 전위밀도의 저감을 위해서, Appl.Phys.Lett.,Vol.72, No.16, 20 April 1998, pp.2014-2016에는, 횡방향의 성장을 적극적으로 이용함으로써 GaN을 에피택셜 성장시키는 방법을 개시하고 있다.
이 경우에, ELOG성장(epitaxial lateral over growth)법이라고도 불리는 횡방향 성장법에서는, 우선, 이종기판 위에 질화물 반도체가 성장하기 쉬운 영역과 성장하기 어려운 영역을 교대로 형성한다.
그리고, 성장하기 쉬운 영역에 선택적으로 질화물 반도체를 성장시키고, 그 질화물 반도체를 성장하기 어려운 영역을 향해서 횡방향으로 성장시킨다.
상기 성장하기 어려운 영역 위는, 기판으로부터 질화물 반도체가 성장하고 있지 않고, 상기 성장하기 어려운 영역은 상기 성장하기 쉬운 영역 위의 질화물 반도체로부터 횡방향으로 연장되는 질화물 반도체에 의해 덮어지게 된다.
그 때문에, 이 기판과 질화물 반도체의 계면에서 발생한 전위가 거의 표면에 나타나지 않는다.
그 결과, 횡방향 성장법에 의해 형성된 질화물 반도체층에, 관통 전위 밀도의 분포를 형성한다.
구체적으로, 이종기판의 성장하기 쉬운 영역 위에서는 관통 전위 밀도가 높은채로 되지만, 이종기판의 성장하기 어려운 영역 위에서는 관통 전위 밀도가 저감된다.
이 기술에 의하면, 전체적으로 평탄하고, 또 일부의 영역에 있어서 표면근방의 관통 전위 밀도가 비교적 낮은 질화물 반도체막을 얻는 것이 가능하다.
이 기술은, 대좌기판 위에 형성한 마스크 패턴을 이용함으로써, 질화물 반도체막의 선택적 ELOG성장을 실현하는 특징이 있다.
마스크 패턴 재료로서, 예를 들면, Si02가 이용되고 있다. Jpn.J.Appl.Phys.,Vol.42, Part 2, No.7B, 15 July 2003, pp.L818-L820에는, Si02 마스크 패턴 사용의 ELOG성장에 의해, 두꺼운 막의 질화물 반도체의 2층구조를 형성하는 기술을 더 개시하고 있다.
또한, 일본국 공개특허공보 특개 2007-314360에는, Mg화합물을 마스크 패턴 재료로서 사용한 질화물 반도체막의 선택적 성장 기술을 개시하고 있다.
이 기술에 의하면, Mg가 질화물 반도체막의 횡방향 성장을 촉진하므로, 양호한 질화물 반도체막을 효율적으로 제조할 수 있다.
또한, 미국특허번호 6,335,546에는, 어떠한 마스크 패턴도 이용하지 않는 질화물 반도체막의 선택적 ELOG성장 기술을 개시하고 있다.
이 기술에 의하면, 사파이어 등의 재료로 이루어진 이종기판을 대좌기판으로서 사용해도, 평탄하고 저 관통 전위 밀도의 질화물 반도체막을 얻는 것이 가능하다.
이 효과는, J.Light ＆ Vis.Env.,Vol.27, No.3(2003), pp.140-145에도 실증되어 있다. 이 기술은, 기판의 성장면에 형성한 요철(asperity) 패턴을 이용하여, 질화물 반도체막의 선택적 ELOG성장을 실현하고, 그 패턴의 오목부에 있어서 질화물 반도체막과 기판과의 사이에 공동을 갖는 특징이 있다. 이 공동의 존재에 의해, 질화물 반도체막과 기판간의 응력 변형이 어느 정도 경감된다.
또한 관통 전위의 저감을 위해, 미국특허번호 6,979,584에는, 제1의 질화물 반도체에 볼록 및 오목면(요철 패턴)을 설치하고나서, 볼록부의 윗면 및 측면을 핵으로서, 제2의 질화물 반도체를 종방향 및 횡방향 에피택셜 성장시키고, 그 질화물 반도체로 오목부분을 채우면서, 윗쪽으로 질화물 반도체를 성장시키는 기술을 개시하고 있다.
이 기술에 의하면, 제2의 질화물 반도체가 횡방향 에피택셜 성장한 부분의 상부는, 제1의 질화물 반도체가 갖는 관통 전위의 전파가 억제되어, 상기 채워진 오목부분에 관통 전위가 경감된 영역을 형성하는 것이 가능하다.
특히, 상기 볼록 및 오목 표면 형성과 종방향 및 횡방향 에피택셜 성장을 반복함으로써, 관통 전위가 더욱 저감하는 것을 기대할 수 있다. 이 기술은, 제2의 질화물 반도체에 있어서 공동이 형성되는 특징이 있다.
한편, 질화물 반도체의 대좌기판의 제거에 있어서도, 종래, 작업시간이 긴 것이나, 질화물 반도체에 데미지를 가한 것을 대표로 한 문제가 있었다. 이것들의 문제는, 단단한 사파이어를 대좌기판으로 이용한 경우, 특히 현저하다.
일본국 공개특허공보 특개2001-176813에는, 사파이어 기판 등 이종기판을 양호하게 제거해서 질화물 반도체 기판을 얻는 것이 가능한 질화물 반도체 기판의 제조 방법을 개시하고 있다.
이 기술에 의하면, 결함이 없고 전위가 저감된 결정성 및 면상태에서 양호한 질화물 반도체 기판을 얻을 수 있다.
이 기술에서는, 이종기판측으로부터의 전자파 조사에 의해 질화물 반도체를 분해시켜서 이종기판을 제거하고; 질화물 반도체와 이종기판의 사이에 공동을 형성시킴으로써, 상기 발생된 N2의 가스압에 의한 질화물 반도체에 가해진 데미지를 저감할 수 있는 것이 특징이다.
그렇지만, 상술한 Appl.Phys.Lett.,Vol.72, No.16, 20 April 1998, pp.2014-2016; Jpn.J.Appl.Phys.,Vol.42, Part 2, No.7B, 15 July 2003, pp.L818-L820에; 또는 일본국 공개특허공보 특개 2007-314360에 개시된 기술은, 질화물 반도체에 대해 이질적인 재료를, 질화물 반도체막의 선택적 ELOG성장을 실현시키기 위한 마스크로서 사용할 필요가 있다.
그 때문에, 이 기술은, 약 1000℃의 성장 온도를 필요로 하는 질화물 반도체막의 결정성장 과정에서, 마스크 재료가 열화하여, 질화물 반도체막에 악영향을 초래하는 문제를 제공한다.
예를 들면, 마스크 재료가 Si02의 경우에는, 그 구성요소인 Si 또는 02, 마스크 재료가 Mg화합물의 경우에는, 그 구성요소인 Mg등은, 질화물 반도체막에 확산해서 질화물 반도체막의 품질이나 캐리어 제어에 악영향을 초래하는 경우도 있다.
한편, 미국특허번호 6,335,546 또는 J.Light ＆ Vis.Env.,Vol.27, No.3(2003), pp.140-145에 개시된 기술에서는, 요철 패턴을 사용하여서, 이질 재료 마스크 사용의 과제를 극복함과 동시에, 질화물 반도체막과 기판간의 응력 변형의 경감을 실현한다.
그러나, 요철 패턴의 사용으로 질화물 반도체막과 기판간에 형성한 1층만의 공동구조에서는, 관통 전위의 저감 및 응력 변형의 경감이 불충분하다.
이러한 기술에서만, 2층이상의 공동을 원하는 형상으로 형성하는 것이 용이하지 않다.
한편, 미국특허번호 6,979,584에 개시된 기술에서는, 2층이상의 공동을 형성할 수 있지만, 종방향 성장과 횡방향 성장 모두가 동시에 행해지기 때문에, 공동의 크기를 확보할 때 곤란함을 제공한다. 따라서, 공동에 의한 응력 변형의 경감에 대한 효과가 낮다.
일본국 공개특허공보 특개2001-176813에 개시된 기술에서는, 하지층을 분해해서 대좌기판을 제거하고, 그 제거로 인한 충격은 하지층의 바로 위에 있는 질화물 반도체에 전달된다.
예를 들면, 하지층에서 발생하는 마이크로 크랙은, 그 하지층의 바로 위에 있는 질화물 반도체까지 전달되는 경우도 있다. 그 결과, 일본국 공개특허공보 특개2001-176813에 개시된 기술만, 대좌기판 제거시에 있어서의 질화물 반도체에 가해진 데미지를 거의 피하지 못한다.
본 발명의 일 목적은, 상기 과제를 감안하여, 관통 전위가 저감된 질화물 반도체층을 포함하는 구조체 및 질화물 반도체층을 포함하는 복합 기판과, 그것들의 제조 방법을 제공하는데 있다. 또한, 본 발명의 다른 목적은, 질화물 반도체층에 가해진 데미지가 저감된 대좌기판의 제거가 가능해 지는 질화물 반도체층을 포함하는 구조체의 제조 방법을 제공하는데 있다.
본 발명은, 다음과 같이 구성한 질화물 반도체층을 포함하는 구조체, 질화물 반도체층을 포함하는 복합 기판, 및 이것들의 제조 방법을 제공한다.
본 발명의 질화물 반도체층을 포함하는 구조체는, 적어도 2개의 질화물 반도체층에 의거한 적층구조를 구비하고, 상기 적층구조에 있어서의 상기 2개의 질화물 반도체층의 사이에, 상기 2개의 질화물 반도체층 하부층인 질화물 반도체층 위에 형성된 요철 패턴의 오목부의 내벽을 포함하는 벽면에 의해 둘러싸여진 복수의 공동을 갖고; 상기 공동을 형성하는 상기 오목부의 내벽의 적어도 일부에, 상기 질화물 반도체층의 횡방향 성장을 억제하는 결정성 결함을 포함하는 부분들이 형성되는 것을 특징으로 한다.
또한, 본 발명의 질화물 반도체층을 포함하는 복합 기판은, 상기 질화물 반도체층을 포함하는 구조체가, 대좌기판 위에 형성되는 것을 특징으로 한다.
또한, 본 발명의 질화물 반도체층을 포함하는 복합 기판의 제조 방법은, 대좌기판 위에, 단결정 상태의 제1의 질화물 반도체층을 형성하는 제1의 단계; 습식 에칭 또는 반응성 가스의 플라즈마 에칭에 의해 상기 제1의 질화물 반도체층 위에, 요철 패턴을 형성하는 제2의 단계; 이온 조사 또는 중성 빔 조사에 의해, 상기 제1의 질화물 반도체상의 상기 요철 패턴에 있어서의 오목부의 내벽의 표면의 적어도 일부에, 아모퍼스 상태 부분들을 형성하는 제3의 단계; 및 횡방향 에피택셜 성장에 의해, 상기 단결정 상태의 제1의 질화물 반도체층상의 상기 요철 패턴에 있어서의 볼록부의 적어도 일부로부터 제2의 질화물 반도체층을 형성하는 제4의 단계로 이루어진 것을 특징으로 하는, 질화물 반도체층을 포함한다.
또한, 본 발명의 질화물 반도체층을 포함하는 구조체의 제조 방법은, 상기한 설명 중 어느 하나에 따른 복합 기판의 제조 방법을 사용해서 복합 기판을 제조하는 단계; 및 상기 제조 방법에 의해 제조된 상기 복합 기판으로부터 대좌기판을 제거하는 단계로 이루어진 것을 특징으로 한다.
본 발명에 의하면, 관통 전위가 저감된 질화물 반도체층을 포함하는 구조체 및 그 질화물 반도체층을 포함하는 복합 기판과, 그것들의 제조 방법을 실현할 수 있다.
또한, 질화물 반도체층에 가해진 데미지가 저감된 대좌기판의 제거가 가능해지는 질화물 반도체층을 포함하는 구조체의 제조 방법을 실현할 수 있다.
도 1은 본 발명의 제1의 실시예에 있어서의 질화물 반도체를 포함하는 구조체의 일례를 설명하기 위한 단면 모식도;
도 2는 본 발명의 제1의 실시예에 있어서의 질화물 반도체를 포함하는 구조체에 있어서의 제1의 질화물 반도체층만을 분해해서 나타낸 도면;
도 3은 본 발명의 제2의 실시예에 있어서의 질화물 반도체를 포함하는 복합 기판의 일례를 설명하기 위한 단면 모식도;
도 4는 본 발명의 제2의 실시예에 있어서의 질화물 반도체를 포함하는 복합 기판에서, 대좌기판만을 분해해서 나타낸 도면;
도 5a, 5b, 5c, 5d, 5e 및 도 5f는 본 발명의 제3의 실시예에 있어서의 질화물 반도체를 포함하는 복합 기판의 제조 방법의 일례를 설명하기 위한 단면 모식도;
도 6a, 6b, 6c 및 도 6d는 본 발명의 제4의 실시예에 있어서의 질화물 반도체를 포함하는 구조체의 제조 방법의 일례를 설명하기 위한 단면 모식도;
도 7a, 7b, 7c, 7d, 7e, 7f 및 도 7g는 본 발명의 실시예 및 예시에서 설명한 질화물 반도체를 포함하는 복합 기판의 응용 예를 설명하는 모식 단면도다.
본 발명에 의하면, 질화물 반도체층을 포함하는 구조체로서, 상기한 구조체를 실현할 수 있다.
본 발명의 실시예에 있어서는, 상기한 구조체를 다음과 같이 구성할 수 있다.
본 실시예에 있어서는, 질화물 반도체층을 포함하는 구조체는, 적어도 2개의 질화물 반도체층에 의한 적층구조를 구비하고 있다.
그 적층구조에 있어서의 상기 2개의 질화물 반도체층의 사이에, 상기2개의 질화물 반도체층의 하부층인 질화물 반도체층 위에 형성된 요철 패턴의 오목부의 내벽을 포함하는 벽면에 의해 둘러싸여진 복수의 공동을 갖고 있다.
이 공동을 형성하기 위해 상기 오목부의 내벽의 적어도 일부에, 상기 질화물 반도체층 횡방향 에피택셜 성장을 억제하는 결정성 결함을 포함하는 부분이 형성된다.
이와 같이 하여, 상기 공동에 의해, 질화물 반도체층의 횡방향 성장에 있어서, 상기 질화물 반도체층 막 변형과, 상기 2개의 질화물 반도체층간의 응력을 경감하고, 관통 전위 밀도의 저감이 이루어진다.
상기 결정성 결함을 포함하는 부분에 의해, 상기 오목부에 있어서의 질화물 반도체층의 횡방향 에피택셜 성장을 억제하고, 공동의 크기를 확보할 수 있다. 또한, 여기에서의 결정성 결함을 포함하는 상태란, 단결정상태로부터 변질된 상태, 이를테면 아모퍼스 상태, 포러스(porous) 상태, 또는 다결정상태를 의미한다.
여기에서의 질화물 반도체란, 일반식 AlxGayIn1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 나타낸 것 같은 질화갈륨계 화합물 반도체를 의미한다.
본 실시예에 따른 질화물 반도체층을 포함하는 구조체에 의하면, 관통 전위 밀도가 저감된 질화물 반도체층을 포함하는 구조체가 실현가능하다. 그 결과, 보다 고품질의 질화물 반도체 광학소자가 실현 가능해진다.
본 발명의 실시예에 있어서는, 질화물 반도체층을 포함하는 복합 기판을 다음과 같이 구성할 수 있다.
본 실시예에 있어서는, 상기한 질화물 반도체층을 포함하는 구조체를 대좌기판 위에 형성함으로써, 질화물 반도체층을 포함하는 복합 기판을 구성할 수 있다.
이 경우에, 상기 질화물 반도체층을 포함하는 복합 기판은, 상기 대좌기판과, 상기 2개의 질화물 반도체층의 하부층인 질화물 반도체층과의 사이에, 상기 하부층인 질화물 반도체층 위에 형성된 요철 패턴의 오목부의 내벽을 포함하는 벽면에 의해 둘러싸여진 복수의 공동을 갖는 구성으로 할 수 있다.
또한, 상기 질화물 반도체층을 포함하는 복합 기판은, 상기 대좌기판으로서 단결정 기판을 채용하여 구성할 수 있다.
또한, 상기 질화물 반도체층을 포함하는 복합 기판은, 상기 대좌기판으로서 단결정 기판 위에 더욱 상기 단결정 기판과 동질, 또는 이질적인 중간막이 형성되어 있는 대좌기판을 채용하여서 구성할 수 있다.
상기 질화물 반도체층을 포함하는 복합 기판은, 상기 단결정 기판의 재질로서 질화물 반도체, 사파이어, 실리콘(Si) 및 실리콘 카바이드(SiC) 중 어느 하나를 채용하여서 형성될 수 있다.
이상의 본 실시예에 따른 질화물 반도체층을 포함하는 구조체에 의하면, 관통 전위 밀도가 저감된 질화물 반도체층을 포함하는 복합 기판을 구성할 수 있고, 이에 따라 아주 양질인 질화물 반도체의 에피택셜 성장용 기판의 실현이 가능해진다.
본 발명의 실시예에 있어서는, 질화물 반도체층을 포함하는 복합 기판의 제조 방법을 다음과 같이 구성할 수 있다.
본 실시예의 질화물 반도체층을 포함하는 복합 기판의 제조 방법은, 대좌기판 위에, 질화물 반도체층을 횡방향 에피택셜 성장시켜서 제1의 질화물 반도체층을 형성하는 제1의 단계; 상기 제1의 질화물 반도체층 위에, 요철 패턴을 형성하는 제2의 단계; 상기 제1의 질화물 반도체층상의 요철 패턴에 있어서의 오목부의 내벽의 적어도 일부에, 단결정상태로부터 변질된 상태에 의한 결정성 결함을 포함하는 부분을 형성하는 제3의 단계; 및 상기 제1의 질화물 반도체층 위에 형성된 상기 결정성 결함을 포함하는 부분을 포함하는 요철 패턴 위에, 질화물 반도체층을 횡방향 에피택셜 성장시켜서 제2 질화물 반도체층을 형성하는 제4의 단계를 포함한다.
이 경우에, 상기 제3의 단계에 있어서, 결정성 결함을 포함하는 상태의 형성에 즈음하여, 이를테면 반응성 이온 에칭(RIE), 플라즈마 에칭, 이온조사 또는 중성 빔 조사 등의 기술에 의거한 표면처리를 사용할 수 있다.
이들 기술을 적용함으로써, 해당 부분을 단결정 상태로부터, 예를 들면 아모퍼스 상태나, 포러스 상태나, 다결정상태로 변질할 수 있다.
본 발명의 실시예에 있어서는, 상기 제1의 단계가, 대좌기판 위에 요철 패턴을 형성하고, 상기 요철 패턴 위에 질화물 반도체층을 횡방향 에피택셜 성장시켜서 상기 제1의 질화물 반도체의 연속 층을 형성하는 단계이어도 된다.
아울러, 상기 제4의 단계는, 질화물 반도체층을 횡방향 에피택셜 성장시켜서 상기 제2의 질화물 반도체의 연속 층을 형성하는 단계이어도 된다.
또한, 상기 제4의 단계를 1회 실시한 후, 상기 제2의 단계와 상기 제4의 단계를 각각 N회(N≥0) 반복하고, 상기 제3의 단계를 M회(M≤N) 반복하도록 구성할 수 있다.
이상의 본 실시예에 따른 질화물 반도체층을 포함하는 복합 기판의 제조 방법에 의하면, 종래의 질화물 반도체 기판보다도 저렴하게 복합 기판을 제조할 수 있어, 기판의 대구경화도 용이해진다.
상기와 같이 이러한 기판을 사용해서 고품질의 질화물 반도체층을 에피택셜 성장시킬 수 있고, 보다 고품질의 광학소자를 실현할 수 있다.
이 질화물 반도체층을 포함하는 구조체는, 질화물 반도체의 에피택셜 성장용 기판으로서도 사용가능하다.
본 발명의 실시예에 있어서는, 상기 제조 방법에 의해 제조된 복합 기판으로부터 대좌기판을 제거하고, 질화물 반도체층을 포함하는 구조체의 제조 방법을 다음과 같이 구성할 수 있다.
본 실시예의 질화물 반도체층을 포함하는 구조체의 제조 방법은, 상기한 본 발명의 실시예에 따른 복합 기판의 제조 방법 중 어느 하나를 사용해서 복합 기판을 제조하는 단계; 및 상기 제조 방법에 의해 제조된 상기 복합 기판으로부터 대좌기판을 제거하는 단계를 포함한다.
본 발명의 실시예에 있어서, 상기 구조체의 제조 방법은, 상기 대좌기판을 제거하는 단계에 있어서, 상기 대좌기판으로서 단결정 기판 위에 더욱 상기 단결정 기판과 동질 또는 이질적인 중간 막이 형성되어 있는 대좌기판을 사용하고, 상기 선택 에칭에 의해 상기 중간막을 제거하도록 구성될 수 있다.
또한, 상기 구조체의 제조 방법은, 상기 대좌기판을 제거하는 단계에 있어서, 상기 대좌기판에 사파이어를 사용하고, 상기 대좌기판측으로부터 레이저 조사하고, 상기 사파이어 기판과 상기 질화물 반도체층을 포함하는 구조체와의 계면에서 상기 제1의 질화물 반도체층을 분해시키도록 구성될 수 있다.
또한, 상기 구조체의 제조 방법은, 상기 대좌기판을 제거하는 단계에 있어서, 상기 대좌기판으로서 단결정 기판 위에 더욱 상기 단결정 기판과 동질 또는 이질적인 중간 막이 형성되어 있는 대좌기판을 사용하고, 광전기화학 에칭에 의해 상기 대좌기판의 중간 막을 선택적으로 제거하도록 구성될 수 있다.
여기에서의 광전기 화학 에칭이란, 기판을 전해질 용액에 담그고, 외부에서 자외선을 피 에칭 대상에게 조사하면서 행하는 에칭이다. 이 방법에서는, 자외선조사에 의해 전류협착층 표면에 발생한 정공에 의해, 전류협착층의 용해 반응이 생김으로써 에칭이 진행한다.
이러한 에칭을, PEC 에칭(photoelectrochemical etching)이라고도 말한다.
또한, 본 발명의 실시예에 있어서, 상기 구조체의 제조 방법은, 상기 대좌기판을 제거하는 단계에 있어서, 상기 질화물 반도체층을 포함하는 구조체를 제2의 기판에 접합하고나서, 상기 대좌기판을 제거하도록 구성될 수 있다.
이상의 본 실시예에 따른 질화물 반도체층을 포함하는 복합 기판의 제조 방법에 의하면, 질화물 반도체의 대좌기판의 제거가 보다 용이해지고, 또한 대좌기판의 제거시에 발생하는 질화물 반도체층에의 데미지도 저감할 수 있다.
이렇게 하여, 제조비용을 저감할 수 있고, 제조 수율의 향상을 꾀할 수 있다.
이후, 본 실시예에 대해서 첨부도면들을 참조하여 더 설명한다. 또한, 각각의 도면에는, 동일요소에 관해서 같은 부호가 사용되고 있으므로, 중복하는 부분의 설명은 생략되어 있다.
(제1의 실시예)
본 발명의 제1의 실시예로서, 질화물 반도체를 포함하는 구조체의 일례에 관하여 설명한다. 도 1은, 본 실시예에 있어서의 질화물 반도체를 포함하는 구조체의 일례를 설명하기 위한 단면 모식도를 나타낸다.
도 1은, 질화물 반도체를 포함하는 구조체(20), 제1의 질화물 반도체층(40), 제1의 질화물 반도체층의 볼록부(42), 및 제1의 질화물 반도체층에서의 결정성 결함을 포함하는 부분(45)을 나타낸다.
또한, 도 1은, 제2의 질화물 반도체층(50), 제1의 질화물 반도체층의 오목부에 형성된 질화물 반도체(51) 및 질화물 반도체 구조체내의 공동(void; 62)을 나타낸다.
본 실시예의 질화물 반도체를 포함하는 구조체(20)는, 제1의 질화물 반도체층(40)과, 제2의 질화물 반도체층(50)과, 이들 질화물 반도체층 40과 50의 사이에 형성된 질화물 반도체 구조체내의 공동(62)으로 구성되어 있다.
질화물 반도체 구조체내의 공동(62)을 둘러싸는 벽의 적어도 일부에 결정성 결함이 발견되는 것이 특징이다.
이 결정성 결함을 포함하는 부분은, 예를 들면 제1의 질화물 반도체층에 있어서의 결정성 결함을 포함하는 부분(45)으로 나타낸 제1의 질화물 반도체층(40)의 오목부의 내벽의 표면이다.
다음에, 결정성 결함을 포함하는 부분(45)에 대해서, 보다 상세히 설명한다.
설명의 편의상, 도 1의 질화물 반도체를 포함하는 구조체(20)로부터, 제1의 질화물 반도체층(40)만을 분해해서 도 2에 나타낸다. 도 2에서는, 결정성 결함을 포함하는 부분(45)도 생략하고 있다. 도 2는, 제1의 질화물 반도체층의 볼록부(42), 제1 질화물 반도체층의 오목부(43) 및 제1의 질화물 반도체층의 오목부의 저면(44)을 나타낸다.
여기에서, 결정성 결함을 포함하는 상태란, 결정성 결함을 포함하는 부분(45)에 있어서, 그 결정상태가 제1의 질화물 반도체층(40)의 내부(예를 들면, 상기 볼록부(42))의 단결정 상태로부터 변질된 상태를 의미한다.
예를 들면, 결정성 결함을 포함하는 부분(45)은, 아모퍼스 상태, 포러스 상태 또는 다결정상태로 되어 있다.
도 1에서는, 결정성 결함을 포함하는 부분(45)은, 제1의 질화물 반도체층(40) 오목부의 내벽의 전체 표면이지만, 그 전체 표면의 일부만, 예를 들면 도 2에 나타낸 저면(44) 혹은 측벽(46)만이라도 좋다.
결정성 결함을 포함하는 부분(45)의 두께가 1원자층 두께로부터 수백 나노미터까지의 범위에 있는 경우, 그 부분(45)에 효과가 일어나고; 그 관련된 두께는 1원자층으로부터 수십 나노미터까지의 범위인 것이 바람직하다.
결정성 결함을 포함하는 부분(45)의 막 두께는, 균일하거나 불균일하여도 된다. 특히, 측벽(46)과 저면(44)은, 결정성 결함을 포함하는 부분(45)의 두께가 동일할 필요는 없다.
결정성 결함을 포함하는 부분(45)의 역할은, 그 표면에 있어서의 질화물 반도체의 형성 속도를 저감하는 것이다.
이러한 역할 때문에, 공동(62)의 크기를 확보할 수 있다.
다음에, 제1의 질화물 반도체층의 오목부에 형성한 질화물 반도체(51)에 관하여 설명한다. 결정성 결함을 포함하는 부분(45)의 형성 조건이나 성막 조건에 따라, 제1 질화물 반도체층의 오목부에 형성한 질화물 반도체(51)의 막 두께가 불균일하여도 된다.
특히, 측벽(46)과 저면(44)에 있어서, 제1의 질화물 반도체층의 오목부에 형성된 질화물 반도체(51)의 막 두께가 달라도 된다.
제1의 질화물 반도체층의 오목부에 형성된 질화물 반도체(51)의 막 두께는, 전체면 또는 부분적으로 1원자층 두께 이하 혹은 무시할 수 있는 정도로 얇아도 된다. 결정성 결함을 포함하는 부분(45)이 있는 위치에 있어서, 제1의 질화물 반도체층의 오목부에 형성된 질화물 반도체(51)의 막 두께가 특히 얇다.
본 실시예에서는, 공동(62)의 크기를 확보하기 위해서, 제1의 질화물 반도체층의 오목부에 형성된 질화물 반도체(51)의 막 두께가 얇을수록 더 바람직하다.
다음에, 공동(62)에 관하여 설명한다.
공동(62)은, 제1의 질화물 반도체층(40)의 오목부(43)와 제2의 질화물 반도체층(50)의 사이에 형성된다.
공동(62)의 수는 1보다 많고, 상기 오목부(43)의 수 이하다.
도 1과 도 2로부터 알 수 있듯이, 결정성 결함을 포함하는 부분(45)과 제1의 질화물 반도체층의 오목부에 형성된 질화물 반도체(51)의 두께가 함께 충분히 얇은 경우, 공동(62)의 크기는, 거의 오목부(43)의 크기에 의해 결정된다.
제2의 질화물 반도체층(50)의 막질을 확보하기 위해서, 제1의 질화물 반도체층의 오목부(43)는 대략 주기적으로 분포되는 것이 바람직하다.
또한, 제1의 질화물 반도체층의 오목부(43)의 각 오목부의 크기가 대략 서로 동일한 것이 바람직하다.
성막면의 상부에서 본 제1의 질화물 반도체층의 오목부(43)의 패턴은, 예를 들면 주기적으로 배치된 일련의 평행한 홈, 또는 주기적으로 배치된 일련의 독립적인 구멍이다. 제1의 질화물 반도체층의 오목부(43)의 내벽(측벽(46)과 저면(44)을 포함한다)은, 평활할 필요도 없다.
또한, 제1의 질화물 반도체층의 오목부(43)의 측벽(46)은, 수직할 필요가 없다. 제1의 질화물 반도체층의 오목부(43)의 치수는, 제1의 질화물 반도체층의 오목부(43)의 패턴 형상, 제1의 질화물 반도체층(40)의 막 두께t1 및 제2의 질화물 반도체층(50)의 막 두께t2에 의존해서 최적화하면 좋다.
제1의 질화물 반도체층의 오목부(43)의 치수를, 패턴이 주기적으로 배치된 일련의 평행한 선형 홈일 경우를 예로서 설명한다.
각 홈의 길이는, 성장하고 싶은 영역을 횡단하도록 설정한다. 예를 들면, 성장하고 싶은 영역의 직경은 2인치ψ이면, 각 홈의 길이도 최장 2인치로 설정한다.
도 2와 같이, 홈의 주기를 p1, 홈의 폭을 w1, 홈의 깊이를 d1으로 나타낸다. t1> 50nm의 경우, 20nm <p1 <10t1, 10nm <w1 <p1, 0.2w1 <d1 <t1, t2>w1의 관계를 만족시키는 것이 필요하다. 예를 들면, t1=8㎛의 경우, 1㎛ <p1 <20㎛, 100nm <w1 <p1, 20nm <d1 <8㎛, t2>200nm의 관계를 만족시키는 것이 필요하다. 보다 구체적인 예로서, t1=8㎛, p1=10㎛, w1=7㎛, d1=6㎛, t2=10㎛의 관계를 만족시키는 것이 필요하다.
이 경우에, 얻어진 공동(62)은, 폭이 약 7㎛이고, 깊이가 3㎛이상이 된다.
공동(62)은, 제1의 질화물 반도체층(40)과 제2의 질화물 반도체층(50)의 사이의 변형 응력을 경감할 수 있다.
특히, 이들 질화물 반도체층 40과 50의 재질이 서로 다른 경우, 그 공동(62)의 효과가 현저하다. 따라서, 질화물 반도체를 포함하는 구조체(20)에 있어서, 제2의 질화물 반도체층(50), 특히 이 제2의 질화물 반도체층(50)의 표면에서는 변형 응력에 의한 변형이나 결함을 저감할 수 있다.
도 1에 나타낸 질화물 반도체를 포함하는 구조체(20)에 있어서, 제1 질화물 반도체층(40)과, 제2의 질화물 반도체층(50)은, 동질인 것이어도 되거나, 전혀 이질적인 것이어도 된다. 또한, 이들 질화물 반도체층(40,50)은, 각각 질화물 반도체막으로 형성된 다층막으로 구성되어도 좋다.
여기서 말하는 질화물 반도체란, 예를 들면, 일반식 AlxGayIn1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 나타낸 질화갈륨계 화합물 반도체다.
그 대표적인 예는, GaN, AlGaN, InGaN, AlN 및 InN이 있다.
또한, 도 1에 나타낸 질화물 반도체를 포함하는 구조체(20)는, 제1 질화물 반도체층(40)과 제2의 질화물 반도체층(50)만으로 구성되어 있지만, 이러한 구조를 여러번 적층해도 된다. 그 경우, 상부층에 있어서, 공동을 둘러싸는 벽에 결정성 결함을 포함하는 부분이 없어도 된다.
질화물 반도체를 포함하는 구조체(20)는, 단독으로 광학소자의 소재로서 사용가능하다.
또한, 질화물 반도체를 포함하는 구조체(20)는, 질화물 반도체막의 에피택셜 성장의 기판으로서도 사용가능하다.
또한, 질화물 반도체를 포함하는 구조체(20)는, 다른 기판에 부착되는 방식으로 사용하는 것도 가능하다.
본 실시예의 질화물 반도체를 포함하는 구조체(20)는, 제4의 실시예에서 기술하는 제조 방법으로 제조 가능하다.
(제2의 실시예)
본 발명의 제2의 실시예로서, 질화물 반도체를 포함하는 복합 기판의 일례에 관하여 설명한다.
도 3은, 본 실시예에 있어서의 질화물 반도체를 포함하는 복합 기판의 일례를 설명하기 위한 단면 모식도를 나타낸다.
도 3은, 대좌기판(10), 대좌기판의 볼록부(12), 질화물 반도체를 포함하는 복합 기판(30), 대좌기판의 오목부에 형성된 질화물 반도체(41) 및 대좌기판과 질화물 반도체간의 공동(61)을 나타낸다.
본 실시예에 있어서의 질화물 반도체를 포함하는 복합 기판(30)은, 대좌기판(10)과 질화물 반도체를 포함하는 구조체(20)로 구성된다.
대좌기판(10)과 상기 구조체(20)는, 그 사이에 어떠한 간격도 없이 서로 연결되어도 된다. 대좌기판(10) 위에 결정성장에 의해 상기 구조체(20)를 형성하는 경우, 상기 구조체(20)의 품질을 확보하기 위해서, 대좌기판(10)과 상기 구조체(20)의 사이에 공동이 형성되어 있는 것이 바람직하다. 일례로서, 도 3에 도시된 복합 기판(30)에는, 대좌기판(10)과 상기 구조체(20)의 사이에 공동(61)이 형성되어 있다.
다음에, 질화물 반도체를 포함하는 구조체(20)가 제1의 실시예와 같기 때문에, 이하에서는, 도 3과 도 4를 참조하여, 대좌기판(10)과 공동(61)만에 관하여 설명한다.
도 4는, 도 3에 도시된 질화물 반도체를 포함하는 복합 기판(30)으로부터, 대좌기판(10)만을 분해해서 나타낸 도면이다.
도 4는, 대좌기판의 볼록부(12), 대좌기판의 오목부(13), 대좌기판의 오목부의 저면(14) 및 대좌기판의 오목부의 측벽(16)을 나타낸다.
우선, 대좌기판(10)에 관하여 설명한다.
상기 대좌기판(10)은, 단순한 단결정 기판이어도 된다.
그 대좌기판(10)의 재질이, 예를 들면, GaN을 대표로 하는 질화물 반도체, 사파이어, 실리콘(Si) 및 실리콘 카바이드(SiC)중 어느 하나다.
또한, 대좌기판(10)에서, 목적에 따라, 단순한 단결정 기판 위에 상기 단결정 기판과 동질 또는 이질적인 중간막을 더 형성하여도 된다.
상기 중간막은 다층막이어도 된다. 일례로서, 상기 중간막은, 적어도 GaN, AlGaN, InGaN, AlN, InN중 적어도 어느 하나를 포함하는 단층막 또는 다층막이다.
또한, 도 4와 같이, 대좌기판(10)의 성막면에, 요철 패턴이 형성되어도 된다.
상기 중간막이 형성되었을 경우, 상기 요철 패턴은, 상기 중간막의 중간 위치에 도달하도록 형성되어도 되거나, 상기 중간막을 관통해서 단결정 기판의 내부에 도달하도록 형성되어도 된다. 또한, 상기 중간막은, 상기 요철 패턴이 형성된 후에 형성되어도 된다.
대좌기판의 오목부(13)의 내벽(측벽(16)과 저면(14)을 포함한다)은, 평활할 필요가 없다.
또한, 측벽(16)은 수직할 필요가 없고, 점점 작아져도 된다. 상기 오목부 각각을 구성하는 양쪽의 측벽(16)의 경사각도가 서로 동일할 필요가 없다.
다음에, 공동(61)에 관하여 설명한다.
공동(61)은, 대좌기판(10)의 오목부(13)와 제1의 질화물 반도체층(40)의 사이에 형성된다.
공동(61)의 수는, 하나보다 많고, 상기 오목부(13)의 수 이하다. 대좌기판(10)과 제1의 질화물 반도체층(40)이 서로 접합으로 접합되는 경우, 공동(61)의 크기는 오목부(13)에 의해 대략 결정된다.
대좌기판(10)의 요철 패턴을 사용한 횡방향 성장에 의해 질화물 반도체층(40)을 형성하는 경우, 도 3과 도 4로부터 알 수 있듯이, 공동(61)의 크기는, 오목부(13)의 크기, 질화물 반도체(41)의 두께 및 대좌기판의 오목부의 측벽(16)에 형성된 질화물 반도체(도면에는 나타내지 않는다)의 두께에 의해 결정된다.
대좌기판(10)이 질화물 반도체이외의 재질로 형성된 기판일 경우, 대좌기판의 오목부의 측벽(16)에 형성된 질화물 반도체의 막 두께는 거의 무시가능하다.
대좌기판의 오목부에 형성된 질화물 반도체(41)의 두께는, 대좌기판(10)의 재질 및 제1의 질화물 반도체층(40)의 성장 조건에 의해 결정되고, 제1의 질화물 반도체층(40)의 두께t1의 절반 이하인 경우가 많다.
제1의 질화물 반도체층(40)의 막질을 확보하기 위해서, 오목부(13)는 대략 주기적으로 분포되는 것이 바람직하다.
또한, 오목부(13)에서는, 각 오목부의 크기가 대략 동일한 것이 바람직하다. 성막면의 상부로부터 본 오목부(13)의 패턴은, 예를 들면 주기적으로 배치된 일련의 평행한 홈, 또는 주기적으로 배치된 독립적인 일련의 구멍이다.
오목부(13)의 치수는, 오목부(13)의 패턴 형상, 대좌기판(10)의 두께t0 및 제1의 질화물 반도체층(40)의 막 두께t1에 의존해서 최적화되어도 된다.
오목부(13)의 치수를, 패턴이 주기적으로 배치된 일련의 평행한 선형 홈일 경우를 예로 해서 설명한다.
상기 홈들 각각의 길이는, 성장하고 싶은 영역을 횡단하도록 상기 홈에 대해 설정된다. 예를 들면, 성장하고 싶은 영역의 직경이 2인치ψ이면, 각 홈의 길이도 최장 2인치가 되도록 설정된다.
도 4와 같이, 홈의 주기를 p0, 홈의 폭을 w0, 및 홈의 깊이를 d0로 나타낸다. t0 > 100㎛의 경우, 20nm <p0 <20㎛, 10nm <w0 <p0, 0.2w0 <d0 <t0, t1>w0을 만족시키는 것이 필요하다. 보다 구체적인 예로서, t0=420㎛, p0=10㎛, w0=7㎛, d0=6㎛, t1=10㎛을 만족시키는 것이 필요하다.
이 때, 얻어진 공동(61)은, 폭이 약 7㎛, 깊이가 약 3㎛이상이 된다.
공동(61)의 존재에 의해, 질화물 반도체(20)와 대좌기판(10) 사이의 변형 응력을 경감할 수 있다. 또한, 대좌기판(10) 위의 요철 패턴을 사용한 횡방향 성장에 의해 제1의 질화물 반도체층(40)을 형성하는 경우가, 평탄한 대좌기판 위에 직접 성장에 의해 제1의 질화물 반도체층(40)을 형성하는 경우보다도, 제1의 질화물 반도체층(40)의 관통 전위 밀도를 더 저감할 수 있다.
본 실시예의 질화물 반도체를 포함하는 복합 기판(30)은, 제3의 실시예에서 기술하는 제조 방법으로 제조 가능하다.
(제3의 실시예)
본 발명의 제3의 실시예로서, 질화물 반도체를 포함하는 복합 기판의 제조 방법의 일례를 설명한다.
도 5a 내지 5f는, 본 실시예에 있어서의 질화물 반도체를 포함하는 복합 기판의 제조 방법의 일례를 설명하기 위한 단면 모식도를 나타낸다.
복합 기판의 제조에 있어서, 우선, 대좌기판(10)을 준비한다(도 5a).
상기 대좌기판(10)은, 단순한 단결정 기판이어도 된다. 그 대좌기판(10)의 재질은, 예를 들면 GaN을 대표로 하는 질화물 반도체, 사파이어, 실리콘(Si) 및 실리콘 카바이드(SiC) 중 어느 하나다.
또한, 대좌기판(10)에서, 목적에 따라서, 단순한 단결정 기판 위에 상기 단결정 기판과 동질 또는 이질적인 중간막(도면에는 나타내지 않는다)을 더 형성하여도 된다.
상기 중간막은 다층막이어도 된다. 일례로서, 상기 중간막은, 적어도 GaN, AlGaN, InGaN, AlN 및 InN중 적어도 어느 하나를 포함하는 단층막 또는 다층막이다.
다음에, 도 5b에 나타나 있는 바와 같이, 대좌기판(10)의 성막면에, 요철 패턴을 형성한다. 상기 중간막이 형성되었을 경우, 상기 요철 패턴은, 상기 중간막의 중간 위치에 도달하도록 형성되어도 되거나, 상기 중간막을 관통해서 단결정 기판의 내부에 도달하도록 형성되어도 된다. 또한, 상기 중간막은, 상기 요철 패턴이 형성된 후에 형성되어도 된다.
상기 요철 패턴의 오목부(13)의 내벽(측벽(16)과 저면(14)을 포함한다)은, 평활할 필요가 없다.
또한, 측벽(16)은 수직할 필요가 없고, 점점 작아져도 된다. 상기 오목부 각각을 구성하는 양쪽의 측벽(16)의 경사각도가 서로 동일할 필요가 없다.
요철 패턴은, 주지의 리소그래피 기술과 에칭 기술로 형성한다. 리소그래피 기술의 예는, 포토리소그래피 기술이나 전자빔 노광 기술에 의한 레지스트 패턴의 형성 기술을 포함한다.
필요에 따라서, 상기 레지스트 패턴을 금속막이나 SiO2막등 소위 하드 마스크에 전사된다.
에칭 기술은, 상기 레지스트 패턴 또는 하드 마스크 패턴을 마스크(도면에는 나타내지 않는다)로서 사용해서, 드라이 또는 습식 에칭에 의해, 대좌기판(10)을 가공하는 기술이다.
이렇게하여 형성한 대좌기판(10)의 오목부(13)는, 대략 주기적으로 분포되는 것이 바람직하다.
또한, 오목부(13)에서는, 각 오목부의 크기가 대략 동일한 것이 바람직하다. 성막면의 상부로부터 본 오목부(13)의 패턴은, 예를 들면 주기적으로 배치된 일련의 평행한 홈, 또는 주기적으로 배치된 일련의 독립적인 구멍이다.
오목부(13)의 치수는, 오목부(13)의 패턴 형상, 대좌기판(10)의 두께t0 및 제1의 질화물 반도체층(40)의 막 두께t1에 의존해서 최적화되어도 된다.
오목부(13)의 치수를, 패턴이 주기적으로 배치된 일련의 평행한 선형 홈일 경우를 예로 해서 설명한다.
상기 홈들 각각의 길이는, 성장하고 싶은 영역을 횡단하도록 상기 홈에 대해 설정된다. 예를 들면, 성장하고 싶은 영역의 직경이 2인치ψ이면, 각 홈의 길이도 최장 2인치가 되도록 설정된다.
도 5b와 같이, 홈의 주기를 p0, 홈의 폭을 w0, 및 홈의 깊이를 d0로 나타낸다. t0 > 100㎛의 경우, 20nm <p0 <20㎛, 10nm <w0 <p0, 0.2w0 <d0 <t0, t1>w0을 만족시키는 것이 필요하다. 보다 구체적인 예로서, t0=420㎛, p0=10㎛, w0=7㎛, d0=6㎛, t1=10㎛을 만족시키는 것이 필요하다.
요철 패턴의 배치 방향은, 필요에 따라, 대좌기판(10)의 결정 방위에 맞춘다.
다음에, 도 5c에 나타낸 제1의 질화물 반도체층(40)의 연속 층을 형성하는 제1의 단계를 행한다.
이 경우에, 대좌기판(10)과 제1의 질화물 반도체층(40)의 사이에, 공동(61)이 형성된다. 제1의 질화물 반도체층(40)의 재료는, 예를 들면 일반식 AlxGayIn1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 나타낸 질화갈륨계 화합물 반도체다.
그 대표적인 예는, GaN, AlGaN, InGaN, AlN 및 InN이 있다. 제1의 질화물 반도체층(40)은, 기판접합으로 대좌기판(10)과 접합되어도 된다.
여기에서 말하는 기판접합이란, 예를 들면, 표면 활성화 단계와 가열가압단계를 포함하는 접합이다. 가열온도는, 실온으로부터 1000℃까지이다.
제1의 질화물 반도체층(40)은, 결정성장으로 대좌기판(10) 위에 형성되어도 된다. 결정성장 방법은, 예를 들면 유기금속 기상성장법(MOCVD법), 히드라이드(hydride) 기상성장법(HVPE법) 및 분자선 에피택셜성장법(MBE법)이 있다. 제1의 질화물 반도체층(40)의 관통 전위 밀도의 저감과 공동(61)의 형성을 위해, 제1의 질화물 반도체층(40)의 횡방향 성장이 우선적으로 행해지는 결정성장 조건이 바람직하다.
횡방향 성장을 우선적으로 행하기 위해서, 대좌기판(10)의 요철 패턴의 배치 방향을 미리 원하는 결정방위에 맞춘다.
결정성장의 경우, 대좌기판(10)의 오목부(13)의 저면(14)에도, 대좌기판의 오목부에 형성된 질화물 반도체(41)로 나타낸 제1 질화물 반도체의 막이 형성된다.
결정성장 조건은, 예를 들면 하기의 공지의 MOCVD 성장 조건이다. 다시 말해, MOCVD장치내에 있어서, 우선, 수십nm의 질화물 반도체 버퍼층을 300∼700℃의 기판온도로 성장한다.
예를 들면, GaN의 경우, III족 원료로서 트리메틸 갈륨(TMG)을, V족원료로서 암모니아(NH3)를 이용한다.
다음에, 기판온도를 1000℃정도로 승온하고, 질화물 반도체의 횡방향 성장을 행한다.
예를 들면, GaN막을 10㎛ 두께로 형성한다. 이 경우, TMG와 NH3을 원료로서 사용한다. 불순물을 도입하고 싶은 경우, 적당한 가스를 성막장치내에 도입한다. 예를 들면, GaN의 도너 가스로서, 실란(SiH4)이 적절하다.
상기의 횡방향 성장에 의해, 전체적으로 평탄하고, 대좌기판의 오목부(13)의 상부영역에 있어서 표면근방의 관통 전위 밀도가 저감된, 제1의 질화물 반도체층(40)의 연속 층을 얻는다.
상기 관통 전위 밀도가 저감된 제1의 질화물 반도체층(40)의 영역에 있어서, 관통 전위 밀도가 1×108cm-2이하가 된다.
이 값은, 대좌기판의 볼록부(12) 위에 형성된 질화물 반도체막의 관통 전위 밀도보다, 1자리수이상 낮다.
상기 결정성장 조건하에서는, p0=10㎛, w0=7㎛, d0=6㎛ 및 t1=10㎛일 때, 그 얻어진 공동(61)은, 폭이 약 7㎛, 깊이가 약 3㎛이상이 된다.
다음에, 도 5d에 나타나 있는 바와 같이, 제1의 질화물 반도체층(40)의 상기 연속층 위에 요철 패턴을 형성하는 제2의 단계를 행한다.
상기 연속 층상의 요철 패턴은, 주지의 리소그래피 기술과 에칭 기술로 형성한다. 리소그래피 기술의 예는, 포토리소그래피 기술이나 전자빔 노광 기술에 의한 레지스트 패턴의 형성 기술을 포함한다.
필요에 따라서, 상기 레지스트 패턴을 금속막이나 SiO2막등의 소위 하드 마스크에 전사된다.
하드 마스크의 이용은, 특히 깊은 요철 패턴을 형성하는 경우에 필요하다.
에칭 기술은, 상기 레지스트 패턴 또는 하드 마스크 패턴을 마스크(도면에는 나타내지 않는다)로서 사용해서, 드라이 또는 습식 에칭에 의해, 제1의 질화물 반도체층(40)을 가공하는 기술이다. 드라이에칭은, 예를 들면 반응성 가스의 플라즈마를 이용한 드라이에칭이다.
상기 반응성 가스는, 단일 가스 또는 2종 이상의 가스의 혼합 가스이며, 제1의 질화물 반도체층(40)의 조성에 따라 최적화하면 된다.
예를 들면, 제1의 질화물 반도체층(40)이 GaN층일 경우, 주 반응성 가스로서, 염소를 포함하는 가스(예를 들면, Cl2, BCl3, SiCl4), 또는 CH4을 포함하는 가스를 사용한다.
상기 요철 패턴의 오목부(43)를 형성할 때, 가능한 한 제1의 질화물 반도체층(40)의 관통 결함 밀도가 비교적 높은 부분을 제거하는 것이 바람직하다.
이에 따라 이어지는 질화물 반도체의 성막으로, 보다 결함밀도가 저감된 막을 얻을 수 있다.
상기 관통 결함 밀도의 높은 부분은, 예를 들면 대좌기판(10)의 볼록부(12) 위에 위치한다. 제1의 질화물 반도체층(40)의 에칭 마스크를 형성할 때, 마스크 형상의 설계와 포토리소그래피시의 위치정합을 적절하게 행하면, 요철 패턴의 오목부(43)의 상기 형성이 가능하다.
요철 패턴의 오목부(43)의 치수는, 이 오목부(43)의 패턴 형상, 제1의 질화물 반도체층(40)의 막 두께t1 및 나중에 형성하는 제2의 질화물 반도체층(50)의 막 두께t2에 의존해서 최적화하면 된다.
요철 패턴의 오목부(43)의 치수를, 패턴이 주기적으로 배치된 평행한 선형 홈일 경우를 예로 해서 설명한다.
상기 홈들 각각의 길이는, 성장하고 싶은 영역을 횡단하도록 상기 홈에 대해 설정된다. 예를 들면, 성장하고 싶은 영역의 직경이 2인치ψ이면, 각 홈의 길이도 최장 2인치가 되도록 설정된다.
도 5d와 같이, 홈의 주기를 p1, 홈의 폭을 w1, 및 홈의 깊이를 d1를 나타낸다. t1 > 50nm의 경우, 20nm <p1 <10t1 10nm <w1 <p1, 0.2w1 <d1<t1, t2>w1을 만족시키는 것이 필요하다.
예를 들면, t1=10㎛의 경우, 1㎛ <p1 <20㎛, 100nm <w1 <p1, 100nm <d1 <8㎛, t2>200nm이라고 하는 것이 필요하다. 보다 구체적인 예로서, t1=10㎛, p1=10㎛, w1=7㎛, d1=6㎛, t2=10㎛을 만족시키는 것이 필요하다.
다음에, 도 5e에 나타나 있는 바와 같이, 제1의 질화물 반도체층(40)의 연속층에 결정성 결함을 포함하는 상태를 형성하는 제3의 단계를 행한다.
상기 결정성 결함을 포함하는 상태의 부분(45)은, 요철 패턴의 오목부(43)의 내벽의 적어도 일부분에 형성된다.
도 5e에서는, 결정성 결함을 포함하는 상태의 부분(45)은, 요철 패턴의 오목부(43)의 내벽의 전체 표면에 형성되어 있지만, 요철 패턴의 오목부(43)의 일부에만, 예를 들면 도 5d에 나타내는 저면(44)에만, 혹은 측벽(46)에만 형성되어도 된다.
상기 결정성 결함을 포함하는 상태의 부분(45)의 두께는, 균일하거나 또는 불균일하여도 된다.
특히, 측벽(46)과 저면(44)은, 상기 결정성 결함을 포함하는 상태의 부분(45)의 두께에 대해 동일할 필요는 없다.
상기 결정성 결함을 포함하는 상태의 부분(45)의 역할은, 그 표면에 있어서의 질화물 반도체의 형성 속도를 저감하는 것이다.
상기 결정성 결함을 포함하는 상태의 부분(45)의 형성 방법으로서, 예를 들면 반응성 이온 에칭(RIE), 플라즈마 에칭, 이온조사 또는 중성 빔 조사 등의 기술에 의거한 표면처리를 가하여, 해당 부분을 단결정 상태로부터 변질시킨다.
변질 후의 해당 부분의 상태는, 예를 들면 아모퍼스 상태, 포러스 상태 또는 다결정상태다.
상기 표면처리시, 변질시키고 싶지 않은 부분을 마스크(도면에는 나타내지 않는다)로 보호한다.
상기 보호 마스크는, 상기 제2의 단계에서 서술한 에칭 마스크의 형성 방법을 사용해서 새롭게 형성해도 되거나, 간단히 상기 에칭 마스크를 보호 마스크로서 그대로 사용해도 된다. 상기 부분(45)의 두께는, 상기 표면처리 조건과 표면처리 시간으로 제어가능해서, 1원자층 두께로부터 수백 나노미터의 범위다.
다음에, 도 5f에 나타낸 제2의 질화물 반도체층(50)의 연속 층을 형성하는 제4의 단계를 행한다.
이 경우에, 제2의 질화물 반도체층(50)과 제1의 질화물 반도체층(40)의 사이에, 공동(62)이 형성된다.
제2의 질화물 반도체층 재료는, 예를 들면 일반식 AlxGayInl-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)로 나타낸 질화갈륨계 화합물 반도체다.
그 대표적인 예는, GaN, AlGaN, InGaN, AlN 및 InN이 있다. 제2의 질화물 반도체층(50)과 제1의 질화물 반도체층(40)은, 동질이거나, 전혀 이질적인 것이어도 된다. 또한, 제2의 질화물 반도체층(50)은 다층막으로 구성되어도 된다.
제2의 질화물 반도체층(50)의 형성 방법은, 상기 제1의 단계에서 서술한 제1의 질화물 반도체층(40)의 결정성장 방법과 유사하고, 주로 주지의 MOCVD를 사용한 횡방향 성장이다.
제2의 질화물 반도체층(50)의 횡방향 성장과 동시에, 제1의 질화물 반도체층의 오목부(43)의 내부에도 질화물 반도체(51)가 형성되어도 된다.
결정성 결함을 포함하는 부분(45)의 형성 조건이나 성막 조건에 따라 질화물 반도체(51)의 막 두께는 불균일하여도 된다.
특히, 도 5d에 나타낸 측벽(46)과 저면(44)에 있어서, 질화물 반도체(51)의 막 두께는 불균일하여도 된다.
결정성 결함을 포함하는 부분(45)의 존재에 의해, 내벽(43), 특히 측벽(46)에, 질화물 반도체의 형성 속도가 저감되어, 질화물 반도체(51)의 막 두께가 무시가능할 정도로 얇은 경우도 있다. 따라서, 공동(62)의 크기를 확보할 수 있다. 이렇게 하여 얻어진 공동(62)은, 일례로서, 제2의 질화물 반도체층(50)의 막 두께t2를 t2=10㎛로 할 때, 폭이 약 7㎛, 깊이가 3㎛이상이 된다. 이러한 횡방향 성장으로 형성된 제2질화물 반도체층(50)의 막의 관통 전위 밀도는, 3×107cm-2이하가 된다. 이 값은, 요철 패턴을 형성하지 않는 제1의 질화물 반도체층(40) 위에의 직접 결정성장에 의거한 질화물 반도체막의 관통 전위 밀도보다 낮다.
제2질화물 반도체층(50)을 결정 성장하는 과정에서, 결정성 결함을 포함하는 부분(45)의 일부는 재결정화로 인해 다결정이 되지만, 상기 볼록부(42)와 일체로 된 단결정이 되지는 않는다.
공동(62)은, 제1의 질화물 반도체층(40)과 제2의 질화물 반도체층(50)의 사이의 변형 응력을 경감할 수 있다. 특히, 제1의 질화물 반도체층(40)과 제2의 질화물 반도체층(50)의 재질이 서로 다른 경우, 그 경감 효과가 현저하다.
따라서, 공동(62)의 존재는, 대좌기판(10)에 의해 제2의 질화물 반도체층(50)에 가해진 영향을, 대좌기판(10)에 의해 제1의 질화물 반도체층(40)에 가해진 영향보다 대폭 저감시킨다.
그 결과, 제2의 질화물 반도체층(50)에 있어서, 변형 응력에 의한 변형과 결함을 저감할 수 있다.
본 실시예에 의하면, 본 발명에 있어서의 질화물 반도체를 포함하는 복합 기판의 제조가 가능해진다.
(제4의 실시예)
본 발명의 제4의 실시예로서, 질화물 반도체를 포함하는 구조체의 제조 방법의 일례를 설명한다.
본 실시예에 있어서의 질화물 반도체를 포함하는 구조체(20)의 제조 방법은, 질화물 반도체를 포함하는 복합 기판(30)을 제조하는 단계; 및 상기 복합 기판(30)의 대좌기판(10)을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 복합 기판(30)의 제조 방법은, 제3의 실시예에서 설명했으므로, 여기에서는 생략한다. 이하에서는, 대좌기판(10)을 제거하는 단계 및 기타에 관하여 설명한다.
대좌기판(10)은, 재료간의 에칭 내성의 차이를 이용하여, 선택 에칭으로 제거 가능하다.
예를 들면, 대좌기판(10)의 재료가 Si일 경우, KOH에서 Si만을 용해시켜서 대좌기판(10)을 제거할 수 있다.
대좌기판(10)이 비교적 연마하기 쉬운 재료로 형성된 경우, 대좌기판(10)은 연마하여 제거되어도 된다.
대좌기판(10)이 선택 에칭으로 제거가능한 중간막을 포함하는 경우, 선택 에칭으로 중간막을 제거하여서 대좌기판(10)을 제거할 수 있다.
대좌기판(10)이 투명한 기판, 예를 들면 GaN 또는 사파이어로 이루어진 경우, 공지의 레이저 리프트오프(Laser lift-off:LLO라고도 부른다)법에 의해, 대좌기판(10)을 제거하는 것도 가능하다.
또한, 대좌기판(10)이 투명한 기판일 경우, 대좌기판(10)은 공지의 광전기 화학 에칭(photoelectrochemical etching)에 의해, 상기 대좌기판의 중간막을 선택적으로 제거함으로써 대좌기판(10)을 제거하는 것도 가능하다. 예를 들면, 대좌기판(10)이 GaN 또는 사파이어로 이루어질 때, 중간막으로서, InGaN을 사용한다.
광원으로서, 대좌기판(10)에 의해 거의 흡수하지 않는 광을 내는 램프나 레이저, 이를테면 Xe-Hg램프를 사용한다. 에칭액으로서, 예를 들면 KOH의 수용액을 사용한다.
또한, 상기 복합 기판(30)을 적절한 제2의 기판에 부착한 후, 대좌기판(10)을 제거해도 된다. 이 부착 방법의 예는, 왁스 또는 수직를 사용한 접합 방법과, 표면활성화 단계와 가열 가압단계를 포함하는 직접 접합 방법이 있다.
이하에서는, 도 6a 내지 6d를 참조하여, LLO법에 의한 대좌기판(10)의 제거에 대해서, 자세하게 설명한다.
제2의 실시예에서 설명한 질화물 반도체를 포함하는 복합 기판(30)을 예로 해서, 설명을 한다.
도 6a는, 처리하기 전의 질화물 반도체를 포함하는 복합 기판(30)을 나타낸다.
도 6b는, 전자파의 조사 단계를 나타낸다. 상기 전자파는, 대좌기판(10)에서 거의 흡수하지 않지만, 제1의 질화물 반도체층(40)의 제1의 질화물 반도체층에 흡수되는 것이며, 예를 들면 레이저광이다.
예를 들면, 대좌기판(10)이 사파이어로 이루어지고, 제1의 질화물 반도체층(40)이 GaN로 이루어진 경우, 발진 파장이 약 370nm이하의 레이저광이 바람직하다. 사용가능한 레이저의 예로서는, 엑시머 레이저: ArF(193nm), KrF(248.5nm) 및 XeCl(308nm)가 있다.
전자파의 조사 시간은, 제1의 질화물 반도체층(40)이 분해하여서, 대좌기판(10)을 제거할 수 있는 정도로 조사하면 되고, 그 조사는 전자파의 종류에 따라 적당하게 조정해서 행해진다.
조사 방법으로서는, 도 6b와 같이, 대좌기판(10)의 이면으로부터의 방향(70)을 따라 전체 영역에 레이저광을 조사시켜도 된다.
이와는 달리, 기판이 놓인 xy스테이지를 이동시키고, 최종적으로 대좌기판(10)의 이면으로부터 전체 영역에 레이저 조사를 하여도 된다.
상기 전자파 조사에 의해, 도 6b에 나타나 있는 바와 같이, 대좌기판(10)의 오목부의 저면과의 계면, 및 대좌기판(10)의 볼록부의 정상면과의 계면에 있어서, 각각 질화물 반도체가 분해한 부분 71 및 72를 형성할 수 있다.
예를 들면, 제1의 질화물 반도체층(40)이 GaN로 이루어진 경우, GaN이 Ga와 N2로 분해되므로, 질화물 반도체가 분해한 부분 71과 72는 주로 Ga로 형성된다.
N2 가스는 폭발적으로 공동(61)에 확산한다. 공동(61)이 존재하지 않을 경우, N2가스의 폭발적인 확산에 의해, 제1의 질화물 반도체층(40)에 다수의 마이크로 크랙을 발생한다.
공동(61)의 존재에 의해, N2가스의 대피로를 제공하여, 마이크로 크랙의 발생을 대폭 저감시킬 수 있다.
이에 따라 기판 제거에 의해 질화물 반도체를 포함하는 구조체(20)에 가해진 데미지를 저감할 수 있다.
상기 전자파조사의 결과로서, 질화물 반도체를 포함하는 구조체(20)와 대좌기판(10)간의 접촉 계면은, 주로 Ga로 연결된다.
약간의 힘을 가하는 것으로도, 대좌기판(10)의 제거가 가능해서, 도 6c에 나타낸 것과 같은 구조체를 얻을 수 있다. 이렇게 제조된 질화물 반도체를 포함하는 구조체(20)는 사용가능하다. 필요에 따라서, 이하의 추가 가공1 내지 3을 행한다.
추가 가공1에 있어서는, 질화물 반도체를 포함하는 구조체(20)의 면에 부착된 Ga등을 제거한다. 이를 위해, 희염산으로 세정을 행한다.
추가 가공2에 있어서는, 도 6c에 나타나 있는 바와 같이, 제1의 질화물 반도체층(40) 및 대좌기판(10)과 접촉한 계면에 있어서, 제1의 질화물 반도체층(40)측에 상기 오목부(47)를 형성한다. 이 시점에서, 제1의 질화물 반도체층의 오목부(47)에, 상기 전자파조사에 의한 데미지가 아직 잔류하고 있다.
단면투과 전자현미경(TEM)법이나 러더포드(Rutherford) 후방산란(RBS)법에 의거한 분석에 의하면, 전자파 조사 조건에 따라 데미지를 계면으로부터 500nm이내의 깊이까지 억제되는 것을 알 수 있다.
이 데미지 층을 제거하면, 기판 제거에 의한 질화물 반도체를 포함하는 구조체(20)에의 데미지가 거의 없어진다.
제1의 질화물 반도체층의 오목부(47)를 제거하는 방법의 예로서는, 기계 연마, 화학 기계 연마(CMP), 이온 밀링 및 가스 클러스터 이온빔(GCIB)에칭이 있다.
추가 가공3에 있어서는, 도 6d에 나타나 있는 바와 같이, 제1의 질화물 반도체층(40)의 표면을 평탄화하고 싶은 경우나, 제1의 질화물 반도체층(40)의 막 두께를 조정하고 싶은 경우, 제1의 질화물 반도체층의 오목부(47)의 제거에 적용된 것과 같은 방법에 의해, 제1의 질화물 반도체층(40)의 표면을 평탄화한다.
따라서, 저면이 평탄한 질화물 반도체를 포함하는 구조체(20)를 얻을 수 있다.
본 실시예에 의하면, 본 발명에 있어서의 질화물 반도체를 포함하는 구조체의 제조가 가능해진다.
예시
이하에, 본 발명의 예시들에 관하여 설명한다.
<예시1>
예시1에서는, 상기 제1의 실시예에서 설명한 질화물 반도체를 포함하는 구조체의 구체적 예에 대해서, 도 1과 도 2를 참조하여 설명한다.
상기 제1의 실시예에서 설명한 부분과 중복하는 부분의 설명은 생략한다.
본 예시에서, 제1의 질화물 반도체층(40)과 제2의 질화물 반도체층(50)은 모두 GaN의 단결정이다.
제1의 질화물 반도체층(40)의 두께t1을 t1=8㎛로 하고, 제2의 질화물 반도체층(50)의 두께t2를 t2=10㎛로 한다. GaN을 포함하는 구조체(20)는, 이들 질화물 반도체층(40, 50)과, 이들 질화물 반도체층 40과 50의 사이에 형성된 공동(62)으로 구성되고, 공동(62)을 둘러싸는 벽의 적어도 일부가 결정성 결함을 포함하는 것이 특징이다.
결정성 결함을 포함하는 부분(45)에 있어서, 그 결정상태가 제1의 질화물 반도체층(40)의 내부(예를 들면, 부분 42)의 단결정 상태로부터 변질되어 있다.
결정성 결함을 포함하는 부분(45)의 결정상태는, 적어도 다결정상태를 포함한다.
결정성 결함을 포함하는 부분(45)의 면적은, 제1의 질화물 반도체층(40)의 오목부(43)의 내벽의 거의 전체 표면이다.
결정성 결함을 포함하는 부분(45)의 두께는, 1원자층으로부터 수십 나노미터까지이며, 원자층 레벨의 관점에서는 불균일하다.
결정성 결함을 포함하는 부분(45)의 역할은, 그 표면에 있어서의 GaN의 형성 속도를 저감하는 것이다. 이러한 역할의 결과, 공동(62)의 크기를 확보할 수 있다.
제1의 질화물 반도체층의 오목부(43의) 내벽에 형성된 질화물 반도체(51)의 막 두께는, 결정성 결함을 포함하는 부분(45)의 막 형성 조건이나 성막 조건에 따라 불균일하여도 된다.
예를 들면, 질화물 반도체(51)의 막 두께는, 측벽(46)에 있어서 수 원자층 두께의 무시할 수 있는 정도로 얇고, 저면(44)에 있어서는 2㎛이하다.
공동(62)은, 제1의 질화물 반도체층의 오목부(43)와 제2의 질화물 반도체층(50)의 사이에 형성된다.
공동(62)의 수는 하나보다 많고, 제1의 질화물 반도체층의 오목부(43)의 수와 같다.
도 1과 도 2로부터 알 수 있듯이, 공동(62)의 크기는, 대략 오목부(43)의 크기와 질화물 반도체(51)의 두께에 의해 결정된다.
제2의 질화물 반도체층(50)의 막질을 확보하기 위해서, 제1의 질화물 반도체층의 오목부(43)는 대략 주기적으로 분포되어 있다. 또한, 제1의 질화물 반도체층의 각각의 오목부(43)의 크기는, 대략 서로 동일하다.
성막면의 상부로부터 본 제1의 질화물 반도체층의 오목부(43)의 패턴은, 거의 주기적으로 배치된 일련의 평행한 홈이다.
제1의 질화물 반도체층의 오목부(43)의 내벽(측벽(46)과 저면(44)을 포함한다)은, 원자 레벨 관점에서는 평활하지 않다.
제1의 질화물 반도체층의 오목부(43)의 측벽(46)은, 약 85°다.
제1의 질화물 반도체층의 오목부(43)의 치수는 아래와 같다.
각 홈의 길이는, 2인치φ 기판을 횡단하고, 최장 2인치다.
도 2와 같이, 홈의 주기 p1=10㎛, 홈의 폭 w1=7㎛, 홈의 깊이 d1=6㎛이라고 했을 때, 얻어진 공동(62)은, 폭이 약 7㎛, 깊이가 4㎛이상이 된다.
공동(62)은, 제1의 질화물 반도체층(40)과 제2의 질화물 반도체층(50)의 사이의 변형 응력을 경감할 수 있다. 따라서, 질화물 반도체를 포함하는 구조체(20)에 있어서, 변형 응력에 의한 변형이나 결함을 저감할 수 있다.
본 예시의 GaN을 포함하는 구조체(20)는, 예시4에서 기술할 제조 방법으로 제조 가능하다.
<예시2>
예시2에 있어서는, 상기 제2의 실시예에서 설명한 질화물 반도체를 포함하는 복합 기판의 구체적 예에 대해서, 도 3과 도 4를 참조하여 설명한다.
상기 제2의 실시예에서 설명한 부분과 중복하는 부분의 설명은 생략한다.
본 예시에 있어서, 질화물 반도체를 포함하는 복합 기판(30)은, 사파이어로 이루어진 대좌기판(10)과 예시1에 기재된 질화물 반도체를 포함하는 구조체(20)로 구성된다.
대좌기판(10)과 상기 구조체(20)의 사이에 공동 61이 형성되고, 제1의 질화물 반도체층(40)과 제2의 질화물 반도체층(50)의 사이에 공동 62가 형성되어 있다.
질화물 반도체를 포함하는 구조체(20)가 예시1과 같기 때문에, 이하에서는, 도 3과 도 4를 참조하여, 대좌기판(10)과 공동(61)에 관해서만 설명한다.
우선, 대좌기판(10)에 관하여 설명한다.
상기 대좌기판(10)은, 2인치φ의 사파이어 단결정 기판이며, 그 두께t0는 t0=420㎛로 한다.
도 4와 같이, 대좌기판(10)의 성막면은 C면이며, 대좌기판(10)의 "11-20"방향에 거의 평행하게 주기적인 선형 홈이 형성되어 있다.
각 홈의 길이는, 대좌기판(10)의 전체를 횡단하게 홈에 대해 설정되고, 최장 2인치다.
홈의 주기 p0=10㎛, 홈의 폭 w0=7㎛ 및 홈의 깊이 d0=6㎛로 설정한다.
다음에, 공동(61)에 관하여 설명한다.
공동(61)은, 대좌기판(10)의 오목부(13)와 제1의 질화물 반도체층(40)의 사이에 형성된다.
공동(61)의 수는 상기 오목부(13)의 수와 같다. 공동(61)의 크기는, 오목부(13)와 그 오목부(13)의 저면(14) 위에 형성된 질화물 반도체(41)에 의해 대략 결정된다.
오목부(13)의 측벽(16)부에 형성된 질화물 반도체의 막 두께는 거의 무시할 수 있다.
질화물 반도체(41)의 두께는 3㎛이하다. 구체적으로, 공동(61)은, 대좌기판(10)을 횡단하고 길이가 최장 2인치, 폭이 약 7㎛ 및 깊이가 약 3㎛이상이 된다.
공동(61)의 존재에 의해, 이질적인 질화물 반도체(20)와 사파이어 대좌기판(10)과의 사이의 변형 응력을 경감할 수 있다.
또한, 대좌기판(10) 위의 요철 패턴을 사용한 횡방향 성장에 의해 제1의 질화물 반도체층(40)을 형성하는 경우, 평탄한 대좌기판 위에 직접 성장에 의해 제1의 질화물 반도체층(40)을 형성하는 경우보다도, 제1의 질화물 반도체층(40)의 관통 전위 밀도를 더 저감할 수 있다.
본 예시의 질화물 반도체를 포함하는 복합 기판(30)은, 예시3에서 기술할 제조 방법으로 제조 가능하다.
<예시3>
예시3에 있어서는, 상기 제3의 실시예에서 설명한 질화물 반도체를 포함하는 복합 기판을 제조하는 구체적인 예에 대해서, 도 5a 내지 도 5f를 참조하여 설명한다.
상기 제3의 실시예에서 설명한 부분과 중복하는 부분의 설명은 생략한다.
우선, 대좌기판(10)을 준비한다.
도 5a는, 사파이어 대좌기판(10)을 나타낸다. 대좌기판(10)의 사이즈는 2인치φ, 그 두께t0는 t0=420㎛로 설정한다. 또한, 대좌기판(10)의 성막면은 C면이다.
또한, 도 5b와 같이, 대좌기판(10)의 성막면에, 대좌기판(10)의 "11-20"방향에 거의 평행하게 주기적인 선형 홈을 형성한다.
그 형성 방법으로서, 주지의 리소그래피 기술과 에칭 기술을 사용한다(도면에는 나타내지 않는다).
최초에, 대좌기판(10)의 성막면에, 300nm정도의 Cr막을 스퍼터링으로 퇴적한다.
그리고, 포토리소그래피 기술에 의해, 그 Cr막 위에 원하는 레지스트 패턴을 형성한다.
이 경우에, 선형 홈이 대좌기판(10)의 "11-20"방향에 거의 평행하게 되도록 마스크와 기판의 위치정합을 행한다.
그리고, 상기 레지스트 패턴을 에칭 마스크로서 사용하고, 염소(Cl2), 02 및 Ar로 이루어진 혼합 가스에 의한 RIE를 적용하여 상기 Cr막에 패턴 전사하고, Cr로 이루어진 하드 마스크를 형성한다.
그리고, 산소 플라즈마를 적용하여, 상기 레지스트를 박리한다. 그리고, 상기 Cr 하드 마스크를 사용하여, 염소를 포함하는 가스에 의한 RIE로 사파이어 기판을 원하는 깊이까지 에칭한다.
최후에, 시판되는 Cr에천트로 상기 Cr 하드 마스크를 완전하게 제거한다. 얻어진 선형 홈 패턴에서, 각 홈의 길이는, 대좌기판(10)의 전체 면적을 횡단하고, 최장 2인치이며, 주기 p0=10㎛, 폭 w0=7㎛ 및 깊이 d0=6㎛가 된다.
또한, 측벽(16)의 경사각도는 약 85°다.
다음에, 도 5c에 나타낸 제1의 질화물 반도체층(40)의 연속 층을 형성하는 제1의 단계를 행한다.
이 경우에, 대좌기판(10)과 제1의 질화물 반도체층(40)의 사이에, 공동(61)이 형성된다. 제1의 질화물 반도체층(40)의 재료는, GaN이다.
제1의 질화물 반도체층(40)은, MOCVD에 의거한 결정성장으로 대좌기판(10) 위에 형성된다.
제1의 질화물 반도체층(40)의 관통 전위 밀도의 저감과 공동(61)의 형성을 위해서, 횡방향 성장을 우선적으로 행하는 결정성장 조건하에서 제1의 질화물 반도체층(40)을 형성한다.
상기 결정성장에 의해, 제1의 질화물 반도체층(40)의 형성과 동시에, 대좌기판(10)의 오목부(13)의 저면(14)에도, 질화물 반도체(41)로 나타낸 GaN 막이 형성된다.
상기 결정성장 조건은, 예를 들면 하기의 공지의 MOCVD성장 조건이다. 구체적으로, MOCVD장치내에 있어서, 우선, 수십nm의 GaN버퍼층을 500℃의 기판온도에서 성장한다. 그리고, 기판온도를 1000℃정도로 승온하고, GaN의 횡방향 성장을 행하여, 약 10㎛ 두께의 GaN의 제1의 질화물 반도체층(40)의 연속층을 형성한다.
이 GaN의 연속층을 형성할 때, III족 원료로서 트리메틸 갈륨(TMG)을 사용하고, V족 원료로서 암모니아(NH3)를 사용한다.
상기 결정성장 조건에서는, 질화물 반도체(41)의 두께는 3㎛이하이며, 대좌기판의 오목부의 측벽(16)에 GaN이 거의 형성되지 않는다.
구체적으로, 공동(61)은, 대좌기판(10)을 횡단하고 길이가 최장 2인치, 폭이 약 7㎛ 및 깊이가 약 3㎛이상이 된다.
이러한 횡방향 성장으로 형성된 제1의 질화물 반도체층(40)의 관통 전위 밀도는, 요철 패턴을 형성하지 않는 기판상에의 결정성장에 의해 형성된 GaN막의 관통 전위 밀도보다 낮다.
특히, 주로 횡방향 성장으로 형성된 제1 질화물 반도체층(40)의 부분(예를 들면, 대좌기판의 오목부(13)의 바로 위에 위치된 부분)에 있어서, 관통 전위 밀도가 1×108cm-2이하다.
관통 전위 밀도의 평가는, 원자간력 현미경(AFM)등에 의해 행해진다.
다음에, 도 5d에 나타내는 제1의 질화물 반도체층(40)의 GaN 연속층 위에 요철 패턴을 형성하는 제2의 단계를 행한다.
상기 요철 패턴은, 도 5b에 나타낸 사파이어 기판(10)상의 패턴과 거의 평행한 주기적인 선형 홈이며, 그 요철 패턴의 주기는 사파이어 기판(10)상의 패턴과 같다.
구체적으로, p1=p0=10㎛. 그렇지만, 상기 요철 패턴의 오목부(43)를 형성할 때, 가능한 한 제1의 질화물 반도체층(40)의 관통 결함밀도가 비교적 높은 부분을 제거하도록 한다. 이렇게 함에 의하여, 이어지는 질화물 반도체의 성막에서, 보다 결함밀도가 저감된 막을 얻을 수 있다. 달리 말하면, 대좌기판(10)의 볼록부(12)의 바로 위에, 오목부(43)의 저면(44)이 형성된다.
이것은, 제1의 질화물 반도체층(40)의 에칭 마스크를 형성할 때, 마스크 형상의 설계와 포토리소그래피시의 위치정합을 적절하게 행하면 쉽게 실현될 수 있다.
제1의 질화물 반도체층(40) 위에 요철 패턴을 형성하는 방법으로서, 주지의 리소그래피 기술과 에칭 기술을 사용한다(도면에는 나타내지 않는다).
예를 들면, 최초에, 리프트 오프법으로 제1의 질화물 반도체층(40)의 정상면에, 500nm정도 두께의 Ni패턴을 형성한다.
그리고, 상기 Ni패턴을 하드 마스크로서 사용하여, Cl2과 BCl3등으로 이루어진 혼합 가스에 의한 RIE를 적용하여 제1의 질화물 반도체층(40)을 원하는 깊이까지 에칭한다. 최후에, 3.5％ FeCl3용액을 에천트로서, 50℃정도의 가열로 상기 Ni하드 마스크를 완전하게 제거한다.
그 얻어진 선형 홈 패턴의 각 홈의 길이는, 그 홈에 대해서 대좌기판(10)의 전체 영역을 횡단하도록 설정되고, 그 각 홈의 길이는 최장 2인치다. 주기 p1=10㎛, 홈 폭 w1=7㎛, 및 홈 깊이 d1=6㎛이도록 설정한다. 또한, 측벽(16)의 경사각도가 약 85°이다.
다음에, 도 5e에 나타내는 제1의 질화물 반도체층(40)에 결정성 결함을 포함하는 상태를 형성하는 제3의 단계를 행한다.
상기 결정성 결함을 포함하는 상태의 부분(45)의 형성 방법으로서, 예를 들면, Ar이온 조사에 의해, 제1의 질화물 반도체층의 오목부(43)의 내벽의 전체 표면을 아모퍼스 상태로 변환한다.
결정성 결함을 포함하는 부분(45)의 두께는, Ar이온의 가속 에너지와 조사 시간에 의해 제어가능하고, 1원자층 두께로부터 수백 나노미터까지의 범위이며, 균일할 필요가 없다.
다음에, 도 5f에 나타내는 제2의 질화물 반도체층(50)의 연속층을 형성하는 제4의 단계를 행한다. 이 때, 제2의 질화물 반도체층(50)과 제1의 질화물 반도체층(40)의 사이에, 공동(62)이 형성된다.
제2의 질화물 반도체층(50)의 재료는, 예를 들면 단결정 GaN이다.
제2의 질화물 반도체층(50)의 형성 방법은, 상기 제1의 단계에서 서술한 제1의 질화물 반도체층(40)의 결정성장 방법과 유사하고, 주로 주지의 MOCVD를 사용한 횡방향 성장이다.
이 때, 그러나, 저온 버퍼층의 형성은 불필요해진다.
제2의 질화물 반도체층(50)의 횡방향 성장과 동시에, 제1의 질화물 반도체층(40)의 오목부(43)의 내부에 질화물 반도체(51)가 형성되어도 된다.
결정성 결함을 포함하는 부분(45)의 형성 조건이나 성막조건에 따라, 질화물 반도체(51)의 막 두께가 불균일하여도 된다.
상기 결정성 결함을 포함하는 부분(45)의 존재에 의해, 제1의 질화물 반도체층의 오목부(43)의 내벽, 특히 측벽(46)에 있어서, GaN의 형성 속도가 저감된다.
그 결과, 공동(62)의 크기를 확보할 수 있다.
제2의 질화물 반도체층(50)의 막 두께t2가, t2=10㎛로서 설정될 때, 그 얻어진 공동(62)은, 폭이 약 6㎛이고, 깊이가 3㎛이상이 된다.
이러한 횡방향 성장으로 형성된 제2질화물 반도체층(50)의 막의 관통 전위 밀도는, 1×107cm-2이하다.
이 값은, 요철 패턴을 형성하지 않는 제1의 질화물 반도체층(40)상의 직접 결정성장에 의거한 상기 GaN막의 관통 전위 밀도보다 낮다.
공동(62)은, 제1의 질화물 반도체층(40)과 제2 질화물 반도체층(50)의 사이의 변형 응력을 경감할 수 있다.
이에 따라, 대좌기판(10)에 의해 제2의 질화물 반도체층(50)에 가해진 영향은, 대좌기판(10)에 의해 제1의 질화물 반도체층(40)에 가해진 영향과 비교하여 대폭 저감된다.
따라서, 제2의 질화물 반도체층(50)에 있어서, 변형 응력에 의한 변형이나 결함을 저감할 수 있다.
본 예시에 의하면, 본 발명에 있어서의 질화물 반도체를 포함하는 복합 기판의 제조가 가능해진다.
<예시4>
예시4에 있어서는, 상기 제4의 실시예에서 설명한 질화물 반도체를 포함하는 구조체(20)를 제조하는 구체적인 예에 대해서, 도 6a 내지 도 6d를 참조하여 설명한다.
상기 제4의 실시예에서 설명한 부분과 중복하는 부분의 설명은 생략한다.
질화물 반도체를 포함하는 구조체(20)의 제조 방법은, 질화물 반도체를 포함하는 복합 기판(30)을 제조하는 단계와, 복합 기판(30)의 대좌기판(10)을 제거하는 단계를 포함하는 것을 특징으로 한다.
복합 기판(30)의 제조 방법은, 예시3에 설명했으므로, 여기에서 그 설명은 생략한다. 이하에서는, 사파이어 대좌기판(10)을 제거하는 단계 및 기타 단계들에 관하여 설명한다.
대좌기판(10)의 제거는, 공지의 LLO법에 의해 행해진다.
도 6a는, LLO처리하기 전의 GaN을 포함하는 복합 기판(30)을 나타낸다.
도 6b는, 전자파의 조사 단계를 나타낸다.
상기 전자파는, 예를 들면, KrF엑시머 레이저광이며, 그 파장이 248.5nm, 그 에너지 밀도가 약 600mJ/cm2, 및 그 레이저 펄스폭이 약 20ns다. 레이저 조사를 사파이어 기판측(70)으로부터 행한다.
복합 기판(30)을 xy스테이지 위에 놓고, 대좌기판(10)의 외주부로부터 내부로 대좌기판(10)을 고르게 조사하도록 그 스테이지를 이동시킨다. 이동 속도는, 대좌기판(10)의 박리 조건에 따라 최적화된다.
상기 전자파 조사에 의해, 도 6b에 나타나 있는 바와 같이, 대좌기판(10)의 오목부의 저면과의 계면, 및 대좌기판(10)의 볼록부의 정상면과의 계면에서 각각, 질화물 반도체의 GaN이 분해한 부분 71 및 72를 형성한다.
이 때, GaN이 Ga와 N2로 분해되므로, 상기 분해한 부분 71과 72는 주로 Ga로 형성된다.
N2가스는 폭발적으로 공동(61)에 확산한다. 상기 공동(61)이 존재하지 않을 경우, N2가스의 폭발적인 확산에 의해, 제1질화물 반도체층(40)에 다수의 마이크로 크랙을 발생한다.
상기 공동(61)의 존재에 의해, N2가스의 대피로를 제공하여, 마이크로 크랙의 발생을 대폭 저감할 수 있다. 따라서, 상기 공동(61)의 존재에 의해, 기판 제거에 의해 GaN을 포함하는 구조체(20)에 가해진 데미지를 저감할 수 있다.
상기 LLO 후에, 상기 구조체(20)와 대좌기판(10) 사이의 접촉 계면은, 주로 Ga로 연결된다. 약간의 힘을 가하여도, 대좌기판(10)의 제거가 가능해서, 도 6c에 나타나 있는 바와 같은 구조체를 얻을 수 있다.
다음에, 상기 구조체(20)의 표면에 부착된 Ga등을 제거한다. 이를 위해, 희염산에 의한 세정을 행한다.
다음에, 도 6c에 나타낸 제1질화물 반도체층의 오목부(47)를 제거한다. 이 오목부(47)에 있어서, 상기 LLO에 의한 데미지가 아직 잔류하고 있다.
이 데미지 층의 깊이는, 약 500nm이다. 상기 오목부(47)를 제거하는 방법으로서는, Ar이온 밀링을 사용한다.
다음에, 도 6d에 나타나 있는 바와 같이, 제1질화물 반도체층(40)의 표면을 평탄화함과 동시에, 제1질화물 반도체층(40)의 막 두께를 조정한다.
이 때, Ar이온 밀링과 GCIB에칭을 병용한다.
특히, GCIB는 평탄화에 효과적이다. 최후에, 희염산으로 제1질화물 반도체층(40)의 표면을 세정한다.
이렇게 하여, 저면이 평탄한 질화물 반도체를 포함하는 구조체(20)를 얻는다.
본 예시의 방법에 의하면, 본 발명의 질화물 반도체를 포함하는 구조체의 제조가 가능해진다.
<예시5>
예시5에서는, 상기 본 발명의 실시예 및 예시에서 설명한 질화물 반도체를 포함하는 복합 기판의 응용 예에 관하여 설명한다.
도 7a 내지 도 7g는, 본 발명의 실시예 및 예시에서 설명한 질화물 반도체를 포함하는 복합 기판의 응용 예를 설명하는 모식 단면도를 나타낸다.
우선, 제2의 실시예 및 예시2에서 설명한 질화물 반도체를 포함하는 복합 기판(30)을 제조한다. 이 복합 기판(30)의 제조 방법은, 이미 제3의 실시예 및 예시3에서 설명했으므로, 그 설명을 생략한다.
다음에, 도 7a에 나타나 있는 바와 같이, 복합 기판(30)을 기판으로서 사용하여, 질화물 반도체를 포함하는 디바이스 구조층(80)을 형성한다.
디바이스 구조층(80)의 형성 방법은, 공지의 MOCVD법이다. 그 형성 조건은, 공지의 조건을 참고로 하면 된다. 여기에서는 그 형성 조건에 관해 중복하여 설명하지 않는다.
디바이스 구조층(80)은, 예를 들면, 제1층의 질화물 반도체층(81), 제2층의 질화물 반도체층(82) 및 제3층의 질화물 반도체층(83)으로 구성된다.
상기 각 층의 구조 및 조성물은, 아래와 같다:
81: 160nm의 n형 Al0.1Ga0.9N
82: 불순물을 도입하지 않는 InGaN의 멀티 양자우물이며, 3nm의 In0.08Ga0.92N/15nm의 In0.01Ga0.99N/3nm의 In0.08Ga0.92N으로 구성됨
83: 160nm의 p형 Al0.1Ga0.9N.
다음에, 도 7b에 나타나 있는 바와 같이, 제3층의 질화물 반도체층(83)으로 나타낸 p형 AlGaN 위에 제1의 요철구조(84)를 형성한다.
상기 제1의 요철구조는, 예를 들면 직경이 100nm, 깊이 70nm, 주기가 160nm의 원형구멍으로 형성된 삼각 격자구조다. 상기 제1의 요철구조의 제조는, 공지의 기술로 행해진다.
예를 들면, 전자빔 노광법으로 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로서, Cl2과 BCl3등의 혼합 가스에 의한 RIE법으로 제3층의 질화물 반도체층(83)의 노출 부분을 에칭하고, 제1의 요철구조(84)fmf 형성한다. 제1의 요철구조(84)는, 소위 2차원 포토닉(photonic) 결정이다.
다음에, 도 7c에 나타나 있는 바와 같이, 제1의 요철구조(84)를 형성한 제3층의 질화물 반도체층(83)은, 접합 기판(90)에 접합된다. 이 경우에, 기판의 표면활성화 단계 및 가열 가압 단계를 포함하는 기판 접합 방법으로 접합을 행한다.
일련의 기판 접합 조건은, 온도가 400℃정도이고, 하중이 약 0.5MPa이다.
다음에, 도 7d에 나타나 있는 바와 같이, 제4의 실시예 및 예시4에서 설명한 LLO법으로 대좌기판(10)을 제거한다.
도 7e는, 대좌기판(10)을 제거한 후의 상태를 나타낸다.
다음에, Ar이온 밀링과 GCIB에칭을 병용함에 의해, 평탄화하면서, 도 7e에 나타나 있는 바와 같이, 질화물 반도체를 포함하는 구조체(20)의 부분을 제거한다. 이 구조체(20)의 부분의 제거는, 도 7f에 나타나 있는 바와 같이, 제1층의 질화물 반도체층(81)을 노출시켜, 도 7f에 나타낸 구조체를 얻는다. 시각의 편의상, 도 7f는, 상기 구조체(20)의 부분이 제거된 후의 구조체를 상하 반전해서 도시하고 있다.
다음에, 도 7g에 나타나 있는 바와 같이, 제1층의 질화물 반도체층(81)의 n형 AlGaN 위에 제2의 요철구조(85)를 형성하고, 질화물 반도체를 포함하는 디바이스 구조체(86)를 얻는다.
제2의 요철구조(85)가 주기적인 요철 패턴일 경우, 제2의 요철구조(85)는 소위 2차원 포토닉 결정이다.
제2의 요철구조(85)의 패턴 형상은, 목적에 따라서 적절하게 그 구조에 대해 설계되어도 된다.
제2의 요철구조(85)는, 제1의 요철구조(84)와 구조와 꼭 같아도 된다. 도 7g에 나타나 있는 바와 같이, 제1층의 질화물 반도체층(81)의 정상면에 수직한 방향을 따라 본 것처럼, 제2의 요철구조(85)의 구멍은, 제1의 요철구조(84)의 구멍과 위치적으로 대략 겹쳐도 된다.
상기의 방법으로 제조한 질화물 반도체를 포함하는 디바이스 구조체(86)는, 예를 들면 레이저에 응용될 수 있다.
그 경우, 제2층의 질화물 반도체층(82)은 활성층이 된다. 제1층의 질화물 반도체층(81)과 제3층의 질화물 반도체층(83)에 각각 형성된 2차원 포토닉 결정의 제2의 요철구조(85)와 또 다른 2차원 포토닉 결정의 제1의 요철구조(84)에 의해, 레이저 발진이 가능하다.
도 7g와 같이 전극들이 형성되지 않은 경우, 질화물 반도체를 포함하는 디바이스 구조체(86)를 광여기에 의해 레이저 발진시킬 수 있다.
전류주입으로 질화물 반도체를 포함하는 디바이스 구조체(86)를 레이저 발진시키는 경우, 전극들을 더 형성하여도 된다. 예를 들면, 접합 기판(90)으로서, p형의 저저항 Si기판을 사용한다.
이러한 경우에, p전극은 Si측에 형성가능하다. 한편, n전극은, 제1의 질화물 반도체층(81)의 상부, 이를테면 2차원 포토닉 결정의 제2의 요철구조(85)가 없는 부분에 형성되어도 된다.
본 예시에서는, 한정된 구조의 제조 방법을 나타냈다.
그러나, 질화물 반도체를 포함하는 디바이스 구조층(80)의 막구성(재료의 종류, 각층의 두께 등) 및 제1의 요철구조(84)와 제2의 요철구조(85)의 구조(요철 패턴의 종류 및 주기, 구멍의 형상, 크기 및 깊이)등의 요인에서 변화된 구조를, 상기 방법 또는 상기 방법으로부터 용이하게 가정할 수 있는 방법을 사용해서, 제조할 수 있다.
본 발명을 예시적 실시예들을 참조하여 기재하였지만, 본 발명은 상기 개시된 예시적 실시예들에 한정되지 않는다는 것을 알 것이다. 아래의 청구항의 범위는, 모든 변형, 동등한 구조 및 기능을 포함하도록 아주 넓게 해석해야 한다.
본 출원은, 여기서 전체적으로 참고로 포함된 2008년 5월 26일에 출원된 일본국 특허출원번호 2008-136290의 이점을 청구한다.

Claims (16)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 대좌기판 위에, 단결정 상태의 제1의 질화물 반도체층을 형성하는 제1의 단계;
    습식 에칭 또는 반응성 가스의 플라즈마 에칭에 의해 상기 제1의 질화물 반도체층 위에, 요철 패턴을 형성하는 제2의 단계;
    이온 조사 또는 중성 빔 조사에 의해, 상기 제1의 질화물 반도체상의 상기 요철 패턴에 있어서의 오목부의 내벽의 표면의 적어도 일부에, 아모퍼스 상태 부분들을 형성하는 제3의 단계; 및
    횡방향 에피택셜 성장에 의해, 상기 단결정 상태의 제1의 질화물 반도체층상의 상기 요철 패턴에 있어서의 볼록부의 적어도 일부로부터 제2의 질화물 반도체층을 형성하는 제4의 단계로 이루어진 것을 특징으로 하는, 질화물 반도체층을 포함하는 복합 기판의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제1의 단계는, 대좌기판 위에 요철 패턴을 형성하고, 상기 요철 패턴 위에 질화물 반도체층을 횡방향 에피택셜 성장시켜서 상기 제1의 질화물 반도체의 연속층을 형성하는 단계인 것을 특징으로 하는, 질화물 반도체층을 포함하는 복합 기판의 제조 방법.
  9. 삭제
  10. 제 7 항에 있어서,
    상기 제4의 단계를 1회 실시한 후, 상기 제2의 단계와 상기 제4의 단계를 각각 N(N≥0)회 더 반복하고, 상기 제3의 단계를 M(M≤N)회 더 반복하는 것을 특징으로 하는, 질화물 반도체층을 포함하는 복합 기판의 제조 방법.
  11. 청구항 7에 따른 복합 기판의 제조 방법을 사용해서 복합 기판을 제조하는 단계; 및
    상기 제조 방법에 의해 제조된 상기 복합 기판으로부터 대좌기판을 제거하는 단계로 이루어진 것을 특징으로 하는, 질화물 반도체층을 포함하는 구조체의 제조 방법.
  12. 제 11 항에 있어서,
    상기 대좌기판을 제거하는 단계는, 상기 대좌기판을 선택 에칭 또는 연마로 제거하는 단계를 포함하는 것을 특징으로 하는, 질화물 반도체층을 포함하는 구조체의 제조 방법.
  13. 제 12 항에 있어서,
    상기 대좌기판을 제거하는 단계는, 상기 대좌기판에, 단결정 기판과 동질 또는 이질적인 중간막을 상기 단결정 기판 위에 더 형성한 대좌기판을 사용하고, 상기 선택 에칭에 의해 상기 중간막을 제거하는 단계인 것을 특징으로 하는, 질화물 반도체층을 포함하는 구조체의 제조 방법.
  14. 제 11 항에 있어서,
    상기 대좌기판을 제거하는 단계는, 상기 대좌기판에 사파이어를 사용하고, 상기 대좌기판측에서 레이저 조사하고,
    상기 사파이어 기판과 상기 질화물 반도체층을 포함하는 구조체와의 계면에서 상기 제1의 질화물 반도체층을 분해시키는 단계인 것을 특징으로 하는, 질화물 반도체층을 포함하는 구조체의 제조 방법.
  15. 제 11 항에 있어서,
    상기 대좌기판을 제거하는 단계는, 상기 대좌기판에, 단결정 기판과 동질 또는 이질적인 중간막을 상기 단결정 기판 위에 더 형성한 대좌기판을 사용하고, 광전기 화학 에칭에 의해 상기 대좌기판의 중간막을 선택적으로 제거하는 단계인 것을 특징으로 하는, 질화물 반도체층을 포함하는 구조체의 제조 방법.
  16. 제 11 항에 있어서,
    상기 대좌기판을 제거하는 단계는, 상기 질화물 반도체층을 포함하는 구조체를 제2의 기판에 접합하고나서, 상기 대좌기판을 제거하는 단계를 포함하는 것을 특징으로 하는, 질화물 반도체층을 포함하는 구조체의 제조 방법.
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