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KR101290998B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR101290998B1
KR101290998B1 KR1020110096285A KR20110096285A KR101290998B1 KR 101290998 B1 KR101290998 B1 KR 101290998B1 KR 1020110096285 A KR1020110096285 A KR 1020110096285A KR 20110096285 A KR20110096285 A KR 20110096285A KR 101290998 B1 KR101290998 B1 KR 101290998B1
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film
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gate electrode
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마스미 사이또
도시노리 누마따
유끼오 나까바야시
겐스께 오따
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가부시끼가이샤 도시바
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Abstract

실시 형태의 반도체 장치는 반도체 기판과, 반도체 기판 상에 형성된 게이트 절연막과, 게이트 절연막 상에 형성된 게이트 전극과, 게이트 전극의 양측에 형성된 제1 게이트 측벽과, 반도체 기판 상에 형성되며, 게이트 전극과의 사이에 제1 게이트 측벽이 개재된 소스ㆍ드레인 반도체층을 구비한다. 또한, 게이트 전극의 양측에, 제1 게이트 측벽 상 및 소스ㆍ드레인 반도체층 상에 형성되고, 제1 게이트 측벽과의 경계가 게이트 전극의 측면에서 종단하고, 제1 게이트 측벽보다도 영률이 작고, 또한 저유전율인 제2 게이트 측벽을 구비한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본원에 기술된 실시예들은 반도체 장치 및 그 제조 방법에 관한 것이다.
본 출원은 2010년 12월 8일자 출원된 일본 특허 출원 제2010-273271호에 기초한 것으로서, 그 우선권의 이익을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 포함된다.
게이트 길이 축소에 의한 MISFET의 성능 향상은 여전히 계속되고 있다. 그러나, 게이트 길이가 50㎚를 하회하는 영역으로 되면, 게이트 하부의 채널 영역의 저항은 저하되는 한편, 얕은 불순물 영역으로서 형성되는 소스ㆍ드레인 영역의 저항은 일정하거나 혹은 증가한다. 이로 인해, 전체의 트랜지스터 저항에 차지하는 기생 저항의 비율이 증가하여, 트랜지스터의 성능 향상을 둔화시켜 버린다.
소스ㆍ드레인 영역의 기생 저항을 저감시키기 위해, 소스ㆍ드레인 영역에 실리콘을 선택적으로 에피택셜 성장시켜, 소스ㆍ드레인 영역의 체적을 증가시키는 방법이 있다.
소스ㆍ드레인 영역에 실리콘을 선택적으로 에피택셜 성장하는 방법은 단채널 효과 내성이 강하다. 이로 인해, 더욱 미세한 세대에서 필수로 되는 입체형의 트랜지스터, 예를 들어 FinFET나 나노 와이어 트랜지스터에 있어서는 빠뜨릴 수 없는 것으로 되어 있다. 이는 입체형의 트랜지스터에서는 채널 영역뿐만 아니라 소스ㆍ드레인 영역도 세선 형상이고, 소스ㆍ드레인 영역의 기생 저항이 커지기 때문이다.
도 1은 제1 실시 형태의 반도체 장치의 단면 모식도.
도 2는 제1 실시 형태의 반도체 장치의 상면 모식도.
도 3은 제1 실시 형태의 반도체 장치의 단면 모식도.
도 4는 제1 실시 형태의 반도체 장치의 단면 모식도.
도 5 내지 도 16은 제1 실시 형태의 반도체 장치의 제조 방법의 공정 모식도.
도 17은 제1 실시 형태의 단면 TEM 사진.
도 18은 제1 실시 형태의 나노 와이어 트랜지스터의 이동도의 측정 결과를 나타내는 도면.
도 19a, 도 19b, 도 19c는 제1 실시 형태의 디바이스 시뮬레이션에서 가정한 트랜지스터의 단면 구조를 도시하는 도면.
도 20은 제1 실시 형태의 단위 게이트 폭당의 기생 용량을 계산한 결과를 나타내는 도면,
도 21은 제1 실시 형태의 제1 측벽과, 제2 측벽의 이격 거리의 설명도.
도 22a, 도 22b는 제2 실시 형태의 반도체 장치의 단면 모식도.
도 23a, 도 23b, 도 23c는 제3 실시 형태의 반도체 장치의 단면 모식도.
도 24는 제4 실시 형태의 반도체 장치의 단면 모식도.
도 25 내지 도 28은 제4 실시 형태의 반도체 장치의 제조 방법의 공정 모식도.
도 29a, 도 29b는 제5 실시 형태의 반도체 장치의 단면 모식도.
도 30은 제6 실시 형태의 반도체 장치의 상면 모식도.
도 31은 제6 실시 형태의 반도체 장치의 단면 모식도.
도 32는 제6 실시 형태의 반도체 장치의 단면 모식도.
도 33 내지 도 39는 제6 실시 형태의 반도체 장치의 제조 방법의 공정 모식도.
실시 형태의 반도체 장치는 반도체 기판과, 반도체 기판 상에 형성된 게이트 절연막과, 게이트 절연막 상에 형성된 게이트 전극과, 게이트 전극의 양측에 형성된 제1 게이트 측벽과, 반도체 기판 상에 형성되며, 게이트 전극과의 사이에 제1 게이트 측벽이 개재된 소스ㆍ드레인 반도체층을 구비한다. 또한, 게이트 전극의 양측에, 제1 게이트 측벽 상 및 소스ㆍ드레인 반도체층 상에 형성되며, 제1 게이트 측벽과의 경계가 게이트 전극의 측면에서 종단하고, 제1 게이트 측벽보다도 영률이 작고, 또한 저유전율인 제2 게이트 측벽을 구비한다.
이하, 도면을 사용하여 실시 형태에 대해 설명한다.
또한, 본 명세서 중에 있어서는, {100}면, {110}면을 대표하는 표기로서, (100)면, (110)면이라고 하는 표기를 사용한다. 그리고, [100] 방향, [110]과 결정학적으로 등가인 방향을 대표하는 표기로서, 각각 <100> 방향, <110> 방향이라고 하는 표기를 사용한다.
또한, 본 명세서 중, 실리콘 게르마늄, 실리콘 카본이라 함은, 실리콘과 게르마늄, 실리콘과 카본이 규칙적으로 배열된 결정으로 한정되는 개념이 아니라, 실리콘 중에 게르마늄이나 카본이 랜덤하게 함유되는 결정도 의미하는 것으로 한다.
(제1 실시 형태)
본 실시 형태의 반도체 장치는 반도체 기판과, 반도체 기판 상에 형성된 게이트 절연막과, 게이트 절연막 상에 형성된 게이트 전극과, 게이트 전극의 양측에 형성된 제1 게이트 측벽과, 반도체 기판 상에 형성되며, 게이트 전극과의 사이에 제1 게이트 측벽이 개재된 소스ㆍ드레인 반도체층과, 게이트 전극의 양측에, 제1 게이트 측벽 상 및 소스ㆍ드레인 반도체층 상에 형성되며, 제1 게이트 측벽과의 경계가 게이트 전극의 측면에서 종단하고, 제1 게이트 측벽보다도 영률이 작고, 또한 저유전율인 제2 게이트 측벽을 구비한다.
반도체 기판은 협착부를 포함하는 기판 반도체층을 구비한다. 그리고, 게이트 절연막이 협착부의 측면 상 및 상면 상에 형성된다.
본 실시 형태의 반도체 장치는, 소위 나노 와이어 트랜지스터이다. 이하, 특히 n형의 나노 와이어 트랜지스터에 대해 설명한다.
이 나노 와이어 트랜지스터는 제1 게이트 측벽이 채널 영역에 부여하는 변형에 의해, 이동도가 향상된다. 또한, 저유전율의 제2 측벽에 의해 기생 용량이 저감된다.
또한, 안정된 게이트 측벽의 제조 방법을 채용하는 것이 가능해진다. 따라서, 프로세스 편차가 억제되어, 편차가 적은 트랜지스터 특성을 실현할 수 있다.
도 1은 본 실시 형태의 반도체 장치의 단면 모식도이다. 도 2는 본 실시 형태의 상면 모식도이다. 도 1은 도 2의 A-A 단면의 단면 모식도이다. 도 3은 도 2의 B-B 단면의 단면 모식도이다. 도 4는 도 2의 C-C 단면의 단면 모식도이다.
본 실시 형태의 나노 와이어 트랜지스터는 반도체 기판(10)에 형성된다. 반도체 기판(10)은, 예를 들어 SOI(Silicon On Insulator) 기판이다.
반도체 기판(10)은, 예를 들어 (100)면 실리콘 기판(10a), 이 실리콘 기판 상에 형성된 매립 산화막(10b), 이 매립 산화막(10b) 상에 형성된 협착부(12)를 포함하는 SOI층(10c)으로 구성된다. 이 협착부(12)가, 소위 나노 와이어 또는 실리콘 나노 와이어에 상당한다. 이하, 실리콘 나노 와이어라고 칭한다. 또한, SOI층(10c)이 기판 반도체층에 상당한다. 도 2에서는 협착부(12)가 1개인 경우를 예시하고 있지만, 협착부(12)가 기판 반도체층에 복수 또한 병렬로 설치되어도 상관없다.
협착부(12)의 측면 상 및 상면 상에는 게이트 절연막(14)이 형성되어 있다. 게이트 절연막(14)은, 예를 들어 실리콘 산화막이다. 또한, 실리콘 산화막으로 한정되지 않고, 실리콘 산질화막, 하프늄 산화막이나 지르코늄 산화막 등의 고유전율막(high-k막), 혹은 실리콘 산화막과 고유전율막의 적층막 등을 적용하는 것도 가능하다.
게이트 절연막(14) 상에는 게이트 전극(16)이 형성된다. 본 실시 형태에서는, 게이트 전극(16)은 폴리실리콘층(16a)과, 금속 실리사이드층(16b)으로 형성된다. 금속 실리사이드층(16b)은, 예를 들어 니켈 실리사이드이다. 금속 실리사이드층(16b)은 니켈 실리사이드로 한정되지 않고, 플래티나 실리사이드, 니켈 플래티나 실리사이드, 코발트 실리사이드 등의 금속 실리사이드를 적용하는 것이 가능하다. 또한, 게이트 전극(16)은 폴리실리콘 단체막, 금속 실리사이드 등의 금속 반도체 화합물 단체막, 티탄나이트라이드(TiN), 텅스텐(W), 탄탈 카바이드(TaC) 등의 금속막, 금속 실리사이드 이외의 금속 반도체 화합물막과 폴리실리콘막 등의 반도체와의 적층막, 혹은 금속막과 폴리실리콘막 등의 반도체와의 적층막 등으로 형성하는 것도 가능하다.
게이트 전극(16)의 양측에는 게이트 전극(16)을 사이에 두고 제1 게이트 측벽(18)이 형성된다. 제1 게이트 측벽(18)은, 예를 들어 실리콘 질화막이다.
게이트 전극(16)의 양측의 반도체 기판(10) 상에는 소스ㆍ드레인 반도체층(20)이 형성된다. 소스ㆍ드레인 반도체층(20)과 게이트 전극(16) 사이에는 제1 게이트 측벽(18)이 개재된다. 소스ㆍ드레인 반도체층(20)은, 예를 들어 선택 에피택셜 성장에 의해 형성된 실리콘층이다.
게이트 전극(16)의 양측에 게이트 전극(16)을 사이에 두고 제2 게이트 측벽(22)이 형성된다. 제2 게이트 측벽(22)은 제1 게이트 측벽(18) 상 및 소스ㆍ드레인 반도체층(20) 상에 제1 게이트 측벽(18) 및 소스ㆍ드레인 반도체층(20)을 걸쳐서 형성된다.
또한, 제1 게이트 측벽(18)과, 제2 게이트 측벽(22)의 경계의 일단부가 게이트 전극(16)의 측면에서 종단하고 있다. 즉, 제2 게이트 측벽(22)의 일부가, 게이트 전극(16)의 측면에 접하고 있다.
제2 게이트 측벽(22)은 제1 게이트 측벽(18)보다도 영률이 작고, 또한 저유전율이다. 제1 게이트 측벽(18)이 실리콘 질화막인 경우, 제2 게이트 측벽(22)은 실리콘 질화막보다도 영률이 작고, 또한 저유전율의, 예를 들어 실리콘 산화막이다. 또한, 예를 들어, 제1 게이트 측벽(18)을 실리콘 산질화막으로 하고, 제2 게이트 측벽(22)을 실리콘 산화막으로 하는 것도 가능하다.
또한, 제1 측벽 절연막(18)으로서, 실리콘 산화막보다도 유전율이 높은, 탄탈 산화막, 하프늄 산화막이나 지르코늄 산화막 등의, 소위 high-k막을 적용하는 것도 가능하다. 또한, 제2 측벽 절연막(22)으로서, 실리콘 산화막보다도 유전율이 낮은, 불소 첨가 실리콘 산화막, 카본 첨가 실리콘 산화막 등의, 소위 low-k막을 적용하는 것도 가능하다.
제2 게이트 측벽(22)의 양측의 소스ㆍ드레인 반도체층(20) 상에는 금속 실리사이드층(24)이 형성된다. 금속 실리사이드층(24)은, 예를 들어 니켈 실리사이드이다. 금속 실리사이드층(24)은 니켈 실리사이드로 한정되지 않고, 플래티나 실리사이드, 니켈 플래티나 실리사이드, 코발트 실리사이드 등의 금속 실리사이드를 적용하는 것이 가능하다.
또한, 게이트 전극(16)의 양측의 SOI층(10c)에는 익스텐션 불순물 영역(26)이 형성되어 있다. 또한, 게이트 전극(16)의 양측의 소스ㆍ드레인 반도체층(20)에 소스ㆍ드레인 불순물 영역(28)이 형성된다. 익스텐션 불순물 영역(26)과 소스ㆍ드레인 불순물 영역(28)이 소스ㆍ드레인 영역으로서 기능한다.
이하, 본 실시 형태의 반도체 장치의 제조 방법에 대해 설명한다. 도 5 내지 도 16은 본 실시 형태의 반도체 장치의 제조 방법의 공정 모식도이다. 도 5, 도 7, 도 8, 도 11, 도 13, 도 15, 도 16은 단면 모식도이다. 도 6, 도 9, 도 10, 도 12, 도 14는 상면 모식도이다.
본 실시 형태의 반도체 장치의 제조 방법은 반도체 기판 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 게이트 전극을 형성하고, 게이트 전극의 양측에 제1 게이트 측벽을 형성하고, 게이트 전극의 양측의 반도체 기판 상에, 선택 성장에 의해 소스ㆍ드레인 반도체층을 형성하고, 열처리를 행하고, 습식 에칭에 의해, 제1 게이트 측벽의 일부를 제거하여, 게이트 전극의 양측의 제1 게이트 측벽 상 및 소스ㆍ드레인 반도체층 상에 제1 게이트 측벽보다도 영률이 작고 저유전율인 제2 게이트 측벽을 형성한다.
우선, 도 5에 도시한 바와 같이, 예를 들어 실리콘 기판(10a)의 (100)면 상에 매립 산화막(10b), SOI층(10c)이 형성된 반도체 기판(10)을 준비한다. 그리고, 반도체 기판(10)의 상부의 SOI층(기판 반도체층)(10c) 상에 하드 마스크층(30)을 형성한다. SOI층(10c)의 두께는, 예를 들어 3 내지 40㎚ 정도이다. 하드 마스크층(30)은, 예를 들어 실리콘 질화막이다.
다음에, 상면 모식도인 도 6, 도 6의 D-D 단면의 단면 모식도인 도 7에 도시한 바와 같이, 하드 마스크층(30)을 패터닝한다. 그 후, 이 하드 마스크층(30)을 마스크로 하여 SOI층(10c)을 에칭하고, SOI층(10c)에 게이트 폭 방향으로 일부 좁아진 판 형상의 협착부(12)를 형성한다. 이 협착부(12)가, 소위 실리콘 나노 와이어이다. 실리콘 나노 와이어(12)의 폭은, 예를 들어 3 내지 20㎚ 정도이다.
하드 마스크층(30)을 패터닝할 때, 게이트 길이 방향 및 협착부(12)의 협착 방향을 모두 <110> 방향으로 함으로써, 에칭 후의 실리콘 나노 와이어의 측면은 (110)면으로 된다. 게이트 길이 방향 및 협착부(12)의 협착 방향을 모두 <100> 방향으로 하면, 에칭 후의 실리콘 나노 와이어의 측면은 (100)면으로 된다.
다음에, 게이트 폭 방향의 단면 모식도인 도 8에 도시한 바와 같이, 하드 마스크층(30)을 제거한 후, 실리콘 나노 와이어(12)의 측면과 상면에 게이트 절연막(14)을 형성한다. 게이트 절연막(14)은, 예를 들어 실리콘 산화막이다. 또한, 실리콘 산화막으로 한정되지 않고, 실리콘 산질화막, 하프늄 산화막이나 지르코늄 산화막 등의 고유전율막(high-k막), 혹은 실리콘 산화막과 고유전율막의 적층막 등을 적용하는 것도 가능하다.
다음에, 게이트 절연막(14) 상에 게이트 전극의 폴리실리콘층(16a)을 형성하고, 또한 폴리실리콘층(16a) 상에, 예를 들어 실리콘 질화막의 하드 마스크 질화막(32)을 형성하고, 이 하드 마스크 질화막(32)을 패터닝한다. 또한, 최종적으로 형성하는 게이트 전극으로서는, 폴리실리콘 단체막, 금속 실리사이드 등의 금속 반도체 화합물 단체막, TiN, W, TaC 등의 금속막, 금속 반도체 화합물막과 폴리실리콘막 등의 반도체의 적층막, 혹은 금속막과 폴리실리콘막 등의 반도체의 적층막 등을 적용하는 것이 가능하다.
다음에, 하드 마스크 질화막(32)을 마스크로 하여, 폴리실리콘층(16a), 게이트 절연막(14)을 패터닝한다. 그리고, 상면 모식도인 도 9에 도시한 바와 같이 실리콘 나노 와이어(12) 상의 일부에만 게이트 전극의 폴리실리콘층(16a)과 게이트 절연막(14)을 남긴다.
다음에, 전체면에, 예를 들어 실리콘 질화막을 퇴적한 후, 상면 모식도인 도 10 및 도 10의 E-E 단면의 단면 모식도인 도 11에 도시한 바와 같이, 드라이 에칭을 행하여 게이트 전극의 폴리실리콘층(16a)의 양측에, 예를 들어 실리콘 질화막의 제1 게이트 측벽(18)을 형성한다. 제1 게이트 측벽(18)의 게이트 길이 방향의 두께는 기생 용량 저감의 관점으로부터 5㎚ 이상인 것이 바람직하고, 이후에 형성하는 에피택셜층과 게이트 전극(16)의 거리를 짧게 하여 기생 저항 저감을 도모하는 필요로부터 30㎚ 이하인 것이 바람직하다.
다음에, 이온 주입을 행하여, 상부에 게이트 전극의 폴리실리콘층(16a) 또는 제1 게이트 측벽(18)이 형성되어 있지 않고, 노출되어 있는 SOI층(10c) 중에 익스텐션 불순물 영역(26)을 형성한다.
익스텐션 불순물 영역(26)을 형성하는 이온 주입은 비교적 낮은 가속 전압에서 행하는 것이 바람직하다. 예를 들어, 비소(As)의 이온 주입에 대해서는 1 내지 4keV 정도로 행한다.
이온 주입 후에, 질소 분위기 하에서의 어닐링을 행하여 실리콘 나노 와이어(12)의 결정성을 회복시킨다. 어닐링의 온도는 충분한 활성화 및 재결정화를 행하는 필요로부터 800도 이상이 바람직하고, 과도한 불순물 확산을 방지하는 관점으로부터 1100도 이하인 것이 바람직하다. 또한, 이 이온 주입과 어닐링은 생략하는 것도 가능하다.
다음에, 상면 모식도인 도 12, 도 12의 F-F 단면의 단면 모식도인 도 13에 도시한 바와 같이, SOI층(10c)의 노출부 상에, 선택 에피택셜 성장에 의해, 소스ㆍ드레인 반도체층(20)이 되는 에피택셜 실리콘층을 형성한다. 여기서, SOI층(10c)의 노출부 상에 선택적으로 에피택셜막을 형성하는 프로세스는, 예를 들어 SOI층(10c) 표면의 자연 산화막 제거를 위한 희불산 처리 및 수소 베이크 처리를 행한 후에, 수소 캐리어 가스 분위기 하에서 염산을 에칭 가스, 디클로로실란을 성막 가스로서 사용하여 에피택셜 실리콘층을 성장시키는 프로세스이다.
에피택셜 실리콘층(20)의 두께는 기생 저항 저감의 관점으로부터 10㎚ 이상인 것이 바람직하고, 게이트 전극(16)과 소스ㆍ드레인 반도체층(22) 사이의 기생 용량의 저감과 프로세스 시간 저감의 관점으로부터 50㎚ 이하인 것이 바람직하다.
다음에, 에피택셜 실리콘층(20) 중에 이온 주입을 행하여, 소스ㆍ드레인 불순물 영역(28)을 형성한다. 이 이온 주입에서 주입하는 불순물종으로서는, 인(P) 혹은 비소(As) 등을 사용할 수 있다.
여기서 형성하는 소스ㆍ드레인 불순물 영역(28)과 상술한 익스텐션 주입에 의해 형성한 익스텐션 불순물 영역(26)이 합쳐져 소스ㆍ드레인 영역으로서 기능한다. 소스ㆍ드레인 불순물 영역(28)의 불순물 농도는 기생 저항 저감의 관점으로부터 1×1019㎝-3 이상인 것이 바람직하다.
다음에, 열처리인 어닐링을 행하여, 소스ㆍ드레인 불순물 영역(28) 중의 불순물을 활성화한다. 어닐링 중, 실리콘 질화막인 제1 게이트 측벽(18)의 열팽창을, 양측의 게이트 전극(16)과 에피택셜 실리콘층인 소스ㆍ드레인 반도체층(20)이 억제한다. 이에 의해, 제1 게이트 측벽(18) 중 게이트 전극(16)과 소스ㆍ드레인 반도체층(20)에 개재된 영역, 즉 소스ㆍ드레인 반도체층(20) 상면보다도 하부의 영역이 고밀도화된다. 어닐링의 온도는 충분한 활성화를 행하는 필요로부터 800도 이상이 바람직하고, 과도한 불순물 확산을 방지하는 관점으로부터 1100도 이하인 것이 바람직하다.
다음에, 상면 모식도인 도 14, 도 14의 G-G면의 단면 모식도인 도 15에 도시한 바와 같이, 열 인산에 의한 습식 에칭을 행하여, 실리콘 질화막인 게이트 전극의 폴리실리콘층(16a) 상의 하드 마스크 질화막(32) 및 제1 게이트 측벽(18)의 일부를 제거한다. 제1 게이트 측벽(18)에서 제거되는 것은, 제1 게이트 측벽(18)의 상부, 즉 소스ㆍ드레인 반도체층(20)의 상면보다 상부의 영역이다.
이 습식 에칭 시, 제1 게이트 측벽(18)의 소스ㆍ드레인 반도체층(20) 상면보다 하부의 영역은 상술한 어닐링 중에 고밀도화되어 있다. 이로 인해, 열 인산에 의한 에칭 속도가 대폭으로 저하되므로, 제거되지 않고 자기 정합적으로 잔존한다. 특히, 실리콘 질화막은 열 인산에 의한 에칭 속도의 저하가 현저하므로, 제1 게이트 측벽(18)의 재료로서 바람직하다.
다음에, 전체면에, 예를 들어 실리콘 산화막을 퇴적한 후, 도 16의 모식 단면도에 도시한 바와 같이, 드라이 에칭을 행하여 게이트 전극의 폴리실리콘층(16a)의 양측의 제1 게이트 측벽(18) 상 및 소스ㆍ드레인 반도체층(20) 상에 게이트 전극의 폴리실리콘층(16a)을 개재하도록, 제2 게이트 측벽(22)을 형성한다.
여기서 형성하는 제2 게이트 측벽(22)의 재료는 제1 게이트 측벽(18)의 재료보다도 영률이 작고 저유전율인 재료이면, 특별히 한정되는 것은 아니지만, 예를 들어 TEOS(테트라에톡시실란)막 등의 실리콘 산화막이 바람직하다.
제2 게이트 측벽(22)의 재료가, 제1 게이트 측벽(18)의 재료보다도 영률이 작고 저유전율인 재료로 되는 조합으로서는, 예를 들어 제1 게이트 측벽(18)이 실리콘 질화막이고 제2 게이트 측벽(22)이 실리콘 산화막, 제1 게이트 측벽(18)이 실리콘 질화막이고 제2 게이트 측벽(22)이 실리콘 산질화막, 제1 게이트 측벽(18)이 실리콘 산질화막이고 제2 게이트 측벽(22)이 실리콘 산화막이라고 하는 조합을 들 수 있다.
또한, 제2 게이트 측벽(22) 형성 후에, 이온 주입과 활성화 어닐링을 더 행하여 소스ㆍ드레인 영역의 불순물 농도를 향상시켜도 상관없다.
그 후, 소위 살리사이드 프로세스에 의해, 게이트 전극의 폴리실리콘층(16a) 상의 금속 실리사이드층(16b), 소스ㆍ드레인 반도체층(20) 상의 금속 실리사이드층(24)이 형성된다. 이상의 프로세스에 의해, 도 1에 도시하는 본 실시 형태의 반도체 장치가 형성된다.
도 17은 실제로 상술한 프로세스를 행하여 제작한 나노 와이어 트랜지스터의 게이트 길이 방향의 단면 TEM 사진이다. 어닐링에 의해 고밀도화되었으므로, 에피택셜 실리콘층 상면보다 하부의 영역의 실리콘 질화막이 열 인산에 의한 습식 에칭 시에 제거되지 않고 잔존하여, 제1 게이트 측벽(18)이 형성되어 있다.
본 실시 형태의 나노 와이어 트랜지스터에 있어서, 실리콘 나노 와이어는 폭(게이트 폭 방향의 길이)이 3 내지 20㎚ 정도, 높이가 3 내지 40㎚ 정도인 판 형상 구조이다. 이 구조에서는, 게이트가 실리콘 나노 와이어 중의 채널 영역 상면, 좌우 측면의 3방향으로부터, 채널 영역의 전계를 강하게 지배한다. 이로 인해, 본 실시 형태의 나노 와이어 트랜지스터는 게이트 길이 30㎚ 이하의 극단채널 트랜지스터로서 동작하는 것이 가능하다. 또한, 실리콘 나노 와이어의 측면은 (110)면 또는 (100)면이다.
또한, 본 실시 형태의 나노 와이어 트랜지스터는, 예를 들어 두께 10 내지 50㎚의 소스ㆍ드레인 반도체층(20)을 구비함으로써, 소스ㆍ드레인 영역의 단면적이 크게 되어 있다. 따라서, 기생 저항이 대폭으로 저감되어, 트랜지스터의 온 전류가 증대된다.
본 실시 형태의 반도체 장치에서는, n형 트랜지스터의 게이트 전극의 폴리실리콘층(16a)과, 예를 들어 에피택셜 성장에 의해 형성되는 소스ㆍ드레인 반도체층(20) 사이에, 영률이 큰 제1 게이트 측벽(18)이 형성된다. 영률이 큰 제1 게이트 측벽(18)이 폴리실리콘층(16a)을 압박함으로써, 실리콘 나노 와이어의 상면 및 측면에 수직인 방향으로는 압축 변형이, 채널 영역의 게이트 길이 방향으로는 신장 변형이 발생한다.
또한, 본 실시 형태의 반도체 장치의 제조 방법에서는, 열처리인 어닐링 중, 제1 게이트 측벽(18)의 열팽창을, 양측의 게이트 전극(16)과 소스ㆍ드레인 반도체층(20)이 억제한다. 이에 의해, 제1 게이트 측벽(18)이 폴리실리콘층(16a)을 압박함으로써, 실리콘 나노 와이어의 상면 및 측면에 수직인 방향으로는 압축 변형이, 채널 영역의 게이트 길이 방향으로는 신장 변형이 발생한다.
이와 같이, 나노 와이어 트랜지스터의 채널 영역에는, 나노 와이어 트랜지스터의 게이트 길이 방향으로 큰 신장 변형이 발생한다. 나노 와이어 트랜지스터가 n형 트랜지스터인 경우, 이와 같은 게이트 길이 방향의 신장 변형에 의해 나노 와이어 트랜지스터의 이동도가 향상된다. 따라서, n형 트랜지스터의 이동도가 증가하여, 결과적으로 온 전류 성능도 향상된다.
도 18은 본 실시 형태의 제조 방법으로 제조하는 n형 나노 와이어 트랜지스터의 이동도의 게이트 길이 의존성의 측정 결과를 나타내는 도면이다. 나노 와이어는 실리콘 나노 와이어, 나노 와이어 폭은 25㎚, 나노 와이어 높이는 15㎚이다. 이동도는 게이트 길이 10㎛의 이동도에 대한 비율로서 나타내고 있다. 또한, 실리콘 질화막 측벽을 폴리실리콘의 게이트 전극과 에피택셜 실리콘 성장에 의해 형성되는 소스ㆍ드레인 반도체층 사이에만 남기는 본 실시 형태의 구조와, 전체면 TEOS 측벽(SiO2 측벽)의 경우의 결과를 나타내고 있다.
게이트 측벽의 종류에 의하지 않고, 이동도는, 게이트 길이가 짧은 단채널일수록 증가하고 있지만, 그 증가율은 본 실시 형태의 구조의 쪽이 높다. 이는 실리콘 질화막 측벽에 의한 변형의 영향이라고 생각된다. 이와 같이, 본 실시 형태의 구조에 의해 트랜지스터의 이동도가 향상되고, 이 결과로서 전류 성능도 향상된다.
또한, 미세 세대에 있어서는, 회로 면적을 작게 하기 위해 2개의 트랜지스터의 간격, 소위 게이트 피치도 짧아진다. 본 실시 형태의 구조에서는 게이트 바로 근처의 측벽에 의해 변형이 발생하므로, 단게이트 피치에 있어서도 큰 변형 효과를 얻을 수 있다.
또한, 트랜지스터의 채널로의 변형 도입 기술로서 일반적으로 되어 있는, 실리콘 질화막 스트레스 라이너 기술, 즉 게이트 전극 및 게이트 측벽 상부 전체에 응력성의 실리콘 질화막을 퇴적하는 방법을 본 실시 형태에 도입하면, 유기되는 변형량을 더욱 증가시키는 것도 가능하다.
또한, 상술한 설명에 있어서는, 소스ㆍ드레인 반도체층(20)을 형성하는 에피택셜 반도체막에 대해, 주로 실리콘을 예로 들어 설명하였지만, 이를 실리콘보다도 격자상수가 작은, 예를 들어 실리콘 카본으로 함으로써, 채널 영역 중의 게이트 길이 방향의 신장 변형을 증가시킬 수 있다.
또한, 상술한 설명에 있어서는, 게이트 전극(16)을 폴리실리콘층과 금속 실리사이드층의 적층 구조를 예로 들어 설명하였지만, 게이트 전극(16)을 폴리실리콘 단층의 구조, 또는 게이트 전극으로서 두께 10㎚ 정도의 얇은 금속 상에 두께 수십㎚의 폴리실리콘을 적층한 구조의 경우에도, 폴리실리콘과 금속 실리사이드의 적층 구조와 동등한 변형 효과를 기대할 수 있다.
또한, 게이트 전극(16)으로서 금속 단층 혹은 다른 금속 재료의 적층 구조를 채용한 경우에는, 일반적으로 금속의 열팽창 계수가 실리콘이나 실리콘 질화막의 열팽창 계수보다도 높다. 이로 인해, 실리콘 질화막의 제1 게이트 측벽을 게이트 전극과 에피택셜 실리콘층에 개재하여 어닐링했을 때에, 실리콘 질화막의 제1 게이트 측벽이, 폴리실리콘의 게이트 전극의 경우보다도 강하게 압박되어 보다 높은 밀도로 된다고 생각된다. 이에 의해, 금속의 게이트 전극 하부에 존재하는 나노 와이어의 채널 영역에는 보다 큰 변형이 가해져, n형 나노 와이어 트랜지스터의 이동도 향상 효과가 더욱 증가된다고 생각된다.
또한, 본 실시 형태의 나노 와이어 트랜지스터는 제1 게이트 측벽(18) 상에 제1 게이트 측벽(18)보다도 저유전율의 제2 게이트 측벽(22)을 구비하고 있다. 이로 인해, 예를 들어 게이트 전극(16)과 소스ㆍ드레인 반도체층(20) 사이의 용량, 게이트 전극(16)과 소스ㆍ드레인 반도체층(20) 상에 설치되는 콘택트 플러그(도시하지 않음)의 용량이, 제2 게이트 측벽(22)이 제1 게이트 측벽(18)과 동일한 재료로 형성되는 경우에 비해, 작아져 트랜지스터의 동작 속도가 향상된다.
게이트 측벽 재료의 종류에 의한 기생 용량의 변화를, 디바이스 시뮬레이션을 사용하여 계산하였다. 도 19a, 도 19b, 도 19c는 디바이스 시뮬레이션에서 가정한 트랜지스터의 단면 구조를 도시하는 도면이다. 소스ㆍ드레인 반도체층으로서 20㎚의 에피택셜 실리콘층이 형성되는 것으로 하고, 게이트 전극과 에피택셜 실리콘층의 간격은 10㎚로 하고 있다. 또한, 게이트 전극과 텅스텐 플러그(금속 배선)의 간격은 20㎚로 하고 있다. 게이트 전극 양측 전체면에 두께 10㎚의 TEOS 측벽이 형성된 경우(SiO2 측벽:도 19a), 게이트 양측 전체면에 두께 10㎚의 실리콘 질화막 측벽이 형성된 경우(SiN 측벽:도 19b), 그리고, 게이트 전극과 에피택셜 실리콘층 사이에는 실리콘 질화막 측벽이, 게이트 전극 양측에서 에피택셜 실리콘층보다 상부의 영역에는 두께 10㎚의 TEOS 측벽이 형성된 경우(실시 형태:도 19c)의 3가지에 대해, 시뮬레이션을 행하였다. 또한, 게이트 전극과 텅스텐 플러그(금속 배선) 사이의 상기 측벽 이외의 영역은 SiO2라고 가정한다.
도 20은 단위 게이트 폭당의 기생 용량을 계산한 결과를 나타내는 도면이다. 실리콘 질화막의 쪽이 TEOS보다도 유전율이 높기 때문에, SiN 측벽의 경우에는 SiO2 측벽에 비해 용량은 30％ 증가한다. 그러나, 실리콘 질화막 측벽을 게이트 전극과 에피택셜 실리콘층 사이에만 형성하는 본 실시 형태의 경우, 용량 증가는 15％로 억제된다. 따라서, 본 실시 형태에 의해, SiN 측벽의 경우보다 기생 용량이 저감되고, 트랜지스터의 동작 속도가 향상된다.
도 21은 본 실시 형태의 제1 측벽과, 제2 측벽의 이격 거리의 설명도이다.
본 실시 형태에 있어서, 제1 게이트 측벽(18)과 제2 게이트 측벽(22)의 경계인 제1 경계면(B1)이, 소스ㆍ드레인 반도체층(20)과 제2 게이트 측벽(22)의 경계인 제2 경계면(B2)보다도 반도체 기판(10)측(도 21 중 하방)에 있고, 제1 경계면(B1)과 제2 경계면(B2)의 이격 거리가, 게이트 절연막(14)과 반도체 기판(10)의 경계면(B3)의 법선 방향에서 10㎚ 이하인 것이 바람직하다. 제1 경계면(B1)의 전부가 제2 경계면(B2)보다도 반도체 기판(10)측에 있는 것이 바람직하지만, 예를 들어 게이트 전극(16)의 근방에서 제1 경계면(B1)의 일부가 제2 경계면(B2)보다도 반도체 기판(10)의 반대측(도 21 중 상방)에 있어도 상관없다.
도 21은 제1 경계면(B1)과 제2 경계면(B2)에 대해, 대략 수직인 단면이다. 「게이트 절연막과 반도체 기판의 경계면의 법선 방향의, 제1 경계면과 제2 경계면의 이격 거리」라 함은, 예를 들어, 도 21 중 거리(d)로 나타내어지는 거리이다. 도 21 중 게이트 절연막과 반도체 기판의 경계면의 법선 방향은 백색 화살표로 나타내어지고 있다.
또한, 제1 경계면(B1)과 제2 경계면(B2)의 이격 거리가 일정하지 않은 경우에는, 단면에서 평가되는 이격 거리의 최대값이 10㎚ 이하인 것이 바람직하다.
이격 거리가 10㎚를 초과하면, 제1 측벽(18)의 체적이 충분하지 않게 되어, 나노 와이어 트랜지스터의 게이트 길이 방향의 신장 변형이 저감된다. 따라서, 충분한 이동도 향상 효과가 얻어지지 않게 될 우려가 있다. 또한, 제1 경계면(B1)이, 제2 경계면(B2)보다도 반도체 기판(10)과 반대측, 즉 도면의 상측에 있으면, 유전율이 높은 제1 측벽(18)의 체적이 지나치게 커진다. 따라서, 기생 용량의 증대에 의한 성능의 열화가 우려된다.
본 실시 형태의 반도체 장치에 있어서는, 제1 측벽(18)과 제2 측벽(22)에 대해, 적당한 영률 및 유전율의 재료를 선택하여, 구조를 최적화함으로써, 변형 인가에 의한 이동도 증가에 의한 성능 향상 효과와, 기생 용량 저감에 의한 성능 향상 효과가 최적화된 나노 와이어 트랜지스터의 실현이 가능하다.
본 실시 형태의 제조 방법에 따르면, 게이트 전극(16)과 에피택셜 성장에 의해 형성되는 소스ㆍ드레인 반도체층(20) 사이에는 게이트 전극(16) 형성 직후에 형성한 제1 게이트 측벽(18)이 마지막까지 잔존한다. 이로 인해, 예를 들어 게이트 전극과 소스ㆍ드레인 반도체층 사이의 홈에 실리콘 산화막 측벽을 매립하는 제조 방법과는 달리, 홈 중의 측벽에 보이드가 발생하는 일은 없다. 따라서, 디바이스 구조를 안정적으로 제조할 수 있으므로, 디바이스 특성의 편차가 억제된다고 하는 이점이 있다.
또한, 본 실시 형태의 제조 방법에 따르면, 예를 들어 실리콘 질화막을 게이트 전극(16)과 에피택셜 실리콘층(20) 사이에만 자기 정합적으로 남길 수 있으므로, 열 인산에 의한 실리콘 질화막 측벽의 에칭 처리 시간을 엄밀하게 제어할 필요가 없어, 제조 수율을 대폭으로 향상시킬 수 있다.
또한, 본 실시 형태의 제조 방법에서는, 실리콘 산화막의 게이트 측벽 후에 추가의 이온 주입과 활성화 어닐링을 행하지 않는 경우에는, 종래의 일반적인 나노 와이어 트랜지스터의 제조 방법과 공정수가 동일해, 프로세스 비용의 증대를 초래하지 않는다.
게이트 길이를 L로 했을 때, 강한 단채널 효과 내성을 얻기 위해서는, 나노 와이어의 폭 및 높이는 (2/3)×L 이하인 것이 바람직하다. 한편, 캐리어 이동도의 과도한 저하를 피하는 관점으로부터, 실리콘 나노 와이어의 폭 및 높이는 3㎚ 이상인 것이 바람직하다.
또한, 상기한 설명에 있어서는, SOI층의 협착부(나노 와이어)는 1개였지만, 복수의 실리콘 나노 와이어를 병렬로 배열하는 것도 가능하다. 배열하는 실리콘 나노 와이어의 수를 늘림으로써 트랜지스터의 전류량이 증가하고, 동작 속도가 향상된다.
또한, 상기 실시 형태에 있어서는, n형 나노 와이어 트랜지스터를 예로 들어 설명하였다. 제1 측벽에 의해 인가되는 변형에 수반하는 이동도 향상 효과에 대해서는, n형 나노 와이어 트랜지스터에 고유하다.
무엇보다, 상기 실시 형태를 p형 나노 와이어 트랜지스터에 적용한 경우라도, 디바이스 구조를 안정적으로 제조할 수 있어, 디바이스 특성의 편차가 억제된다고 하는 효과는 얻는 것이 가능하다. 또한, p형 나노 와이어 트랜지스터의 경우에는, 소스ㆍ드레인 영역의 불순물은 p형 불순물인 붕소(B)나 인듐(In) 등이 사용된다.
익스텐션 불순물 영역의 형성은, 예를 들어 붕소(B)나 2불화붕소(BF2)의 1 내지 2keV 정도의 가속 에너지의 이온 주입으로 행한다. 또한, 소스ㆍ드레인 불순물 영역의 형성은, 예를 들어 붕소(B), 2불화붕소(BF2) 혹은 인듐(In)을 이온 주입함으로써 행해진다.
(제2 실시 형태)
본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법은 제1 실시 형태가 SOI 기판을 사용하는 것에 비해, 벌크 기판을 사용하는 점에서 다르다. 반도체 기판이 다른 것 이외는, 기본적으로 제1 실시 형태와 마찬가지이므로 중복되는 내용에 대해서는 기재를 생략한다.
도 22a, 도 22b는 본 실시 형태의 반도체 장치의 단면 모식도이다. 도 22a는 기판면에 수직인 게이트 길이 방향의 모식 단면도이다. 도 22b는 기판면에 수직인 게이트 전극부의 게이트 폭 방향의 모식 단면도이다.
반도체 기판(10)으로서 벌크 기판이 적용된다. 그리고, 이 벌크 기판에 협착부(12), 소위 나노 와이어가 형성된다. 본 실시 형태에 있어서는, 이 협착부(12) 하부의 반도체 기판(10) 내에, 소자 분리 불순물 영역(36)이 설치된다.
이 소자 분리 불순물 영역(36)은 벌크 기판 중의 나노 와이어보다 하부의 영역을 통해 소스 영역으로부터 드레인 영역으로 리크 전류가 흐르는 것을 방지한다. n형 트랜지스터의 경우에는 p형 불순물이, p형 트랜지스터의 경우에는 n형 불순물로 형성된다. 불순물 농도는 1×1017㎝-3 이상 1×1019㎝-3 이하인 것이 바람직하다.
이 불순물 도입은 협착부(12)의 형성 전에 실리콘 기판 중의 깊은 위치 전체면에 이온 주입을 행하고, 협착부(12) 하부의 영역에 열처리에 의해 횡방향 확산시킴으로써 실현할 수 있다. 혹은, 협착부(12)의 형성 후에 협착부(12) 이외에 이온 주입을 행하여, 협착부(12) 하부의 영역에 열처리에 의해 횡방향 확산시킴으로써 실현할 수 있다.
본 실시 형태에 따르면, 고가인 SOI 기판을 사용하지 않고 저렴하게, 미세화해도 높은 성능을 실현 가능한 나노 와이어 트랜지스터 및 그 제조 방법이 실현된다.
(제3 실시 형태)
본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법은 제1 실시 형태가 반도체 기판에 설치된 판 형상의 협착부의 상면 상 및 측면 상에 게이트 절연막 및 게이트 전극이 설치된 나노 와이어 트랜지스터 및 그 제조 방법인 것에 비해, 협착부의 상면 상에는 게이트 절연막 및 게이트 전극이 설치되지 않고, 협착부의 측면 상에만 게이트 절연막 및 게이트 전극이 설치된, 소위 FinFET 및 그 제조 방법이다. FinFET인 것 이외는, 기본적으로 제1 실시 형태와 마찬가지이므로 중복되는 내용에 대해서는 기재를 생략한다.
도 23a, 도 23b, 도 23c는 본 실시 형태의 반도체 장치의 단면 모식도이다. 도 23a는 기판면에 수직인 게이트 길이 방향의 모식 단면도이다. 도 23b는 게이트 전극부의 기판면에 수직인 게이트 폭 방향의 모식 단면도이다. 도 23c는 기판면에 평행한 협착부의 모식 단면도이다.
도 23a, 도 23b, 도 23c에 도시한 바와 같이, 본 실시 형태의 FinFET는 협착부(12)의 측면 상에만 게이트 절연막(14) 및 게이트 전극(16)이 설치되어, 협착부(12)의 측면부만이 채널 영역으로서 기능한다. 협착부(12)의 상면 상에는 게이트 절연막(14) 및 게이트 전극(16) 사이에 하드 마스크층(30)이 설치되어, 협착부(12)의 상면부는 채널 영역으로서 기능하지 않는다.
본 실시 형태의 Fin형 트랜지스터는 협착부(12) 형성에 사용하는 하드 마스크층(30)을, 게이트 절연막(14) 형성 전에 박리하지 않음으로써 제조가 가능하다.
본 실시 형태에 있어서도, 제1 실시 형태와 마찬가지로, 트랜지스터 특성의 향상을 실현하는 것이 가능하다. 따라서, 본 실시 형태에 따르면, 미세화해도 높은 성능을 실현 가능한 FinFET 및 그 제조 방법이 실현된다.
또한, 본 실시 형태에서는, 반도체 기판으로서 SOI 기판을 사용하는 경우를 예로 들어 설명하였지만, 제2 실시 형태와 같이 벌크 기판을 사용하는 것도 가능하다.
(제4 실시 형태)
본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법은 동일 SOI 기판 상에, n형 나노 와이어 트랜지스터와, p형 나노 와이어 트랜지스터를 갖는 반도체 장치 및 그 제조 방법이다.
도 24는 본 실시 형태의 반도체 장치의 단면 모식도이다. 도 24는 기판면에 수직인 게이트 길이 방향의 모식 단면도이다.
n형 나노 와이어 트랜지스터(100)와, p형 나노 와이어 트랜지스터(200)는 동일한 SOI 기판인 반도체 기판(10) 상에 형성되어 있다. n형 나노 와이어 트랜지스터(100) 및 p형 나노 와이어 트랜지스터(200)는 제1 실시 형태와 동일한 구조를 갖고 있다. 따라서, 제1 실시 형태와 중복되는 내용에 대해서는 기재를 생략한다.
여기서, n형 나노 와이어 트랜지스터(100)의 소스ㆍ드레인 반도체층(20)은 실리콘이고, p형 나노 와이어 트랜지스터(200)의 소스ㆍ드레인 반도체층(40)은 실리콘 게르마늄이다.
이하, 본 실시 형태의 반도체 장치의 제조 방법에 대해 설명한다. 도 25 내지 도 28은 본 실시 형태의 반도체 장치의 제조 방법의 공정 모식도이다. 도 25 내지 도 28은 기판면에 수직인 게이트 길이 방향의 모식 단면도이다.
게이트 전극(16)의 일부가 되는 폴리실리콘층(16a)의 양측에, 예를 들어 실리콘 질화막의 제1 게이트 측벽(18)을 형성한 후, 이온 주입을 행하여 n형 나노 와이어 트랜지스터(100), p형 나노 와이어 트랜지스터(200) 각각에 익스텐션 불순물 영역(26)을 형성하고, 활성화 및 재결정화를 위한 어닐링을 행하는 곳까지는 제1 실시 형태와 마찬가지이다.
다음에, 도 25에 도시한 바와 같이, p형 트랜지스터(200) 영역 상에, 예를 들어 실리콘 산화막의 보호 절연막(42)을 형성한 후, n형 트랜지스터(100) 영역의 SOI층(10c) 노출부 상에 에피택셜 실리콘층을 성장시켜, 소스ㆍ드레인 반도체층(20)을 형성한다. 계속해서, n형 트랜지스터(100)의 소스ㆍ드레인 반도체층(20) 중에 n형 불순물의 이온 주입을 행하여, 소스ㆍ드레인 영역(28)을 형성한다.
다음에, p형 트랜지스터(200) 영역 상의 보호 절연막(42)을 제거한다. 보호 절연막(42)이 실리콘 산화막이면, 예를 들어 희불산 처리에 의해 제거한다.
다음에, 도 26에 도시한 바와 같이 n형 트랜지스터(100) 영역 상에, 예를 들어 실리콘 산화막의 보호 산화막(44)을 형성한 후, p형 트랜지스터(200) 영역의 SOI층(10c) 노출부 상에 에피택셜 실리콘 게르마늄층을 성장시켜, 소스ㆍ드레인 반도체층(40)을 형성한다. 계속해서, p형 트랜지스터(200)의 소스ㆍ드레인 반도체층(20) 중에 p형 불순물의 이온 주입을 행하여, 소스ㆍ드레인 영역(28)을 형성한다.
다음에, n형 트랜지스터(100) 영역 상의 보호 절연막(44)을 제거한 후에, 열처리인 어닐링을 행하여, 소스ㆍ드레인 반도체층(20, 40)의 불순물을 활성화한다. 그리고, 활성화와 함께, 어닐링 중의 제1 게이트 측벽(18)의 열팽창을 양측의 게이트 전극 폴리실리콘층(16a)과 에피택셜 실리콘층(20) 또는 에피택셜 실리콘 게르마늄층(40)이 억제됨으로써, 제1 게이트 측벽(18) 중 폴리실리콘층(16a)과 에피택셜 실리콘층(20) 또는 에피택셜 실리콘 게르마늄층(40)에 개재된 영역, 즉 에피택셜 실리콘층(20) 또는 에피택셜 실리콘 게르마늄층(40) 상면보다도 하부의 영역이 고밀도화된다.
다음에, 도 27에 도시한 바와 같이, 예를 들어 열 인산에 의한 습식 에칭 처리를 행하여, 게이트 전극 폴리실리콘층(16a) 상의 하드 마스크 질화막(32) 및 제1 게이트 측벽(18) 상부, 즉 에피택셜 실리콘층(20) 또는 에피택셜 실리콘 게르마늄층(40) 상면보다도 상부의 영역을 제거한다.
제1 게이트 측벽(18)의 에피택셜 실리콘층 또는 에피택셜 실리콘 게르마늄층 상면보다도 하부의 영역은 상술한 어닐링 중에 고밀도화되어 있으므로, 습식 에칭 처리에 의한 에칭 속도, 예를 들어 열 인산에 의한 에칭 속도가 저하되어 있으므로 제거되지 않고 잔존한다.
다음에, 전체면에 실리콘 산화막을 퇴적한 후, 도 28에 도시한 바와 같이 드라이 에칭을 행하여 게이트 전극의 폴리실리콘층(16a)을 개재하도록, 제1 게이트 측벽(18)과 에피택셜 실리콘층의 소스ㆍ드레인 반도체층(20) 및 실리콘 게르마늄층의 소스ㆍ드레인 반도체층(40) 상에 제1 게이트 측벽(18)보다도 영률이 작고 저유전율인 제2 게이트 측벽(22)을 형성한다. 제1 게이트 측벽(18)의 재료가 실리콘 질화막인 경우, 제2 게이트 측벽(22)의 재료는, 예를 들어 실리콘 산화막이다.
그 후, 소위 살리사이드 프로세스에 의해, 게이트 전극의 폴리실리콘층(16a) 상의 금속 실리사이드층(16b), 소스ㆍ드레인 반도체층(20, 40) 상의 금속 실리사이드층(24)이 형성된다. 이상의 프로세스에 의해, 도 24에 도시하는 본 실시 형태의 반도체 장치가 형성된다.
제1 실시 형태와 마찬가지로, 본 실시 형태의 반도체 장치에서는 n형 트랜지스터(100)의 게이트 전극의 폴리실리콘층(16a)과, 예를 들어 에피택셜 성장에 의해 형성되는 소스ㆍ드레인 반도체층(20) 사이에, 영률이 큰 제1 게이트 측벽(18)이 형성된다. 영률이 큰 제1 게이트 측벽(18)이 폴리실리콘층(16a)을 압박함으로써, 실리콘 나노 와이어의 상면 및 측면에 수직인 방향으로는 압축 변형이, 채널 영역의 게이트 길이 방향으로는 신장 변형이 발생한다.
또한, 본 실시 형태의 반도체 장치의 제조 방법에서는 열처리인 어닐링 중, 제1 게이트 측벽(18)의 열팽창을, 양측의 게이트 전극(16)과 소스ㆍ드레인 반도체층(20)이 억제한다. 이에 의해, 제1 게이트 측벽(18)이 폴리실리콘층(16a)을 압박함으로써, 실리콘 나노 와이어의 상면 및 측면에 수직인 방향으로는 압축 변형이, 채널 영역의 게이트 길이 방향으로는 신장 변형이 발생한다.
이와 같이, 나노 와이어 트랜지스터의 채널 영역에는 나노 와이어 트랜지스터의 게이트 길이 방향으로 큰 신장 변형이 발생한다. 나노 와이어 트랜지스터가 n형 트랜지스터인 경우, 이와 같은 게이트 길이 방향의 신장 변형에 의해 나노 와이어 트랜지스터의 이동도가 향상된다. 따라서, n형 트랜지스터(100)의 이동도가 증가하여, 결과적으로 온 전류 성능도 향상된다.
한편, p형 트랜지스터(200)에 대해서는, 영률이 높은 제1 게이트 측벽(18)에 의해 채널 유기되는 게이트 길이 방향의 신장 변형은 이동도를 열화시킨다. 그러나, p형 트랜지스터(200)의 소스ㆍ드레인 반도체층(40)인 실리콘보다도 격자상수가 큰 에피택셜 실리콘 게르마늄층으로부터 채널 영역으로, 게이트 길이 방향의 압축 변형이 유기된다. 이로 인해, 전체적으로 게이트 길이 방향의 변형은 캔슬되거나, 실리콘 게르마늄층으로부터의 압축 변형량이 충분히 크면, 전체적으로는 게이트 길이 방향으로 압축 변형이 발생하고, p형 나노 와이어 트랜지스터의 이동도도 향상된다.
따라서, 본 실시 형태에서는 n형 나노 와이어 트랜지스터와 p형 나노 와이어 트랜지스터의 이동도를 함께 향상시키는 것이 가능하다.
또한, 제1 실시 형태의 경우와 마찬가지로, 본 실시 형태에 있어서도, 게이트 전극(16) 양측의 하부에만 비교적 유전율이 높은, 예를 들어 실리콘 질화막의 제1 게이트 측벽(18)이 형성되고, 게이트 전극(16) 양측의 상부에는 비교적 유전율이 낮은, 예를 들어 실리콘 산화막의 제2 게이트 측벽(22)이 형성된다. 이로 인해, 게이트 전극(16) 양측 전체에, 유전율이 높은 실리콘 질화막의 게이트 측벽이 형성되는 경우에 비해 기생 용량의 증가가 억제된다.
제1 실시 형태의 경우와 마찬가지로, 본 실시 형태에 있어서도, 게이트 전극(16)과 에피택셜 실리콘층(20) 및 실리콘 게르마늄층(40) 사이에는 게이트 전극(16) 형성 직후에 형성한 제1 측벽(18)이 마지막까지 잔존한다. 이로 인해, 게이트 전극과 에피택셜 실리콘층 사이의 홈에, 예를 들어 실리콘 산화막의 측벽막을 매립하는 프로세스와는 달리, 홈 중의 측벽에 보이드가 발생하는 일은 없다. 따라서, 디바이스 구조를 안정적으로 제조할 수 있으므로, 디바이스 특성의 편차가 억제된다고 하는 이점이 있다.
또한, 제1 실시 형태의 경우와 마찬가지로, 본 실시 형태에 있어서도, 제1 게이트 측벽(18)을 게이트 전극(16)과 에피택셜 성장에 의해 형성되는 소스ㆍ드레인 반도체층(20) 사이에만 자기 정합적으로 남길 수 있다. 따라서, 열 인산 등의 습식 에칭 처리 시간을 엄밀하게 제어할 필요가 없어, 제조 수율을 대폭으로 향상시킬 수 있다.
또한, 제1 실시 형태의 경우와 마찬가지로, 본 실시 형태에 있어서도, 제2 게이트 측벽(22) 형성 후에 추가의 이온 주입과 활성화 어닐링을 행하지 않는 경우에는 n형 트랜지스터의 소스ㆍ드레인 영역에 에피택셜 실리콘막을, p형 트랜지스터의 소스ㆍ드레인 영역에 에피택셜 실리콘 게르마늄막을 형성하는 종래의 나노 와이어 트랜지스터의 제조 방법과 공정수가 동등해, 프로세스 비용의 증대를 초래하지 않는다.
이상, 본 실시 형태에 따르면, 미세화해도 높은 성능을 실현 가능한, n형 나노 와이어 트랜지스터와, p형 나노 와이어 트랜지스터를 갖는 반도체 장치 및 그 제조 방법이 실현된다.
(제5 실시 형태)
본 실시 형태의 반도체 장치 및 반도체 장치의 제조 방법은 제1 실시 형태가 SOI 기판 상에 형성되는 나노 와이어 트랜지스터 및 그 제조 방법인 것에 비해, 벌크 기판 상에 형성되는 평면 트랜지스터 및 그 제조 방법이다. 게이트 측벽 주위의 구조 및 제조 방법은 기본적으로 제1 실시 형태와 마찬가지이다. 따라서, 중복되는 내용에 대해서는 기재를 생략한다.
도 29a, 도 29b는 본 실시 형태의 반도체 장치의 단면 모식도이다. 도 29a는 기판면에 수직인 게이트 길이 방향의 모식 단면도이다. 도 29b는 기판면에 수직인 게이트 전극부의 게이트 폭 방향의 모식 단면도이다.
이 평면 트랜지스터는 (100)면 실리콘의 반도체 기판(10)에 형성된 게이트 절연막(14), 게이트 절연막(14) 상에 형성된 게이트 전극(16), 게이트 전극(16)의 양측에 형성된 제1 게이트 측벽(18), 반도체 기판(10) 중의 게이트 전극(16)의 하부의 영역인 채널 영역을 개재하도록 형성된 익스텐션 불순물 영역(26), 익스텐션 불순물 영역(26) 상에, 게이트 전극(16)과의 사이에, 제1 게이트 측벽(18)이 개재되도록 형성된 소스ㆍ드레인 반도체층(20), 게이트 전극(16)의 양측의, 제1 게이트 측벽(18) 상 및 소스ㆍ드레인 반도체층(20) 상에 형성되며, 제1 게이트 측벽과의 경계가 게이트 전극의 측면에서 종단하고, 제1 게이트 측벽(18)보다도 영률이 작고, 또한 저유전율인 제2 게이트 측벽을 구비하고 있다.
그리고, 제1 실시 형태와 마찬가지로, 제1 게이트 측벽(18)과 제2 게이트 측벽(22)의 경계인 제1 경계면이, 소스ㆍ드레인 반도체층(20)과 제2 게이트 측벽(22)의 경계인 제2 경계면보다도 반도체 기판(10)측에 있고, 제1 경계면과 제2 경계면의 이격 거리가, 게이트 절연막(14)과 반도체 기판(10)의 경계면의 법선 방향에서 10㎚ 이하인 것이 바람직하다. 바꿔 말하면, 제1 게이트 측벽(18)의 상면은 소스ㆍ드레인 반도체층(20) 상면 이하 10㎚ 이내의 위치에 있는 것이 바람직하다.
제1 게이트 측벽(18)은, 예를 들어 실리콘 질화막이고, 제2 게이트 측벽(22)은, 예를 들어 실리콘 산화막이다. 또한, 소스ㆍ드레인 반도체층(20)은, 예를 들어 두께 10 내지 50㎚의 에피택셜 실리콘층이다.
제2 게이트 측벽(22)의 양측의 소스ㆍ드레인 반도체층(20) 상에는 금속 실리사이드층(24)이 형성된다.
이 구조에서는 소스ㆍ드레인 반도체층(20)에 의해 소스ㆍ드레인 영역의 반도체의 단면적이 증가하고 있으므로, 기생 저항이 대폭으로 저감되어, 트랜지스터의 온 전류가 현저하게 향상된다.
본 실시 형태의 제조 방법은 제1 실시 형태의 제조 방법에 있어서, 채널 영역이 형성되는 SOI층을 협착화하는 공정을 제외한 것 이외는 대략 동일하다. 단, 평면 트랜지스터를 게이트 길이 50㎚ 이하의 영역에서 동작시키기 위해서는, 반도체 기판(10) 중에 n형 트랜지스터의 경우에는 p형 불순물, p형 트랜지스터의 경우에는 n형 불순물을 1×1017㎝-3으로부터 1×1019㎝-3의 농도로 도입하는 것이 불가결하다. 이 불순물 도입은 게이트 절연막(14) 형성 전에 실리콘의 반도체 기판(10) 전체면에 웰 이온 주입 혹은 채널 이온 주입을 행하거나, 게이트 전극(16) 및 게이트 측벽 형성 후에 이온 주입, 소위 할로 이온 주입을 행함으로써 실현할 수 있다.
제1 실시 형태의 반도체 장치와 마찬가지로, n형 트랜지스터의 게이트 전극의 폴리실리콘층(16a)과, 예를 들어 에피택셜 성장에 의해 형성되는 소스ㆍ드레인 반도체층(20) 사이에, 영률이 큰 제1 게이트 측벽(18)이 형성된다. 영률이 큰 제1 게이트 측벽(18)이 폴리실리콘층(16a)을 압박함으로써, 채널 영역의 상면에 수직인 방향으로는 압축 변형이, 채널 영역의 게이트 길이 방향으로는 신장 변형이 발생한다.
또한, 본 실시 형태의 반도체 장치의 제조 방법에서는, 열처리인 어닐링 중, 제1 게이트 측벽(18)의 열팽창을, 양측의 게이트 전극(16)과 소스ㆍ드레인 반도체층(20)이 억제한다. 이에 의해, 제1 게이트 측벽(18)이 폴리실리콘층(16a)을 압박함으로써, 채널 영역의 상면에 수직인 방향으로는 압축 변형이, 채널 영역의 게이트 길이 방향으로는 신장 변형이 발생한다.
이와 같이, 평면 트랜지스터의 채널 영역에는 게이트 길이 방향으로 큰 신장 변형이 발생한다. n형 트랜지스터인 경우, 이와 같은 게이트 길이 방향의 신장 변형에 의해 평면 트랜지스터의 이동도가 향상된다. 따라서, n형 트랜지스터의 이동도가 증가하여, 결과적으로 온 전류 성능도 향상된다.
또한, 제1 실시 형태와 마찬가지로, 본 실시 형태에 있어서도, 게이트 전극(16) 양측의 하부, 즉 소스ㆍ드레인 반도체층(20) 상면보다 하부의 영역에만 유전율이 높은 제1 게이트 측벽(18)이 형성되고, 게이트 전극(16) 양측의 상부에는 유전율이 낮은 제2 게이트 측벽(22)이 형성된다. 이로 인해, 게이트 전극(16) 양측 전체에, 예를 들어 실리콘 질화막과 같은 유전율이 높은 게이트 측벽이 형성되는 경우에 비해 기생 용량의 증가가 억제된다.
또한, 본 실시 형태의 제조 방법에 따르면, 게이트 전극(16)과 에피택셜 성장에 의해 형성되는 소스ㆍ드레인 반도체층(20) 사이에는, 게이트 전극(16) 형성 직후에 형성한 제1 게이트 측벽(18)이 마지막까지 잔존한다. 이로 인해, 예를 들어 게이트 전극과 소스ㆍ드레인 반도체층 사이의 홈에 실리콘 산화막 측벽을 매립하는 제조 방법과는 달리, 홈 중의 측벽에 보이드가 발생하는 일은 없다. 따라서, 디바이스 구조를 안정적으로 제조할 수 있으므로, 디바이스 특성의 편차가 억제된다고 하는 이점이 있다.
또한, 본 실시 형태의 제조 방법에 따르면, 예를 들어 실리콘 질화막을 게이트 전극과 에피택셜 실리콘층 사이에만 자기 정합적으로 남길 수 있으므로, 열 인산에 의한 실리콘 질화막 측벽의 에칭 처리 시간을 엄밀하게 제어할 필요가 없어, 제조 수율을 대폭으로 향상시킬 수 있다.
또한, 본 실시 형태의 제조 방법에서는, 예를 들어 실리콘 산화막의 제2 게이트 측벽 형성 후에 추가의 이온 주입과 활성화 어닐링을 행하지 않는 경우에는, 종래의 소스ㆍ드레인 영역 상에 에피택셜 실리콘막을 형성하는 평면 트랜지스터의 제조 방법과 공정수가 동등해, 프로세스 비용의 증대를 초래하지 않는다.
이상, 본 실시 형태에 따르면, 미세화해도 높은 성능을 실현 가능한 평면 트랜지스터 및 그 제조 방법이 실현된다.
(제6 실시 형태)
본 실시 형태의 반도체 장치의 제조 방법은 반도체 기판 상에 제1 희생 반도체층, 제1 반도체층, 제2 희생 반도체층, 제2 반도체층을 순서대로 형성한다. 그리고, 제1 희생 반도체층, 제1 반도체층, 제2 희생 반도체층, 제2 반도체층을 가공하여 협착부를 형성한다. 그리고, 협착부 중 적어도 측면 상에 터널 절연막을 형성한다. 그리고, 터널 절연막 상에 전하를 축적하는 실리콘 질화막의 전하 축적막을 형성한다. 그리고, 전하 축적막 상에 블록 절연막을 형성한다. 그리고, 블록 절연막 상에 게이트 전극막을 형성한다. 그리고, 터널 절연막, 전하 축적막, 블록 절연막, 게이트 전극막을 가공하여, 게이트 전극 구조를 형성한다. 그리고, 제1 희생 반도체층과 제2 희생 반도체층을 선택적으로 제거함으로써, 협착부의 제1 반도체층과 제2 반도체층 사이에 제1 공동을 형성한다. 그리고, 열처리를 행하여, 습식 에칭에 의해 실리콘 질화막의 일부를 제거함으로써, 전하 축적막에 제2 공동을 형성한다. 또한, 제1 공동 및 제2 공동을 매립하는 실리콘 질화막과 다른 절연체막을 퇴적하고, 절연체막을 가공하여 게이트 전극 구조의 양측에 게이트 측벽을 형성한다.
본 실시 형태는 나노 와이어를 채널 영역으로 하는 MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor) 메모리를 구비하는 반도체 기억 장치의 제조 방법이다.
본 명세서 중, 「전하 축적막」은 메모리 셀 정보로서 적극적으로 전하를 축적하는 기능을 갖는 막이다. 또한, 「터널 절연막」은 메모리 셀의 기입ㆍ소거 시에는, 터너링 현상에 의해 채널 영역과 전하 축적막 사이에서의 전자ㆍ정공 이동 경로로서 기능하는 막이다. 그리고, 판독 시ㆍ대기 시에는 그 배리어 하이트에 의해, 채널 영역과 전하 축적막 사이에서의 전자ㆍ정공 이동을 억제하는 기능을 갖는 막이다. 또한, 「블록 절연막」은, 소위 전극간 절연막이고, 전하 축적막과 게이트 전극 사이의 전자ㆍ정공의 흐름을 블록하는 기능을 갖는 막이다.
도 30은 본 실시 형태의 반도체 장치의 제조 방법에 의해 제조되는 반도체 기억 장치의 상면 모식도이다. 도 31은 도 30의 H-H 단면, 즉 기판에 수직인 게이트 길이 방향 단면의 단면 모식도이다. 도 32는 도 30의 I-I 단면, 즉 기판에 수직인 게이트 전극부의 게이트 폭 방향 단면의 단면 모식도이다.
이 반도체 기억 장치는, 예를 들어 실리콘 기판인 반도체 기판(50)에 형성된 협착부를 갖는 제1 절연체층(52)과, 제1 절연체층(52)의 상면에 형성된 협착부인 제1 나노 와이어(54)를 갖는, 예를 들어 실리콘의 제1 반도체층(56)을 구비한다. 그리고, 제1 반도체층(56)의 상면에 형성된 협착부를 갖는 제2 절연체층(58)과, 제2 절연체층(58)의 상면에 형성된 협착부인 제2 나노 와이어(60)를 갖는, 예를 들어 실리콘의 제2 반도체층(62)을 구비한다.
그리고, 제1 나노 와이어(54)와 제2 나노 와이어(60) 중 적어도 측면에 형성된 터널 절연막(64)과, 터널 절연막(64) 상에 형성된 실리콘 질화막의 전하 축적막(66)을 구비한다. 그리고, 전하 축적막(66)에 형성되는 실리콘 질화막과 다른 절연체막으로 형성되는 전하 축적막 사이 절연체층(68)과, 전하 축적막(66) 및 전하 축적막 사이 절연체층(68) 상에 형성된 블록 절연막(70)과, 블록 절연막(70) 상에 형성된 게이트 전극막(72)을 구비한다.
터널 절연막(64), 전하 축적용 막(66)인 실리콘 질화막, 블록 절연막(70), 게이트 전극막(72)으로 게이트 전극 구조(98)이 형성된다.
그리고, 게이트 전극 구조(98)를 개재하도록 형성된 게이트 측벽(74)을 구비한다. 또한, 제1 반도체층(56) 및 제2 반도체층(62) 중에 게이트 측벽(74) 양측에 형성된 소스 영역(80) 및 드레인 영역(82)을 구비한다.
제1 절연체층(52) 및 제2 절연체층(58)은, 예를 들어 실리콘 산화막이다. 또한, 제1 반도체층(56) 및 제2 반도체층(62)은, 예를 들어 실리콘이다. 따라서, 이 경우, 제1 나노 와이어(54) 및 제2 나노 와이어(60)는 모두 실리콘 나노 와이어이다. 이하, 각각 제1 실리콘 나노 와이어(54), 제2 실리콘 나노 와이어(60)라고 칭한다.
또한, 터널 절연막(64)은, 예를 들어 실리콘 산화막이다. 또한, 전하 축적막 사이 절연체층(68)은, 예를 들어 실리콘 산화막으로 형성된다. 또한, 게이트 전극막(72)은, 예를 들어 폴리실리콘막이다.
제1 반도체층(56) 중의 드레인 영역(82)과, 제2 반도체층(62) 중의 드레인 영역(82)은 전기적으로 절연되어 있다. 그리고, 제1 실리콘 나노 와이어(54)를 채널로 하는 트랜지스터와, 제2 실리콘 나노 와이어(60)를 채널로 하는 트랜지스터는 독립된 MONOS 셀 트랜지스터로서 동작한다.
즉, 제1 실리콘 나노 와이어(54)를 채널 영역으로 하는 트랜지스터와, 제2 실리콘 나노 와이어(60)를 채널 영역으로 하는 MONOS 셀 트랜지스터는 각각 "0" 또는 "1"의 데이터를 기억하는 역할을 담당한다.
이하, 본 실시 형태의 반도체 장치의 제조 방법에 대해 설명한다. 도 33 내지 도 39는 본 실시 형태의 반도체 장치의 제조 방법의 공정 모식도이다. 도 33, 도 35, 도 36, 도 38, 도 39는 단면 모식도이다. 도 34, 도 37은 상면 모식도이다.
또한, 이하, 기판은 실리콘 기판, 제1 및 제2 반도체층은 실리콘, 제1 및 제2 희생 반도체층은 실리콘 게르마늄인 경우를 예로 들어 설명한다.
우선, 도 33에 도시한 바와 같이, 실리콘 기판(50) 상에 제1 희생 반도체층(84)인 제1 실리콘 게르마늄층, 제1 반도체층(56)인 제1 실리콘층, 제2 희생 반도체층(86)인 제2 실리콘 게르마늄층, 제2 반도체층(62)인 제2 실리콘층, 하드 마스크층(88)으로 이루어지는 구조를 형성한다. 제1 및 제2 실리콘 게르마늄층(84, 86), 제1 및 제2 실리콘층(56, 62)의 두께는 3 내지 40㎚ 정도이다.
다음에, 상면 모식도인 도 34, 도 34의 J-J 단면인 도 35에 도시한 바와 같이, 하드 마스크층(88)을 패터닝한 후, 이 하드 마스크층(88)을 마스크로 하여 제1 실리콘 게르마늄층(84), 제1 실리콘층(56), 제2 실리콘 게르마늄층(86), 제2 실리콘층(62)을 에칭한다. 이 에칭에 의해, 제1 실리콘 게르마늄층(84), 제1 실리콘층(56), 제2 실리콘 게르마늄층(86), 제2 실리콘층(62)을 게이트 폭 방향으로 일부 좁게 한다. 즉, 이들 층의 일부를 가공하고 판 형상화하여 협착부를 형성한다. 판 형상화한 각 층의 폭은 3 내지 40㎚ 정도이다.
다음에, 게이트 폭 방향의 단면 모식도인 도 36에 도시한 바와 같이, 하드 마스크층(88)을 제거한 후, 협착화한 제2 실리콘층(62), 즉 제2 실리콘 나노 와이어(60)의 측면과 상면, 협착화한 제2 실리콘 게르마늄층(86)의 측면, 협착화한 제1 실리콘층(56), 즉 제1 실리콘 나노 와이어의 측면, 협착화한 제1 실리콘 게르마늄층(84)의 측면에 터널 절연막(64), 전하 축적용 막(66)인 실리콘 질화막, 블록 절연막(70), 게이트 전극막(72)을 형성한다.
터널 절연막(64) 및 블록 절연막(70)으로서는, 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 실리콘 산화막과 실리콘 질화막의 적층막, 고유전율 절연막, 혹은 실리콘 산화막과 고유전율막의 적층막 등이 생각된다. 게이트 전극막(72)으로서는, 폴리실리콘 단체막, 금속 실리사이드 등의 금속 반도체 화합물 단체막, TiN, W, TaC 등의 금속막, 금속 실리사이드 이외의 금속 반도체 화합물막과 폴리실리콘막 등의 반도체의 적층막, 혹은 금속막과 폴리실리콘막 등의 반도체의 적층막 등을 적용하는 것이 가능하다.
다음에, 게이트 전극막(72) 상에 하드 마스크 질화막(90)을 형성하고, 이 하드 마스크 질화막(90)을 패터닝한다. 그 후, 이 하드 마스크 질화막(90)을 마스크로 하여, 터널 절연막(64), 전하 축적용 막(66), 블록 절연막(70), 게이트 전극막(72)을 가공한다. 그리고, 도 37에 도시한 바와 같이, 실리콘 나노 와이어 상의 일부에만, 터널 절연막(64), 전하 축적용 막(66), 블록 절연막(70), 게이트 전극막(72)을 남겨 게이트 전극 구조(98)를 형성한다.
다음에, 게이트 폭 방향의 단면 모식도인 도 38에 도시한 바와 같이, 실리콘 게르마늄을 선택적으로 제거하는 에칭을 행하여, 제1 실리콘 게르마늄층(84), 제2 실리콘 게르마늄층(86)을 제거한다. 실리콘 게르마늄의 선택 에칭은, 예를 들어 염산계 용액에 의해 실현할 수 있다. 제1 실리콘 게르마늄층(84), 제2 실리콘 게르마늄층(86)이 제거된 영역에는 제1 공동(92)이 형성된다.
다음에, 열처리인 어닐링을 행하여, 제1 실리콘 나노 와이어(54)와 게이트 전극막(72)에 개재된 전하 축적용 막(66)인 실리콘 질화막과, 제2 실리콘 나노 와이어(60)와 게이트 전극막(72)에 개재된 전하 축적용 막(66)을 고밀도화한다.
다음에, 게이트 폭 방향의 단면 모식도인 도 39에 도시한 바와 같이, 열 인산에 의한 웨트 처리를 행하여, 하드 마스크 질화막(88)과, 전하 축적막(66) 중에서, 제1 실리콘 나노 와이어(54)와 게이트 전극(98), 혹은 제2 실리콘 나노 와이어(60)와 게이트 전극(98)에 개재되어 있지 않은 영역을 제거하여, 제2 공동(94)을 형성한다. 전하 축적용 막(66)인 실리콘 질화막 중에서, 제1 실리콘 나노 와이어(54)와 게이트 전극(98), 혹은 제2 실리콘 나노 와이어(60)와 게이트 전극(98)에 개재된 영역은 어닐링 공정에서 고밀도화하고 있으므로, 열 인산에 의한 처리를 행해도 제거되지 않고 잔존한다.
다음에, 전체면에, 예를 들어 실리콘 질화막과 다른 절연체막(96), 예를 들어 실리콘 산화막을 퇴적하여, 실리콘 게르마늄층 제거 공정과 실리콘 질화막 제거 공정에서 발생한 제1 공동(92) 및 제2 공동(94)을 매립한다. 이 절연체막(96)은 전하 축적용 막(66)보다도 절연성이 높은 물질이다.
그리고, 드라이 에칭을 행하여 게이트 전극 구조(98)를 개재하도록, 게이트 측벽(74)을 형성한다(도 31). 또한, 제1 절연체층(52) 및 제2 절연체층(58)을 형성한다.
게이트 측벽(74) 형성 후에, 이온 주입을 행하여 제1 실리콘층(56) 및 제2 실리콘층(62) 중에 게이트 측벽(74)을 개재하도록 소스 영역(80)과 드레인 영역(82)을 형성한다(도 31).
이후, 통상의 MONOS 메모리 제조 공정을 행함으로써 도 30 내지 도 32에 도시하는 구조가 완성된다.
본 실시 형태의 제조 방법에 따르면, 제1 실리콘 나노 와이어(54)와 게이트 전극막(72)에 개재된 전하 축적막(66), 즉 제1 실리콘 나노 와이어(54)를 채널로 하는 트랜지스터가 기억 전하를 보유 지지하는 영역과, 제2 실리콘 나노 와이어(60)와 게이트 전극(74)에 개재된 전하 축적막(66), 즉 제2 실리콘 나노 와이어(60)를 채널로 하는 트랜지스터가 기억 전하를 보유 지지하는 영역 사이가, 물리적으로 분리되어 절연된다. 따라서, 한쪽의 셀 트랜지스터로부터 다른 한쪽의 셀 트랜지스터로 기억 전하가 유출되어, 각 셀 트랜지스터의 기억 데이터가 간섭하는 일이 없다. 따라서, 미세화해도 높은 메모리 성능을 실현할 수 있다.
또한, 상기한 설명에 있어서는, 적층하는 실리콘 나노 와이어는 제1 실리콘 나노 와이어(54)와 제2 실리콘 나노 와이어(60)의 2층이었지만, 또한 제3, 제4의 적층하는 실리콘 나노 와이어수를 늘려 가는 것도 가능하다. 실리콘 나노 와이어의 적층수를 늘림으로써, 기억하는 비트수, 즉 메모리의 용량이 증가한다.
또한, 상기한 설명에 있어서는, 실리콘 기판(50)에 평행한 동일 면 내에 형성하는 실리콘 나노 와이어는 1개였지만, 동일 평면 내에 복수의 실리콘 나노 와이어, 즉 실리콘층의 협착부를 병렬로 배열하는 것도 가능하다. 배열하는 실리콘 나노 와이어의 수를 늘림으로써도 기억하는 비트수가 증가한다.
이상, 본 실시 형태에 따르면, 미세화해도 높은 성능을 실현 가능한, 나노 와이어를 채널 영역으로 하는 MONOS 메모리를 구비하는 반도체 기억 장치의 제조 방법이 실현된다.
본 발명의 소정 실시예를 설명하였지만, 이들 실시예는 단지 예로서 제시된 것으로 발명의 범위를 제한하려는 것은 아니다. 실제로, 본 명세서에 기재된 반도체 장치 및 반도체 장치의 제조 방법은 다양한 다른 형태로 구현되어질 수 있다. 또한, 본 발명의 사상으로부터 일탈하지 않는 범위 내에서, 본 명세서에 기재된 방법 및 시스템의 형태에 있어 각종의 생략, 치환 및 변경을 행할 수 있다. 첨부하는 청구범위 및 그 균등물은, 본 발명의 범위 및 사상 내에 들어가는 이러한 형태 또는 수정을 포함시키기 위한 것이다.
또한, 실시 형태에서는, 기판은 실리콘 기판, 제1 및 제2 반도체층은 실리콘, 제1 및 제2 희생 반도체층은 실리콘 게르마늄인 경우를 예로 들어 설명하였지만, 그 밖의 반도체 재료를 사용하는 것도 가능하다.

Claims (15)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극과,
    상기 게이트 전극의 양측에 형성된 제1 게이트 측벽과,
    상기 반도체 기판 상에 형성되며, 상기 게이트 전극과의 사이에 상기 제1 게이트 측벽이 개재된 소스ㆍ드레인 반도체층과,
    상기 게이트 전극의 양측에, 상기 제1 게이트 측벽 상 및 상기 소스ㆍ드레인 반도체층 상에 형성되며, 상기 제1 게이트 측벽과의 경계가 상기 게이트 전극의 측면에서 종단하고, 상기 제1 게이트 측벽보다도 영률이 작고, 또한 저유전율인 제2 게이트 측벽을 구비하고,
    상기 제1 게이트 측벽과 상기 제2 게이트 측벽의 경계인 제1 경계면이, 상기 소스ㆍ드레인 반도체층과 상기 제2 게이트 측벽의 경계인 제2 경계면보다도 상기 반도체 기판측에 있고, 상기 제1 경계면과 상기 제2 경계면의 이격 거리가, 상기 게이트 절연막과 상기 반도체 기판의 경계면의 법선 방향에서 10㎚ 이하인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 기판이 협착부를 포함하는 기판 반도체층을 구비하고,
    상기 게이트 절연막이 상기 협착부 중 적어도 측면 상에 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 반도체 기판이 SOI(Silicon On Insulator) 기판이고, 상기 기판 반도체층이 SOI층인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 게이트 측벽이 실리콘 질화막이고, 상기 제2 게이트 측벽이 실리콘 산화막인 것을 특징으로 하는 반도체 장치.
  5. 삭제
  6. 제1항에 있어서, 상기 게이트 전극이 폴리실리콘막, 금속 반도체 화합물막과 폴리실리콘막의 적층막, 금속막과 폴리실리콘막의 적층막, 또는 금속막인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 소스ㆍ드레인 반도체층이 실리콘, 실리콘 게르마늄, 또는 실리콘 카본인 것을 특징으로 하는 반도체 장치.
  8. 제2항에 있어서, 상기 협착부가 복수, 병렬로 설치되는 것을 특징으로 하는 반도체 장치.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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