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JP4825526B2 - Ｆｉｎ型チャネルトランジスタおよびその製造方法 - Google Patents

Ｆｉｎ型チャネルトランジスタおよびその製造方法 Download PDF

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Description

本発明は、Ｆｉｎ型チャネルトランジスタおよびその製造方法に関する。
半導体集積回路の高性能化には、その構成要素である電界効果トランジスタの高性能化が必須である。これまで，素子性能の向上は素子の微細化によって進められてきたが、今後はその限界が指摘されている。中でも短チャネル効果の抑制と寄生抵抗の低減は深刻な課題と考えられており、国際半導体ロードマップによると４５ｎｍ世代以降においてはこれらの問題を解決するために複数の新しいブレイクスルー技術が必要とされている。
このような状況に対し、短チャネル効果に対する耐性が高いことから、チャネル領域を完全空乏化したＦＤ(Fully-Depleted)デバイスが次世代の基本素子構造として期待されている。中でも注目されているのは、薄膜ＳＯＩ(Silicon On Insulator)基板を用いたトランジスタと、Ｆｉｎ型チャネルトランジスタ（以下、ＦｉｎＦＥＴとも云う）である。
また、ゲート電極の空乏化に対してはゲート材料を金属または金属シリサイドに置き換えること(メタルゲート化)が検討されている。特に、ポリシリコンゲートの部分を完全に金属シリサイド化(フルシリサイド化)することが、素子製造プロセス中の熱的安定性や製造コストの点から、期待されている。
Ｆｉｎ型チャネルトランジスタは、基板に対して垂直方向に立ち上がった板のようなチャネルを持つ、マルチゲート・トランジスタの一種で、そのチャネル領域の形状からＦｉｎ型チャネルトランジスタと呼ばれる。ゲートの支配力が非常に強いため、短チャネル効果に強いという特徴をもっている。ITRSロードマップでもEmerging Research Devicesの章で解説されている（例えば非特許文献１参照）。
Y.K. Choi et al. "FinFET Process Refinements for Improved Mobility and Gate Work Function Engineering", Technical Digest of International Electron Devices Meeting (IEDM) (December 2002), pp259
このように短チャネル効果の抑制のために、Ｆｉｎ型チャネルトランジスタは大変有望な構造であるが、その構造が複雑であることから、次に示すような、３つの製造上の困難が存在する。
第一に、エクステンション層、ハロー層、ディープ領域などの不純物領域をイオン注入により形成する際に、隣のＦｉｎが邪魔になってＦｉｎの下部に不純物を導入できず、更にプロファイルのコントロールも困難であること。
第二に、ゲート側壁形成時、チャネルＦｉｎにも側壁材料が残ってしまい、セルフアラインシリサイドを用いた際の抵抗低減効果が低下してしまうことである。
第三に、Ｆｉｎの上面などと隣接するＦｉｎ間のポリシリコンの厚さが異なるため、厚い部分に合わせて、金属を供給することになる。これはポリシリコンが薄い部分に対しては金属の供給過多になり、シリサイド化プロセス中にシリサイドがゲート側壁を乗越えて、ゲート-ソース・ドレイン間のブリッチングを引き起こすことである。
これらの製造上の困難が原因となり、実際のＦｉｎ型チャネルトランジスタでは、寄生抵抗が大きくなってしまう、素子特性がばらついてしまう、駆動電流を稼ごうとしてもそれほどＦｉｎの高さを高くできないなどの問題が生じる。
本発明は、上記事情を考慮して成されたものであって、不純物形成領域に確実に不純物を注入することができるとともに、ソース・ドレインの全領域に対してセルフアラインサリサイドを行うことができるＦｉｎ型チャネルトランジスタおよびその製造方法を提供することを目的とする。
本発明の第１の態様によるＦｉｎ型チャネルトランジスタは、基板上に設けられたほぼ直方体形状の第１導電型の第１半導体層と、前記第１半導体層の対向する一対の第１側面にゲート絶縁膜を介して設けられたゲート電極と、前記第１半導体層の、前記第１側面とほぼ直交する方向の対向する一対の第２側面の底部に接続されて前記直交する方向に延在する第１導電型の第２半導体層と、前記第２半導体層に設けられた第２導電型の第１不純物領域と、前記第１半導体層の前記一対の第２側面に設けられ前記第１不純物領域と接続する第２不純物領域と、前記第１半導体層の前記第２不純物領域間に形成されるチャネル領域と、を備えていることを特徴とする。
なお、前記第１半導体層の上面に絶縁体からなる保護膜が設けられ、前記第１半導体層の一対の第１側面に設けられたゲート電極は前記保護膜上に延在しており、前記第１半導体層の第２側面と平行な前記ゲート電極の側部に絶縁体からなる側壁が形成されていてもよい。
なお、前記第１半導体層は複数であって、前記複数の第１半導体層は前記一対の第１側面と直交する方向に前記ゲート電極を介して一列上に配列されていてもよい。
なお、前記基板はＳＯＩ基板であり、前記第１不純物領域は前記ＳＯＩ基板のＳＯＩ層に設けられ、前記第２不純物領域は第２導電型であってもよい。
なお、前記基板はバルクシリコン基板であり、前記第１不純物領域は前記バルクシリコン基板に設けられていてもよい。
なお、前記第１不純物領域の表面にシリコンエピタキシャル層もしくはシリコンゲルマニウムエピタキシャル層が形成されていてもよい。
なお、ソース・ドレイン電極として前記第１不純物領域とショットキー接合する金属層が設けられていてもよい。
なお、前記金属層は、前記第１不純物領域がｎ型である場合には希土類金属またはこれらの金属を含むシリサイドであり、前記第１不純物領域がｐ型である場合には貴金属またはこれらの金属を含むシリサイドであることが好ましい。
なお、前記第２不純物領域は第１導電型のハロー領域であってもよい。
なお、前記第２不純物領域は前記第１不純物領域と同程度の濃度を有する第２導電型の不純物領域であってもよい。
なお、前記ゲート電極は金属または金属シリサイドから形成されていてもよい。
また、本発明の第２の態様によるＦｉｎ型チャネルトランジスタの製造方法は、基板上に形成された半導体層をパターニングすることにより直方体形状のＦｉｎ部を形成する工程と、前記Ｆｉｎ部の対向する一対の第１側面にゲート絶縁膜を形成する工程と、前記Ｆｉｎ部の前記第１側面に前記ゲート絶縁膜を挟むようにゲート電極を形成する工程と、全面に絶縁物を堆積し、前記絶縁膜をエッチングするとともに前記Ｆｉｎ部をエッチングすることにより、前記Ｆｉｎ部の、前記一対の第１側面とほぼ直交する方向の対向する一対の第２側面を露出するとともに前記第２側面の底部に接続するように前記ゲート電極の両側に前記第１半導体層を残置する工程とを備えたことを特徴とする。
なお、前記Ｆｉｎ部を形成する工程は、前記半導体層のパターニングの前に前記半導体層上に第１絶縁層を形成し、前記第１絶縁層および前記半導体層をパターニングする工程を含んでいてもよい。
なお、露出した前記第２側面および残置された前記半導体層に不純物領域を形成する工程と、前記不純物領域および前記ゲート電極をシリサイド化する工程と、を備えていてもよい。
また、本発明の第３の態様によるＦｉｎ型チャネルトランジスタの製造方法は、基板上に形成された半導体層上に第１絶縁層を形成する工程と、前記第１絶縁層および前記半導体層をパターニングすることにより直方体形状のＦｉｎ部を形成する工程と、前記半導体層の対向する一対の第１側面にゲート絶縁膜を形成する工程と、全面にゲート電極材料膜を形成した後、前記ゲート電極材料膜上に第２絶縁層を形成する工程と、前記第２絶縁層および前記ゲート電極材料膜をパターニングすることにより、前記半導体層の前記第１側面に形成された前記ゲート絶縁膜および前記半導体層の上面の前記第１絶縁層を覆うゲート電極を形成するとともに前記ゲート電極の上面に前記第２絶縁層を残置する工程と、全面に絶縁物を堆積し、前記絶縁物をエッチングするとともに前記Ｆｉｎ部をエッチングすることにより、前記半導体層の前記一対の第１側面とほぼ直交する方向の前記半導体層の対向する一対の第２側面を露出するとともに前記第２側面の底部に接続するように前記ゲート電極の両側に前記半導体層を残置しかつ前記パターニングされた前記第２絶縁層および前記ゲート電極の側部に前記絶縁物からなるゲート側壁を形成する工程と、露出した前記第２側面に第１不純物領域を形成するとともに残置された前記半導体層に第２不純物領域を形成する工程と、前記ゲート側壁に挟まれた前記第２絶縁層を除去し、前記ゲート電極の上面を露出する工程と、前記第１および第２不純物領域および前記ゲート電極をシリサイド化する工程と、を備えたことを特徴とする。
なお、前記基板はＳＯＩ基板であり、前記半導体層は前記ＳＯＩ基板のＳＯＩ層であってもよい。
なお、前記基板はバルク基板であってもよい。
本発明によれば、不純物形成領域に確実に不純物を注入することが可能となるとともに、ソース・ドレインの全領域に対してセルフアラインサリサイドを行うことが可能となり、Ｆｉｎ型チャネルトランジスタの基板の深さ方向における不純物プロファイルの均一性がよくでき、寄生抵抗を大幅に低減できる。
以下、本発明の実施形態を、図面を参照して詳細に説明する。
まず、本発明の実施形態によるＦｉｎ型チャネルトランジタの特徴をより明確にするために、従来の技術で説明した問題点を図１５（ａ）乃至図２０（ｃ）を参照して説明する。
通常のＦｉｎ型チャネルトランジスタは単純化すると、図１５（ａ）乃至図２０（ｃ）に示すようにして作られる。ここではｎ型チャネルデバイスの例を示すが、ｐ型チャネルデバイスについても同様に作製できる。
まず、図１５（ａ）、（ｂ）、（ｃ）に示すように、支持基板２上に絶縁膜４が形成され、絶縁膜４上にＳＯＩ層６が形成されたＳＯＩ基板上に、チャネルの保護膜として窒化シリコン８をＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)などで１００ｎｍ程度堆積し、公知の素子分離技術によって、素子分離を行う。さらに、既存のパターニング技術により、ＳＯＩ層６をパターニングし、チャネルとなるＦｉｎを形成する。Ｆｉｎの幅は例えば１０ｎｍである。
次に、図１６（ａ）、（ｂ）、（ｃ）に示すように、ゲート絶縁膜９として、１ｎｍほどの二酸化シリコンをＲＴＯ(Rapid Thermal Oxidation)などによって形成し、その後プラズマ窒化をして誘電率を大きくする。さらに、ゲート電極１０となるポリシリコン膜をＬＰＣＶＤなどで１００ｎｍ程度堆積し、その上に窒化シリコン膜からなるハードマスク層（図示せず）を堆積する。そして、フォトリソグラフィー技術などを用いて上記ハードマスク層をパターニングする。その後，パターニングされたハードマスク層をマスクとしてＲＩＥ等でポリシリコン層をパターニングするとゲート電極１０が形成される（図１６（ａ）、（ｂ）、（ｃ）参照）。ここで、さらにオフセットスペーサーなどを形成する場合もあるが図示していない。
次に、図１７（ａ）、（ｂ）、（ｃ）に示すように、ボロンを１ｋｅＶで１×１０１４ｃｍ−２程度イオン注入してハロー領域を形成し、さらに砒素を０．５ｋｅＶで２×１０１５ｃｍ−２程度イオン注入することでエクステンション領域を形成する。このとき、図１７（ｃ）に示すように、隣のＦｉｎの影となって、イオン注入が行われない領域１１が存在する。なお、図１７（ａ）は平面図を、図１７（ｂ）は正面図を、図１７（ｃ）は図１７（ａ）に示す切断線Ａ−Ａで切断したときの断面図である。
次に、図１８（ａ）、（ｂ）、（ｃ）に示すように、二酸化シリコン１０ｎｍ、窒化シリコン１０ｎｍからなる積層膜をＬＰＣＶＤ法によって堆積する。次に、ＲＩＥ(Reactive Ion Etching)などで上記積層膜をパターニングすることにより、ゲート側壁１２を形成する。なお、図１８（ａ）は平面図を、図１８（ｂ）は正面図を、図１８（ｃ）は図１８（ａ）に示す切断線Ａ−Ａで切断したときの断面図である。
次に、図１９（ａ）、（ｂ）に示すように、砒素を３０ｋｅＶで３×１０１５ｃｍ−２程度イオン注入してディープ拡散層領域１６を形成する。このとき、図１９（ｂ）に示すように、隣のＦｉｎの影となって、イオン注入が行われない領域１３が存在する。
次に、ホット燐酸処理をしてＦｉｎ領域６上の保護膜を除去した後、ＣｏやＮｉなどをスパッタし、熱処理することにより、セルフアラインシリサイド層１８、２０をＦｉｎ領域６およびゲート電極１０上に形成する（図２０（ａ）、（ｂ）、（ｃ）参照）。なお、図２０（ａ）は平面図を、図２０（ｂ）は正面図を、図２０（ｃ）は図２０（ａ）に示す切断線Ａ−Ａで切断したときの断面図である。以降、コンタクト形成などを行う。
従来技術で説明した第一の困難は、図１７（ａ）、（ｂ）、（ｃ）及び図１９（ａ）、（ｂ）に示したように、Ｆｉｎの間隔に比べてＦｉｎの高さが高い場合に、隣のＦｉｎが邪魔となって、側面及び上面からのイオン注入が困難となることが原因である。
また、第二の困難は、図２０（ａ）、（ｂ）、（ｃ）に示したように、ゲート側面に残った絶縁膜等によって、Ｆｉｎ下部のソース・ドレイン領域にシリサイドが形成されないことによって生じる。ゲート側面に残った絶縁膜等によって、Ｆｉｎ下部のソース・ドレイン領域にシリサイドが形成されないことはＦｉｎが複数個の場合ばかりでなく１個の場合でも生じる。
（第１実施形態）
次に、本発明の第１実施形態によるＦｉｎ型チャネルトランジスタの構成を、図１（ａ）乃至図７を参照して説明する。本実施形態のＦｉｎ型チャネルトランジスタは、ｎ型チャネルデバイスの例を示すが、イオン注入するイオン種を変えるなどすればｐ型チャネルデバイスについても同様に作製できる。
まず、図１（ａ）、（ｂ）、（ｃ）に示すように、支持基板２上に絶縁膜４が形成され、絶縁膜４上にＳＯＩ層６が形成されたＳＯＩ基板上に、チャネルの保護膜として窒化シリコン８をＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)などで１００ｎｍ程度堆積し、公知の素子分離技術によって、素子分離を行う。さらに、既存のパターニング技術により、ＳＯＩ層６をパターニングし、チャネルとなるＦｉｎを形成する。Ｆｉｎの幅は例えば１０ｎｍである。なお、図１（ａ）は平面図、図１（ｂ）は図１（ａ）に示す切断線Ａ−Ａで切断したときの断面図、図１（ｃ）は図１（ａ）に示す切断線Ｂ−Ｂで切断したときの断面図である。
次に、図２（ａ）、（ｂ）、（ｃ）に示すように、ゲート絶縁膜９として、１ｎｍほどの二酸化シリコンをＲＴＯ(Rapid Thermal Oxidation)などによって形成し、その後プラズマ窒化をして誘電率を大きくする。さらに、ゲート電極１０となるポリシリコン膜をＬＰＣＶＤなどで１００ｎｍ程度堆積し、その上に窒化シリコン膜からなるハードマスク層（図示せず）を堆積する。そして、フォトリソグラフィー技術などを用いて上記ハードマスク層をパターニングする。その後，パターニングされたハードマスク層をマスクとしてＲＩＥ等でポリシリコン層をパターニングするとゲート電極１０が形成される（図２（ａ）、（ｂ）、（ｃ）参照）。ここで、さらにオフセットスペーサーなどを形成する場合もあるが図示していない。なお、図２（ａ）は平面図、図２（ｂ）は図２（ａ）に示す切断線Ａ−Ａで切断したときの断面図、図２（ｃ）は図２（ａ）に示す切断線Ｂ−Ｂで切断したときの断面図である。
次に、図３に示すように、二酸化シリコン１０ｎｍ、窒化シリコン１０ｎｍからなる積層膜をＬＰＣＶＤ法によって堆積する。次に、異方性エッチング、例えばＲＩＥなどを用いて加工することにより、ゲート側壁１２と、チャネルとなるＦｉｎ６を同時にパターニングする（図４（ａ）、（ｂ）、（ｃ）参照）。このパターニング工程において、図４（ａ）、（ｂ）、（ｃ）に示すように、ゲート電極１０と平行でチャネル方向と垂直なチャネルＦｉｎ６ａの側面が露出される。なお、図４（ａ）、（ｂ）において、符号６ｂは複数のチャネルＦｉｎ６ａの底部に接続され、ソース・ドレインの一部となる半導体領域である。このように、ゲート１０と平行でチャネル方向と垂直なチャネルＦｉｎ６ａの側面が露出することが、本実施形態が従来の場合と異なる大きな特徴となっている。なお、図３は図２（ｂ）に対応する断面図であり、図４（ａ）は平面図、図４（ｂ）は図４（ａ）に示す切断線Ａ−Ａで切断したときの断面図、図４（ｃ）は図４（ａ）に示す切断線Ｂ−Ｂで切断したときの断面図である。
次に、図５（ａ）、（ｂ）、（ｃ）に示すように、ボロンを１ｋｅＶで１×１０１４ｃｍ−２程度イオン注入してハロー領域を形成後、砒素を０．５ｋｅＶで２×１０１５ｃｍ−２程度イオン注入してエクステンション領域を形成し、ソース・ドレインの一部となる一対の不純物領域１４を形成する。さらに砒素を３０ｋｅＶで３×１０１５ｃｍ−２程度イオン注入してディープ拡散層１６を形成する。一対の不純物領域１４間の半導体層６ａがチャネル領域１５となる。なお、図５（ａ）は平面図、図５（ｂ）は図５（ａ）に示す切断線Ａ−Ａで切断したときの断面図、図５（ｃ）は図５（ａ）に示す切断線Ｂ−Ｂで切断したときの断面図である。
続いて、ＣｏやＮｉなどの高融点金属をスパッタし、熱処理することにより、セルフアラインによるシリサイド層１８をＦｉｎ領域６ａ、６ｂに形成するとともにセルフアラインによるシリサイド層２０をゲート電極１０上に形成する（図６（ａ）、（ｂ）、（ｃ）参照）。図６（ｂ）から分かるように、ソース・ドレインとなるディープ拡散層１６は全てシリサイド層１８になっているが、一部分のみをシリサイド化してもかまわない。本願では不純物領域１４とディープ拡散層１６、シリサイド層１８をまとめてソース・ドレイン領域と呼んでいる。このときの本実施形態のＦｉｎ型チャネルトランジスタの斜視図を図７に示す。なお、図６（ａ）は平面図、図６（ｂ）は図６（ａ）に示す切断線Ａ−Ａで切断したときの断面図、図６（ｃ）は図６（ａ）に示す切断線Ｂ−Ｂで切断したときの断面図である。
このように製造することにより、本実施形態のＦｉｎ型トランジスタの基本構造が完成する。
なお、各イオン注入工程の後には適宜活性化アニール工程等が入るが省略している。
また、ハロー領域は必ずしも必要ではないが、短チャネル効果を抑えるためには形成することが望ましい。
なお、本実施形態においては、ゲート側壁１２の膜厚はＳＯＩ層６の膜厚と同じかまたは薄いことが好ましい。
このように構成された本実施形態のＦｉｎ型トランジスタにおいては、基板上にチャネルＦｉｎとなるほぼ直方体形状の半導体層６ａが複数個、間隔をおいて一列状に配置され、上記半導体層６ａの一列状に配置された方向の両側面にゲート絶縁膜９を介してゲート電極１０が設けられている。隣接する半導体層６ａの間のゲート電極１０は上記隣接する半導体層６ａの共通のゲート電極となる。これらのゲート電極１０は共通に接続されている。また、各半導体層６ａの底部は上記一列状に配置された方向とほぼ直交する方向に延在した部分６ｂを有している。上記一列状に配置された方向とほぼ直交する方向に延在した部分６ｂは、イオン注入されることによりディープ拡散層領域１６となる。本実施形態においては、ディープ拡散層領域１６は共通に接続されている。各半導体層６ａの上記一列状に配置された方向とほぼ直交する方向の対向する面に、ハロー領域およびエクステンション領域となる一対の不純物領域１４が形成されている。この一対の不純物領域１４間の半導体層６ａがチャネル領域１５となる。本実施形態においては、ソース・ドレイン領域１６は全てシリサイド層１８となり、不純物領域１４は表面がシリサイド層１８となる。
このように、本実施形態においては、各Ｆｉｎ６ａ、６ｂには不純物領域１４、１６が形成されるとともに、その表面がシリサイド化された構成となっている。このため、不純物形成領域に確実に不純物を注入することが可能となるとともに、ソース・ドレインの全領域に対してセルフアラインサリサイドを行うことが可能となり、Ｆｉｎ型チャネルトランジスタの基板の深さ方向における不純物プロファイルの均一性がよくでき、寄生抵抗を大幅に低減できる。
（第２実施形態）
次に、本発明の第２実施形態によるＦｉｎ型チャネルトランジスタの構成を図８（ａ）乃至図１０に示す。図８（ａ）は本実施形態によるＦｉｎ型チャネルトランジスタの平面図、図８（ｂ）は図８（ａ）に示す切断線Ａ−Ａで切断したときの断面図、図８（ｃ）は図８（ａ）に示す切断線Ｂ−Ｂで切断したときの断面図、図９は図８（ａ）に示す切断線Ｃ−Ｃで切断したときの断面図、図１０は本実施形態によるＦｉｎ型チャネルトランジスタの斜視図である。
本実施形態によるＦｉｎ型チャネルトランジスタは、バルク基板上に形成したものであって、この点がＳＯＩ基板上に形成した第１実施形態のＦｉｎ型チャネルトランジスタとは異なる。本実施形態のＦｉｎ型チャネルトランジスタは、ｎ型チャネルデバイスの例を示すが、ｐ型チャネルデバイスについても同様である。
ＳＴＩ（Shallow Trench Isolation)３を用いて素子分離されたバルクシリコン基板１上に、チャネルＦｉｎとなるほぼ直方体形状の半導体層７が複数個、間隔をおいて一列状に配置され、上記半導体層７の一列状に配置された方向の両側面にゲート絶縁膜９を介してゲート電極１０が設けられている。隣接する半導体層７の間のゲート電極１０は上記隣接する半導体層７の共通のゲート電極となる。これらのゲート電極１０は共通に接続されている。また、各半導体層７の底部は基板１に接続されている。なお、各半導体層７の上面はチャネル保護用ハードマスクによって覆われている。上記一列状に配置された方向とほぼ直交する方向の基板１の両側にディープ拡散層領域１６が形成されている。本実施形態においては、ディープ拡散層領域１６は共通に接続されている。各半導体層７の上記一列状に配置された方向とほぼ直交する方向の対向する面に、ハロー領域及びエクステンション領域となる一対の不純物領域１４が形成されている。この一対の不純物領域１４間の半導体層７がチャネル領域１５となる。本実施形態においては、ソース・ドレイン領域は表面がシリサイド層１８となる。なお、ゲート電極１０のＦｉｎ部以外の面は上面を除いて側壁１２によって覆われている。また、ゲート電極１０の上面はセルフアライメントによるシリサイド層２０が形成されている。また、ゲート電極１０の底部はＳＴＩ層３に接している。
このように、本実施形態においては、各半導体層７の側部には不純物領域１４が形成され、基板１の表面にはディープ拡散層領域１６が形成されるとともに、その表面がシリサイド化された構成となっている。このため、不純物形成領域に確実に不純物を注入することが可能となるとともに、ソース・ドレインの全領域に対してセルフアラインサリサイドを行うことが可能となり、Ｆｉｎ型チャネルトランジスタの基板の深さ方向における不純物プロファイルの均一性がよくでき、寄生抵抗を大幅に低減できる。
本実施形態は、ＳＯＩ基板よりも安価なバルク基板を使用でき、ゲート電極やチャネル加工時の深さ精度を緩和できるなどのメリットがある。
また、本実施形態では、基板１から突き出た部分に垂直方向にダブルゲート構造のチャネルが複数並んだトランジスタと見ることができる。バルク基板を用いているため、ディープ拡散層領域１６の底部がパスとなってパンチスルー電流が流れやすい。本実施形態では、ゲート電界によってこれを抑制できる構造となっている。具体的には、ゲート電極１０の底面がディープ拡散層領域１６の底面よりも下に位置している。
なお、上記実施形態においては、Ｆｉｎ型チャネルトランジスタはＳＯＩ基板上に形成したが、バルク基板上に形成してもよい。この場合、図２１に示すように、チャネルとなるＦｉｎの底部に、ソース・ドレインとなるディープ拡散層領域１６とは逆の導電型の不純物領域３１を設けると良い。このようにすることで、上記パンチスルー電流を効果的に抑制できる。
次に、第２実施形態において、最も望ましい構造を以下説明する。
第２実施形態においては、ディープ拡散層領域１６からゲート電極１０のエッジまでの距離がシリサイド１８からゲート電極１０のエッジまでの距離と同じか、より長いことが望ましく、かつ、その深さは一対の不純物領域１４と同じか、より深く、ゲート電極１０の下端と同じか、より浅いことが望ましい。このようにすることで、リーク電流を最小限に抑えることができる。また、ハロー領域は必ずしも必要ではないが、短チャネル効果を抑えるためには形成することが望ましい。
（第３実施形態）
次に、本発明の第３実施形態によるＦｉｎ型チャネルトランジスタの構成を図１１および図１２を参照して説明する。
本実施形態のＦｉｎ型チャネルトランジスタは、バルクシリコン基板上に形成され、エレベーテッドソース・ドレイン層２２を備えている（図１２参照）。このように、エレベーテッドソース・ドレイン層２２を備えることにより、ソース・ドレイン領域１６の底面の面積を小さくすることでさらにリーク電流を減らすことができる。具体的には図１１に示すような、ソース・ドレイン領域１６およびこのソース・ドレイン領域が櫛状となっている他は、第２実施形態と同様の構造となっている。この後、シリコンをエピタキシャル成長させると、図１２に示すように、シリコンが露出している部分１８だけを選択的にエレベーテッドシリコン層２２で覆うことができる。なお、図１２ではシリコンが露出している部分１８だけでなく、横方向（Ｆｉｎとなる半導体層が一列に配列された方向）にもエレベーテッドシリコン層２２が成長し、エレベーテッドシリコン層２２が一体となった構成となっている。あとは通常どおり、シリコン層２２にイオン注入してソース・ドレインを形成し、シリサイド化を行えばよい。最後のエピタキシャル成長は、必ず必要なものではないが、これを行うことでコンタクトの面積を増やすことができ、コンタクト抵抗を低減できる。
本実施形態も第２実施形態と同様に、不純物形成領域に確実に不純物を注入することが可能となるとともに、ソース・ドレインの全領域に対してセルフアラインサリサイドを行うことが可能となり、Ｆｉｎ型チャネルトランジスタの基板の深さ方向における不純物プロファイルの均一性がよくでき、寄生抵抗を大幅に低減できる。
なお、公知のリソグラフィー技術を用いると、パターンの太さが場所によって異なるような構造を作成するのは難しい。具体的には図１０に示したＦｉｎ構造よりも、図１１に示した単純なライン・アンド・スペース構造の方が、作成が容易である。従って、これが問題になる場合には、図１１の構造を作製後，直接コンタクト３３を形成した図２２または図２３ に示すような構造にすると良い。
なお、本実施形態においては、エレベーテッドソース・ドレイン層２２の材料としてシリコンを用いたが、シリコンゲルマニウム等を用いることができる。エピタキシャル層をシリコンゲルマニウムとすることで、例えばｐチャネルデバイスのチャネル部分に歪み応力を加えて移動度を向上させ、寄生抵抗低減の効果を最大限に享受できるようになる。
（第４実施形態）
次に、本発明の第４実施形態によるＦｉｎ型チャネルトランジスタの構成を図１３を参照して説明する。
第１乃至第３実施形態においては、いずれも拡散層ソース・ドレインを採用した構造となっているが、本実施形態のＦｉｎ型チャネルトランジスタは、第２実施形態の拡散層ソース・ドレインを、図１３に示すようにショットキー接合されたソース・ドレイン金属層１９に置き換え、リークを防ぐためのｎ＋拡散層１７を備えた構成となっている。このため、不純物領域１４は、ｐ−のハロー領域２３に置き換えられた構成となっている。なお、図１３は、第２実施形態の図９に示す断面図の位置に対応する断面図である。
本実施形態において、ｎ型チャネルデバイスであるので、望ましい金属層１９を形成するための材料としては、例えば、エルビウム（Ｅｒ）を代表とする希土類金属、あるいは、それらの金属を含むシリサイドを用いればよい。エルビウム（Ｅｒ）を代表とする希土類金属は、電子に対してショットキー障壁の高さが低いからである。これにより、ソース−ドレイン間の抵抗が低くなる。ｐ型チャネルデバイスとしては、例えば、プラチナ（Ｐｔ）を代表とする貴金属、あるいは、それらの金属を含むシリサイドを用いればよい。貴金属シリサイドは、正孔に対してショットキー障壁の高さが低いからである。
さらに、ゲート電極１０を全て、ソース・ドレインと同じ希土類金属を含むシリサイドで形成しても良い。これにより、ゲート電極の仕事関数は、現在広くゲート電極として採用されているポリシリコンの仕事関数と同程度になり、回路設計を大きく変更する必要が無くなる。
本実施形態では、バルク基板上に作製した例を示したが、第１実施形態同様にＳＯＩ基板上に形成しても同様の効果を得ることができる。
本実施形態も第２実施形態と同様に、不純物形成領域に確実に不純物を注入することが可能となるとともに、ソース・ドレインの全領域に対してセルフアラインサリサイドを行うことが可能となり、Ｆｉｎ型チャネルトランジスタの基板の深さ方向における不純物プロファイルの均一性がよくでき、寄生抵抗を大幅に低減できる。
（第５実施形態）
次に、本発明の第５実施形態によるＦｉｎ型チャネルトランジスタを図１４を参照して説明する。
本実施形態のＦｉｎ型チャネルトランジスタは、第４実施形態において、別のショットキー・ソース／ドレインと組み合わせた構成となっている。本実施形態では、金属ソース／ドレイン２１の周辺に不純物濃度が高く、厚みが薄い高濃度不純物層２４が設けられている点で第４実施形態と異なる。高濃度不純物層２４は、例えば、燐（Ｐ）、砒素（Ａｓ）またはボロン（Ｂ）を不純物として含む。本実施形態における望ましい形態としては、高濃度不純物層２４は、不純物濃度が１×１０２０ｃｍ−３程度以上で、厚みが１０ｎｍ程度以下であることが望ましい。もしくは、高濃度不純物層２４の不純物濃度が１×１０２０ｃｍ−３程度以上で、ゲート側壁１２の膜厚が１０ｎｍ程度以下であるようにしてもよい。また、本実施形態のその他の構成は、第４実施形態の構成と同様でよいが、金属ソース・ドレイン層としてはコバルトシリサイド又はニッケルシリサイド等のミッドギャップメタルを用いることもできる。これは、高濃度不純物層２４が、金属ソース・ドレイン層の周辺に設けられていることによって、ソース・ドレイン層２１とチャネル１５との間のショットキー障壁が小さくなるためである。
本実施形態において、ソース・ドレインを形成するには、あらかじめ不純物をイオンイン注入などで浅く打ち込んでおいてから、金属をスパッタしてシリサイド化すると、金属ソース・ドレイン層２１の部分に存在していた不純物がシリサイド化中に金属ソース・ドレイン層の周辺に偏析する。例えばこの不純物の偏析によって、高濃度不純物層２４を形成できる。不純物の種類としてはｎチャネルデバイスにはリン、砒素、アンチモン、硫黄、さらにはエルビウムを代表とする希土類金属などが、また、ｐチャネルデバイスにはホウ素、インジウム、さらにはプラチナを代表とする貴金属などを用いることができる。
本実施形態も第４実施形態と同様に、不純物形成領域に確実に不純物を注入することが可能となるとともに、ソース・ドレインの全領域に対してセルフアラインサリサイドを行うことが可能となり、Ｆｉｎ型チャネルトランジスタの基板の深さ方向における不純物プロファイルの均一性がよくでき、寄生抵抗を大幅に低減できる。
上記第１乃至第５実施形態においては、Ｆｉｎは複数個設けられていたが、１個であってもよい。
また、上記第１乃至第５実施形態においては、ゲート電極は上面にシリサイド層が形成されていたが、全てシリサイドから構成してもよい。
（第６実施形態）
次に、本発明の第６実施形態によるＦｉｎ型チャネルトランジスタの製造方法を説明する。本実施形態のＦｉｎ型チャネルトランジスタは、ｎ型チャネルデバイスの例を示すがイオン注入するイオン種を変えるなどすればｐ型チャネルデバイスについても同様に作製できる。
まず、図２４乃至図２６に示すように、支持基板２上に絶縁膜４が形成され、絶縁膜４上にＳＯＩ層６が形成されたＳＯＩ基板上に、チャネルの保護膜として窒化シリコン８をＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)などで１００ｎｍ程度堆積し、公知の素子分離技術によって、素子分離を行う。更に、既存のパターニング技術により、ＳＯＩ層６をパターニングし、チャネルとなるＦｉｎを形成する。Ｆｉｎ幅は例えば１０ｎｍである。なお、図２４は平面図、図２５は図２４に示す切断線Ａ−Ａで切断したときの断面図、図２６は図２４に示す切断線Ｂ−Ｂで切断したときの断面図である。
次に、図２７乃至図２９に示すように、ゲート絶縁膜９として、１ｎｍほど二酸化シリコンをＲＴＯ(Rapid Thermal Oxidation)などによって形成し、その後、プラズマ窒化により窒素を添加することによりゲート絶縁膜９の誘電率を大きくする。さらにゲート電極１０となるポリシリコン膜をＬＰＣＶＤなどで５０ｎｍ堆積し、その上に酸化シリコン膜からなるキャップ層４１を１００ｎｍ堆積する。さらにその上に窒化シリコン膜からなるハードマスク層（図示せず）を堆積する。そして、フォトリソグラフィー技術などを用いて上記ハードマスク層をパターニングする。その後、パターニングされたハードマスク層をマスクとしてＲＩＥ等でキャップ層４１とポリシリコン膜１０をパターニングするとゲート電極部分が形成される。ここで、さらにオフセットスペーサーなどを形成する場合もあるが図示していない。なお、図２７は平面図、図２８は図２７に示す切断線Ａ−Ａで切断したときの断面図、図２９は図２７に示す切断線Ｂ−Ｂで切断したときの断面図である。
次に、図３０に示すように膜厚１００ｎｍの窒化シリコン層１２をＬＰＣＶＤ法によって堆積する。なお、図３０は図２８に対応する断面図である。続いて、異方性エッチング、例えばＲＩＥなどを用いて加工することにより、ゲート側壁１２と、チャネルとなるＦｉｎ部６を同時にパターニングする（図３１乃至図３３参照）。このパターニング工程において、図３１乃至図３３に示すように、ゲート電極１０と平行でチャネル方向と垂直なＦｉｎ部６ａの側面が露出する。なお、図３１、図３２において符号６ｂは複数のチャネルＦｉｎ部６ａの底部に接続され、ソース・ドレインの一部となる半導体領域である。図３１は平面図、図３２は図３１に示す切断線Ａ−Ａで切断したときの断面図、図３３は図３１に示す切断線Ｂ−Ｂで切断したときの断面図である。
次に、図３４乃至図３６に示すように、ボロンを加速電圧１ｋｅＶでドーズ量１×１０１４ｃｍ−２程度イオン注入してハロー領域を形成後、ヒ素を加速電圧０．５ｋｅＶでドーズ量２×１０１５ｃｍ−２程度イオン注入してエクステンション領域を形成することにより、ソース・ドレインの一部となる一対の不純物領域１４を形成する。さらに、ヒ素を加速電圧３０ｋｅＶでドーズ量３×１０１５ｃｍ−２程度イオン注入してディープ拡散層１６を形成する。一対の不純物形成領域１４間の半導体層６ａがチャネル領域１５となる。なお、図３４は平面図、図３５は図３４に示す切断線Ａ−Ａで切断したときの断面図、図３６は図３４に示す切断線Ｂ−Ｂで切断したときの断面図である。
続いて、酸化シリコンからなるキャップ層４１を例えば希ＨＦ液を用いたエッチングにより除去し、ゲート電極１０の表面を露出させると、図３７に示すように、キャップ層４１の除去部分が溝４３となり、ゲート電極１０が側壁１２の壁で囲まれた状態となる。このように、側壁１２の高さをポリシリコンからなるゲート電極１０の高さよりも高くすれば、この後のシリサイド工程中にシリサイドが側壁１２を乗越えることによって生じるゲート−ソース・ドレイン間のブリッチングを防ぐことができる。
続いて、Ｎｉなどの高融点金属をスパッタし、熱処理することにより、セルフアラインによるシリサイド層１８をＦｉｎ部６ａ、６ｂに形成するとともにセルフアラインによるフルシリサイドゲート電極２０を形成する（図３８乃至図４０参照）。図３９からわかるように、ソース・ドレインとなるディープ拡散層１６は全てシリサイド１８になっているが、一部分のみをシリサイド化してもかまわない。図３８は平面図、図３９は図３８に示す切断線Ａ−Ａで切断したときの断面図、図４０は図３８に示す切断線Ｂ−Ｂで切断したときの断面図である。
このように製造することにより、本実施形態のフルシリサイドゲートＦｉｎ形チャネルトランジスタの基本構造が完成する。
なお、各イオン注入工程後には適宜活性化アニール工程等が入るが省略している。
また、ハロー領域は必ずしも必要ではないが、短チャネル効果を抑えるためには形成することが望ましい。
本実施形態によれば、不純物形成領域に確実に不純物を注入することが可能となるとともに、ソース・ドレインの全領域に対してセルフアラインサリサイドを行うことが可能となり、Ｆｉｎ型チャネルトランジスタの基板の深さ方向における不純物プロファイルの均一性がよくでき、ゲート電極の空乏化を抑制し、ゲート電極の高さを低くしアスペクト比を稼ぎながらゲート−ソース・ドレイン間のブリッチングを防ぐことができる。
本発明の第１実施形態によるＦｉｎ型チャネルトランジスタの製造工程を示す図。 第１実施形態によるＦｉｎ型チャネルトランジスタの製造工程を示す図。 第１実施形態によるＦｉｎ型チャネルトランジスタの製造工程を示す断面図。 第１実施形態によるＦｉｎ型チャネルトランジスタの製造工程を示す図。 第１実施形態によるＦｉｎ型チャネルトランジスタの製造工程を示す図。 第１実施形態によるＦｉｎ型チャネルトランジスタの製造工程を示す図。 第１実施形態によるＦｉｎ型チャネルトランジスタの構成を示す斜視図。 本発明の第２実施形態によるＦｉｎ型チャネルトランジスタの構成を示す図。 第２実施形態によるＦｉｎ型チャネルトランジスタの構成を示す断面図。 第２実施形態によるＦｉｎ型チャネルトランジスタの構成を示す斜視図。 本発明の第３実施形態によるＦｉｎ型チャネルトランジスタのエレベーテッドソース・ドレイン層が形成される前の構成を示す斜視図。 本発明の第３実施形態によるＦｉｎ型チャネルトランジスタの構成を示す斜視図。 本発明の第４実施形態によるＦｉｎ型チャネルトランジスタの構成を示す断面図。 本発明の第５実施形態によるＦｉｎ型チャネルトランジスタの構成を示す断面図。 従来のＦｉｎ型チャネルトランジスタの製造工程を示す図。 従来のＦｉｎ型チャネルトランジスタの製造工程を示す図。 従来のＦｉｎ型チャネルトランジスタの製造工程を示す図。 従来のＦｉｎ型チャネルトランジスタの製造工程を示す図。 従来のＦｉｎ型チャネルトランジスタの製造工程を示す図。 従来のＦｉｎ型チャネルトランジスタの製造工程を示す図。 第２実施形態の変形例によるＦｉｎ型チャネルトランジスタの構成を示す断面図。 第３実施形態の第１変形例によるＦｉｎ型チャネルトランジスタの構成を示す斜視図。 第３実施形態の第２変形例によるＦｉｎ型チャネルトランジスタの構成を示す斜視図。 本発明の第６実施形態によるＦｉｎ形チャネルトランジスタの製造工程を示す平面図。 図２４に示す切断線Ａ−Ａで切断したときの断面図。 図２４に示す切断線Ｂ−Ｂで切断したときの断面図。 本発明の第６実施形態によるＦｉｎ形チャネルトランジスタの製造工程を示す平面図。 図２７に示す切断線Ａ−Ａで切断したときの断面図。 図２７に示す切断線Ｂ−Ｂで切断したときの断面図。 第６実施形態によるＦｉｎ形チャネルトランジスタの製造工程を示す断面図。 本発明の第６実施形態によるＦｉｎ形チャネルトランジスタの製造工程を示す平面図。 図３１に示す切断線Ａ−Ａで切断したときの断面図。 図３１に示す切断線Ｂ−Ｂで切断したときの断面図。 本発明の第６実施形態によるＦｉｎ形チャネルトランジスタの製造工程を示す平面図。 図３４に示す切断線Ａ−Ａで切断したときの断面図。 図３４に示す切断線Ｂ−Ｂで切断したときの断面図。 本発明の第６実施形態によるＦｉｎ形チャネルトランジスタの製造工程を示す断面図。 本発明の第６実施形態によるＦｉｎ形チャネルトランジスタの製造工程を示す平面図。 図３８に示す切断線Ａ−Ａで切断したときの断面図。 図３８に示す切断線Ｂ−Ｂで切断したときの断面図。
符号の説明
１ バルクシリコン基板
２ 支持基板
４ 絶縁膜
６ Ｆｉｎ部
８ チャネル保護膜
９ ゲート絶縁膜
１０ ゲート電極
１２ ゲート側壁
１４ 不純物領域
１５ チャネル領域
１６ ディープ拡散層領域
１８ シリサイド層
２０ シリサイド層
２１ ソース・ドレイン層
２２ シリコン層
２３ ハロー領域
３１ 不純物領域
３３ コンタクト
４１ キャップ層
４３ 溝

Claims (17)

  1. 基板上に設けられたほぼ直方体形状の第１導電型の第１半導体層と、
    前記第１半導体層の対向する一対の第１側面にゲート絶縁膜を介して設けられたゲート電極と、
    前記第１半導体層の、前記第１側面とほぼ直交する方向の対向する一対の第２側面の底部に接続されて前記直交する方向に延在する第１導電型の第２半導体層と、
    前記第２半導体層に設けられた第２導電型の第１不純物領域と、
    前記第１半導体層の前記一対の第２側面に形成される前記第１不純物領域と接続する第２不純物領域と、
    前記第１半導体層の前記第２不純物領域間に設けられたチャネル領域と、
    前記第１半導体層の前記第２側面と平行な前記ゲート電極の側部に設けられた絶縁体からなる一対の側壁と、
    を備え、
    前記第１側面で切断したときの前記一対の側壁の最大幅と前記ゲート電極の幅との和が、前記第１半導体層の前記一対の第２側面間の距離にほぼ等しいことを特徴とするＦｉｎ型チャネルトランジスタ。
  2. 前記第１半導体層の上面に絶縁体からなる保護膜が設けられ、前記第１半導体層の一対の第１側面に設けられたゲート電極は前記保護膜上に延在していることを特徴とする請求項１記載のＦｉｎ型チャネルトランジスタ。
  3. 前記第１半導体層は複数であって、前記複数の第１半導体層は前記一対の第１側面と直交する方向に前記ゲート電極を介して一列上に配列されていることを特徴とする請求項１または２記載のＦｉｎ型チャネルトランジスタ。
  4. 前記基板はＳＯＩ基板であり、前記第１不純物領域は前記ＳＯＩ基板のＳＯＩ層に設けられ、前記第２不純物領域は第２導電型であることを特徴とする請求項１乃至３のいずれかに記載のＦｉｎ型チャネルトランジスタ。
  5. 前記基板はバルクシリコン基板であり、前記第１不純物領域は前記バルクシリコン基板に設けられていることを特徴とする請求項１乃至３のいずれかに記載のＦｉｎ型チャネルトランジスタ。
  6. 前記第１不純物領域の表面にシリコンまたはシリコン・ゲルマニウムエピタキシャル層が形成され、その一部もしくは全部がシリサイド化又はジャーマノシリサイド化されていることを特徴とする請求項１乃至５のいずれかに記載のＦｉｎ型チャネルトランジスタ。
  7. ソース・ドレインとして前記第１半導体層とショットキー接合する金属層が設けられていることを特徴とする請求項１乃至５のいずれかに記載のＦｉｎ型チャネルトランジスタ。
  8. 前記金属層は、前記第１不純物領域がｎ型である場合には希土類金属またはこれらの金属を含むシリサイドであり、前記第１不純物領域がｐ型である場合には貴金属またはこれらの金属を含むシリサイドであることを特徴とする請求項７記載のＦｉｎ型チャネルトランジスタ。
  9. 前記第２不純物領域は第１導電型のハロー領域であることを特徴とする請求項８記載のＦｉｎ型チャネルトランジスタ。
  10. 前記第２不純物領域は前記第１不純物領域と同程度の濃度を有する第２導電型の不純物領域であることを特徴とする請求項７記載のＦｉｎ型チャネルトランジスタ。
  11. 前記ゲート電極は金属または金属シリサイドから形成されていることを特徴とする請求項１記載のＦｉｎ型チャネルトランジスタ。
  12. 基板上に形成された半導体層をパターニングすることにより直方体形状のＦｉｎ部を形成する工程と、
    前記Ｆｉｎ部の対向する一対の第１側面にゲート絶縁膜を形成する工程と、
    前記Ｆｉｎ部の少なくとも前記一対の第１側面に前記ゲート絶縁膜を挟むようにゲート電極を形成する工程と、
    全面に絶縁物を堆積し、前記絶縁物をエッチングするとともに前記Ｆｉｎ部をエッチングすることにより、前記Ｆｉｎ部の前記一対の第１側面とほぼ直交する方向の前記Ｆｉｎ部の対向する一対の第２側面を露出するとともに前記一対の第２側面と平行な前記ゲート電極の側部に前記絶縁物からなる側壁を形成しかつ前記一対の第２側面の底部に接続するように前記ゲート電極の両側に前記半導体層を残置する工程と、
    を備え、前記第１側面で切断したときの前記一対の側壁の最大幅と前記ゲート電極の幅との和が、前記Ｆｉｎ部の前記一対の第２側面間の距離にほぼ等しいことを特徴とするＦｉｎ型チャネルトランジスタの製造方法。
  13. 前記Ｆｉｎ部を形成する工程は、前記半導体層のパターニングの前に前記半導体層上に第１絶縁層を形成し、前記第１絶縁層および前記半導体層をパターニングする工程を含むことを特徴とする請求項１２記載のＦｉｎ型チャネルトランジスタの製造方法。
  14. 露出した前記第２側面および残置された前記半導体層に不純物領域を形成する工程と、
    前記不純物領域および前記ゲート電極をシリサイド化する工程と、
    を備えたことを特徴とする請求項１２または１３記載のＦｉｎ型チャネルトランジスタの製造方法。
  15. 基板上に形成された半導体層上に第１絶縁層を形成する工程と、
    前記第１絶縁層および前記半導体層をパターニングすることにより直方体形状のＦｉｎ部を形成する工程と、
    前記半導体層の対向する一対の第１側面にゲート絶縁膜を形成する工程と、
    全面にゲート電極材料膜を形成した後、前記ゲート電極材料膜上に第２絶縁層を形成する工程と、
    前記第２絶縁層および前記ゲート電極材料膜をパターニングすることにより、前記半導体層の前記第１側面に形成された前記ゲート絶縁膜および前記半導体層の上面の前記第１絶縁層を覆うゲート電極を形成するとともに前記ゲート電極の上面に前記第２絶縁層を残置する工程と、
    全面に絶縁物を堆積し、前記絶縁物をエッチングするとともに前記Ｆｉｎ部をエッチングすることにより、前記半導体層の前記一対の第１側面とほぼ直交する方向の前記半導体層の対向する一対の第２側面を露出するとともに前記一対の第２側面の底部に接続するように前記ゲート電極の両側に前記半導体層を残置しかつ前記パターニングされた前記第２絶縁層および前記ゲート電極の側部に前記絶縁物からなるゲート側壁を形成する工程と、
    露出した前記第２側面に第１不純物領域を形成するとともに残置された前記半導体層に第２不純物領域を形成する工程と、
    前記ゲート側壁に挟まれた前記第２絶縁層を除去し、前記ゲート電極の上面を露出する工程と、
    前記第１および第２不純物領域および前記ゲート電極をシリサイド化する工程と、
    を備え、前記第１側面で切断したときの前記一対の側壁の最大幅と前記ゲート電極の幅との和が、前記半導体層の前記一対の第２側面間の距離にほぼ等しいことを特徴とするＦｉｎ型チャネルトランジスタの製造方法。
  16. 前記基板はＳＯＩ基板であり、前記半導体層は前記ＳＯＩ基板のＳＯＩ層であることを特徴とする請求項１２乃至１５のいずれかに記載のＦｉｎ型チャネルトランジスタの製造方法。
  17. 前記基板はバルク基板であることを特徴とする請求項１２乃至１５のいずれかに記載のＦｉｎ型チャネルトランジスタの製造方法。
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7456471B2 (en) * 2006-09-15 2008-11-25 International Business Machines Corporation Field effect transistor with raised source/drain fin straps
JP4328797B2 (ja) * 2006-11-09 2009-09-09 エルピーダメモリ株式会社 半導体装置
US7838948B2 (en) * 2007-01-30 2010-11-23 Infineon Technologies Ag Fin interconnects for multigate FET circuit blocks
JP4406439B2 (ja) * 2007-03-29 2010-01-27 株式会社東芝 半導体装置の製造方法
KR100855834B1 (ko) * 2007-05-25 2008-09-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8004045B2 (en) * 2007-07-27 2011-08-23 Panasonic Corporation Semiconductor device and method for producing the same
US8063437B2 (en) * 2007-07-27 2011-11-22 Panasonic Corporation Semiconductor device and method for producing the same
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
JP5367340B2 (ja) * 2008-10-30 2013-12-11 株式会社東芝 半導体装置および半導体装置の製造方法
DE102008059500B4 (de) * 2008-11-28 2010-08-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen
US8362568B2 (en) * 2009-08-28 2013-01-29 International Business Machines Corporation Recessed contact for multi-gate FET optimizing series resistance
US8030144B2 (en) * 2009-10-09 2011-10-04 Globalfoundries Inc. Semiconductor device with stressed fin sections, and related fabrication methods
KR101087936B1 (ko) * 2009-11-30 2011-11-28 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
JP5404812B2 (ja) * 2009-12-04 2014-02-05 株式会社東芝 半導体装置の製造方法
US8243526B2 (en) * 2009-12-14 2012-08-14 Intel Corporation Depletion mode circuit protection device
US8174055B2 (en) 2010-02-17 2012-05-08 Globalfoundries Inc. Formation of FinFET gate spacer
US8207038B2 (en) * 2010-05-24 2012-06-26 International Business Machines Corporation Stressed Fin-FET devices with low contact resistance
JP5279807B2 (ja) * 2010-12-08 2013-09-04 株式会社東芝 半導体装置およびその製造方法
US9214529B2 (en) * 2011-03-14 2015-12-15 Globalfoundries Inc. Fin Fet device with independent control gate
JP2012234885A (ja) * 2011-04-28 2012-11-29 Toshiba Corp 半導体装置及びその製造方法
US8871584B2 (en) * 2011-07-27 2014-10-28 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
KR102018101B1 (ko) 2013-02-04 2019-11-14 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
KR102017625B1 (ko) 2013-05-10 2019-10-22 삼성전자주식회사 반도체 장치 및 그 제조방법
US9755073B1 (en) * 2016-05-11 2017-09-05 International Business Machines Corporation Fabrication of vertical field effect transistor structure with strained channels
US9679887B1 (en) * 2016-06-02 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Over-voltage protection circuit
US9627511B1 (en) 2016-06-21 2017-04-18 International Business Machines Corporation Vertical transistor having uniform bottom spacers
WO2021021381A1 (en) * 2019-08-01 2021-02-04 Applied Materials, Inc. Arsenic diffusion profile engineering for transistors

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0214578A (ja) * 1988-07-01 1990-01-18 Fujitsu Ltd 半導体装置
JPH0575127A (ja) * 1991-09-17 1993-03-26 Canon Inc 薄膜半導体装置
JP4058751B2 (ja) * 2000-06-20 2008-03-12 日本電気株式会社 電界効果型トランジスタの製造方法
US6750487B2 (en) * 2002-04-11 2004-06-15 International Business Machines Corporation Dual double gate transistor
JP2004241755A (ja) * 2003-01-15 2004-08-26 Renesas Technology Corp 半導体装置
JP2004235230A (ja) * 2003-01-28 2004-08-19 Fujitsu Ltd 短チャネル効果を抑制したｍｉｓ型電解効果トランジスタ
WO2004090992A1 (ja) * 2003-04-09 2004-10-21 Nec Corporation 高移動度シリコンチャネルを有する縦型ｍｉｓｆｅｔ半導体装置
US6995456B2 (en) * 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates
US7365401B2 (en) * 2006-03-28 2008-04-29 International Business Machines Corporation Dual-plane complementary metal oxide semiconductor

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