KR101273707B1 - 투명 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 모든 구성 요소가 저렴한 산화티타늄(Ti-O)으로 이루어진 투명 박막 트랜지스터 및 그 제조방법을 제공하기 위한 것으로, 본 발명에 의한 투명 박막 트랜지스터는, 금속 물질(M)이 도핑된 산화티타늄(M:Ti2O3)으로 이루어진 게이트 전극, 게이트 전극과 접하고 유전체 특성을 갖는 산화티타늄(TiO2)으로 이루어진 유전층, 유전층에 의해 게이트 전극과 이격되고 게이트 전극과 산화티타늄(M:Ti2O3)으로 이루어진 소스 전극, 유전층에 의해 게이트 전극과 이격되고 소스 전극과 이격되도록 배치되며 게이트 전극과 같은 산화티타늄(M:Ti2O3)으로 이루어진 드레인 전극, 소스 전극과 드레인 전극을 연결하고 금속 물질(M)이 도핑된 산화티타늄(M:TiO2)으로 이루어진 반도체층을 포함한다. 본 발명에 의한 투명 박막 트랜지스터는 모든 구성 요소가 산화티타늄으로 이루어짐으로써, 제조 공정이 단순하고 저비용으로 제조가 가능하다.
Description
본 발명은 투명 박막 트랜지스터에 관한 것으로, 더욱 상세하게는 모든 구성 요소가 산화티타늄(Ti-O)으로 이루어진 투명 박막 트랜지스터 및 그 제조방법에 관한 것이다.
최근 더욱 밝고 선명한 영상을 보고 싶어하는 사람들의 갈망을 충족시킬 수 있는 평판 디스플레이의 시장이 크게 성장하고 있다. 평판 디스플레이는 브라운관 디스플레이에 비해 두께가 획기적으로 얇을 뿐만 아니라 소형에서부터 대형까지 다양한 크기의 화면을 만들 수 있는 장점이 있다.
평판 디스플레이의 구동소자로는 주로 박막 트랜지스터(thin film transistor, TFT)가 이용되고 있다. 박막 트랜지스터는 전계효과 트랜지스터의 한 종류이다. 전계효과 트랜지스터는 금속 전극, 절연층, 반도체를 포함하는 캐패시터 구조를 갖는 것으로, 절연층을 사이에 두고 금속 전극(게이트 전극)에 양전압을 인가하여 반대쪽의 반도체에 음전하(전자) 또는 음전압을 인가하여 양전하(정공)를 절연체와 반도체 계면에 끌어당겨 전하층을 만들 수 있고 전하량도 전압의 크기로 조절할 수 있다. 이렇게 형성된 전하층 양단에 금속 전극(소스와 드레인 전극)을 붙이면 하나의 저항체가 되는데, 이 저항체는 게이트 전극에 인가되는 전압과 소스-드레인 전압의 크기로 조절할 수 있는 일종의 가변 저항이 된다. 박막 트랜지스터는 소스와 드레인 전극으로 도핑 영역을 사용하지 않고 반도체층에 금속 전극을 부착하며 반도체층을 얇은 박막으로 제작한 것이다.
종래 박막 트랜지스터는 In-Ga-Zn-O, Zn-Sn-O, ZnO, SnO, InZnO, InO, Al-Zn-Sn-O를 채널층으로, 금속(Ti, Al, Mo, Pt, Au) 박막을 Source/Drain/Gate 전극으로, 산화물(SiO2, SiON, SiN, Al2O3, Y2O3) 박막을 절연체로 사용한다.
그런데 In-Ga-Zn-O계 산화물 트랜지스터의 경우, 높은 인듐 가격으로 인한 고가의 생산비, 수소 플라즈마에 대한 취약성, 유연성 부족, 고온 공정 등의 어려움이 있다. 최근 고가의 인듐을 대체할 수 있는 투명 전극 재료에 대한 연구가 활발하게 이루어지고 있으며, 매장량이 풍부한 산화티타늄(Ti-O)이 주목받고 있다.
산화티타늄(Ti-O)는 절연물이므로 도전체 특성을 갖기 위해서는 금속 물질의 도핑이 필수적이다. 그런데 금속 물질의 도핑량이 증가하면 전기 전도도는 향상되나 투명성이 떨어지는 문제가 생긴다. 따라서, 산화티타늄(Ti-O)을 투명 전도막 (transparent conductive oxide: TCO)으로 이용하기 위해서는 금속 물질의 적은 도핑량으로 금속에 가까운 전도성을 얻어야 하며, 이를 위해서는 산화티타늄(Ti-O)을 결정 구조로 만들 필요가 있다.
결정질의 산화티타늄 투명 전도막을 얻기 위해서 종래에는 La-Al-O 기판과 같은 방향성 기판 위에 산화티타늄을 에픽택셜(epitaxial)하게 성장시키고, 이를 500℃ ~ 700℃의 온도에서 2 ~ 3시간 동안 열처리해야 했다. 이와 같이 종래에는 고가의 방향성 기판 사용과 장시간의 열처리로 인해, 제조 시간이 길고, 수율이 떨어지며, 제조 단가가 높은 문제점이 있었다.
본 발명은 이러한 점을 감안하여 안출된 것으로, 본 발명의 목적은 유리 기판과 같은 방향성을 갖지 않는 저가의 다양한 기판에서 짧은 열처리를 통해 아나타제(anatase) 결정 구조를 갖는 산화티타늄(Ti-O)을 성장시킬 수 있으며, 아나타제 결정 구조의 산화티타늄(Ti-O)이 도전체의 전기 전도도와 투명 전도막으로 사용할 수 있는 투명도를 갖는다는 연구 결과에 따라 모든 구성요소가 산화티타늄(Ti-O)으로 이루어지며, 성막 공정을 통해 간단한 제조 공정과 저렴한 제조 비용으로 제조할 수 있는 투명 박막 트랜지스터 및 그 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 공정의 단순화와 저가화를 통해 평판 디스플레이 구동소자의 가격 경쟁력 확보 및 이를 통한 디스플레이 기술의 경쟁력 강화할 수 있는 투명 박막 트랜지스터 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명에 의한 투명 박막 트랜지스터는, 금속 물질(M)이 도핑되어 도체 수준의 자유전자 농도를 갖는 결정질의 산화티타늄(M:Ti2O3)으로 이루어진 게이트 전극, 상기 게이트 전극과 접하고 유전체 특성을 갖는 비정질의 산화티타늄(TiO2)으로 이루어진 유전층, 상기 유전층에 의해 상기 게이트 전극과 이격되고 상기 게이트 전극과 같은 도체 특성을 갖는 결정질의 산화티타늄(M:Ti2O3)으로 이루어진 소스 전극, 상기 유전층에 의해 상기 게이트 전극과 이격되고 상기 소스 전극과 이격되도록 배치되며 상기 게이트 전극과 같은 도체 특성을 갖는 결정질의 산화티타늄(M:Ti2O3)으로 이루어진 드레인 전극, 상기 소스 전극과 상기 드레인 전극을 연결하고 상기 게이트 전극보다 상기 금속 물질(M)이 적게 도핑되어 반도체 수준의 자유전자 농도를 갖는 비정질 또는 결정질의 산화티타늄(M:TiO2)으로 이루어진 반도체층을 포함한다.
상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극은 아나타제형 결정 구조를 가질 수 있다.
상기 게이트 전극은 상기 유전층 하부에 배치되고, 상기 소스 전극과 상기 드레인 전극과 상기 반도체층은 상기 유전층 상부에 배치될 수 있다.
상기 게이트 전극은 상기 유전층 상부에 배치되고, 상기 소스 전극과 상기 드레인 전극과 상기 반도체층은 상기 유전층 하부에 배치될 수 있다.
상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극 및 상기 반도체층에 도핑되는 금속 물질(M)은 니오븀(Nb)일 수 있다.
상기 목적을 달성하기 위한 본 발명에 의한 투명 박막 트랜지스터의 제조방법은, (a) 산화티타늄(Ti2O3)으로 이루어진 산화티타늄(Ti2O3) 타겟과, 금속 물질(M)로 이루어지는 금속 타겟을 동시에 스퍼터링하여, 상기 금속 물질(M)이 도핑된 결정질의 산화티타늄(M:Ti2O3)으로 이루어진 게이트 전극을 형성하는 단계, (b) 산화티타늄(TiO2)으로 이루어진 산화티타늄(TiO2) 타겟을 스퍼터링하여 유전체 특성을 갖는 산화티타늄(TiO2)으로 이루어진 유전층을 형성하는 단계, (c) 상기 산화티타늄(Ti2O3) 타겟과 상기 금속 타겟을 동시에 스퍼터링하여, 상기 금속 물질(M)이 도핑된 결정질의 산화티타늄(Ti2O3)으로 이루어진 소스 전극 및 드레인 전극을 각각 형성하는 단계, (d) 상기 산화티타늄(TiO2) 타겟과 상기 금속 타겟을 동시에 스퍼터링하되, 상기 금속 물질(M)이 상기 게이트 전극의 금속 물질(M)보다 적게 도핑된 산화티타늄(M:TiO2)으로 이루어진 비정질 또는 결정질의 반도체층을 형성하는 단계를 포함하고, 상기 게이트 전극과 상기 소스 전극, 상기 드레인 전극, 상기 반도체층 사이에 상기 유전층을 배치하고, 상기 소스 전극과 상기 드레인 전극을 상기 반도체층을 통해 연결한다.
상기 (a) 단계는 상기 산화티타늄(Ti2O3) 타겟과 상기 금속 타겟을 동시에 스퍼터링한 후, 상기 산화티타늄(M:Ti2O3)으로 이루어진 게이트 전극을 급속 열처리할 수 있다.
상기 급속 열처리 온도는 500℃ 이상인 것이 좋다.
상기 (c) 단계는 상기 산화티타늄(Ti2O3) 타겟과 상기 금속 타겟을 동시에 스퍼터링한 후, 상기 산화티타늄(Ti2O3)으로 이루어진 소스 전극 및 드레인 전극을 각각 급속 열처리할 수 있다.
상기 산화티타늄(Ti2O3)으로 이루어진 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 아나타제형(anatase) 결정 구조를 갖는 것이 좋다.
본 발명에 의한 투명 박막 트랜지스터의 제조방법은, 상기 (a) 단계를 먼저 수행하여 기판 위에 상기 게이트 전극을 형성하고, 상기 (b) 단계를 수행하여 상기 게이트 전극 위에 상기 유전층을 형성하고, 상기 (d) 단계를 수행하여 상기 반도체층을 상기 유전층 위에 형성하고, 상기 (c) 단계를 수행하여 상기 소스 전극 및 상기 드레인 전극을 상기 반도체층을 통해 연결되도록 상기 유전층 위에 형성할 수 있다.
본 발명에 의한 투명 박막 트랜지스터의 제조방법은, 상기 (c) 단계를 먼저 수행하여 상기 소스 전극 및 상기 드레인 전극을 기판 위에 상호 이격되게 형성하고, 상기 (d) 단계를 수행하여 상기 반도체층을 상기 소스 전극과 상기 드레인 전극을 연결하도록 상기 기판 위에 형성하고, 상기 (b) 단계를 수행하여 상기 반도체층 위에 상기 유전층을 형성하고, 상기 (a) 단계를 수행하여 상기 유전층 위에 상기 게이트 전극을 형성할 수 있다.
본 발명은 방향성을 갖지 않는 저가의 다양한 기판에서 짧은 열처리를 통해 도전체의 전기 전도도와 투명 전도막으로 사용할 수 있는 투명도를 갖는 아나타제 결정 구조의 산화티타늄(M:Ti2O3)을 성장시킬 수 있으며, 간단한 제조 공정과 저렴한 제조 비용으로 모든 구성 요소가 산화티타늄으로 이루어진 투명 박막 트랜지스터를 구현할 수 있다.
또한 본 발명은 모든 구성 요소를 산화티타늄을 이용한 스퍼터 공정을 통해 제조할 수 있기 때문에, 기존의 스퍼터 장비를 이용한 대면적 투명 박막 트랜지스터 제작이 가능하다.
또한 본 발명은 공정의 단순화와 저가화를 통해 평판 디스플레이 구동 소자의 가격 경쟁력 확보 및 이를 통한 디스플레이 기술의 경쟁력 강화를 이룰 수 있다.
도 1은 본 발명에 따른 투명 박막 트랜지스터를 나타낸 것이다.
도 2는 산화티타늄(Ti2O3)과 니오븀(Nb)을 이용하여 유리 기판 위에 산화티타늄(Nb:Ti2O3)막을 형성하고 이를 급속 열처리한 후 전도체로의 특성을 알아보기 위한 hall measurement 분석 결과를 나타낸 것이다.
도 3은 유리 기판 위에 형성된 산화티타늄(Nb:Ti2O3)막의 Transmission Electron Microscope를 이용한 급속 열처리 전후의 단면 이미지를 나타낸 것이다.
도 4는 산화티타늄(Ti2O3)과 니오븀(Nb)을 이용하여 유리 기판 위에 산화티타늄(Nb:Ti2O3)막을 형성하고 이를 급속 열처리한 후 Synchrotron X-Ray Diffraction 분석한 결과를 나타낸 것이다.
도 5는 산화티타늄(Ti2O3)과 니오븀(Nb)을 이용하여 유리 기판 위에 산화티타늄(Nb:Ti2O3)막을 형성하고 이를 급속 열처리한 후 투과율 분석(UV/Vis. Spectrometry)한 결과를 나타낸 것이다.
도 6은 본 발명의 실시예에 의한 투명 박막 트랜지스터의 전기적 특성을 나타낸 것이다.
도 7은 투명 박막 트랜지스터를 제조하기 위한 스퍼터 공정에 이용될 수 있는 스퍼터 장치를 나타낸 것이다.
도 8은 본 발명에 따른 투명 박막 트랜지스터의 변형예를 나타낸 것이다.
도 2는 산화티타늄(Ti2O3)과 니오븀(Nb)을 이용하여 유리 기판 위에 산화티타늄(Nb:Ti2O3)막을 형성하고 이를 급속 열처리한 후 전도체로의 특성을 알아보기 위한 hall measurement 분석 결과를 나타낸 것이다.
도 3은 유리 기판 위에 형성된 산화티타늄(Nb:Ti2O3)막의 Transmission Electron Microscope를 이용한 급속 열처리 전후의 단면 이미지를 나타낸 것이다.
도 4는 산화티타늄(Ti2O3)과 니오븀(Nb)을 이용하여 유리 기판 위에 산화티타늄(Nb:Ti2O3)막을 형성하고 이를 급속 열처리한 후 Synchrotron X-Ray Diffraction 분석한 결과를 나타낸 것이다.
도 5는 산화티타늄(Ti2O3)과 니오븀(Nb)을 이용하여 유리 기판 위에 산화티타늄(Nb:Ti2O3)막을 형성하고 이를 급속 열처리한 후 투과율 분석(UV/Vis. Spectrometry)한 결과를 나타낸 것이다.
도 6은 본 발명의 실시예에 의한 투명 박막 트랜지스터의 전기적 특성을 나타낸 것이다.
도 7은 투명 박막 트랜지스터를 제조하기 위한 스퍼터 공정에 이용될 수 있는 스퍼터 장치를 나타낸 것이다.
도 8은 본 발명에 따른 투명 박막 트랜지스터의 변형예를 나타낸 것이다.
이하에서는 첨부된 도면을 참조하여 본 발명에 의한 투명 박막 트랜지스터 및 그 제조방법에 대하여 상세히 설명한다.
본 발명을 설명함에 있어서, 도면에 도시된 구성 요소의 크기나 형상 등은 설명의 명료성과 편의를 위해 과장되거나 단순화되어 나타날 수 있다. 또한 본 발명의 구성 및 작용을 고려하여 특별히 정의된 용어들은 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 이러한 용어들은 본 명세서 전반에 걸친 내용을 토대로 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.
도 1은 기판 위에 형성된 본 발명에 의한 투명 박막 트랜지스터를 나타낸 것이다.
도 1에 도시된 것과 같이, 본 발명에 의한 투명 박막 트랜지스터(10)는, 기판(20) 위에 형성된 게이트 전극(11), 게이트 전극(11) 위에 형성된 유전층(12), 유전층(12) 위에 상호 이격되도록 형성된 소스 전극(13) 및 드레인 전극(14), 유전층(12) 위에 형성되어 소스 전극(13)과 드레인 전극(14)을 연결하는 반도체층(15)을 포함한다. 이들 투명 박막 트랜지스터(10)를 구성하는 게이트 전극(11), 유전층(12), 소스 전극(13), 드레인 전극(14) 및 반도체층(15)은 모두 산화티타늄(Ti-O)을 기반으로 형성된다.
게이트 전극(11), 소스 전극(13) 및 드레인 전극(14)은 금속 물질(M)이 도핑되어 도체 수준의 자유전자 농도를 갖는 결정질(crystalline)의 산화티타늄(M:Ti2O3)으로 이루어진다. 유전층(12)은 유전체 특성을 갖는 비정질(amorphous)의 산화티타늄(TiO2) 또는 금속 물질이 도핑된 비정질의 산화티타늄(M:TiO2)으로 이루어진다. 그리고 반도체층(15)은 금속 물질 도핑되어 반도체 수준의 자유전자 농도를 갖는 비정질 또는 결정질의 산화티타늄(M:TiO2)으로 이루어진다. 반도체층(15)은 금속 물질의 도핑량이 게이트 전극(11), 소스 전극(13) 및 드레인 전극(14)의 도핑량보다는 작고 유전층(12)의 도핑량보다는 크다.
산화티타늄(Ti-O)을 구성하는 티타늄(Ti)은 매장량이 풍부하고 저가이며, 큰 굴절률(n = 2.3 ~ 2.5)과 물리적, 화학적으로 안정된 특성을 가지고 있고 가시광선과 근적외선 영역에서 매우 우수한 투과성을 나타내어 저가의 투명전극을 구현하는데 적합하다. 금속물질이 도핑된 산화티타늄은 기존의 s-전자 궤도를 이용하는 ITO와 달리 d-전자 궤도를 통한 전도를 이용하며, ITO의 밴드갭(3.70eV)과 유사한 밴드갭(3.6 ~ 3.8eV)을 가지고 있어 ITO를 대체하기에 충분한 90% 이상의 높은 투과도를 나타낸다.
본 발명에 의한 투명 박막 트랜지스터(10)의 게이트 전극(11), 소스 전극(13) 및 드레인 전극(14)을 구성하는 산화티타늄(M:Ti2O3)은 결정 구조를 갖는 것이 좋다. 산화티타늄(Ti-O)는 절연물이므로 도전체 특성을 갖기 위해서는 금속 물질의 도핑이 필수적이다. 그런데 금속 물질의 도핑량이 증가하면 전기 전도도는 향상되나 투명성이 떨어지는 문제가 생긴다. 따라서, 산화티타늄(Ti-O)으로 투명 전극을 만들기 위해서는 금속 물질의 적은 도핑량으로 금속에 가까운 전도성을 얻어야 하며, 이를 위해서는 산화티타늄(Ti-O)을 결정 구조, 특히 아나타제형 결정 구조로 만드는 것이 좋다. 결정질의 산화티타늄(Ti-O)은 성막 후 열처리를 통해 얻을 수 있다.
게이트 전극(11), 소스 전극(13) 및 드레인 전극(14)을 구성하는 산화티타늄(Ti2O3)은 반도체층(15)이나 유전층(12)을 구성하는 산화티타늄(TiO2)과 조성면에서 차이가 있다. 산화티타늄(Ti-O)은 조성에 따라 결정화를 위한 열처리 조건이 달라질 수 있는데, 'Ti2O3'의 조성을 갖는 산화티타늄(Ti-O)은 'TiO2'의 조성을 갖는 산화티타늄(Ti-O)보다 결정화하기 용이하다. 즉 'TiO2' 조성의 산화티타늄(Ti-O)을 이용하는 경우 성막후 긴 열처리 과정을 거쳐야 결정화가 가능하지만, 'Ti2O3' 조성의 산화티타늄(Ti-O)을 이용할 경우 방향성을 갖지 않은 저가의 기판에 성막후 급속 열처리를 통해 결정화할 수 있어 산화티타늄(Ti-O) 전극의 제조 시간 및 제조 비용을 크게 줄일 수 있다.
도 2 내지 도 5는 산화티타늄(Ti2O3)과 니오븀(Nb)을 이용하여 유리 기판 위에 산화티타늄(Nb:Ti2O3)막을 형성하고 이를 급속 열처리한 후 투명 전극으로서의 각종 특성을 분석하여 나타낸 것이다.
먼저, 도 2는 전도체로의 특성을 알아보기 위한 hall measurement 분석 결과를 나타낸 것이다. 도 2를 보면, 종래의 La-Al-O 기판을 이용한 에픽택셜 성장(epitaxial growth)을 하지 않더라도 산화티타늄(Ti2O3)을 사용할 경우, 유리 기판에서 500℃ 이상의 급속 열처리를 통해 전도체 특성을 확보할 수 있음을 알 수 있다.
도 3은 Transmission Electron Microscope를 이용한 급속 열처리 전후의 산화티타늄(Nb:Ti2O3)막의 단면 이미지를 나타낸 것이다. 도 3에 나타난 두 개의 이미지를 비교하여 보면, 도 3 (a)의 급속 열처리 전의 산화티타늄(Nb:Ti2O3)막이 비정질 특성을 보이는데 반해, 도 3 (b)의 급속 열처리 후의 산화티타늄(Nb:Ti2O3)막은 결정질 특성을 나타냄을 확인할 수 있다.
도 4는 Synchrotron X-Ray Diffraction 분석 결과를 나타낸 것이다. 도 4를 보면, 종래의 La-Al-O 기판을 이용한 에픽택셜 성장을 하지 않더라도 산화티타늄(Ti2O3)을 사용할 경우, 유리 기판에서 500℃ 이상의 급속 열처리를 통해 결정질의 특성을 확보할 수 있음을 알 수 있다. Synchrotron X-Ray Diffraction 분석에서 피크(peak)가 있으면 결정질 특성을 갖는 것이고, 피크가 없으면 비정질 특성을 갖는 것인데, 500℃ 이상의 급속 열처리시 피크가 나타남을 알 수 있다. 또한 피크의 위치를 분석한 결과 만들어진 산화티타늄(Nb:Ti2O3)막이 아나타제형 결정 구조를 갖는 것을 확인할 수 있다.
도 5는 투과율 분석(UV/Vis. Spectrometry) 결과를 나타낸 것이다. 도 5를 살펴보면, 500℃ 이상의 급속 열처리시 투명 전극으로 적용 가능한 투과율을 가짐을 확인할 수 있다.
본 발명에 의한 투명 박막 트랜지스터(10)의 게이트 전극(11), 유전층(12), 유전층(12), 소스 전극(13), 드레인 전극(14) 및 반도체층(15)을 구성하는 산화티타늄(Ti-O)에 도핑되는 금속 물질은 5족 전이금속인 니오븀(Nb), 바나듐(V), 탄탈럼(Ta), 지르코늄(Zr) 중에서 선택된다. 산화티타늄(Ti-O)은 금속 물질(M)의 도핑을 통해 도체, 반도체, 유전체(부도체)의 특성을 나타낼 수 있다. 도체, 반도체, 유전체의 구분은 자유전자 농도에 의해 결정된다. 즉 자유전자 농도가 1020 ~ 1021cm3 일 때 도체 특성이 나타나고, 자유전자 농도가 1014 ~ 1019cm3 일 때 반도체 특성이 나타나며, 자유전자 농도가 1012cm3 이하일 때 유전체의 특성이 나타난다.
본 출원인은 실험을 통해, 금속 물질이 5wt% 이상 10wt% 이하로 도핑된 산화티타늄(Ti-O)이 자유전자 농도 1020 ~ 1021cm3의 수준을 갖고, 금속 물질이 3wt% 이상 5wt% 미만으로 도핑된 산화티타늄(Ti-O)이 자유전자 농도 1014 ~ 1019cm3의 수준을 가지며, 금속 물질은 도핑되지 않거나 3wt% 미만으로 도핑된 산화티타늄(Ti-O)이 자유전자 농도 1012cm3 이하의 수준을 갖는 것을 확인하였다.
도 6은 본 발명의 실험예에 의한 투명 박막 트랜지스터의 전기적 특성을 나타낸 것이다. 실험예에 의한 투명 박막 트랜지스터는 도 1과 같은 구조를 갖는 것으로, 니오븀(Nb)이 도핑된 아나타세형 결정 구조의 산화티타늄(Nb:Ti2O3)으로 이루어진 게이트 전극, 소스 전극, 드레인 전극, 니오븀(Nb)이 도핑된 결정질의 산화티타늄(Nb:TiO2)으로 이루어진 반도체층 및 비정질의 산화티타늄(TiO2)으로 이루어진 유전층을 갖는 것이다.
도 6을 보면, 유전층의 경우 자유전자 농도가 현저히 작기 때문에 전류가 거의 흐르지 않는 것을 알 수 있고, 게이트 전극, 소스 전극 및 드레인 전극 등 전도층(conductor)의 경우 자유전자 농도가 커 1A 정도의 전류가 흐르는 것을 알 수 있다. 그리고 반도체층(Semi-conductor)의 경우 전자의 이동이 음의 전압(Vgs<0)에서는 발생되지 않다가 양의 전압이 인가되면(0<Vgs) 전류가 급격히 상승되는 특성을 확인할 수 있다. 이러한 스위칭(전류의 on/off) 특성은 각종 디스플레이의 트랜지스터로 이용되기에 충분한 것이다.
이러한 본 발명에 의한 투명 박막 트랜지스터는 AMLCD용 백플레인(backplane) 트랜지스터, AMOLED용 백플레인 트랜지스터, E-ink용 백플레인 트랜지스터, 메모리 소자, 플렉서블 디스플레이용 트랜지스터, 투명 디스플레이용 트랜지스터 등 다양한 전자소자에 이용될 수 있다.
본 발명에 의한 투명 박막 트랜지스터는 스퍼터(sputter) 공정 등 각종 성막 방법을 이용하여 제조할 수 있다.
이하에서는, 도 7을 참조하여 스퍼터 공정을 이용하여 본 발명에 의한 투명 박막 트랜지스터를 제조하는 방법에 대해 설명한다. 도 7은 투명 박막 트랜지스터를 제조하기 위한 스퍼터 공정에 이용될 수 있는 스퍼터 장치를 나타낸 것이다.
스퍼터 장치는 진공 챔버(30)와 기판(20)을 향해 배치되는 제 1 스퍼터건(31) 및 제 2 스퍼터건(32)을 포함한다. 제 1 스퍼터건(31)은 산화티타늄(Ti-O)으로 이루어지는 산화티타늄(Ti-O) 타겟(33)을 구비하고, 제 2 스퍼터건(32)은 금속 물질로 이루어지는 금속 타겟(34)을 구비한다.
먼저, 게이트 전극(11)을 형성하는 과정을 설명한다. 진공 챔버(30)를 공정 압력으로 만든 후 공정 가스를 진공 챔버(30)에 주입한다. 그리고 제 1 전원공급장치(35)를 통해 산화티타늄(Ti2O3)으로 이루어진 산화티타늄(Ti2O3) 타겟(33)에 전원을 인가하여 산화티타늄(Ti2O3) 타겟(33)에 플라즈마를 유도하고, 제 2 전원공급장치(36)를 통해 금속 타겟(34)에 전원을 인가하여 금속 타겟(34)에 플라즈마를 유도한다. 이때, 산화티타늄(Ti2O3) 타겟(33)에서 스퍼터링된 산화티타늄(Ti2O3) 입자와 금속 타겟(34)에서 스퍼터링된 금속 입자가 기판(20)에 적층되어 금속 물질이 도핑된 산화티타늄(M:Ti2O3)으로 이루어지는 게이트 전극(11)이 형성된다.
게이트 전극(11)의 금속 물질 도핑량은 산화티타늄(Ti2O3) 타겟(33)에 인가하는 전원의 크기와 금속 타겟(34)에 인가하는 전원 크기의 조절을 통해 5wt% 이상 10wt% 이하로 맞출 수 있다. 즉 공정 압력, 공정가스 종류, 각 타겟(33)(34)과 기판(20) 사이의 거리, 기판(20)의 회전 조건 등을 일정하게 할 경우, 금속 타겟(34)에 인가하는 전원 크기를 산화티타늄(Ti2O3) 타겟(33)에 인가하는 전원 크기의 일정 수준으로 할 경우 금속 물질의 도핑량을 조절할 수 있다. 구체적으로, 금속 타겟(34)에 인가하는 전원 크기를 산화티타늄(Ti2O3) 타겟(33)에 인가하는 전원 크기의 8% 이상 15% 이하의 수준으로 함으로써 5wt% 이상 10wt% 이하의 금속 도핑량을 얻을 수 있음을 실험적으로 확인하였다.
다음으로, 유전층(12)을 형성하는 과정을 설명한다. 게이트 전극(11)의 형성 후, 산화티타늄(TiO2)으로 이루어진 산화티타늄(TiO2) 타겟(33)과 금속 타겟(34)에 전원을 인가하여 금속 물질이 도핑된 산화티타늄(M:TiO2)으로 이루어지는 유전층(12)을 형성한다. 실험을 통한 결과, 금속 타겟(34)에 인가하는 전원 크기를 산화티타늄(TiO2) 타겟(33)에 인가하는 전원 크기의 3% 미만으로 할 때, 금속 물질이 3wt% 미만으로 도핑된 유전체 특성을 갖는 산화티타늄(M:TiO2)을 형성할 수 있다. 유전층(12)의 형성에 있어서, 금속 타겟(34)에 전원을 인가하지 않고 산화티타늄(TiO2) 타겟(33)에만 전원을 인가하여 산화티타늄(TiO2)으로 이루어진 유전층(12)을 형성할 수도 있다.
다음으로, 반도체층(15)을 형성하는 과정에 대해 설명한다. 유전층(12)의 형성 후, 산화티타늄(TiO2)으로 이루어진 산화티타늄(TiO2) 타겟(33)과 금속 타겟(34)에 전원을 인가하여 금속 물질이 도핑된 산화티타늄(M:TiO2)으로 이루어지는 반도체층(15)을 형성할 수 있다. 실험을 통한 결과, 금속 타겟(34)에 인가하는 전원 크기를 산화티타늄(TiO2) 타겟(33)에 인가하는 전원 크기의 3% 이상 8% 미만의 수준으로 하면 금속 물질이 3wt% 이상 5wt% 미만으로 함유된 반도체 특성을 갖는 산화티타늄(M:TiO2)을 형성할 수 있다.
다음으로, 소스 전극(13) 및 드레인 전극(14)를 형성하는 과정을 설명한다. 반도체층(15)의 형성 후, 산화티타늄(Ti2O3)으로 이루어진 산화티타늄(Ti2O3) 타겟(33)과 금속 타겟(34)에 전원을 인가하여 금속 물질이 도핑된 산화티타늄(M:Ti2O3)으로 이루어지는 소스 전극(13) 및 드레인 전극(14)을 각각 형성할 수 있다. 소스 전극(13) 및 드레인 전극(14)의 형성 방법은 상술한 게이트 전극(11)의 형성 방법과 같으므로, 이에 대한 상세한 설명은 생략한다.
이러한 스퍼터 공정을 이용한 투명 박막 트랜지스터의 제조에 있어서, 게이트 전극(11), 유전층(12), 소스 전극(13), 드레인 전극(14), 반도체층(15) 각각의 특정 자유전자 농도를 확보하고 결정질의 산화티타늄(Ti-O)을 얻기 위해 열처리 공정이 추가될 수 있다. 열처리 공정은 스퍼터링 공정 중에 함께 진행될 수도 있고, 스퍼터링 공정 후에 진행될 수도 있다. 열처리 공정은 N2, Ar, O2 등의 가스를 공급하면서 진행된다. 열처리 공정이 추가될 경우, 각 구성 요소에 대한 스퍼터링 조건이 달라질 수 있다.
즉 열처리 공정이 추가될 경우, 게이트 전극(11), 소스 전극(13), 드레인 전극(14)의 형성 시, 금속 타겟(34)에 인가하는 전원 크기를 산화티타늄(Ti2O3) 타겟(33)에 인가하는 전원 크기의 5% 이상 10% 이하의 수준으로 함으로써, 5wt% 이상 10wt% 이하의 금속 도핑량을 갖는 산화티타늄(M:Ti2O3)을 얻을 수 있다.
그리고 열처리 공정이 추가되면, 유전층(12) 형성 시 금속 타겟(34)에 인가하는 전원 크기를 산화티타늄(TiO2) 타겟(33)에 인가하는 전원 크기의 1% 이상 2% 미만의 수준으로 하면, 3wt% 미만의 금속 도핑량을 갖는 산화티타늄(M:TiO2)을 얻을 수 있고, 반도체층(15) 형성 시 금속 타겟(34)에 인가하는 전원 크기를 산화티타늄(TiO2) 타겟(33)에 인가하는 전원 크기의 2% 이상 5% 미만의 수준으로 함으로써, 3wt% 이상 5wt% 미만의 금속 도핑량을 갖는 산화티타늄(M:TiO2)을 얻을 수 있다.
상술한 것과 같은 스퍼터 공정 이외에 본 발명에 의한 투명 박막 트랜지스터(10)는 다양한 성막 공정을 통해 제조될 수 있다.
한편, 도 8은 본 발명의 다른 실시예에 의한 투명 박막 트랜지스터를 나타낸 것이다.
도 8에 도시된 투명 박막 트랜지스터는 기판(20) 위에 소스 전극(13) 및 드레인 전극(14)이 상호 이격되도록 형성되고, 기판(20) 위에 반도체층(15)이 소스 전극(13)과 드레인 전극(14)을 연결하도록 형성되며, 그 위에 유전층(12) 및 게이트 전극(11)이 차례로 형성된 것이다. 이러한 투명 박막 트랜지스터(10)는, 도 1에 도시된 투명 박막 트랜지스터와 비교해서, 구성 요소의 위치만 일부 변경된 것일 뿐, 각 구성 요소의 구체적인 조성이나 제조방법은 동일하다.
앞에서 설명되고, 도면에 도시된 본 발명의 실시예는, 본 발명의 기술적 사상을 한정하는 것으로 해석되어서는 안 된다. 본 발명의 보호범위는 특허청구범위에 기재된 사항에 의해서만 제한되고, 본 발명의 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상을 다양한 형태로 개량 및 변경하는 것이 가능하다. 따라서, 이러한 개량 및 변경은 해당 기술분야에서 통상의 지식을 가진 자에게 자명한 것인 한 본 발명의 보호범위에 속하게 될 것이다.
10, 40 : 투명 박막 트랜지스터 11 : 게이트 전극
12 : 유전층 13 : 소스 전극
14 : 드레인 전극 15 : 반도체층
20 : 기판 30 : 진공 챔버
12 : 유전층 13 : 소스 전극
14 : 드레인 전극 15 : 반도체층
20 : 기판 30 : 진공 챔버
Claims (14)
- 금속 물질(M)이 도핑되어 도체 특성을 갖는 결정질의 산화티타늄(M:Ti2O3)으로 이루어진 게이트 전극;
상기 게이트 전극과 접하고, 유전체 특성을 갖는 비정질의 산화티타늄(TiO2)으로 이루어진 유전층;
상기 유전층에 의해 상기 게이트 전극과 이격되고, 상기 게이트 전극과 같은 도체 특성을 갖는 결정질의 산화티타늄(M:Ti2O3)으로 이루어진 소스 전극;
상기 유전층에 의해 상기 게이트 전극과 이격되고, 상기 소스 전극과 이격되도록 배치되며, 상기 게이트 전극과 같은 도체 특성을 갖는 결정질의 산화티타늄(M:Ti2O3)으로 이루어진 드레인 전극; 및
상기 소스 전극과 상기 드레인 전극을 연결하고, 상기 게이트 전극보다 상기 금속 물질(M)이 적게 도핑되어 반도체 특성을 갖는 비정질 또는 결정질의 산화티타늄(M:TiO2)으로 이루어진 반도체층;을 포함하는 것을 특징으로 하는 투명 박막 트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극은 아나타제형(anatase) 결정 구조를 갖는 것을 특징으로 하는 투명 박막 트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극은 상기 유전층 하부에 배치되고, 상기 소스 전극과 상기 드레인 전극과 상기 반도체층은 상기 유전층 상부에 배치되는 것을 특징으로 하는 투명 박막 트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극은 상기 유전층 상부에 배치되고, 상기 소스 전극과 상기 드레인 전극과 상기 반도체층은 상기 유전층 하부에 배치되는 것을 특징으로 하는 투명 박막 트랜지스터. - 제 1 항에 있어서,
상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극 및 상기 반도체층에 도핑되는 금속 물질(M)은 니오븀(Nb)인 것을 특징으로 하는 투명 박막 트랜지스터. - (a) 산화티타늄(Ti2O3)으로 이루어진 산화티타늄(Ti2O3) 타겟과, 금속 물질(M)로 이루어지는 금속 타겟을 동시에 스퍼터링하여, 상기 금속 물질(M)이 도핑된 결정질의 산화티타늄(M:Ti2O3)으로 이루어진 게이트 전극을 형성하는 단계;
(b) 산화티타늄(TiO2)으로 이루어진 산화티타늄(TiO2) 타겟을 스퍼터링하여 유전체 특성을 갖는 산화티타늄(TiO2)으로 이루어진 유전층을 형성하는 단계;
(c) 상기 산화티타늄(Ti2O3) 타겟과 상기 금속 타겟을 동시에 스퍼터링하여, 상기 금속 물질(M)이 도핑된 결정질의 산화티타늄(Ti2O3)으로 이루어진 소스 전극 및 드레인 전극을 각각 형성하는 단계; 및
(d) 상기 산화티타늄(TiO2) 타겟과 상기 금속 타겟을 동시에 스퍼터링하되, 상기 금속 물질(M)이 상기 게이트 전극의 금속 물질(M)보다 적게 도핑된 산화티타늄(M:TiO2)으로 이루어진 비정질 또는 결정질의 반도체층을 형성하는 단계;를 포함하고,
상기 게이트 전극과 상기 소스 전극, 상기 드레인 전극, 상기 반도체층 사이에 상기 유전층을 배치하고, 상기 소스 전극과 상기 드레인 전극을 상기 반도체층을 통해 연결하는 것을 특징으로 하는 투명 박막 트랜지스터의 제조방법. - 제 6 항에 있어서,
상기 (a) 단계는 상기 산화티타늄(Ti2O3) 타겟과 상기 금속 타겟을 동시에 스퍼터링한 후, 상기 산화티타늄(M:Ti2O3)으로 이루어진 게이트 전극을 급속 열처리하는 것을 특징으로 하는 투명 박막 트랜지스터의 제조방법. - 삭제
- 제 6 항 또는 제 7 항에 있어서,
상기 (c) 단계는 상기 산화티타늄(Ti2O3) 타겟과 상기 금속 타겟을 동시에 스퍼터링한 후, 상기 산화티타늄(Ti2O3)으로 이루어진 소스 전극 및 드레인 전극을 각각 급속 열처리하는 것을 특징으로 하는 투명 박막 트랜지스터의 제조방법. - 삭제
- 제 6 항에 있어서,
상기 산화티타늄(Ti2O3)으로 이루어진 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 아나타제형(anatase) 결정 구조를 갖는 것을 특징으로 하는 투명 박막 트랜지스터의 제조방법. - 제 6 항에 있어서,
상기 (a) 단계를 먼저 수행하여 기판 위에 상기 게이트 전극을 형성하고, 상기 (b) 단계를 수행하여 상기 게이트 전극 위에 상기 유전층을 형성하고, 상기 (d) 단계를 수행하여 상기 반도체층을 상기 유전층 위에 형성하고, 상기 (c) 단계를 수행하여 상기 소스 전극 및 상기 드레인 전극을 상기 반도체층을 통해 연결되도록 상기 유전층 위에 형성하는 것을 특징으로 하는 투명 박막 트랜지스터의 제조방법. - 제 6 항에 있어서,
상기 (c) 단계를 먼저 수행하여 상기 소스 전극 및 상기 드레인 전극을 기판 위에 상호 이격되게 형성하고, 상기 (d) 단계를 수행하여 상기 반도체층을 상기 소스 전극과 상기 드레인 전극을 연결하도록 상기 기판 위에 형성하고, 상기 (b) 단계를 수행하여 상기 반도체층 위에 상기 유전층을 형성하고, 상기 (a) 단계를 수행하여 상기 유전층 위에 상기 게이트 전극을 형성하는 것을 특징으로 하는 투명 박막 트랜지스터의 제조방법. - 제 6 항에 있어서,
상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극 및 상기 반도체층에 도핑되는 금속 물질(M)은 니오븀(Nb)인 것을 특징으로 하는 투명 박막 트랜지스터의 제조방법.
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