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KR101252036B1 - ３ｄ ｉｃ 스택화를 위한 저 비용 다이­대­웨이퍼 정렬/본드 - Google Patents

３ｄ ｉｃ 스택화를 위한 저 비용 다이­대­웨이퍼 정렬/본드 Download PDF

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KR101252036B1
KR101252036B1 KR1020117009357A KR20117009357A KR101252036B1 KR 101252036 B1 KR101252036 B1 KR 101252036B1 KR 1020117009357 A KR1020117009357 A KR 1020117009357A KR 20117009357 A KR20117009357 A KR 20117009357A KR 101252036 B1 KR101252036 B1 KR 101252036B1
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die
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토마스 알. 톰스
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퀄컴 인코포레이티드
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Abstract

스택형 IC 소자에서의 정렬과 연관된 비용은 정렬 단계 동안 단일한 다이 대신에 다수의 다이들을 정렬시킴으로써 감소될 수 있다. 일 실시예에서, 정렬 구조들은 다이 자체 내에 대신에 스크라이브 라인에 배치된다. 하나 대신에 4개의 다이들을 정렬시키는 것은 그만큼 많은 정렬 표시자들에 대한 필요성을 제거하고 따라서 웨이퍼 상의 보다 많은 실리콘이 활성 영역들의 용도로 사용될 수 있다. 부가적으로, 이러한 방법은 동일한 수율 구성을 갖는 다이들의 비닝(binning)을 통해 수율 개선을 가능하게 한다.

Description

３Ｄ ＩＣ 스택화를 위한 저 비용 다이­대­웨이퍼 정렬/본드{LOW COST DIE-TO-WAFER ALIGNMENT/BOND FOR 3D IC STACKING}
본 개시내용은 집적 회로들(IC들)에 관한 것이다. 보다 구체적으로, 본 개시내용은 다중-층 IC 소자들에 관한 것이고 더 구체적으로는 저 비용 다이-대-웨이퍼 정렬에 관한 것이다.
IC 기술에서 다중-층(3-D) IC 소자들(다중-계층 IC 소자들 또는 스택형 IC 소자들로도 지칭됨)을 형성하기 위해 칩들을 함께 스택화(stacking)할 필요성이 존재한다. 이는 통상적으로 웨이퍼-대-웨이퍼 본딩 또는 다이-대-웨이퍼 본딩의 두 가지 방법 중 하나로 성취된다.
웨이퍼-대-웨이퍼 본딩은, 웨이퍼들이 정면을 마주보거나(face to face) 후면을 마주보도록(back to face) 정렬되고 본딩되며 그 다음 추가적인 스택화 공정들 또는 다이싱 이전에 박막화되고 상호접속되는 기술을 일반적으로 기술한다. 웨이퍼-대-웨이퍼 본딩은 높은 처리량의 장점을 가지지만, 일반적으로 낮은 수율 비율들을 유발한다. 낮은 수율은 스택화될 웨이퍼들 내의 결함 있는 서브-소자들의 임의의 위치로부터 발생한다. 스택화 공정의 누적적 수율은 대략적으로 스택 내의 개별 층 수율들의 곱(product)이고, 나아가 웨이퍼-대-웨이퍼 본딩은 다이 크기가 본딩될 층들 간에 동일해야 한다는 요구조건을 가진다.
다이-대-웨이퍼 본딩은, "도너(donor)" 웨이퍼로부터의 개별 다이가 도너 웨이퍼로부터 컷팅되고 이후 "리시버(receiver)" 웨이퍼로부터의 다이(컷팅되지 않은 것)와 정렬되는 기술을 일반적으로 기술한다. 다이-대-웨이퍼 본딩은 웨이퍼-대-웨이퍼 본딩보다 높은 수율을 가지고 다이가 동일한 크기가 되도록 요구하지 않지만, 각각의 다이가 리시버 웨이퍼 상의 대응하는 다이와 정렬될 필요가 있기 때문에 결과적으로 처리량이 더 낮아진다. 이에 따라 발생하는 도전 과제는 리시버 웨이퍼에 각 다이를 정렬시키는 것과 연관된 시간 및 비용의 절감이다.
본 개시내용은 3-D IC 소자들을 위한 다이-대-웨이퍼 스택화에 있어서 다이 정렬과 연관된 비용들을 낮추는 것으로 지향된다. 특히, 일 양상은 정렬마다 하나의 다이를 본딩하는 기존 방법보다는 단일한 정렬로 웨이퍼에 다수의(N개) 다이들을 본딩하는 것으로 지향된다. 따라서, 정렬 및 본딩 단계들의 처리량은 N배 만큼 증가될 것이다.
일 양상에서, 다이 정렬의 방법은 제 1 그룹의 다이가 대칭축을 갖도록 스택형 IC 소자의 제 1 층에 대한 제 1 그룹의 다이를 배향시키는 단계를 포함한다. 상기 방법은 또한 제 2 그룹의 다이가 대칭축을 갖도록 스택형 IC 소자의 제 2 층에 대한 제 2 그룹의 다이를 배향시키는 단계를 포함한다. 상기 방법은 또한 상기 스택형 IC 소자의 제조 동안 상기 제 1 그룹 및 제 2 그룹의 스택화를 가능하게 하기 위해 상기 제 2 그룹의 대칭축에 상기 제 1 그룹의 대칭축을 정렬시키는 단계를 포함한다.
상기 내용은 뒤따르는 본 발명의 상세한 설명이 보다 잘 이해될 수 있도록 본 발명의 특징들 및 기술적 장점들을 다소 광범위하게 개괄하였다. 본 발명의 청구범위의 주제를 형성하는 본 발명의 추가적인 특징들 및 장점들이 이제부터 기술될 것이다. 개시된 개념 및 특정 실시예들은 본 발명의 동일한 목적들을 수행하기 위한 다른 구조들을 수정 또는 설계하기 위한 기초로서 손쉽게 이용될 수 있음을 당업자는 인식해야 한다. 또한 이러한 균등한 구조들은 첨부된 청구범위에서 제시되는 것과 같은 본 발명의 사상 및 범위를 벗어나지 않음을 당업자는 인식해야 한다. 추가적인 목적들 및 장점들과 함께, 본 발명의 특징이라고 여겨지는 신규한 특징들은, 조직화 및 동작의 방법에 관해, 첨부되는 도면들과 함께 고려될 때 다음의 설명으로부터 보다 잘 이해될 것이다. 그러나, 각각의 도면들은 예시 및 설명의 목적으로만 제공된 것이고 본 발명의 제한들을 규정하는 것으로 의도되지는 않음이 명시적으로 이해되어야 한다.
본 발명에 대한 보다 완전한 이해를 위해, 이제 첨부된 도면들과 관련하여 취해지는 다음 설명들에 대한 참조가 이루어지고, 도면에서:
도 1은 다중-층 IC 소자의 개략도이고;
도 2는 기존 방법을 이용하는 "리시버" 웨이퍼의 개략도이며;
도 3은 기존 방법을 이용하는 "도너" 웨이퍼의 개략도이고;
도 4는 다이가 기존 방법을 이용하여 "도너" 웨이퍼로부터 컷팅된 후 다이의 개략도이며;
도 5는 기존 방법을 이용하는 정렬의 개략도이고;
도 6은 본 발명의 실시예를 이용하는 "리시버" 웨이퍼의 개략도이며;
도 7은 본 발명의 실시예를 이용하는 "도너" 웨이퍼의 개략도이고;
도 8은 다이들이 본 발명의 실시예를 이용하여 "도너" 웨이퍼로부터 컷팅된 후 다이의 개략도이며;
도 9는 본 발명의 실시예를 이용하는 정렬의 개략도이고;
도 10은 본 발명의 대안적 실시예의 개략도이다.
도 1은 최상부 층(11) 및 2개의 다이들(12a 및 12b)을 포함하는 하부 층을 갖는 다중-층 IC 소자(10)의 개략도이다. 최상부 층(11) 및 하부 층(12a)으로부터의 다이 중의 하나는 당해 분야에서 공지된 기존 기술들을 이용하여 함께 본딩된다. 이러한 본딩은 스택형 IC 소자(11/12a)를 생성한다. 이러한 스택형 IC 소자의 이점들은 당해 분야에서 알려져 있다 ― 이러한 스택형 IC 소자들은 소자들이 작은 폼 팩터를 유지할 수 있도록 하고, 시스템 파티션 용량을 허용하며 성능을 개선시킨다. 그러나 위에서 논의된 것처럼, 이러한 스택형 ID 소자들의 제조와 연관된 많은 도전 과제들, 예를 들어 다이들(11 및 12a)을 정렬시키고 본딩하기 위해 요구되는 비용을 최소화하는 것과 같은 도전 과제들이 있다. 다이(12b)는 도 1에 도시된 실시예에서, 스택형 구성의 일부가 아니다.
도 2는 기존 방법을 이용하는 일체형(monolithic) 리시버 웨이퍼(21) 상의 다이 배치에 대한 개략도이다. 도면에서 알 수 있는 것처럼, 다이들(201, 202, 203 및 204)은 모두 동일한 배향을 가진다. 특히, 정렬 표시자(a)는 각각 리시버 웨이퍼(21)에 대한 다이들(201, 202, 203, 및 204)의 배향을 규정하는데 이용된다. 기준 구조(a)는 다이들(201, 202, 203, 및 204)의 우측 아래쪽 모서리에서 찾을 수 있다. 이러한 정렬 표시자들은 또한 IC의 설계에 의해 지시된 것처럼 다이 상의 다른 곳에서도 찾을 수 있고 단지 이러한 설명의 목적을 위해 우측 아래쪽 모서리에 도시된다.
도 3은 기존 방법을 이용하는 일체형 도너 웨이퍼(31)의 개략도이다. 도면에서 알 수 있는 것처럼, 다이들(301, 302, 303 및 304)은 모두 동일한 배향을 가진다. 특히 기준 구조(b)는 각각 다이들(301, 302, 303, 및 304)의 우측 아래쪽 모서리에서 찾을 수 있다. 이러한 정렬 표시자들은 또한 IC의 설계에 의해 지시된 것처럼 다이 상의 다른 곳에서도 찾을 수 있고 단지 이러한 설명의 목적을 위해 우측 아래쪽 모서리에 도시된다.
도 4는 다이가 웨이퍼(31)로부터 컷팅된 후의 도 3의 다이(301)에 대한 개략도이다. 기존 컷팅 공정은 당업계에서 공지되어 있고 예들은 레이저들 및 다이아몬드 톱들을 포함한다. 명백하게도, 기존 방법은 제조자들이 한번에 하나의 다이를 컷팅하도록 요구한다. 그러므로, 다이들(302, 303, 및 304)은 웨이퍼(31)로부터 유사하게 개별적으로 그리고 순차적으로 컷팅될 것이고 또한 도 4에 도시된다.
도 5는 기존 방법을 이용하여 본딩 공정 동안 수행되는 정렬의 개략도이다. 정렬 공정은 다수의 기술들을 이용할 수 있다. 예들은 BCB, 산소-산소, Cu-Cu, Cu-X-Cu, 마이크로-범핑, 및 이들의 조합을 포함한다. 단일한 사이트로 정렬을 제한하는 것은 정렬 공정의 물리적 배향이다. 즉 하나의 정렬 공정 이후, 도너 웨이퍼(31)로부터의 단지 하나의 다이가 리시버 웨이퍼(21)로부터의 단지 하나의 다이와 정렬되고, 결과적으로 단지 하나의 완성된 다이 스택(501)을 생성한다. 도 5에 의해 도시된 공정은 이후, 다이(302)를 다이(202)에, 다이(303)을 다이(203)에, 그리고 다이(304)를 다이(204)에 정렬시키기 위해 반복되어야 한다.
도 6은 본 개시내용의 예시적인 방법을 이용하는 일체형 리시버 웨이퍼(61)의 개략도이다. 도면에서 알 수 있는 것처럼, 다이들(601, 602, 603, 및 604)은 동일한 배향을 가지지 않는다. 특히, 기준 구조(a)는 각각 리시버 웨이퍼(61)에 대한 다이들(601, 602, 603 및 604)의 배향을 규정하는데 이용된다. 기준 구조(a)는 다이(601)의 좌측 아래쪽 모서리에서 그리고 다이(602)의 우측 아래쪽 모서리에서, 다이(603)의 좌측 위쪽 모서리에서, 그리고 다이(604)의 우측 위쪽 모서리에서 각각 찾을 수 있다.
이러한 배향 차이는 모든 4개의 다이들이 공통의 원점(origin)을 공유하도록 다이 배치를 플립(flip)하고 회전시킴으로써 달성된다. 이러한 배치는 제조 공정에 관여된 포토리소그래피 레티클들에 대한 수정에 의해 달성될 수 있다. 이러한 수정은 다이 배향의 이러한 차이들을 허용해야 한다. 공정이 대안적으로 샷(shot)마다 단지 하나의 다이로 레티클들을 통합하는 경우, 이러한 배향 차이는 레티클들이 각 샷에 대한 올바른 배향을 제공하기 위해 회전되도록 스텝퍼에 대한 수정에 의해 달성될 수 있다. 대부분의 경우들에서, 하나의 레티클은 다수의 다이들을 포함할 수 있고 대칭은 레티클 제조 동안 다루어질 수 있다.
도 7은 본 개시내용의 예시적인 방법을 이용하는 일체형 도너 웨이퍼(71)의 개략도이다. 도면에서 알 수 있는 것처럼, 다이들(701, 702, 703, 및 704)은 동일한 배향을 가지지 않는다. 특히, 기준 구조(b)는 각각 리시버 웨이퍼(71)에 대한 다이들(701, 702, 703 및 704)의 배향을 규정하는데 이용된다. 기준 구조(b)는 다이(701)의 좌측 아래쪽 모서리에서 그리고 다이(702)의 우측 아래쪽 모서리에서, 다이(703)의 좌측 위쪽 모서리에서, 그리고 다이(704)의 우측 위쪽 모서리에서 각각 찾을 수 있다. 이러한 배향 차이는 모든 4개의 다이들이 공통의 원점을 공유하도록 다이 배치를 플립하고 회전시킴으로써 달성된다. 이러한 배치는 위에서 기술된 것처럼 제조 공정에 관여된 포토리소그래피 레티클들에 대한 수정에 의해 달성될 수 있다.
도 8은 다이들이 웨이퍼(71)로부터 컷팅된 후의 도 7의 다이들(701, 702, 703, 및 704)의 그룹에 대한 개략도이다. 도 4와 관련하여 위에서 논의된 것처럼, 컷팅 공정의 예들은 레이저들 및 다이아몬드 톱들을 포함한다. 그러나 공지된 기존 방법들과는 달리, 본 방법은 제조자들이 한번에 다수의 다이들을 컷팅할 수 있게 한다. 그러므로, 기존 방법(도 4에 도시된 것과 같은)은 제조자가 각 다이를 하나씩(one-by-one) 컷팅하도록 요구하지만, 본 개시내용은 한번에 컷팅되는, 동일한 정렬 표시자를 갖는 다수의 다이들(즉, 그룹)을 교시한다.
도 9는 본 개시내용을 이용하는 예시적인 본딩 공정 동안 수행되는 정렬에 대한 개략도이다. 정렬 공정의 예들은 현미경들을 통해 하부 층 및 최상부 층 상에 위치되는 정렬 키들 또는 특성 패턴들을 추적(track)하는 것, 하부 및 최상부 층으로부터의 정렬 키들이 특정 공차(tolerance) 내에서 일렬로 정렬되도록 하나의 층을 이동시키는 것을 포함한다. 본 개시내용은 다수의 다이들이 한번에 정렬될 수 있게 한다. 즉 하나의 정렬 공정 이후, 도너 웨이퍼(71)로부터의 다수의 다이들은 리시버 웨이퍼(61)로부터의 다수의 다이들과 정렬되고, 따라서 결과적으로 완성된 다이 스택들(901, 902, 902 및 904)을 생성한다. 이러한 방법은 도 5와 관련하여 위에서 기술된 방법에 비해 정렬에 요구되는 시간을 감소시킴으로써 처리량을 증가시킨다.
4개의 다이들이 도 6 내지 도 9에 도시되었지만 이러한 수는 단지 예시의 목적을 위한 것임을 주목해야 한다. 본 개시내용은 각 정렬 공정에서 다수의 다이들이 정렬될 수 있게 하고, 4개로 제한되지 않는다. 예를 들어 2개의 다이들의 그룹이 도너 웨이퍼에서 사용될 수 있다. 이러한 예들은 도너 웨이퍼의 다이 간에 미사용중인(unused) 실리콘(또는 유사한 물질)을 제공함으로써, 각 층의 모서리가 정렬되는 스택화된 다이를 보여주지만, 층-대-층 정렬이 정렬된 모서리들을 가질 필요는 없다. 또한 다이-대-웨이퍼 스택화가 기술되었지만 다이-대-다이 스택화 또한 예상된다.
또 다른 실시예에서, 수율에 영향을 주는 결함 있는 다이의 문제가 다루어진다. 상이한 빈(bin)들이 (만약 존재한다면) 그룹 내의 어느 다이가 결함이 있는지에 기초하여 다이 그룹들을 저장할 수 있다. 예를 들어, 도 6을 다시 참조하여, 다이(601)는 결함이 있는 한편 다른 다이는 양호하다고 가정한다. 이러한 그룹은 다른 그룹들과 함께 빈에 저장될 것이고 이는 좌측 위쪽 다이를 결함 있는 것으로 가질 것이다. 유사하게도, 다른 빈들은 결함 있는/양호한 다이의 상이한 구성들을 저장한다.
도너 다이에 대한 대응하는 빈들은 또한 그룹 내의 양호한/결함 있는 다이 구성에 기초하여 도너 다이 그룹들을 저장한다. 수율을 개선하기 위해서, 리시버 빈들 및 도너 빈들은 각 빈 내의 그룹들의 구성에 기초하여 매칭된다. 다시 말해서, 결함 있는 좌측 위쪽 다이를 갖는 도너 다이의 그룹들을 저장하는 도너 빈은 좌측 위쪽 결함 있는 다이를 갖는 리시버 다이의 그룹들을 저장하는 리시버 빈과 매칭된다. 매칭되는 빈들로부터 다이의 그룹들을 선택함으로써, 결함 있는 다이들이 서로 상에 스택화되는 스택형 IC들이 생성될 수 있다. 결과적으로, 결함 있는 다이를 갖는 IC 스택은 제거될 수 있다. 이러한 개선이 없다면, 불량한 다이는 양호한 다이 상에 스택화될 수 있고, 결과적으로 층들 중 하나는 양호한 다이를 포함하더라도 불량한 스택형 IC를 생성한다.
대안적 실시예에서, 도너 다이의 다수의 세트들(제 1 층으로부터의 다이 그룹)은 동시에 픽업된다. 다이 그룹들의 다수의 세트들은 템플릿 블록 상으로 사전-정렬될 수 있고 템플릿 블록은 제 2 층의 웨이퍼 또는 리시버 다이에 정렬될 수 있다. 특히, 도 10은 거리 측정치(x)가 제 2 층의 리시버 다이 그룹(1002)과 리시버 다이 그룹(1001) 사이에서 획득될 수 있음을 도시한다. 도너 다이 그룹(1003) 및 도너 다이 그룹(1004)(즉, 제 1 층의 도너 다이 그룹들의 세트)이 각각 리시버 다이 그룹(1001) 및 리시버 다이 그룹(1002)과 본딩되기 위해 거리 x 만큼 이격되어 배치될 수 있게 하는 템플릿 블록이 이후 생성될 수 있다. 따라서, 단일한 정렬이 다이 그룹들의 다수의 세트들을 정렬시킬 수 있다. 리시버 다이 그룹들이 기술되지만 리시버 웨이퍼 또한 사용될 수 있다.
또 다른 대안적인 실시예에서, 정렬 구조들은 다이들 상에 배치되는 것과는 대조적으로 스크라이브 라인에 배치될 수 있다. 이러한 실시예는 정렬 구조를 위해 실리콘을 이용해야 하기보다는 활성 영역들의 용도로 보다 많은 양의 실리콘이 이용가능할 수 있도록 한다. 이러한 실시예의 장점은 보다 적은 정렬 공정들을 요구함으로써 보다 적은 정렬 표시자들이 필요하고, 따라서 훨씬 더 많은 실리콘이 활성 영역들에서 사용되기 위해 이용가능하게 된다는 점이다.
본 발명 및 이의 장점들이 상세하게 기술되었지만, 첨부된 청구범위에 의해 규정되는 본 발명의 사상 및 범위로부터 벗어나지 않고 다양한 변화들, 대체들 및 변경들이 이루어질 수 있음을 이해해야 한다. 또한 본 출원의 범위는 본 명세서에서 기술된 프로세스, 기계, 제조물, 물질의 조성, 수단, 방법들, 단계들로 제한되도록 의도되지는 않는다. 당업자가 본 발명의 개시내용으로부터 손쉽게 인식할 것처럼, 본원에서 기술된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 이후 발전될 프로세스들, 기계들, 제조물, 물질의 조성들, 수단, 방법들, 또는 단계들이 본 발명에 따라 활용될 수 있다. 따라서, 첨부된 청구범위는 이의 범위 내에 이러한 프로세스들, 기계들, 제조물, 물질의 조성들, 수단, 방법들 또는 단계들을 포함하도록 의도된다.

Claims (19)

  1. 스택형 IC 소자를 위해 다이(die)를 정렬하는 방법으로서,
    제 1 다수의 다이들이 대칭축을 갖도록 상기 스택형 IC 소자의 제 1 층에 대한 상기 제 1 다수의 다이들을 배향(orient)시키는 단계;
    제 2 다수의 다이들이 대칭축을 갖도록 상기 스택형 IC 소자의 제 2 층에 대한 상기 제 2 다수의 다이들을 배향시키는 단계; 및
    상기 스택형 IC 소자의 제조 동안 상기 제 1 다수의 다이들 및 제 2 다수의 다이들의 스택화(stacking)를 가능하게 하기 위해 상기 제 2 다수의 다이들의 대칭축에 상기 제 1 다수의 다이들의 대칭축을 정렬시키는 단계
    를 포함하는, 스택형 IC 소자를 위해 다이를 정렬하는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 다수의 다이들 및 제 2 다수의 다이들은 수평축에 대하여 대칭인,
    스택형 IC 소자를 위해 다이를 정렬하는 방법.
  3. 제 2 항에 있어서,
    상기 제 1 다수의 다이들 및 제 2 다수의 다이들은 수직축에 대하여도 대칭인, 스택형 IC 소자를 위해 다이를 정렬하는 방법.
  4. 제 1 항에 있어서,
    상기 제 1 다수의 다이들 및 제 2 다수의 다이들은 수직축에 대하여 대칭인,
    스택형 IC 소자를 위해 다이를 정렬하는 방법.
  5. 제 1 항에 있어서,
    상기 제 1 다수의 다이들은 적어도 2개의 다이들을 포함하고; 그리고
    상기 제 2 다수의 다이들은 적어도 2개의 다이들을 포함하는,
    스택형 IC 소자를 위해 다이를 정렬하는 방법.
  6. 제 1 항에 있어서,
    상기 제 1 다수의 다이들은 상기 제 2 다수의 다이들과 동일한 수의 다이들을 포함하는,
    스택형 IC 소자를 위해 다이를 정렬하는 방법.
  7. 제 1 항에 있어서,
    상기 제 1 다수의 다이들은 적어도 4개의 다이들을 포함하고; 그리고
    상기 제 2 다수의 다이들은 적어도 4개의 다이들을 포함하는,
    스택형 IC 소자를 위해 다이를 정렬하는 방법.
  8. 제 1 항에 있어서,
    상기 제 1 다수의 다이들은 웨이퍼로부터 컷팅된(cut) 다이를 포함하는,
    스택형 IC 소자를 위해 다이를 정렬하는 방법.
  9. 제 8 항에 있어서,
    상기 제 2 다수의 다이들은 웨이퍼로부터 컷팅된 다이를 포함하는,
    스택형 IC 소자를 위해 다이를 정렬하는 방법.
  10. 제 8 항에 있어서,
    상기 제 2 다수의 다이들은 웨이퍼로부터 컷팅되지 않은 다이를 포함하는,
    스택형 IC 소자를 위해 다이를 정렬하는 방법.
  11. 제 8 항에 있어서,
    상기 제 1 다수의 다이들은 일체형(monolithic) 웨이퍼로부터 컷팅되는,
    스택형 IC 소자를 위해 다이를 정렬하는 방법.
  12. 제 1 항에 있어서,
    정렬 표시자들은 다수의 다이들 각각의 스크라이브 라인들에 위치되어 상기 스크라이브 라인들이 스크라이빙 시에 잘려나가는(cut away),
    스택형 IC 소자를 위해 다이를 정렬하는 방법.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 다수의 다이들을 정렬하는 방법으로서,
    제 1 다수의 다이들이 대칭축을 갖도록, 스택형 IC 소자의 제 1 층에 대한 상기 제 1 다수의 다이들을 정렬시키는 단계; 및
    제 2 다수의 다이들이 대칭축을 갖도록, 상기 스택형 IC 소자의 제 2 층에 대한 상기 제 2 다수의 다이들을 상기 제 1 다수의 다이들과 정렬시키는 단계를 포함하며, 상기 제 1 다수의 다이들 및 제 2 다수의 다이들을 정렬시키는 단계는 상기 스택형 IC 소자의 제조 동안에 상기 제 1 다수의 다이들 및 상기 제 2 다수의 다이들을 스택하는 것을 가능하게 하는,
    다수의 다이들을 정렬하는 방법.
  17. 삭제
  18. 삭제
  19. 제 16 항에 있어서,
    상기 제 1 다수의 다이들 및 제 2 다수의 다이들을 정렬시키는 단계는 제 1 정렬 포인트에 기초하는, 다수의 다이들을 정렬하는 방법.
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