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JP2003023138A - メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法 - Google Patents

メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法

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Publication number
JP2003023138A
JP2003023138A JP2001209729A JP2001209729A JP2003023138A JP 2003023138 A JP2003023138 A JP 2003023138A JP 2001209729 A JP2001209729 A JP 2001209729A JP 2001209729 A JP2001209729 A JP 2001209729A JP 2003023138 A JP2003023138 A JP 2003023138A
Authority
JP
Japan
Prior art keywords
chip
memory
memory chip
basic
chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001209729A
Other languages
English (en)
Inventor
Yukihiro Urakawa
幸宏 浦川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001209729A priority Critical patent/JP2003023138A/ja
Priority to TW91114788A priority patent/TW571392B/zh
Priority to US10/190,500 priority patent/US6737743B2/en
Priority to KR1020020039647A priority patent/KR20030007076A/ko
Priority to CNB021405964A priority patent/CN100431135C/zh
Publication of JP2003023138A publication Critical patent/JP2003023138A/ja
Priority to US10/787,413 priority patent/US7466029B2/en
Priority to US11/369,935 priority patent/US7977159B2/en
Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】 仕様を満たしたＣＯＣ用メモリチップを低コ
ストで提供する。 【解決手段】 ウェハ１１内には、複数の基本チップＦ
が配置される。基本チップＦは、ｉメガバイトのメモリ
容量を有する。ダイシングにより、ウェハ１１から、４
つの基本チップＦを含むメモリチップを切り出す。メモ
リチップは、４×ｉメガバイトのメモリ容量を有する。
メモリチップを構成する４つの基本チップＦの間には、
ダイシングラインが配置される。４つの基本チップＦ
は、それぞれ制御信号により語構成を変えることができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体チップ上に
その機能とは異なる機能を有する他の半導体チップを積
み重ねて１つのシステムを構成するいわゆるＣＯＣ（Ch
ip On Chip）デバイスに関する。
【０００２】
【従来の技術】近年、ＣＰＵ、ＩＰ（Intellectual Pro
perty）により実現される機能、メモリ（例えば、ＳＲ
ＡＭ，ＤＲＡＭ，フラッシュメモリ）や、アナログＬＳ
Ｉ（例えば、ＲＦ回路）などを１チップ内に混載し、１
チップ内にシステムを形成するいわゆるＳＯＣ（System
On Chip）技術の研究、開発が進んでいる。１チップ内
にシステムを形成すれば、外部配線により複数のチップ
を互いに接続する必要がないため、システムの高性能化
や小型化などを実現することができる。
【０００３】しかし、１チップ内に複数の機能を混載し
たＬＳＩ（以下、システムＬＳＩ）を実現するために
は、解決が困難な数々の問題がある。
【０００４】例えば、システムＬＳＩの代表的なものと
して、メモリ混載ロジックＬＳＩ及びアナログ混載ロジ
ックＬＳＩが知られている。メモリ混載ロジックＬＳＩ
では、ロジックプロセスにメモリに特有のプロセス（例
えば、ＤＲＡＭの場合には、トレンチ／スタックキャパ
シタの製造プロセス）を追加しなければならない。ま
た、アナログ混載ロジックＬＳＩでは、ロジックプロセ
スにアナログ回路に特有のプロセス（例えば、バイポー
ラトランジスタの製造プロセス）を追加しなければなら
ない。
【０００５】このため、上述のようなシステムＬＳＩで
は、その製造プロセス（以下、混載プロセス）が非常に
複雑かつ長くなり、歩留りの低下や製造コストの増大と
いう問題が発生する。
【０００６】また、システムＬＳＩは、本来、互いに異
なる製造プロセスで形成されていた複数の機能（チッ
プ）を１チップ化するものであるため、１チップ化した
ときの混載プロセスの最適化が重要となる。しかし、異
なる複数の製造プロセスを１つの混載プロセスに共通化
するのであるから、共通化するに際しては、当然に、素
子の性能又は集積度において妥協しなければならない点
がでてくる。
【０００７】例えば、ＤＲＡＭ混載ロジックＬＳＩで
は、ロジックプロセスをベースにして、これにＤＲＡＭ
に特有のプロセスを追加することが行われる。ここで、
ロジックプロセスには、ＭＯＳトランジスタのゲート、
ソース、ドレインの抵抗を低くするためのサリサイド
（Saliside）プロセスが含まれる。一方、ＤＲＡＭプロ
セスには、メモリセルを高集積化するためのＳＡＣ（Se
lf-Align Contact）プロセスが含まれる。
【０００８】しかし、現在のプロセス技術では、サリサ
イドプロセスとＳＡＣプロセスの双方を１つの製造プロ
セス（混載プロセス）内に含めることは不可能である。
つまり、サリサイドプロセスとＳＡＣプロセスの両立は
できず、いずれか一方の採用を諦めなければならない。
【０００９】仮に、ロジック性能を優先した場合には、
サリサイドプロセスを採用し、ＳＡＣプロセスを採用し
ないことになるため、結果として、メモリセルのサイズ
が大きくなり、高集積化には不利となる。逆に、メモリ
セルの高集積化を優先した場合には、ＳＡＣプロセスを
採用し、サリサイドプロセスを採用しないことになるた
め、結果として、ロジック性能が低下する。
【００１０】これらの問題を解決するため、最近では、
半導体チップ上にその機能とは異なる機能を有する他の
半導体チップを積み重ねて１つのシステムを構成するい
わゆるＣＯＣ（Chip On Chip）技術が脚光を浴びてい
る。
【００１１】ＣＯＣデバイスでは、例えば、図１８に示
すように、ロジック回路を有するＬＳＩチップ（以下、
ロジックチップ）上に、バンプ（例えば、Ａｕバンプ）
を介して、メモリチップ（ＤＲＡＭチップ、フラッシュ
メモリチップなど）が直接搭載される。
【００１２】現在では、バンプは、例えば、４０〜５０
μｍのピッチで形成できるため、原理的には、４００個
／ｍｍ２ という高密度でバンプを各チップ上に配置す
ることができる。つまり、ＣＯＣデバイスにおいても、
データ入出力端子の数を多くできるため、システムＬＳ
Ｉと同様に、バスバンド幅（同時に入出力されるビット
数）を非常に大きくすることができる。
【００１３】また、ロジックチップとメモリチップは、
バンプにより互いに結合されるため、各チップのインタ
ーフェイス部の入出力端子に大きな寄生容量が接続され
ることがなく、かつ、その入出力端子からノイズが入力
されることもない。従って、ロジックチップとメモリチ
ップのインターフェイス部の入出力端子にバッファ及び
保護回路を接続する必要がない。つまり、ロジックチッ
プとメモリチップのインターフェイス部が簡略化され、
各チップのサイズを小さくできる。
【００１４】なお、ロジックチップ上のバンプの位置と
メモリチップ上のバンプの位置は、対応しており、例え
ば、フリップチップボンディングにより、ロジックチッ
プとメモリチップの結合は、容易に行うことができる。
【００１５】また、図１８に示すように、ロジックチッ
プ上にメモリチップを搭載する場合、メモリチップは、
既存の汎用メモリに配線層（バンプを形成するための配
線層）を１つ追加するだけで形成できるため、開発コス
トも低減できる。
【００１６】
【発明が解決しようとする課題】このように、ＣＯＣ技
術を採用すれば、混載プロセスによりＳＯＣを実現する
場合に問題となっていた種々の問題（１チップ化に伴う
プロセスの共通化、開発コストの問題など）を容易に解
決できるため、ＣＯＣ技術は、将来的に、非常に有望な
ものとなる。
【００１７】しかし、ＣＯＣ技術にも、問題がないわけ
ではない。
【００１８】例えば、ロジックチップ上にメモリチップ
を搭載してシステムを構成する場合、ユーザが要求する
メモリ容量や語構成（データ入出力端子数）に一致する
既存の汎用メモリが存在すればよいが、それが存在しな
い場合には、ユーザが要求する仕様に一致するメモリチ
ップをメモリジェネレータなどのＥＤＡ（Engineering
Design Automation）ツールを用いて設計し、さらに、
それを評価しなければならない。しかし、これでは、開
発期間が長くなり、開発コストが増大する。
【００１９】そこで、ＣＯＣ技術では、通常、予め用意
しておいたＣＯＣ用メモリチップのラインアップからユ
ーザの要求に最も近い仕様を有するチップを選択すると
いう方法を採用している。
【００２０】従って、ＣＯＣ用メモリチップのラインア
ップ数を多くすればするほど、ユーザの要求に近い又は
実質的に同一の仕様を有するチップをそのラインアップ
から選択することができる。しかし、ＣＯＣ用メモリチ
ップのラインアップ数を多くすると、そのために多大な
時間と費用を要することになる。
【００２１】一方、ＣＯＣ用メモリチップのラインアッ
プ数を少なくすると、そのための時間と費用は少なくで
きるが、ユーザの要求に近い又は実質的に同一の仕様を
有するチップがそのラインアップ内に存在する確立が低
くなる。その結果、ユーザが要求する仕様とラインアッ
プから選択されるチップの仕様との差（オーバーヘッ
ド）が大きくなる。
【００２２】例えば、ユーザが要求する仕様が１Ｍｗｏ
ｒｄ×６４ｂｉｔである場合において、ラインアップさ
れたＣＯＣ用メモリチップのうち、その仕様を満たすチ
ップであって、かつ、その仕様に最も近い仕様を有する
チップが、２Ｍｗｏｒｄ×６４ｂｉｔである場合には、
１Ｍｗｏｒｄ×６４ｂｉｔ（＝８ＭＢ）のメモリ容量が
無駄になってしまい、効率的ではない。
【００２３】本発明の目的は、ＣＯＣ用メモリチップの
ラインアップ数を増やすのではなく、メモリ容量につい
ては、ウェハ内から１つ又は複数の基本チップからなる
１つのメモリチップを任意に切り出すことにより、ま
た、語構成については、制御信号を用いて基本チップ内
の語構成を変えることにより、自由に変更することがで
きるＣＯＣ用メモリチップを提案することにある。
【００２４】
【課題を解決するための手段】 本発明のメモリチッ
プは、それぞれが独立してメモリチップとして機能し得
る複数の基本チップと、前記複数の基本チップの間に配
置されるダイシングラインとを備えており、前記ダイシ
ングラインは、切断されることがない。
【００２５】前記複数の基本チップは、全て同じレイア
ウトを有していてもよいし、また、前記複数の基本チッ
プの一部のレイアウトは、前記複数の基本チップの他の
一部のレイアウトを反転したレイアウトを有していても
よい。
【００２６】前記ダイシングライン内には、アライメン
トマーク又はテストエレメントグループが形成されてい
る。
【００２７】前記複数の基本チップが正方形である場合
に、前記複数の基本チップの一辺の長さは、２ｍｍ以上
である。また、前記ダイシングラインの幅は、０．１ｍ
ｍに設定される。前記複数の基本チップは、バンプを有
している。
【００２８】前記複数の基本チップは、制御信号により
語構成を変えることができる回路を有している。
【００２９】 本発明のＣＯＣデバイスは、ロジック
回路を有するロジックチップと、前記ロジックチップ上
に搭載される上記に記載のメモリチップと、前記ロジ
ックチップと前記メモリチップを結合するバンプとを備
える。
【００３０】本発明のＣＯＣデバイスは、ロジック回路
を有するロジックチップと、前記ロジックチップ上に搭
載される上記に記載のメモリチップと、前記ロジック
チップと前記メモリチップを結合するバンプとを備え、
前記制御信号は、前記ロジックチップから前記メモリチ
ップに供給される。
【００３１】 本発明のメモリチップの製造方法は、
ウェハ内に複数の基本チップを形成する工程と、前記複
数の基本チップのテストを行う工程と、予め決定された
メモリ容量に基づいてメモリチップを構成する前記基本
チップの数を決定する工程と、前記テストの結果及び前
記基本チップの数に基づいて前記メモリチップの形状を
決定する工程と、前記ウェハのダイシングにより前記メ
モリチップを得る工程とを備える。
【００３２】本発明の製造方法は、前記基本チップの語
構成を決定する工程をさらに備え、前記基本チップの語
構成は、（前記メモリチップの語構成）／（前記メモリ
チップを構成する前記基本チップの数）により決定され
る。
【００３３】前記予め決定されたメモリ容量は、ユーザ
が要求するメモリ容量である。
【００３４】 本発明のＣＯＣデバイスの製造方法
は、上記に記載の製造方法により形成されたメモリチ
ップを、ロジック回路を有するロジックチップ上に搭載
する工程を備える。
【００３５】前記メモリチップは、フリップチップボン
ディングにより前記ロジックチップ上に搭載される。
【００３６】
【発明の実施の形態】以下、図面を参照しながら、本発
明のメモリチップ及びこれを用いたＣＯＣデバイス、並
びに、これらの製造方法について詳細に説明する。
【００３７】［メモリチップ及びＣＯＣデバイス］図１
は、本発明の実施の形態に関わるメモリチップを示して
いる。
【００３８】ウェハ１１内には、複数の基本チップ（Ｆ
で示す）が形成される。基本チップのメモリ容量は、一
定値、本例では、４ＭＢ（メガバイト）に設定される。
基本チップの語構成についても、所定の語構成（例え
ば、１Ｍｗｏｒｄ×３２ｂｉｔ、５１２Ｋｗｏｒｄ×６
４ｂｉｔなど）に設定される。
【００３９】ウェハ状態においては、ウェハ１１内に複
数の基本チップが配置されており、一般的なウェハ１１
となっている。しかし、本発明では、このウェハ１１か
ら複数の基本チップを含むメモリチップを切り出す。例
えば、図１の格子ラインＡに沿ってウェハを切断する。
【００４０】即ち、本発明のメモリチップは、それぞれ
が１つのメモリチップとしても機能し得る複数の基本チ
ップ（本例の場合、４つの基本チップ）の集合から構成
される。従って、複数の基本チップは、電気的に分離さ
れており（配線で繋がっていない）、複数の基本チップ
の間には、ダイシングライン（又はスクライブライン）
が配置されている。ダイシングライン内には、図２に示
すように、アライメントマークＭＡＲＫや、ＴＥＧ（Te
st Element Group）が形成されている。
【００４１】このように、本発明では、１６ＭＢのメモ
リ容量を有するメモリチップは、４つの基本チップから
構成することができる。一般的には、基本チップのメモ
リ容量をｉバイトとすると、Ｉバイトのメモリチップ
は、（Ｉ／ｉ）個の基本チップの集合により得ることが
できる。但し、Ｉは、ｉの整数倍であるとする。
【００４２】なお、図３に示すように、ウェハ１１から
１個の基本チップのみと切り出すこともできる。
【００４３】図４は、ウェハから得られるメモリチップ
の種類を示している。
【００４４】まず、前提として、基本チップのメモリ容
量は、４ＭＢ（＝３２Ｍｂｉｔ）とし、語構成は、１Ｍ
ｗｏｒｄ×３２ｂｉｔ（＝４ＭＢ）とする。
【００４５】メモリチップが１つの基本チップから構成
される場合、メモリチップのメモリ容量は、４ＭＢであ
り、語構成は、１Ｍｗｏｒｄ×３２ｂｉｔとなる。メモ
リチップが２つの基本チップから構成される場合、メモ
リチップのメモリ容量は、８ＭＢであり、語構成は、１
Ｍｗｏｒｄ×６４ｂｉｔとなる。また、メモリチップが
４つの基本チップから構成される場合、メモリチップの
メモリ容量は、１６ＭＢであり、語構成は、１Ｍｗｏｒ
ｄ×１２８ｂｉｔとなる。
【００４６】なお、メモリチップの形状は、メモリチッ
プを構成する基本チップの数によらず、四角形となるよ
うにすることが望ましい。なぜなら、チップ形状が四角
形であれば、通常のチップと同様に、メモリチップの搬
送時やアライメント時にそのハンドリングが容易となる
からである。
【００４７】また、図５に示すように、上下左右に隣接
する複数の基本チップによりメモリチップを構成すれ
ば、その形状は、正方形又はそれに近い形となり易く、
上下又は左右にのみ隣接する複数の基本チップによりメ
モリチップを構成すれば、その形状は、長方形になり易
い。
【００４８】メモリチップの形状が正方形又はこれに近
い形となれば、ハンドリングが容易となる利点があり、
複数の基本チップを一方向のみに繋げれば、ダイシング
ラインの面積が減り、チップサイズの縮小に有利とな
る。
【００４９】このように、本発明のメモリチップは、複
数の基本チップから構成されているため、基本チップの
数を変えることにより、自由に、メモリチップのメモリ
容量を変えることができる。
【００５０】従って、特に、ＣＯＣ用メモリチップを開
発するに当たっては、基本チップの設計、開発、評価の
みを行っておき、ユーザが要求する仕様（メモリ容量）
については、メモリチップ内の基本チップの数を変える
ことにより容易に満たすことができる。
【００５１】ところで、ユーザが要求する仕様には、メ
モリ容量の他に、語構成も含まれる。従って、基本チッ
プの語構成を、制御信号により変えることができれば、
最適なＣＯＣ用メモリチップを提供することができる。
【００５２】図６は、基本チップの語構成を変更する回
路の一例を示している。
【００５３】本例では、説明を簡単にするため、３２Ｍ
ｗｏｒｄ×１ｂｉｔと１６Ｍｗｏｒｄ×２ｂｉｔの切り
替えができる基本チップについて説明する。
【００５４】２種類の語構成を選択するために、１ビッ
トの語構成制御信号ＣＮＴを使用する。一般的には、２
ｎ 種類の語構成の選択を可能にするためには、ｎビッ
トの語構成制御信号ＣＮＴを使用すればよい。
【００５５】データ入出力端子は、２つ（Ｉ／Ｏ・Ａ，
Ｉ／Ｏ・Ｂ）存在する。入力回路は、バッファ及びデマ
ルチプレクサｄｅ−ｍｕｘから構成され、出力回路は、
バッファ及びマルチプレクサｍｕｘから構成される。
【００５６】まず、３２Ｍｗｏｒｄ×１ｂｉｔの語構成
を採用する場合を考える。この場合、データ入出力端子
Ｉ／Ｏ・Ａのみを使用し、データ入出力端子Ｉ／Ｏ・Ｂ
は、使用しない。
【００５７】デマルチプレクサｄｅ−ｍｕｘは、語構成
制御信号ＣＮＴの値に応じて、データ入出力端子Ｉ／Ｏ
・Ａから入力される書き込みデータを、出力ノードａ又
は出力ノードｂに出力する。また、マルチプレクサｍｕ
ｘは、語構成制御信号ＣＮＴの値に応じて、入力ノード
ａ又は入力ノードｂの読み出しデータをデータ入出力端
子Ｉ／Ｏ・Ａに出力する。
【００５８】次に、１６Ｍｗｏｒｄ×２ｂｉｔの語構成
を採用する場合を考える。この場合、２つのデータ入出
力端子Ｉ／Ｏ・Ａ，Ｉ／Ｏ・Ｂを使用する。
【００５９】語構成制御信号ＣＮＴの値は、固定され、
デマルチプレクサｄｅ−ｍｕｘは、データ入出力端子Ｉ
／Ｏ・Ａから入力される書き込みデータを、常に、出力
ノードａに出力する。データ入出力端子Ｉ／Ｏ・Ｂから
入力される書き込みデータは、デマルチプレクサｄｅ−
ｍｕｘの出力ノードｂに転送される。また、マルチプレ
クサｍｕｘは、常に、入力ノードａの読み出しデータを
データ入出力端子Ｉ／Ｏ・Ａに出力する。マルチプレク
サｍｕｘの入力ノードｂの読み出しデータは、データ入
出力端子Ｉ／Ｏ・Ｂに転送される。
【００６０】このように、制御信号により基本チップの
語構成を変えることができれば、ユーザが要求する語構
成のメモリチップを容易に提供することができる。
【００６１】なお、基本チップの語構成は、以下のよう
にして決定する。即ち、まず、ユーザが要求するメモリ
容量に基づいて、メモリチップを構成する基本チップの
数を決定する。そして、基本チップの語構成は、（ユー
ザが要求する語構成）／（基本チップの数）により決定
する。決定された基本チップの語構成に合致する語構成
を、制御信号ＣＮＴにより選択する。
【００６２】ここで、１ビットの制御信号ＣＮＴにより
選択される語構成の他の例を図４に示す。
【００６３】本例では、基本チップは、１Ｍｗｏｒｄ×
３２ｂｉｔと５１２Ｋｗｏｒｄ×６４ｂｉｔのいずれか
１つを選択できる。この場合、２つの基本チップにより
メモリチップを構成すると、１Ｍｗｏｒｄ×６４ｂｉｔ
と５１２Ｋｗｏｒｄ×１２８ｂｉｔのうちの１つを選択
できることになる。また、４つの基本チップによりメモ
リチップを構成すると、１Ｍｗｏｒｄ×１２８ｂｉｔと
５１２Ｋｗｏｒｄ×２５６ｂｉｔのうちの１つを選択で
きることになる。
【００６４】なお、本発明のＣＯＣデバイスは、上述の
メモリチップをロジックチップ上に搭載すれば、容易に
得ることができる。語構成を変更するための制御信号
は、ロジックチップからメモリチップ内の基本チップへ
与える。
【００６５】このように、本発明のメモリチップ及びＣ
ＯＣデバイスでは、メモリチップ内に含まれる基本チッ
プの数を変えることにより容易にメモリ容量を変更でき
る。また、語構成についても、制御信号により変更可能
である。
【００６６】従って、ＣＯＣ用メモリチップのラインア
ップ数を増やす必要がなく、開発コストを大幅に削減で
きる。また、メモリチップの種類も削減でき、製造コス
ト、貯蔵コスト、管理コストを大幅に削減できる。さら
に、メモリチップ内の基本チップ数を変えるのみでメモ
リ容量を変更でき、制御信号により語構成を変えること
ができるため、ＣＯＣ用メモリチップのラインアップ数
を増やさなくても、メモリ容量や語構成のバリエーショ
ンを豊富にすることができる。
【００６７】［製造方法］次に、本発明のメモリチップ
及びこれを用いたＣＯＣデバイスの製造方法について説
明する。
【００６８】図７は、本発明のメモリチップ及びこれを
用いたＣＯＣデバイスの製造方法を示している。
【００６９】まず、基本チップのメモリ容量を決定する
（ステップＳＴ１）。
【００７０】基本チップのメモリ容量は、ユーザが要求
する仕様に幅広く対応するために、できるだけ小さくす
るのが好ましい。但し、メモリ容量を小さくすると、チ
ップサイズが小さくなり、また、後述するが、チップサ
イズが小さくなり過ぎると、ウェハ面積に対するチップ
面積の合計値の割合が小さくなり、チップ効率（effici
ency）が悪くなる。
【００７１】そこで、ユーザが要求するであろう仕様
（メモリ容量）の最小値を見積もり、その最小値を、基
本チップのメモリ容量とする。例えば、基本チップのメ
モリ容量は、１ＭＢ以上１６ＭＢ以下の値（例えば、４
ＭＢ）に設定される。
【００７２】次に、ウェハ内の複数の基本チップを形成
する(ステップＳＴ２）。
【００７３】複数の基本チップは、上述したように、そ
れぞれが独立したメモリチップであり、複数のメモリチ
ップの間には、ダイシングライン（又はスクライブライ
ン）が配置される。
【００７４】次に、複数の基本チップのテストを行う
（ステップＳＴ３）。
【００７５】ウェハ内の複数の基本チップに対して、ダ
イソートテスト（良否判別テスト）及びバーンインを行
う。また、各基本チップにおいては、メモリセルの不良
部分を救済可能な場合には、リダンダンシイ回路により
メモリセルの不良部分の救済を行う。不良部分の救済が
不可能な基本チップについては、不良チップとし、ウェ
ハ内の複数のチップのうち、実装可能な基本チップ（良
品）を予め選別しておく。
【００７６】次に、メモリチップを構成する基本チップ
の数を決定する（ステップＳＴ４）。
【００７７】基本チップのメモリ容量がｉバイトであ
り、ユーザが要求するメモリ容量がＩバイトである場合
には、基本チップ数は、以下のようになる。
【００７８】 Ｉ＝ｉ×ｍ （但し、ｍは、自然数）
で表される場合 基本チップ数は、ｍ個。
【００７９】 Ｉ＝ｉ×ｍ＋ｊ（但し、ｍは、自然
数），ｉ＞ｊ で表される場合 基本チップ数は、ｍ＋１個。
【００８０】 Ｉ＜ｉ で表される場合 基本チップ数は、１個。
【００８１】次に、メモリチップの切り出し方を決定す
る（ステップＳＴ５）。
【００８２】ステップＳＴ３において良品として確認さ
れた基本チップの位置と、ステップＳＴ４において決定
された基本チップの数に基づいて、メモリチップの切り
出し方を決定する。例えば、基本チップの数が４つの場
合には、不良品としての基本チップを含まないように、
かつ、チップ形状が正方形又はそれに近い形となるよう
に、メモリチップの切り出し方を決定する。
【００８３】次に、ダイシングを行う（ステップＳＴ
６，ＳＴ７）。ステップＳＴ５において決定された切り
出し方に基づいて、ダイシングを行い、メモリチップを
完成させる。
【００８４】最後に、ＣＯＣデバイスを形成する（ステ
ップＳＴ８）。フリップチップボンディングにより、上
述のメモリチップを、予め用意しておいたロジックチッ
プ上に搭載し、ＣＯＣデバイスを完成させる。
【００８５】以上の工程により、メモリチップ及びこれ
を用いたＣＯＣデバイスが形成される。なお、基本チッ
プに、語構成を変更できる機能を持たせている場合に
は、ＣＯＣデバイスを形成した後に、制御信号により、
基本チップ（又はメモリチップ）の語構成を変更でき
る。即ち、基本チップの語構成は、｛ユーザが要求する
語構成（×ｋ ｂｉｔ）｝／｛基本チップの数｝に設定
すればよい。
【００８６】このような製造方法によれば、メモリチッ
プの切り出し方を変えることにより、１つのウェハか
ら、異なる仕様、即ち、異なるメモリ容量及び異なる語
構成のメモリチップを得ることができる。このため、Ｃ
ＯＣ用メモリチップのラインアップ数を増やす必要がな
く、また、ユーザが要求する仕様ごとにメモリチップを
開発する必要もない。従って、開発コスト、製造コス
ト、貯蔵コスト、管理コストをそれぞれ大幅に削減でき
る。
【００８７】［チップサイズとチップ効率］本発明のメ
モリチップは、それぞれが独立してメモリチップとして
機能し得る複数の基本チップから構成され、複数の基本
チップの間には、ダイシングライン（又はスクライブラ
イン）が配置される。ここで、基本チップのサイズは、
任意に設定し得る反面、ダイシングラインのサイズ
（幅）は、ほぼ一定値（例えば、０．１ｍｍ程度）に設
定される。
【００８８】そこで、チップサイズとチップ効率（ウェ
ハ面積に対するチップ面積の合計値の割合）の関係につ
いて検討する。
【００８９】図８は、６インチウェハを使用した場合の
チップサイズとグロス（ウェハから取り出せるチップ
数）ＰＣＳ（ pieces ）との関係を示している。図９
は、６インチウェハを使用した場合のチップサイズとチ
ップ効率（ chip efficiency ）との関係を示してい
る。
【００９０】また、表１は、図８及び図９の関係を数値
で示している。
【００９１】
【表１】 なお、ダイシングラインの幅は、０．１ｍｍと仮定す
る。
【００９２】図８、図９及び表１から分かることは、 チップサイズが大きくなるに従い、ウェハ内のダイ
シングラインの割合が減り、チップ効率が増加する。 チップサイズが小さくなるに従い、ウェハの縁部に
おいてチップサイズに満たない領域が減り、チップ効率
が増加する。
【００９３】とは、トレードオフの関係にあり、図
８、図９及び表１の場合、チップ効率は、チップサイズ
が２ｍｍ（２ｍｍ×２ｍｍ）〜７ｍｍ（７ｍｍ×７ｍ
ｍ）の範囲で最大（０．８５以上）となっている。
【００９４】ところで、近年におけるウェハの大口径化
（ウェハサイズがチップサイズよりも十分に大きくなる
こと）により、がチップ効率に与える影響は小さくな
ってきている。このため、チップ効率が十分に大きくな
る（例えば、０．８５以上になる）チップサイズの上限
も、次第に大きくなってきている。
【００９５】例えば、図１０、図１１及び表２は、８イ
ンチウェハを使用した場合のチップサイズとチップ効率
の関係を示しており、チップ効率は、チップサイズが２
ｍｍ（２ｍｍ×２ｍｍ）〜８ｍｍ（８ｍｍ×８ｍｍ）の
範囲で最大（０．８５以上）となっている。
【００９６】
【表２】
【００９７】また、図１２、図１３及び表３は、１２イ
ンチウェハを使用した場合のチップサイズとチップ効率
の関係を示しており、チップ効率は、チップサイズが２
ｍｍ（２ｍｍ×２ｍｍ）〜１７ｍｍ（１７ｍｍ×１７ｍ
ｍ）の範囲で最大（０．８５以上）となっている。
【００９８】
【表３】
【００９９】即ち、チップ効率を向上させるためには、
チップサイズを所定範囲内に設定することが重要となっ
てくる。そして、この所定範囲の下限は、ダイシングラ
インの幅が一定値（例えば、０．１ｍｍ）の場合、ウェ
ハサイズによらず、概ね、２ｍｍとなる。一方、その所
定範囲の上限は、ウェハサイズの大口径化に伴い、次第
に上昇する傾向にある。
【０１００】従って、理論的には、ウェハサイズが無限
大になれば、チップサイズの上限も、無限大となり、結
局、チップサイズは、チップ効率を向上させるために
は、２ｍｍ以上に設定することが好ましい。
【０１０１】ここで、本発明とチップ効率との関係につ
いて、具体例を説明する。
【０１０２】１２インチウェハの場合を例にとると、チ
ップ効率は、チップサイズが２ｍｍ（２ｍｍ×２ｍｍ）
〜１７ｍｍ（１７ｍｍ×１７ｍｍ）の範囲で、０．８５
以上となる。ここで、ユーザが要求する仕様（メモリ容
量）を満たすためには、例えば、チップサイズは、２０
ｍｍ必要であると仮定する。
【０１０３】この場合、従来のメモリチップでは、チッ
プサイズは、当然に、２０ｍｍ（２０ｍｍ×２０ｍｍ）
となり、表３によれば、チップ効率は、０．８１６８２
１となる。これに対し、本発明のメモリチップでは、メ
モリチップは、例えば、チップサイズが５ｍｍの４つの
基本チップから構成することができる。つまり、本発明
によれば、チップサイズは、５ｍｍ（５ｍｍ×５ｍｍ）
となり、表３によれば、チップ効率は、０．９２５４３
３となる。
【０１０４】このように、本発明のメモリチップによれ
ば、チップ効率を大幅に向上させることができる。この
原理を簡単に示したのが図１４である。
【０１０５】即ち、従来のメモリチップの場合（同図
（ａ））、ウェハ１１の縁部で、メモリチップを形成で
きない大きな領域Ｒが発生する。この領域Ｒがチップ効
率の低下を招く。これに対し、本発明のメモリチップの
場合（同図（ｂ））、ウェハ１１の縁部においても、複
数の基本チップＦを形成できる。この縁部の基本チップ
Ｆが本発明と従来とのチップ効率の差を生じさせる。
【０１０６】［変形例］以下、本発明のメモリチップの
変形例について説明する。
【０１０７】図１５のメモリチップは、基本チップ上に
形成されるバンプの配列に特徴を有する。本発明に関し
て、バンプの配列自体は、特に、限定されるものではな
く、いかなるパターンであっても構わない。本例では、
バンプを、基本チップの表面全体に敷き詰め、端子数
を、チップ上に配置できるバンプの最大数に設定してい
る。
【０１０８】図１６のメモリチップでは、基本チップの
レイアウトを２種類用意している。即ち、一つは、通常
のレイアウトを有する基本チップであり、他の一つは、
通常のレイアウトを反転させたレイアウトを有する基本
チップである。このような２種類の基本チップは、製造
プロセスにおいてフォトマスクを反転させることにより
容易に得ることができる。
【０１０９】本例の場合、メモリチップの形状及び基本
チップの数が同じでも、メモリチップの切り出し方によ
って、複数種類のメモリチップを得ることができ、メモ
リチップのバリエーションを増やすことができる。例え
ば、同一ウェハであっても、図１６のように切り出せ
ば、バンプがチップ中央部に集中したメモリチップを得
ることができると共に、図１７のように切り出せば、バ
ンプがチップ縁部に集中したメモリチップを得ることが
できる。
【０１１０】なお、本発明のメモリチップは、ＣＯＣデ
バイスに適用できる他、例えば、スーパーコネクト技術
やインターボーダー技術などの実装技術にも応用でき
る。スーパーコネクト技術とは、配線パターンが形成さ
れたシリコン基板の一主面上にチップを搭載する実装技
術であり、インターボーダー技術は、配線パターンが形
成されたシリコン基板の両面上にチップを搭載する実装
技術である。
【０１１１】
【発明の効果】以上、説明したように、本発明のメモリ
チップ及びＣＯＣデバイスでは、メモリチップ内に含ま
れる基本チップの数を変えることにより容易にメモリ容
量を変更できる。また、語構成についても、制御信号に
より変更可能である。
【０１１２】従って、ＣＯＣ用メモリチップのラインア
ップ数を増やす必要がなく、開発コストを大幅に削減で
きる。また、メモリチップの種類も削減でき、製造コス
ト、貯蔵コスト、管理コストを大幅に削減できる。さら
に、メモリチップ内の基本チップ数を変えるのみでメモ
リ容量を変更でき、制御信号により語構成を変えること
ができるため、ＣＯＣ用メモリチップのラインアップ数
を増やさなくても、メモリ容量や語構成のバリエーショ
ンを豊富にすることができる。
【図面の簡単な説明】
【図１】本発明に関わるメモリチップを示す図。
【図２】図１の領域Ｂを拡大して示す図。
【図３】本発明に関わるウェハから取り出せるチップの
例を示す図。
【図４】本発明に関わるウェハから取り出せるチップの
例を示す図。
【図５】本発明に関わるメモリチップを示す図。
【図６】語構成を変更するための回路を示す図。
【図７】本発明の製造方法を示す図。
【図８】チップサイズとグロスとの関係を示す図。
【図９】チップサイズとチップ効率との関係を示す図。
【図１０】チップサイズとグロスとの関係を示す図。
【図１１】チップサイズとチップ効率との関係を示す
図。
【図１２】チップサイズとグロスとの関係を示す図。
【図１３】チップサイズとチップ効率との関係を示す
図。
【図１４】条件が同じ場合の本発明と従来のチップ効率
を示す図。
【図１５】本発明に関わるメモリチップを示す図。
【図１６】本発明に関わるメモリチップを示す図。
【図１７】本発明に関わるメモリチップを示す図。
【図１８】従来のＣＯＣデバイスを示す図。
【符号の説明】
１１ ：ウェハ、 Ｆ ：基本チップ、 ＭＡＲＫ ：アライメントマー
ク、 ＴＥＧ ：テストエレメントグ
ループ、 ｍｕｘ ：マルチプレクサ、 ｄｅ−ｍｕｘ ：デマルチプレクサ、 Ｉ／Ｏ・Ａ，Ｉ／Ｏ・Ｂ ：データ入出力端子。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/065 Ｈ０１Ｌ 27/10 ６８１Ｆ 25/07 25/18 27/04 27/108 Ｆターム(参考） 4M106 AA07 AB15 5F038 BE07 CA13 DF05 DF11 EZ07 EZ20 5F044 KK05 LL15 5F083 AD00 GA10 LA07 PR41 ZA12

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 それぞれが独立してメモリチップとして
    機能し得る複数の基本チップと、前記複数の基本チップ
    の間に配置されるダイシングラインとを具備し、前記ダ
    イシングラインは、切断されることがないことを特徴と
    するメモリチップ。
  2. 【請求項２】 前記複数の基本チップは、全て同じレイ
    アウトを有していることを特徴とする請求項１記載のメ
    モリチップ。
  3. 【請求項３】 前記複数の基本チップの一部のレイアウ
    トは、前記複数の基本チップの他の一部のレイアウトを
    反転したレイアウトを有していることを特徴とする請求
    項１記載のメモリチップ。
  4. 【請求項４】 前記ダイシングライン内には、アライメ
    ントマーク又はテストエレメントグループが形成されて
    いることを特徴とする請求項１記載のメモリチップ。
  5. 【請求項５】 前記複数の基本チップが正方形である場
    合に、前記複数の基本チップの一辺の長さは、２ｍｍ以
    上であることを特徴とする請求項１記載のメモリチッ
    プ。
  6. 【請求項６】 前記ダイシングラインの幅は、０．１ｍ
    ｍであることを特徴とする請求項５記載のメモリチッ
    プ。
  7. 【請求項７】 前記複数の基本チップは、バンプを有し
    ていることを特徴とする請求項１記載のメモリチップ。
  8. 【請求項８】 前記複数の基本チップは、制御信号によ
    り語構成を変えることができる回路を有していることを
    特徴とする請求項１記載のメモリチップ。
  9. 【請求項９】 ロジック回路を有するロジックチップ
    と、前記ロジックチップ上に搭載される請求項１記載の
    メモリチップと、前記ロジックチップと前記メモリチッ
    プを結合するバンプとを具備することを特徴とするＣＯ
    Ｃデバイス。
  10. 【請求項１０】 ロジック回路を有するロジックチップ
    と、前記ロジックチップ上に搭載される請求項８記載の
    メモリチップと、前記ロジックチップと前記メモリチッ
    プを結合するバンプとを具備し、前記制御信号は、前記
    ロジックチップから前記メモリチップに供給されること
    を特徴とするＣＯＣデバイス。
  11. 【請求項１１】 ウェハ内に複数の基本チップを形成す
    る工程と、前記複数の基本チップのテストを行う工程
    と、予め決定されたメモリ容量に基づいてメモリチップ
    を構成する前記基本チップの数を決定する工程と、前記
    テストの結果及び前記基本チップの数に基づいて前記メ
    モリチップの形状を決定する工程と、前記ウェハのダイ
    シングにより前記メモリチップを得る工程とを具備する
    ことを特徴とするメモリチップの製造方法。
  12. 【請求項１２】 前記基本チップの語構成を決定する工
    程を具備し、前記基本チップの語構成は、（前記メモリ
    チップの語構成）／（前記メモリチップを構成する前記
    基本チップの数）により決定されることを特徴とする請
    求項１１記載のメモリチップの製造方法。
  13. 【請求項１３】 請求項１１又は１２記載の製造方法に
    より形成されたメモリチップを、ロジック回路を有する
    ロジックチップ上に搭載する工程を具備することを特徴
    とするＣＯＣデバイスの製造方法。
  14. 【請求項１４】 前記メモリチップは、フリップチップ
    ボンディングにより前記ロジックチップ上に搭載される
    ことを特徴とする請求項１３記載のＣＯＣデバイスの製
    造方法。
  15. 【請求項１５】 前記予め決定されたメモリ容量は、ユ
    ーザが要求するメモリ容量であることを特徴とする請求
    項１１記載のＣＯＣデバイスの製造方法。
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