[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101088254B1 - 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체 - Google Patents

플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체 Download PDF

Info

Publication number
KR101088254B1
KR101088254B1 KR1020090016849A KR20090016849A KR101088254B1 KR 101088254 B1 KR101088254 B1 KR 101088254B1 KR 1020090016849 A KR1020090016849 A KR 1020090016849A KR 20090016849 A KR20090016849 A KR 20090016849A KR 101088254 B1 KR101088254 B1 KR 101088254B1
Authority
KR
South Korea
Prior art keywords
etching
plasma etching
single crystal
crystal silicon
protective film
Prior art date
Application number
KR1020090016849A
Other languages
English (en)
Other versions
KR20090093875A (ko
Inventor
슈이치로 우다
유스케 히라야마
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20090093875A publication Critical patent/KR20090093875A/ko
Application granted granted Critical
Publication of KR101088254B1 publication Critical patent/KR101088254B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

언더컷의 발생을 억제할 수 있는 동시에, 종래에 비해 고속으로 단결정 실리콘을 에칭할 수 있는 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체를 제공한다. 단결정 실리콘층(101)을, 단결정 실리콘층(101)의 상부에 형성되고 소정의 패턴으로 패터닝된 포토 레지스트층(102)을 거쳐서 처리 가스의 플라즈마에 의해 에칭할 때에, 단결정 실리콘층(101)의 에칭을 실행하는 플라즈마 에칭 공정을 시작하기 전에, 카본을 포함한 가스 예를 들면 CF계 가스의 플라즈마를 이용해서 포토 레지스트층(102)의 측벽부에 보호막(103)을 형성하는 보호막 형성 공정을 실행한다.

Description

플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체{PLASMA ETCHING METHOD, PLASMA ETCHING APPARATUS AND COMPUTER-READABLE STORAGE MEDIUM}
본 발명은 단결정 실리콘층을 처리 가스의 플라즈마에 의해 에칭하는 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체에 관한 것이다．
종래부터, 반도체 장치의 제조공정에 있어서는 포토 레지스트 등을 마스크로 해서, 피처리 기판으로서의 실리콘 웨이퍼를 구성하는 단결정 실리콘 등을 처리 가스의 플라즈마에 의해 에칭하는 플라즈마 에칭이 실행되고 있다.
상기와 같은 단결정 실리콘의 플라즈마 에칭에 있어서는 SF6과 O2의 혼합 가스를 처리 가스로서 사용하는 것이 알려져 있다. 그러나, SF6과 O2의 혼합 가스를 처리 가스로서 사용한 단결정 실리콘의 플라즈마 에칭에서는 등방성 에칭에 의해 언더컷이 발생하기 쉽고, 수직인 측벽형상을 얻는 것이 어렵다. 이 때문에, 단결정 실리콘의 측벽에 보호막을 형성하는 보호막 형성과 에칭을 교대로 실행하는 방법이 알려져 있다. 또한, 산화 실리콘막을 마스크로 해서 단결정 실리콘을 에칭할 때에, 상기의 처리 가스에, 불화 규소 가스를 첨가하고, 단결정 실리콘의 측벽에 보호막을 형성하면서 에칭을 진행시키는 것에 의해, 언더컷의 발생을 억제하는 기술이 알려져 있다(예를 들면 특허문헌 1 참조).
또, 절연막을 에칭해서 콘택트홀을 형성하는 플라즈마 에칭에서는 더욱 미세화를 실행하기 위해, 절연막의 상층에 형성된 실리콘 질화막의 에칭중에 실리콘 질화막의 측벽부에 폴리머를 퇴적시켜 개구 치수를 작게 하고, 이것을 마스크로 해서 절연막을 에칭하는 것에 의해, 직경이 작은 콘택트홀을 형성하는 기술이 알려져 있다(예를 들면, 특허문헌 2 참조). 그러나, 이 기술은 산화막 등의 절연막을 에칭하는 기술이고, 단결정 실리콘을 에칭하는 기술은 아니다.
[특허문헌 1] 일본 특허공개공보 제2004-87738호
[특허문헌 2] 일본 특허공개공보 평성11-330245호
상기와 같이, 단결정 실리콘을 플라즈마 에칭하는 경우, 종래는 플라즈마 에칭을 실행하는 처리 가스에 불화 규소 가스 등을 첨가하고, 측벽 보호막을 형성하면서 에칭을 진행시키는 것에 의해서, 언더컷의 발생을 억제하고 있다.
그러나, 이러한 종래 기술에서는 퇴적성을 발휘하는 가스를 처리 가스중에 첨가하기 때문에, 단결정 실리콘의 에칭 속도가 저하하는 것을 피할 수 없다고 하는 문제가 있었다.
본 발명은 상기 종래의 사정에 대처해서 이루어진 것으로서, 언더컷의 발생을 억제할 수 있는 동시에, 종래에 비해 고속으로 단결정 실리콘을 에칭할 수 있는 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체를 제공하는 것을 목적으로 한다.
본 발명의 제 1 관점에 따른 플라즈마 에칭 방법은 피처리 기판의 단결정 실리콘층을, 해당 단결정 실리콘층의 상부에 형성되고 소정의 패턴으로 패터닝된 상층을 거쳐서 처리 가스의 플라즈마에 의해 에칭하는 플라즈마 에칭 방법으로서, 상기 단결정 실리콘층의 에칭을 실행하는 플라즈마 에칭 공정을 시작하기 전에, 카본을 포함한 가스의 플라즈마를 이용하여 상기 상층의 측벽부에 보호막을 형성하는 보호막 형성 공정을 실행하는 것을 특징으로 한다.
상기 플라즈마 에칭 방법은 상기 플라즈마 에칭 공정의 후에, 상기 상층의 측벽부에 형성된 보호막을 제거하는 에칭후 보호막 제거 공정을 실행하는 것을 특징으로 한다.
상기 플라즈마 에칭 방법은 상기 보호막 형성 공정과 상기 플라즈마 에칭 공정의 사이에, 상기 단결정 실리콘층의 표면에 형성된 상기 보호막의 적어도 일부를 제거하는 에칭전 보호막 제거 공정을 실행하는 것을 특징으로 한다.
상기 플라즈마 에칭 방법은 상기 단결정 실리콘층의 에칭은 SF6과 O2의 혼합 가스를 처리 가스로서 사용하는 것을 특징으로 한다.
상기 플라즈마 에칭 방법은 상기 단결정 실리콘층의 에칭은 상기 처리 가스의 총 유량에 대해, O2의 유량이 5% 이상으로 되는 유량비로 실행하는 것을 특징으로 한다.
상기 플라즈마 에칭 방법은 상기 단결정 실리콘층의 에칭은 압력이 13.3Pa 이상으로 되는 분위기중에서 실행하는 것을 특징으로 한다.
본 발명의 제 2 관점에 따른 플라즈마 에칭 장치는 피처리 기판을 수용하는 처리 챔버와, 상기 처리 챔버내에 처리 가스를 공급하는 처리 가스 공급 수단과, 상기 처리 가스 공급 수단으로부터 공급된 상기 처리 가스를 플라즈마화해서 상기 피처리 기판을 처리하는 플라즈마 생성 수단과, 상기 처리 챔버내에서 상기 플라즈마 에칭 방법이 실행되도록 제어하는 제어부를 구비한 것을 특징으로 한다.
본 발명의 제 3 관점에 따른 컴퓨터 기억 매체는 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 기억 매체로서, 상기 제어 프로그램은 실행시에 상기 플라즈마 에칭 방법이 실행되도록 플라즈마 에칭 장치를 제어하는 것을 특징으로 한다.
본 발명에 따르면, 언더컷의 발생을 억제할 수 있는 동시에, 종래에 비해 고 속으로 단결정 실리콘을 에칭할 수 있는 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체를 제공할 수 있다.
이하, 본 발명의 실시형태에 대해 도면을 참조해서 설명한다. 도 1은 본 실시형태에 관한 플라즈마 에칭 방법에 있어서의 피처리 기판으로서의 반도체 웨이퍼의 단면 구성을 확대해서 나타내는 것이다. 또한, 도 2는 본 실시형태의 플라즈마 에칭 장치의 구성을 나타내는 것이다. 우선, 도 2를 참조해서 플라즈마 에칭 장치의 구성에 대해 설명한다.
플라즈마 에칭 장치는 기밀하게 구성되고, 전기적으로 접지 전위로 된 처리 챔버(1)를 갖고 있다. 이 처리 챔버(1)는 원통형상으로 하고, 예를 들면 알루미늄 등으로 구성되어 있다. 처리 챔버(1)내에는 피처리 기판인 반도체 웨이퍼(W)를 수평으로 지지하는 하부 전극으로서의 탑재대(2)가 마련되어 있다. 탑재대(2)는 예를 들면 알루미늄 등으로 구성되어 있고, 절연판(3)을 거쳐서 도체의 지지대(4)에 지지되어 있다. 또한, 탑재대(2)의 위쪽의 바깥둘레에는 포커스 링(5)이 마련되어 있다. 또한, 탑재대(2) 및 지지대(4)의 주위를 둘러싸도록, 예를 들면 석영 등으로 이루어지는 원통형상의 내벽부재(3a)가 마련되어 있다.
탑재대(2)에는 제 1 정합기(11a)를 거쳐서 제 1 RF 전원(10a)이 접속되고, 또한 제 2 정합기(11b)를 거쳐서 제 2 RF 전원(10b)이 접속되어 있다. 제 1 RF 전원(10a)은 플라즈마 형성용의 것이고, 이 제 1 RF 전원(10a)으로부터는 소정 주파 수(예를 들면 27 ㎒ 이상)의 고주파 전력이 탑재대(2)에 공급되도록 되어 있다. 또한, 제 2 RF 전원(10b)은 이온 인입용의 것이고, 이 제 2 RF 전원(10b)으로부터는 제 1 RF 전원(10a)보다 낮은 소정 주파수(예를 들면, 13.56 ㎒ 이하)의 고주파 전력이 탑재대(2)에 공급되도록 되어 있다. 한편, 탑재대(2)의 위쪽에는 탑재대(2)와 평행하게 대향하도록, 접지 전위로 된 샤워헤드(16)가 마련되어 있고, 이들 탑재대(2)와 샤워헤드(16)는 한쌍의 전극으로서 기능하도록 되어 있다.
탑재대(2)의 상면에는 반도체 웨이퍼(W)를 정전 흡착하기 위한 정전 척(6)이 마련되어 있다. 이 정전 척(6)은 절연체(6b)의 사이에 전극(6a)을 개재시켜 구성되어 있고, 전극(6a)에는 직류 전원(12)이 접속되어 있다. 그리고, 전극(6a)에 직류 전원(12)으로부터 직류 전압이 인가되는 것에 의해, 쿨롱력에 의해서 반도체 웨이퍼(W)가 흡착되도록 구성되어 있다.
지지대(4)의 내부에는 냉매유로(4a)가 형성되어 있고, 냉매유로(4a)에는 냉매 입구 배관(4b), 냉매 출구 배관(4c)이 접속되어 있다. 그리고, 냉매유로(4a)내에 적절한 냉매, 예를 들면 냉각수 등을 순환시키는 것에 의해서, 지지대(4) 및 탑재대(2)를 소정의 온도로 제어 가능하게 되어 있다. 또한, 탑재대(2) 등을 관통하도록, 반도체 웨이퍼(W)의 이면측에 헬륨 가스 등의 냉열 전달용 가스(백사이드 가스)를 공급하기 위한 백사이드 가스 공급 배관(30)이 마련되어 있고, 이 백사이드 가스 공급 배관(30)은 도시하지 않은 백사이드 가스 공급원에 접속되어 있다. 이들 구성에 의해서, 탑재대(2)의 상면에 정전 척(6)에 의해서 흡착 유지된 반도체 웨이퍼(W)를 소정의 온도로 제어 가능하게 되어 있다.
상기한 샤워헤드(16)는 처리 챔버(1)의 천벽 부분에 마련되어 있다. 샤워헤드(16)는 본체부(16a)와 전극판을 이루는 상부 천판(16b)을 구비하고 있고, 지지 부재(45)를 거쳐서 처리 챔버(1)의 상부에 지지되어 있다. 본체부(16a)는 도전성 재료, 예를 들면 표면이 양극 산화 처리된 알루미늄으로 이루어지고, 그 하부에 상부 천판(16b)을 착탈 자유롭게 지지할 수 있도록 구성되어 있다.
본체부(16a)의 내부에는 가스 확산실(16c)이 마련되고, 이 가스 확산실(16c)의 하부에 위치하도록, 본체부(16a)의 바닥부에는 다수의 가스 통류 구멍(16d)이 형성되어 있다. 또한, 상부 천판(16b)에는 해당 상부 천판(16b)을 두께 방향으로 관통하도록 가스 도입 구멍(16e)이, 상기한 가스 통류 구멍(16d)과 중첩되도록 마련되어 있다. 이러한 구성에 의해, 가스 확산실(16c)에 공급된 처리 가스는 가스 통류 구멍(16d) 및 가스 도입 구멍(16e)을 거쳐서 처리 챔버(1)내에 샤워 형상으로 분산되어 공급되도록 되어 있다. 또, 본체부(16a) 등에는 냉매를 순환시키기 위한 도시하지 않은 배관이 마련되어 있고, 플라즈마 에칭 처리 중에 샤워헤드(16)를 원하는 온도로 냉각할 수 있도록 되어 있다.
상기한 본체부(16a)에는 가스 확산실(16c)에 처리 가스를 도입하기 위한 가스 도입구(16f)가 형성되어 있다. 이 가스 도입구(16f)에는 가스 공급 배관(15a)이 접속되어 있고, 이 가스 공급 배관(15a)의 타단에는 에칭용의 처리 가스(에칭 가스)를 공급하는 처리 가스 공급원(15)이 접속되어 있다. 가스 공급 배관(15a)에는 상류측부터 차례로 매스플로 컨트롤러(MFC)(15b) 및 개폐 밸브(V1)가 마련되어 있다. 그리고, 처리 가스 공급원(15)으로부터 플라즈마 에칭을 위한 처리 가스로서, 예를 들면 SF6 가스와 O2 가스의 혼합 가스가 가스 공급 배관(15a)을 거쳐서 가스 확산실(16c)에 공급되고, 이 가스 확산실(16c)로부터, 가스 통류 구멍(16d) 및 가스 도입 구멍(16e)을 거쳐서 처리 챔버(1)내에 샤워 형상으로 분산되어 공급된다.
처리 챔버(1)의 측벽으로부터 샤워헤드(16)의 높이 위치보다도 위쪽으로 연장하도록 원통형상의 접지 도체(1a)가 마련되어 있다. 이 원통형상의 접지 도체(1a)는 그 상부에 천벽을 갖고 있다.
처리 챔버(1)의 바닥부에는 배기구(71)가 형성되어 있고, 이 배기구(71)에는 배기관(72)을 거쳐서 배기 장치(73)가 접속되어 있다. 배기 장치(73)는 진공 펌프를 갖고 있고, 이 진공 펌프를 작동시키는 것에 의해 처리 챔버(1)내를 소정의 진공도까지 감압할 수 있도록 되어 있다. 한편, 처리 챔버(1)의 측벽에는 웨이퍼(W)의 반입·반출구(74)가 마련되어 있고, 이 반입·반출구(74)에는 해당 반입·반출구(74)를 개폐하는 게이트 밸브(75)가 마련되어 있다.
도면 중 ‘76, 77’은 착탈 자유롭게 된 데포 실드이다. 데포 실드(76)는 처리 챔버(1)의 내벽면을 따라 마련되고, 처리 챔버(1)에 에칭 부생물(데포)이 부착되는 것을 방지하는 역할을 갖고, 이 데포 실드(76)의 반도체 웨이퍼(W)와 대략 동일한 높이 위치에는 그라운드에 DC적으로 접속된 도전성 부재(GND 블록)(79)가 마련되어 있고, 이것에 의해 이상 방전이 방지된다.
상기 구성의 플라즈마 에칭 장치는 제어부(60)에 의해서 그 동작이 통괄적으로 제어된다. 이 제어부(60)에는 CPU를 구비하고 플라즈마 에칭 장치의 각 부를 제 어하는 프로세스 컨트롤러(61)와, 사용자 인터페이스(62)와, 기억부(63)가 마련되어 있다.
사용자 인터페이스(62)는 공정 관리자가 플라즈마 에칭 장치를 관리하기 위해 커맨드의 입력 조작을 실행하는 키보드나, 플라즈마 에칭 장치의 가동 상황을 가시화해서 표시하는 디스플레이 등으로 구성되어 있다.
기억부(63)에는 플라즈마 에칭 장치에서 실행되는 각종 처리를 프로세스 컨트롤러(61)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기억된 레시피가 저장되어 있다. 그리고, 필요에 따라, 사용자 인터페이스(62)로부터의 지시 등으로 임의의 레시피를 기억부(63)로부터 호출해서 프로세스 컨트롤러(61)에 실행시킴으로써, 프로세스 컨트롤러(61)의 제어하에, 플라즈마 에칭 장치에서의 원하는 처리가 실행된다. 또한, 제어 프로그램이나 처리 조건 데이터 등의 레시피는 컴퓨터에서 판독 가능한 컴퓨터 기억 매체(예를 들면, 하드 디스크, CD, 플렉시블 디스크, 반도체 메모리 등) 등에 저장된 상태의 것을 이용하거나, 혹은 다른 장치로부터, 예를 들면 전용 회선을 거쳐서 수시로 전송시켜 온라인에서 이용하는 것도 가능하다.
이와 같이 구성된 플라즈마 에칭 장치에서, 반도체 웨이퍼(W)의 단결정 실리콘 등을 플라즈마 에칭하는 수순에 대해 설명한다. 우선, 게이트 밸브(75)가 열리고, 반도체 웨이퍼(W)가 도시하지 않은 반송 로봇 등에 의해, 도시하지 않은 로드록실을 거쳐서 반입·반출구(74)로부터 처리 챔버(1)내에 반입되고, 탑재대(2)상에 탑재된다. 그 후, 반송 로봇을 처리 챔버(1) 밖으로 퇴피시키고, 게이트밸브(75)를 닫는다. 그리고, 배기 장치(73)의 진공 펌프에 의해 배기구(71)를 거쳐서 처리 챔버(1)내가 배기된다.
처리 챔버(1)내가 소정의 진공도가 된 후, 처리 챔버(1)내에는 처리 가스 공급원(15)으로부터 소정의 처리 가스(에칭 가스)가 도입되고, 처리 챔버(1)내가 소정의 압력 예를 들면 26.6 Pa(200 mTorr)로 유지되고, 이 상태에서 제 1 RF 전원(10a)으로부터 탑재대(2)에 주파수가 높은 고주파 전력이 공급된다. 또한, 제 2 RF 전원(10b)으로부터는 이온 인입을 위해, 탑재대(2)에 제 1 RF 전원(10a)보다 주파수가 낮은 고주파 전력이 공급된다. 이 때, 직류 전원(12)으로부터 정전 척(6)의 전극(6a)에 소정의 직류 전압이 인가되고, 반도체 웨이퍼(W)는 쿨롱력에 의해 흡착된다.
이 경우에, 상술한 바와 같이 해서 하부 전극인 탑재대(2)에 고주파 전력이 인가되는 것에 의해, 상부 전극인 샤워헤드(16)와 하부 전극인 탑재대(2)의 사이에는 전계가 형성된다. 반도체 웨이퍼(W)가 존재하는 처리공간에는 방전이 생기고, 그것에 의해서 형성된 처리 가스의 플라즈마에 의해, 반도체 웨이퍼(W)상에 형성된 폴리 실리콘, 아몰퍼스 실리콘 등의 실리콘이 에칭 처리된다.
그리고, 상기한 에칭 처리가 종료하면, 고주파 전력의 공급 및 처리 가스의 공급이 정지되고, 상기한 수순과는 반대의 수순으로, 반도체 웨이퍼(W)가 처리 챔버(1)내로부터 반출된다.
다음에, 도 1을 참조해서, 상기한 플라즈마 에칭 장치를 이용한 본 실시형태에 관한 플라즈마 에칭 방법에 대해 설명한다. 도 1은 본 실시형태에 있어서의 피 처리 기판으로서의 반도체 웨이퍼(W)의 주요부 구성을 확대해서 나타내는 것이다. 도 1의 (a)에 나타내는 바와 같이, 반도체 웨이퍼(W)를 구성하는 단결정 실리콘층(101)의 표면에는 소정의 패턴으로 패터닝된 포토 레지스트층(102)이 형성되어 있다.
본 실시형태에서는 우선, 도 1의 (b)에 나타내는 바와 같이, 주로 포토 레지스트층(102)의 패턴의 측벽 부분에 보호막(103)을 형성하는 보호막 형성 공정을 실행한다. 이 공정에서는 후술하는 단결정 실리콘층(101)의 플라즈마 에칭시에, 에칭되기 어려운 재료로 이루어지는 보호막(103)을 형성하기 위한 것이고, 카본을 포함한 가스 예를 들면 CF계 가스(예를 들면, C4F8)의 플라즈마를 이용해서 실행하여 유기계의 막을 형성하는 것에 의해 실행한다.
C4F8 가스를 이용한 경우, 압력범위를 예를 들면 6.65 ∼ 133 Pa(50 ∼ 1000 mTorr) 정도로 하는 것이 바람직하고, 더 나아가서는 13.3 ∼ 53.2 Pa(100 ∼ 400 mTorr) 정도로 하는 것이 바람직하다. 또한, 가스 유량은 50 ∼ 1000 sccm 정도로 하는 것이 바람직하고, 더 나아가서는 300 ∼ 600 sccm 정도로 하는 것이 바람직하다. 또한, 필요에 따라 다른 가스 예를 들면 CH4 가스 등을 첨가해도 좋다. CH4 가스를 첨가하면, 카본 리치인 보호막(103)을 형성할 수 있고, 불소 래디컬에 대해 강한 보호막(103)을 형성할 수 있다.
또한, 제 1 RF 전원(10a)으로부터 인가하는 플라즈마 생성용의 주파수가 높은 고주파 전력의 전압은 예를 들면 1000 ∼ 3000 V 정도로 하는 것이 바람직하고, 더 나아가서는 대략 2000 V 정도로 하는 것이 바람직하다. 한편, 제 2 RF 전원(10b)으로부터 인가하는 바이어스용의 주파수가 낮은 고주파 전력의 전압은 예를 들면 100 ∼ 1000 V 정도로 하는 것이 바람직하고, 더 나아가서는 대략 200 V 정도로 하는 것이 바람직하다. 이 보호막 형성 공정에 요하는 시간은 5 ∼ 120 초 정도이다.
포토 레지스트층(102)의 패턴의 측벽 부분에 형성되는 보호막(103)은 두께가 0.5 ㎛ 이상으로 되도록 형성하는 것이 바람직하다. 이 경우, 보호막(103)은 포토 레지스트층(102)의 표면 및 패턴 바닥부의 단결정 실리콘층(101) 표면에도 형성되지만, 이 중, 단결정 실리콘층(101) 표면에 형성되는 보호막(103)은 얇은 쪽이 바람직하고, 0.1 ㎛ 미만으로 하는 것이 바람직하다. 이와 같이, 패턴의 측벽부에 형성되는 보호막(103)을 두껍게 하고, 바닥부에 형성되는 보호막(103)을 얇게 하기 위해서는 제 2 RF 전원(10b)으로부터 인가하는 바이어스 전압을 조정하여, 바닥부에 형성되는 보호막을 스퍼터링하면서 이것을 측벽에 부착시키는 것 등에 의해서 실현할 수 있다.
또, 단결정 실리콘층(101) 표면(패턴의 바닥부)에 형성된 보호막(103)의 두께가 0.1 ㎛ 이상으로 된 경우에는 다음의 단결정 실리콘층(101)의 플라즈마 에칭 공정을 실행하기 전에, 이 단결정 실리콘층(101) 표면에 형성된 보호막(103)의 적어도 일부를 제거하는 에칭전 보호막 제거 공정을 실행하는 것이 바람직하다. 이것에 의해서, 단결정 실리콘층(101)의 플라즈마 에칭 공정에 있어서, 단결정 실리콘층(101)의 에칭을 신속하게 실행할 수 있다. 이 에칭전 보호막 제거 공정은 후술하 는 에칭후 보호막 제거 공정과 마찬가지의 프로세스에 의해서 실행할 수 있다. 단, 단결정 실리콘층(101) 표면(패턴의 바닥부)에 형성된 보호막(103)을 주로 제거하기 위하여, 제 2 RF 전원(10b)으로부터 인가하는 바이어스용의 주파수가 낮은 고주파 전력의 전압을 어느 정도 높게 하는 것이 바람직하다.
다음에, 도 1의 (c)에 나타내는 바와 같이, 패턴의 측벽부에 보호막(103)이 형성된 포토 레지스트층(102)을 마스크로 해서, 단결정 실리콘층(101)의 플라즈마 에칭을 실행하고, 포토 레지스트층(102)에 마스크의 형상에 따른 구멍 또는 홈(104)을 형성한다. 이 단결정 실리콘층(101)의 플라즈마 에칭 공정에서는 SF6과 O2의 혼합 가스를 처리 가스로서 사용한다.
도 3의 그래프는 종축을 Si의 에칭 레이트 및 사이드 에칭값, 횡축을 압력으로 해서, SF6과 O2의 혼합 가스를 처리 가스로서 사용한 플라즈마 에칭 공정에 있어서의 압력과 Si의 에칭 레이트 및 사이드 에칭값의 관계를 측정한 결과를 나타내는 것이다. 이 도 3의 그래프에 나타나는 바와 같이, 플라즈마 에칭 공정에 있어서의 압력이 높은 쪽이 Si의 에칭 레이트가 높아지는 동시에, 사이드 에칭량도 많아진다. 이 때문에, 높은 에칭 레이트로 고속으로 에칭을 실행하기 위해서는 플라즈마 에칭 공정에 있어서의 압력범위는 예를 들면 13.3 ∼ 133 Pa(100 ∼ 1000 mTorr) 정도로 하는 것이 바람직하고, 더 나아가서는 26.6 Pa(200 mTorr) 정도로 하는 것이 바람직하다. 이 경우, 사이드 에칭량도 증가하지만, 본 실시형태와 같이 미리 레지스트층(102)의 측벽부에 보호막(103)을 형성하는 것에 의해서, 최종적으로 얻 어지는 에칭 형상에 부여하는 사이드 에칭의 영향을 억제할 수 있다.
또한, SF6 혼합 가스의 가스 유량은 100 ∼ 1000 sccm 정도로 하는 것이 바람직하고, 더 나아가서는 대략 400 sccm 정도로 하는 것이 바람직하다. 또한, O2 가스의 가스 유량은 10 ∼ 500 sccm 정도로 하는 것이 바람직하고, 더 나아가서는 대략 80 sccm 정도로 하는 것이 바람직하다. 또한, 필요에 따라 다른 가스, 예를 들면 CF4, N2 등을 첨가해도 좋다. 도 4의 그래프는 종축을 Si의 에칭 레이트, 횡축을 O2의 유량비(O2 가스 유량/전체 가스 유량)로 해서, 이들의 관계를 측정한 결과를 나타내는 것이다. 이 도 4의 그래프에 나타내는 바와 같이, O2의 유량비는 어느 정도 높게 한 쪽이 Si의 에칭 레이트가 높아지고, 일정 이상 O2의 유량비를 높게 하면 반대로 Si의 에칭 레이트가 낮아진다. 이 때문에, O2의 유량비(O2 가스 유량/전체 가스 유량(SF6 가스 유량 + O2 가스 유량))는 5% 이상 50% 이하의 범위로 하는 것이 바람직하다.
또한, 제 1 RF 전원(10a)으로부터 인가하는 플라즈마 생성용의 주파수가 높은 고주파 전력의 전압은 예를 들면 500 ∼ 3000 V 정도로 하는 것이 바람직하고, 더 나아가서는 대략 1500 V 정도로 하는 것이 바람직하다. 한편, 제 2 RF 전원(10b)으로부터 인가하는 바이어스용의 주파수가 낮은 고주파 전력의 전압은 예를 들면 0 ∼ 1000 V 정도로 하는 것이 바람직하고, 더 나아가서는 대략 100 V 정도로 하는 것이 바람직하다. 이 플라즈마 에칭 공정에 요하는 시간은 30 ∼ 1200 초 정 도이다.
그 후, 도 1의 (d)에 나타내는 바와 같이, 포토 레지스트층(102) 및 보호막(103)을 제거하는 에칭후 보호막 제거 공정을 실행한다. 이 공정은 처리 가스로서 O2 가스를 사용한 산소 플라즈마에 의한 애싱 등에 의해서 실행할 수 있다. 이 경우, 에칭후 보호막 제거 공정에 있어서의 압력범위는 예를 들면 13.3 ∼ 106 Pa(100 ∼ 800 mTorr) 정도로 하는 것이 바람직하고, 더 나아가서는 대략 26.6 Pa(200 mTorr) 정도로 하는 것이 바람직하다. 또한, O2 가스의 가스 유량은 200 ∼ 2000 sccm 정도로 하는 것이 바람직하고, 더 나아가서는 대략 600 sccm 정도로 하는 것이 바람직하다. 또한, 필요에 따라 다른 가스, 예를 들면 CF4, N2 등을 첨가해도 좋다.
또한, 제 1 RF 전원(10a)으로부터 인가하는 플라즈마 생성용의 주파수가 높은 고주파 전력의 전압은 예를 들면 500 ∼ 3000 V 정도로 하는 것이 바람직하고, 더 나아가서는 대략 1000 V 정도로 하는 것이 바람직하다. 한편, 제 2 RF 전원(10b)으로부터 인가하는 바이어스용의 주파수가 낮은 고주파 전력의 전압은 예를 들면 0 ∼ 500 V 정도로 하는 것이 바람직하고, 더 나아가서는 대략 100 V 정도로 하는 것이 바람직하다. 이 에칭후 보호막 제거 공정에 요하는 시간은 0 ∼ 300 초 정도이다.
이상과 같이, 본 실시형태에서는 보호막 형성 공정에 의해서 패턴의 측벽부에 보호막(103)을 형성한 포토 레지스트층(102)을 마스크로 해서, 단결정 실리콘 층(101)의 플라즈마 에칭을 실행한다. 이 때문에, 높은 에칭 레이트로 단결정 실리콘층(101)의 플라즈마 에칭을 실행하는 것에 의해서, 단결정 실리콘층(101)의 포토 레지스트층(102) 바로 아래의 부분에 사이드 에칭이 진행해도, 미리 보호막(103)에 의해서, 패턴의 개구 부분의 치수(도 1의 (b)에 나타내는 d2)가 작게 되어 있으므로, 사이드 에칭된 부분의 치수(도 1의 (d)에 나타내는 d3)를, 목적으로 한 최초의 패턴의 치수(도 1의 (a)에 나타내는 d1)에 접근시킬 수 있다.
즉, 미리 포토 레지스트층(102)의 측벽부에 보호막(103)을 형성해 두는 것에 의해서, 포토 레지스트층(102) 바로 아래의 부분에 발생하는 사이드 에칭에 의한 언더컷이 최종적인 에칭 형상에 부여하는 영향을 경감할 수 있다.
실시예로서, 실제로 상기의 실시형태의 공정에 의한 플라즈마 에칭을 실행한 결과, 단결정 실리콘층(101)의 플라즈마 에칭 공정에 있어서의 압력을 26.6 Pa(200 mTorr), O2 가스의 유량비를 21%로 하는 것에 의해, 31 ㎛/min이라는 높은 에칭 레이트로 단결정 실리콘층(101)을 에칭할 수 있었다. 또한, 사이드 에칭에 의한 언더컷(상기한 d1에 대한 d3의 확대)도 대략 0으로 할 수 있었다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 언더컷의 발생을 억제할 수 있는 동시에, 종래에 비해 고속으로 단결정 실리콘을 에칭할 수 있다. 또, 본 발명은 상기의 실시형태 및 실시예에 한정되는 것은 아니고, 각종 변형이 가능하다. 예를 들면, 플라즈마 에칭 장치는 도 2에 나타낸 평행 평판형의 하부 2주파 인가형에 한정되지 않고, 상하 2주파 인가형의 플라즈마 에칭 장치나 하부 1주파 인가형의 플라즈마 에칭 장치 등의 이외에, 각종 플라즈마 에칭 장치를 사용할 수 있다.
또한, 상기의 실시 형태에서는 단결정 실리콘층(101)의 위에 포토 레지스트층(102)이 형성되어 있는 경우에 대해 설명했지만, 도 5에 나타내는 바와 같이, 단결정 실리콘층(101)과 포토 레지스트층(102)의 사이에 다른 재료로 이루어지는 층, 예를 들면 다층막(105)이 개재되어 있는 경우에도 좋다. 이 경우, 다층막(105)을 에칭한 후, 포토 레지스트층(102)의 측벽부와 다층막(105)의 측벽부에 보호막(103)을 형성하고, 그 후, 단결정 실리콘층(101)의 에칭을 실행한다. 또한, 단결정 실리콘층(101)의 위에 형성되어 있는 패터닝된 층은 포토 레지스트층(102)에 한정되지 않고, 다른 재료로 이루어지는 하드 마스크 등이어도 좋다.
도 1은 본 발명의 플라즈마 에칭 방법의 실시형태에 관한 반도체 웨이퍼의 단면 구성을 나타내는 도면.
도 2는 본 발명의 실시형태에 관한 플라즈마 에칭 장치의 개략 구성을 나타내는 도면.
도 3은 플라즈마 에칭 공정에 있어서의 압력과 Si의 에칭 레이트 및 사이드 에칭값의 관계를 측정한 결과를 나타내는 그래프.
도 4는 Si의 에칭 레이트와 O2의 유량비(O2 가스 유량/전체 가스 유량)의 관계를 측정한 결과를 나타내는 그래프.
도 5는 변형예에 관한 반도체 웨이퍼의 단면 구성을 나타내는 도면.
도면의 주요부분에 관한 부호의 설명
101: 단결정 실리콘층 102: 포토 레지스트층
103: 보호막 104: 구멍 또는 홈

Claims (8)

  1. 피처리 기판의 단결정 실리콘층을, 해당 단결정 실리콘층의 상부에 형성되고 소정의 패턴으로 패터닝된 상층을 거쳐서 처리 가스의 플라즈마에 의해 에칭하는 플라즈마 에칭 방법으로서,
    상기 단결정 실리콘층의 에칭을 실행하는 플라즈마 에칭 공정을 시작하기 전에, 카본을 포함한 가스의 플라즈마를 이용하여 상기 상층의 측벽부에 보호막을 형성하는 보호막 형성 공정을 실행하되,
    상기 보호막 형성 공정과 상기 플라즈마 에칭 공정의 사이에, 상기 단결정 실리콘층의 표면에 형성된 상기 보호막의 적어도 일부를 제거하는 에칭전 보호막 제거 공정을 실행하는 것을 특징으로 하는 플라즈마 에칭 방법.
  2. 제 1 항에 있어서,
    상기 플라즈마 에칭 공정의 후에, 상기 상층의 측벽부에 형성된 보호막을 제거하는 에칭후 보호막 제거 공정을 실행하는 것을 특징으로 하는 플라즈마 에칭 방법.
  3. 삭제
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 단결정 실리콘층의 에칭은 SF6과 O2의 혼합 가스를 처리 가스로서 사용하는 것을 특징으로 하는 플라즈마 에칭 방법.
  5. 제 4 항에 있어서,
    상기 단결정 실리콘층의 에칭은 상기 처리 가스의 총 유량에 대해, O2의 유량이 5% 이상으로 되는 유량비로 실행하는 것을 특징으로 하는 플라즈마 에칭 방법.
  6. 제 4 항에 있어서,
    상기 단결정 실리콘층의 에칭은 압력이 13.3 Pa 이상으로 되는 분위기중에서 실행하는 것을 특징으로 하는 플라즈마 에칭 방법.
  7. 피처리 기판을 수용하는 처리 챔버와,
    상기 처리 챔버내에 처리 가스를 공급하는 처리 가스 공급 수단과,
    상기 처리 가스 공급 수단으로부터 공급된 상기 처리 가스를 플라즈마화해서 상기 피처리 기판을 처리하는 플라즈마 생성 수단과,
    상기 처리 챔버내에서 제 1 항 또는 제 2 항에 기재된 플라즈마 에칭 방법이 실행되도록 제어하는 제어부를 구비한 것을 특징으로 하는 플라즈마 에칭 장치.
  8. 컴퓨터상에서 동작하는 제어 프로그램이 기억된 컴퓨터 기억 매체로서,
    상기 제어 프로그램은 실행시에 제 1 항 또는 제 2 항에 기재된 플라즈마 에칭 방법이 실행되도록 플라즈마 에칭 장치를 제어하는 것을 특징으로 하는 컴퓨터 기억 매체.
KR1020090016849A 2008-02-29 2009-02-27 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체 KR101088254B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008049500A JP5102653B2 (ja) 2008-02-29 2008-02-29 プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
JPJP-P-2008-049500 2008-02-29

Publications (2)

Publication Number Publication Date
KR20090093875A KR20090093875A (ko) 2009-09-02
KR101088254B1 true KR101088254B1 (ko) 2011-11-30

Family

ID=41013515

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090016849A KR101088254B1 (ko) 2008-02-29 2009-02-27 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체

Country Status (5)

Country Link
US (1) US20090221148A1 (ko)
JP (1) JP5102653B2 (ko)
KR (1) KR101088254B1 (ko)
CN (1) CN101521158B (ko)
TW (1) TWI503881B (ko)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193096B2 (en) 2004-12-13 2012-06-05 Novellus Systems, Inc. High dose implantation strip (HDIS) in H2 base chemistry
US8129281B1 (en) 2005-05-12 2012-03-06 Novellus Systems, Inc. Plasma based photoresist removal system for cleaning post ash residue
US7740768B1 (en) 2006-10-12 2010-06-22 Novellus Systems, Inc. Simultaneous front side ash and backside clean
US8435895B2 (en) 2007-04-04 2013-05-07 Novellus Systems, Inc. Methods for stripping photoresist and/or cleaning metal regions
JP4551913B2 (ja) 2007-06-01 2010-09-29 株式会社東芝 半導体装置の製造方法
US8591661B2 (en) 2009-12-11 2013-11-26 Novellus Systems, Inc. Low damage photoresist strip method for low-K dielectrics
JP2010272758A (ja) * 2009-05-22 2010-12-02 Hitachi High-Technologies Corp 被エッチング材のプラズマエッチング方法
US20110143548A1 (en) 2009-12-11 2011-06-16 David Cheung Ultra low silicon loss high dose implant strip
US8721797B2 (en) 2009-12-11 2014-05-13 Novellus Systems, Inc. Enhanced passivation process to protect silicon prior to high dose implant strip
US8476168B2 (en) * 2011-01-26 2013-07-02 International Business Machines Corporation Non-conformal hardmask deposition for through silicon etch
JP5701654B2 (ja) * 2011-03-23 2015-04-15 東京エレクトロン株式会社 基板処理方法
JP5830275B2 (ja) 2011-06-15 2015-12-09 東京エレクトロン株式会社 プラズマエッチング方法
US9613825B2 (en) 2011-08-26 2017-04-04 Novellus Systems, Inc. Photoresist strip processes for improved device integrity
CN103681281B (zh) * 2012-09-26 2016-08-10 中芯国际集成电路制造(上海)有限公司 双重图形化膜层的方法
CN104253035A (zh) * 2013-06-27 2014-12-31 北京北方微电子基地设备工艺研究中心有限责任公司 基片刻蚀方法
JP6207947B2 (ja) * 2013-09-24 2017-10-04 東京エレクトロン株式会社 被処理体をプラズマ処理する方法
US9305822B2 (en) * 2014-01-17 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment marks in non-STI isolation formation and methods of forming the same
JP6151215B2 (ja) * 2014-05-15 2017-06-21 東京エレクトロン株式会社 プラズマエッチング方法
US9514954B2 (en) 2014-06-10 2016-12-06 Lam Research Corporation Peroxide-vapor treatment for enhancing photoresist-strip performance and modifying organic films
KR102223145B1 (ko) 2014-07-04 2021-03-05 삼성디스플레이 주식회사 박막 트랜지스터 기판, 이를 갖는 액정 표시 패널 및 이의 제조방법
CN106298498B (zh) * 2015-06-11 2018-12-25 中微半导体设备(上海)有限公司 刻蚀形成硅通孔的方法与硅通孔刻蚀装置
JP6859088B2 (ja) * 2016-12-14 2021-04-14 エイブリック株式会社 半導体装置の製造方法
JP6561093B2 (ja) 2017-07-24 2019-08-14 東京エレクトロン株式会社 シリコン酸化膜を除去する方法
JP7229750B2 (ja) * 2018-12-14 2023-02-28 東京エレクトロン株式会社 プラズマ処理方法およびプラズマ処理装置
US20210210355A1 (en) * 2020-01-08 2021-07-08 Tokyo Electron Limited Methods of Plasma Processing Using a Pulsed Electron Beam

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100256137B1 (ko) * 1996-03-26 2000-05-15 아사무라 타카싯 반도체장치및그제조방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0677170A (ja) * 1992-08-26 1994-03-18 Nippon Soken Inc 高速ドライエッチング方法
DE4241045C1 (de) * 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
US5882535A (en) * 1997-02-04 1999-03-16 Micron Technology, Inc. Method for forming a hole in a semiconductor device
US5801083A (en) * 1997-10-20 1998-09-01 Chartered Semiconductor Manufacturing, Ltd. Use of polymer spacers for the fabrication of shallow trench isolation regions with rounded top corners
JP3063710B2 (ja) * 1997-11-17 2000-07-12 日本電気株式会社 半導体装置の製造方法
FR2834382B1 (fr) * 2002-01-03 2005-03-18 Cit Alcatel Procede et dispositif de gravure anisotrope du silicium a haut facteur d'aspect
US6979652B2 (en) * 2002-04-08 2005-12-27 Applied Materials, Inc. Etching multi-shaped openings in silicon
JP2004087738A (ja) * 2002-08-26 2004-03-18 Tokyo Electron Ltd Ｓｉエッチング方法
US6911399B2 (en) * 2003-09-19 2005-06-28 Applied Materials, Inc. Method of controlling critical dimension microloading of photoresist trimming process by selective sidewall polymer deposition
KR100549204B1 (ko) * 2003-10-14 2006-02-02 주식회사 리드시스템 실리콘 이방성 식각 방법
US7988816B2 (en) * 2004-06-21 2011-08-02 Tokyo Electron Limited Plasma processing apparatus and method
JP4672318B2 (ja) * 2004-09-22 2011-04-20 東京エレクトロン株式会社 エッチング方法
JP2006222154A (ja) * 2005-02-08 2006-08-24 Sharp Corp 半導体装置の製造方法
US7695632B2 (en) * 2005-05-31 2010-04-13 Lam Research Corporation Critical dimension reduction and roughness control
US7902078B2 (en) * 2006-02-17 2011-03-08 Tokyo Electron Limited Processing method and plasma etching method
JP4877747B2 (ja) * 2006-03-23 2012-02-15 東京エレクトロン株式会社 プラズマエッチング方法
TW200806567A (en) * 2006-07-26 2008-02-01 Touch Micro System Tech Method of deep etching
US8262920B2 (en) * 2007-06-18 2012-09-11 Lam Research Corporation Minimization of mask undercut on deep silicon etch

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100256137B1 (ko) * 1996-03-26 2000-05-15 아사무라 타카싯 반도체장치및그제조방법

Also Published As

Publication number Publication date
JP2009206401A (ja) 2009-09-10
CN101521158A (zh) 2009-09-02
TW200947548A (en) 2009-11-16
JP5102653B2 (ja) 2012-12-19
KR20090093875A (ko) 2009-09-02
TWI503881B (zh) 2015-10-11
US20090221148A1 (en) 2009-09-03
CN101521158B (zh) 2012-06-06

Similar Documents

Publication Publication Date Title
KR101088254B1 (ko) 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체
US9177823B2 (en) Plasma etching method and plasma etching apparatus
KR100924853B1 (ko) 플라즈마 에칭 방법, 플라즈마 에칭 장치, 제어 프로그램및 컴퓨터 기억매체
JP5373669B2 (ja) 半導体装置の製造方法
JP5839689B2 (ja) プラズマエッチング方法及び半導体装置の製造方法並びにコンピュータ記憶媒体
KR101061621B1 (ko) 플라즈마 에칭 방법 및 컴퓨터 기억 매체
JP2010205967A (ja) プラズマエッチング方法、プラズマエッチング装置及びコンピュータ記憶媒体
JP5568340B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
KR101067222B1 (ko) 플라즈마 에칭 방법, 플라즈마 에칭 장치, 제어 프로그램 및 컴퓨터 기억 매체
JP6017928B2 (ja) プラズマエッチング方法及びプラズマエッチング装置
KR101068014B1 (ko) 플라즈마 에칭 방법, 플라즈마 에칭 장치 및 컴퓨터 기억 매체
JP2019012732A (ja) プラズマエッチング方法及びプラズマエッチング装置
US20090206053A1 (en) Plasma etching method, plasma etching apparatus, control program and computer-readable storage medium
JP5804978B2 (ja) プラズマエッチング方法及びコンピュータ記録媒体
US10811275B2 (en) Plasma etching method and plasma etching apparatus
JP2008187112A (ja) プラズマエッチング方法、プラズマエッチング装置、制御プログラム及びコンピュータ記憶媒体

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141103

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151016

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161019

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171018

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181119

Year of fee payment: 8