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KR101087783B1 - A method for forming a capacitor of a semiconductor device - Google Patents

A method for forming a capacitor of a semiconductor device Download PDF

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KR101087783B1
KR101087783B1 KR1020030096505A KR20030096505A KR101087783B1 KR 101087783 B1 KR101087783 B1 KR 101087783B1 KR 1020030096505 A KR1020030096505 A KR 1020030096505A KR 20030096505 A KR20030096505 A KR 20030096505A KR 101087783 B1 KR101087783 B1 KR 101087783B1
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semiconductor device
light shielding
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강춘수
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 마스크 공정마진 및 고집적화에 필요한 정전용량을 확보하기 위하여, 하부전극용 산화막이 증착된 반도체기판 상에 네가티브형 감광막을 도포하고 하부전극의 장축 방향으로 차광패턴이 형성된 제1노광마스크로 제1노광공정과, 하부전극의 단축 방향으로 차광패턴이 형성된 제2노광마스크로 제2노광공정으로 비노광된 하부전극 영역을 정의한 다음, 상기 비노광된 하부전극 영역을 현상공정으로 제거하여 하부전극 영역의 하부전극용 산화막을 노출시키는 감광막패턴을 형성함으로써 후속 공정으로 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 캐패시터를 형성할 수 있도록 하고, 마스크 공정의 마진을 확보할 수 있는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a capacitor of a semiconductor device. In order to secure a mask process margin and capacitance required for high integration, a negative photosensitive film is coated on a semiconductor substrate on which an oxide film for the lower electrode is deposited, and in the long axis direction of the lower electrode. The first exposure mask having the light shielding pattern is formed, and the lower electrode area unexposed by the second exposure process with the second exposure mask having the light shielding pattern formed in the short axis direction of the lower electrode. By removing the electrode region by a developing process to form a photosensitive film pattern exposing the lower electrode oxide film of the lower electrode region, a subsequent process can form a capacitor capable of securing a capacitance sufficient for high integration of the semiconductor device, mask process This is a technology that can secure a margin.

Description

반도체소자의 캐패시터 형성방법{A method for forming a capacitor of a semiconductor device}A method for forming a capacitor of a semiconductor device

도 1 및 도 2 는 종래기술에 따라 형성된 반도체소자를 도시한 평면 셈사진.1 and 2 are planar schematics showing semiconductor devices formed in accordance with the prior art;

도 3 및 도 4 는 본 발명의 실시예에 따라 형성된 제1마스크 및 제2마스크의 평면도.3 and 4 are plan views of the first mask and the second mask formed in accordance with an embodiment of the present invention.

도 5 및 도 6 은 상기 도 3 및 도 4 의 마스크에 따라 노광된 감광막을 도시한 평면도.5 and 6 are plan views illustrating a photosensitive film exposed according to the mask of FIGS. 3 and 4.

도 7 은 상기 도 3 및 도 4 의 제1,2마스크를 이용한 이중 노광공정으로 단층의 감광막을 노광 및 현상하여 도시한 감광막패턴을 도시한 평면도.7 is a plan view illustrating a photoresist pattern of a single layer photoresist film exposed and developed by a double exposure process using the first and second masks of FIGS. 3 and 4.

도 8 은 본 발명의 다른 실시예에 따라 형성된 상기 제2마스크의 평면도.8 is a plan view of the second mask formed in accordance with another embodiment of the present invention.

< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>

11 : 제1노광마스크 13,23,63 : 차광패턴11: first exposure mask 13, 23, 63: shading pattern

15,25,65 : 투광영역 21,61 : 제2노광마스크15,25,65 Light transmitting area 21,61 Second exposure mask

27, 67 : 보조 투광영역 31,41,51 : 반도체기판27, 67: auxiliary light-emitting area 31, 41, 51: semiconductor substrate

33,43 : 노광된 영역 35,45,55 : 감광막33,43: Exposed area 35,45,55: Photosensitive film

53 : 하부전극 영역 69 : 보조 차광패턴53: lower electrode region 69: auxiliary shading pattern

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 반도체소자의 고집적화에 따른 캐패시터의 형성공정시 마스크 단계에서의 공정 마진을 확보하고 후속 공정시 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있도록 하는 기술에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a capacitor of a semiconductor device, and in particular, to secure a process margin in a mask step during a capacitor formation process according to high integration of a semiconductor device, and to secure a capacitance sufficient for high integration of a semiconductor device in a subsequent process. It is about technology to do.

반도체소자가 고집적화되어 셀 크기가 감소됨에 따라 하부전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.As semiconductor devices are highly integrated and cell size is reduced, it is difficult to secure sufficient capacitance in proportion to the surface area of the lower electrode.

특히, 단위 셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.In particular, in a DRAM device having a unit cell composed of one MOS transistor and a capacitor, it is important to reduce the area while increasing the capacitance of a capacitor, which occupies a large area on a chip, which is an important factor for high integration of the DRAM device.

그래서, ( Eo × Er × A ) / T ( 단, 상기 Eo 는 진공유전율, 상기 Er 은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량을 증가시키기 위하여, 하부전극인 하부전극의 표면적을 증가시켜 캐패시터를 형성하거나, 유전체막의 두께를 감소시켜 캐패시터를 형성하였다.Thus, the capacitance of the capacitor represented by (Eo × Er × A) / T (wherein Eo is the vacuum dielectric constant, Er is the dielectric constant of the dielectric film, A is the area of the capacitor and T is the thickness of the dielectric film) is increased. In order to do this, the surface area of the lower electrode, which is the lower electrode, is increased to form a capacitor, or the thickness of the dielectric film is reduced to form a capacitor.

현재 디램의 캐패시터 형성공정은 홀 형태 ( hole type ) 의 마스크 공정시 취약한 공정마진을 갖게 된다. Currently, capacitor formation process of DRAM has weak process margin in hole type mask process.

또한, 하부전극의 형성공정시 하부전극의 모양이 타원 형태라 모서리 부분의 라운딩이 심하여 고집적화에 충분한 정전용량을 확보할 수 없을 뿐만 아니라, 하부전극이 완성시 이웃하는 하부전극 간에 붙음 현상 ( leaning ) 이 유발될 수 있다. In addition, during the formation of the lower electrode, the shape of the lower electrode is elliptical, so the rounding of the corner portion is not sufficient to ensure sufficient capacitance for high integration, and the lower electrode is stuck between neighboring lower electrodes when completed. This can be caused.

도 1 및 도 2 는 종래기술에 따라 형성되는 하부전극의 평면 셈사진을 도시한 것이다. 1 and 2 show planar schematics of lower electrodes formed according to the prior art.

상기 도 1 은 하부전극용 산화막의 제거공정 전의 형태를 도시한 것이다. FIG. 1 illustrates the form before the removal process of the oxide film for the lower electrode.

상기 도 2 는 하부전극용 산화막을 제거하고 표면에 반구형 실리콘이 형성된 하부전극을 형성한 것을 도시한 것으로, 이웃하는 하부전극 간에 붙음 ( leaning ) 현상이 유발된 것을 도시한다. FIG. 2 illustrates a bottom electrode formed by removing an oxide film for the lower electrode and forming hemispherical silicon on a surface thereof, and shows a phenomenon in which a leaning phenomenon occurs between neighboring lower electrodes.

이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 마스크 공정시 공정마진이 부족하고 완성된 하부전극 간의 붙음 현상이 유발되며 반도체소자의 고집적화에 충분한 정전용량을 확보하기 어려운 문제점이 있다. As described above, the method of forming a capacitor of a semiconductor device according to the prior art has a problem of insufficient process margin during masking, adhesion between completed lower electrodes, and difficulty in securing sufficient capacitance for high integration of the semiconductor device. .

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위하여, 마스크 공정의 공정 마진을 확보하고 반도체소자의 고집적화에 충분한 정전용량을 갖는 안정된 캐패시터를 형성할 수 있도록 하는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention provides a method of forming a capacitor of a semiconductor device, in order to solve the above-mentioned problems according to the related art, to form a stable capacitor having a sufficient capacitance for securing a process margin of a mask process and high integration of the semiconductor device. The purpose is.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은, In order to achieve the above object, a method of forming a capacitor of a semiconductor device according to the present invention,

하부전극용 산화막이 증착된 반도체기판 상에 네가티브형 감광막을 도포하는 공정과,Applying a negative photosensitive film on a semiconductor substrate on which an oxide film for lower electrodes is deposited;

하부전극의 장축 방향으로 차광패턴이 형성된 제1노광마스크로 제1노광하는 공정과,Performing a first exposure with a first exposure mask having a light shielding pattern formed in the long axis direction of the lower electrode;

하부전극의 단축 방향으로 차광패턴이 형성된 제2노광마스크로 제2노광하여 비노광된 하부전극 영역을 정의하는 공정과,Defining a non-exposed lower electrode region by second exposure with a second exposure mask having a light shielding pattern formed in a short direction of the lower electrode,

상기 비노광된 하부전극 영역을 현상공정으로 제거하여 하부전극 영역의 하부전극용 산화막을 노출시키는 감광막패턴을 형성하는 공정을 포함하는 것과,Removing the unexposed lower electrode region by a developing process to form a photoresist pattern that exposes an oxide film for lower electrode of the lower electrode region;

상기 제1노광마스크는 직사각형 평면구조를 갖는 하부전극의 단축 길이 만큼 선폭을 갖는 라인 형태의 차광패턴이 하부전극 영역에 중첩되며 상기 하부전극의 장축방향으로 형성된 것과,The first exposure mask may include a light blocking pattern having a line shape having a line width corresponding to a short axis length of a lower electrode having a rectangular planar structure overlapping the lower electrode region and being formed in the long axis direction of the lower electrode;

상기 제1노광 공정은 x 축 방향으로 두 개의 투광영역이 형성된 다이폴 조명계를 이용하여 실시하는 것과,The first exposure process is performed using a dipole illumination system in which two light transmission regions are formed in the x-axis direction,

상기 제2노광마스크는 직사각형 평면구조를 갖는 하부전극의 장축 길이 만큼 선폭을 갖는 라인 형태의 차광패턴이 하부전극 영역에 중첩되며 상기 하부전극의 단축방향으로 형성되되, The second exposure mask has a light shielding pattern in the form of a line having a line width corresponding to the length of the long axis of the lower electrode having a rectangular planar structure and overlaps the lower electrode region and is formed in the short direction of the lower electrode.

상기 차광패턴은 상기 하부전극의 단축 방향으로 상기 차광패턴의 내측에 보조 투광영역이 30 ∼ 60 ㎚ 크기의 선폭으로 구비되는 것과,The light shielding pattern may include an auxiliary light-transmitting region having a line width of 30 to 60 nm in the short direction of the lower electrode, inside the light shielding pattern.

상기 제2노광마스크는 상기 제1,2노광공정의 이중 노광시 비노광 영역에 위치한 차광패턴 바깥쪽에 보조 차광패턴이 형성되는 것과,The second exposure mask may include an auxiliary light shielding pattern formed outside the light shielding pattern positioned in the non-exposure area during double exposure of the first and second exposure processes.

상기 제2노광 공정은 y 축 방향으로 두 개의 투광영역이 형성된 다이폴 조명 계를 이용하여 실시하는 것을 특징으로 한다. The second exposure process may be performed using a dipole illumination system in which two light transmission regions are formed in the y axis direction.

한편, 본 발명의 원리는 다음과 같다. On the other hand, the principle of the present invention is as follows.

먼저, 반도체기판 상에 네가티브형 감광막을 도포한다.First, a negative photosensitive film is coated on a semiconductor substrate.

그 다음, 다이폴 ( dipole ) 조명계의 x 축 및 y 축 방향으로 상기 감광막을 각각 노광하는 이중 노광공정으로 충분한 공정마진을 확보하고, 모서리 라운딩이 없는 하부전극을 형성할 수 있도록 하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성할 수 있도록 하는 것이다. Next, a double exposure process for exposing the photoresist film in the x- and y-axis directions of a dipole illumination system, respectively, to ensure sufficient process margin, and to form a lower electrode without corner rounding, thereby increasing the integration of semiconductor devices. It is to be able to form a capacitor having a sufficient capacitance.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다. Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 3 내지 도 7 은 본 발명의 제1실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 것으로, 반도체기판 상의 하부전극용 산화막 상에 네가티브형 감광막을 도포하고 이를 패터닝하는 것이다. 3 to 7 illustrate a method of forming a capacitor of a semiconductor device according to a first embodiment of the present invention, in which a negative photosensitive film is coated and patterned on an oxide film for a lower electrode on a semiconductor substrate.

도 3 은 하부전극을 패터닝하기 위한 제1노광마스크(11)를 도시한 평면도로서, 크롬으로 형성되는 차광패턴(13)과 투광영역(15)이 구비된 것이다. 3 is a plan view illustrating a first exposure mask 11 for patterning a lower electrode, and includes a light blocking pattern 13 and a light transmitting region 15 formed of chromium.

이때, 상기 차광패턴(13)은 직사각형 평면구조를 갖는 하부전극의 단축 길이 만큼 선폭을 갖는 라인패턴 형태로 하부전극 영역에 중첩되며 상기 하부전극의 장축방향으로 형성된 것이다. In this case, the light blocking pattern 13 overlaps the lower electrode region in the form of a line pattern having a line width corresponding to a short axis length of the lower electrode having a rectangular planar structure, and is formed in the long axis direction of the lower electrode.

상기 투광영역(15)은 후속 공정에서 하부전극의 단축방향으로 상기 하부전극을 일정거리를 이격되어 형성되도록 한다. The light transmissive region 15 is formed to be spaced apart from the lower electrode by a predetermined distance in a shorter direction of the lower electrode in a subsequent process.

도 4 는 상기 하부전극을 패터닝하기 위한 제2노광마스크(21)를 도시한 평면도로서, 크롬으로 형성되는 차광패턴(23), 투광영역(25) 및 보조 투광영역(27)을 도시한 것이다.FIG. 4 is a plan view illustrating a second exposure mask 21 for patterning the lower electrode, and illustrates a light blocking pattern 23, a light transmitting region 25, and an auxiliary light transmitting region 27 formed of chromium.

이때, 상기 차광패턴(23)은 직사각형 평면구조를 갖는 하부전극의 장축 길이 만큼 선폭을 갖는 라인패턴 형태로 하부전극 영역에 중첩되며 상기 하부전극의 단축방향으로 형성된 것이다. In this case, the light shielding pattern 23 overlaps the lower electrode region in the form of a line pattern having a line width as long as the long axis length of the lower electrode having a rectangular planar structure, and is formed in the short direction of the lower electrode.

상기 투광영역(25)은 상기 차광패턴(23)이 하부전극의 장축 방향으로 일정거리 이격되어 형성되도록 한다. The light transmission region 25 allows the light shielding pattern 23 to be formed to be spaced apart by a predetermined distance in the long axis direction of the lower electrode.

상기 보조 투광영역(27)은 상기 차광패턴(23)과 같은 방향으로 형성되어 후속 노광 및 현상 공정으로 패터닝되지 않을 정도로 작은 선폭으로 형성된 것이다. The auxiliary light-transmitting area 27 is formed in the same direction as the light-shielding pattern 23 and is formed with a line width small enough not to be patterned by subsequent exposure and development processes.

도 5 는 반도체기판(31) 상에 네가티브형 감광막(35)을 도포하고 상기 도 3 의 제1노광마스크(11)를 이용한 노광공정으로 노광된 영역(33)을 형성한 것을 도시한 평면도로서, x 축 방향으로 두 개의 투광영역이 형성된 다이폴 조명계를 이용하여 실시한 것이다. FIG. 5 is a plan view showing the application of the negative photosensitive film 35 on the semiconductor substrate 31 and the formation of the exposed region 33 by the exposure process using the first exposure mask 11 of FIG. This is done using a dipole illumination system in which two transmissive regions are formed in the x-axis direction.

도 6 은 반도체기판(41) 상에 네가티브형 감광막(45)을 도포하고 상기 도 3 의 제1노광마스크(21)를 이용한 노광공정으로 노광된 영역(43)을 형성한 것을 도시한 평면도로서, y 축 방향으로 두 개의 투광영역이 형성된 다이폴 조명계를 이용하여 실시한 것이다. FIG. 6 is a plan view showing the application of the negative photosensitive film 45 on the semiconductor substrate 41 and the formation of the exposed region 43 by the exposure process using the first exposure mask 21 of FIG. This is done using a dipole illumination system in which two transmissive regions are formed in the y axis direction.

이때, 상기 노광된 영역(43)에 상기 도 3 의 보조 투광영역(27)으로 인하여 상기 감광막(45)이 비노광된 영역(47)이 구비된다. In this case, the exposed region 43 includes a region 47 in which the photosensitive film 45 is not exposed due to the auxiliary transmissive region 27 of FIG. 3.

그리고, 상기 비노광된 영역(47)은 후속 현상 공정시 제거된다. The unexposed areas 47 are then removed during the subsequent development process.

도 7 은 도 3 및 도 4 의 마스크를 이용한 이중 노광공정을 이용하여 하부전 극용 산화막(도시안됨)이 형성된 반도체기판(51) 상에 감광막(55)패턴을 형성한 것을 도시한 평면도로서, 오픈된 부분은 후속 공정으로 하부전극이 형성될 영역인 하부전극 영역(53)을 도시한 것이다.FIG. 7 is a plan view illustrating the formation of a photosensitive film 55 pattern on a semiconductor substrate 51 on which a lower electrode oxide film (not shown) is formed using a double exposure process using the mask of FIGS. 3 and 4. The lower portion shows the lower electrode region 53, which is a region where the lower electrode will be formed in a subsequent process.

먼저, 반도체기판(51) 상에 감광막(55)을 도포하고 상기 도 3의 제1노광마스크(11)를 이용하여 상기 도 5 와 같은 제1노광공정을 실시한다.First, the photosensitive film 55 is coated on the semiconductor substrate 51, and the first exposure process of FIG. 5 is performed using the first exposure mask 11 of FIG. 3.

그 다음, 상기 도 4 의 제2노광마스크(21)를 이용하여 상기 도 6 과 같은 제2노광공정을 실시한다.Next, the second exposure process of FIG. 6 is performed by using the second exposure mask 21 of FIG. 4.

그리고, 상기 제1,2노광공정으로 형성된 비노광 영역의 감광막(55)을 제거하여 하부전극 영역(53)을 노출시키는 감광막(55)패턴을 형성한다.In addition, the photoresist layer 55 may be formed to expose the lower electrode region 53 by removing the photoresist layer 55 of the non-exposed region formed by the first and second exposure processes.

도 8 은 본 발명의 제2실시예에 따른 반도체소자의 제2노광마스크를 도시한 평면도로서, 상기 도 4 의 제2노광마스크(21)와 같은 형상에 보조 차광패턴(69)이 형성된 것이다.FIG. 8 is a plan view illustrating a second exposure mask of the semiconductor device according to the second embodiment of the present invention, wherein the auxiliary light shielding pattern 69 is formed in the same shape as the second exposure mask 21 of FIG. 4.

이때, 상기 차광패턴(63)은 상기 하부전극의 장축방향 크기만큼 선폭을 갖는 라인패턴으로 형성하되, 상기 라인패턴은 상기 하부전극 단축방향의 라인 형태로 형성된 것이다.In this case, the light shielding pattern 63 is formed as a line pattern having a line width as long as the length of the lower electrode in the long axis direction, and the line pattern is formed in the form of a line in the short axis direction of the lower electrode.

상기 보조 차광패턴(69)은 이중 노광시 비노광 영역의 상기 차광패턴(63) 바깥쪽에 형성되어 패턴 CD 의 변화를 최소화시킨다.The auxiliary light shielding pattern 69 is formed outside the light shielding pattern 63 in the non-exposed area during the double exposure to minimize the change of the pattern CD.

상기 투광영역(65)은 상기 차광패턴(63)이 하부전극의 장축 방향으로 일정거리 이격되어 형성되도록 한다.The light-transmitting region 65 allows the light-shielding pattern 63 to be formed at a predetermined distance from the long axis of the lower electrode.

상기 보조 투광영역(67)은 상기 차광패턴(63)과 같은 방향으로 형성되어 후 속 노광 및 현상 공정으로 패터닝되지 않을 정도의 작은 선폭으로 형성된 것이다. The auxiliary light-transmitting region 67 is formed in the same direction as the light-shielding pattern 63 and is formed to have a small line width such that it is not patterned by subsequent exposure and development processes.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 두 개의 노광마스크를 이용한 이중 노광 방법으로 마스크 공정 마진을 확보할 수 있도록 하고 하부전극 영역을 예정된 크기로 형성할 수 있도록 하여 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성할 수 있도록 하여 반도체소자의 수율, 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 제공한다. As described above, in the method of forming a capacitor of a semiconductor device according to the present invention, the mask process margin can be secured by a double exposure method using two exposure masks, and the lower electrode region can be formed to a predetermined size. It is possible to form a capacitor having a capacitance sufficient for high integration of the present invention provides an effect of improving the yield, characteristics and reliability of the semiconductor device, thereby enabling high integration of the semiconductor device.

Claims (8)

산화막이 증착된 반도체기판 상에 네가티브형 감광막을 도포하는 공정과,Coating a negative photosensitive film on a semiconductor substrate on which an oxide film is deposited; 하부전극의 장축 방향으로 차광패턴이 형성된 제1노광마스크로 제1노광하는 공정과,Performing a first exposure with a first exposure mask having a light shielding pattern formed in the long axis direction of the lower electrode; 상기 하부전극의 단축 방향으로 차광패턴이 형성되며, 상기 차광 패턴 내측에 보조 투광영역이 형성된 제2노광마스크로 제2노광하여 비노광된 하부전극 영역을 정의하는 공정과,Defining a non-exposed lower electrode region by second exposure to a second exposure mask having a light shielding pattern formed in a short direction of the lower electrode, and an auxiliary light transmission region formed inside the light shielding pattern; 상기 비노광된 하부전극 영역의 감광막을 현상공정으로 제거하여 상기 하부전극 영역의 산화막을 노출시키는 감광막패턴을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.And forming a photoresist pattern for exposing the oxide film of the lower electrode region by removing the photoresist of the unexposed lower electrode region by a developing process. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 제1노광마스크는 직사각형 평면구조를 갖는 상기 하부전극의 단축 길이 만큼 선폭을 갖는 라인 형태의 차광패턴이 하부전극 영역에 중첩되며 상기 하부전극의 장축방향으로 형성된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.The first exposure mask is a capacitor of a semiconductor device, characterized in that the light-shielding pattern of a line shape having a line width as long as the short axis length of the lower electrode having a rectangular planar structure overlaps the lower electrode region and is formed in the long axis direction of the lower electrode. Way. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 제1노광 공정은 x 축 방향으로 두 개의 투광영역이 형성된 다이폴 조명계를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.The first exposure process is a capacitor forming method of a semiconductor device, characterized in that performed using a dipole illumination system formed with two light-transmitting region in the x-axis direction. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1 항에 있어서, The method of claim 1, 상기 제2노광마스크는 직사각형 평면구조를 갖는 상기 하부전극의 장축 길이 만큼 선폭을 갖는 라인 형태의 차광패턴이 하부전극 영역에 중첩되며 상기 하부전극의 단축방향으로 형성된 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.The second exposure mask is a capacitor of a semiconductor device, characterized in that the light-shielding pattern of a line shape having a line width as long as the long axis length of the lower electrode having a rectangular planar structure overlaps the lower electrode region and is formed in the short axis direction of the lower electrode. Way. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 4 항에 있어서, The method of claim 4, wherein 상기 차광패턴은 상기 하부전극의 단축 방향으로 상기 차광패턴의 내측에 보조 투광영역이 30 ∼ 60 ㎚ 크기의 선폭으로 구비되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.The light shielding pattern is a capacitor forming method of a semiconductor device, characterized in that the auxiliary light-transmitting region is provided with a line width of 30 ~ 60nm inside the light shielding pattern in the short direction of the lower electrode. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 1 항에 있어서, The method of claim 1, 상기 제2노광마스크는 상기 제1,2노광공정의 이중 노광시 비노광 영역에 위치한 차광패턴 바깥쪽에 보조 차광패턴이 형성되는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법. The second exposure mask is a capacitor forming method of a semiconductor device, characterized in that the auxiliary light shielding pattern is formed on the outside of the light shielding pattern located in the non-exposed area during the double exposure of the first and second exposure process. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 1 항에 있어서, The method of claim 1, 상기 제2노광 공정은 y 축 방향으로 두 개의 투광영역이 형성된 다이폴 조명계를 이용하여 실시하는 것을 특징으로 하는 반도체소자의 캐패시터 형성방법.The second exposure process is a capacitor forming method of a semiconductor device, characterized in that performed using a dipole illumination system formed with two light-transmitting region in the y-axis direction. 삭제delete
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