[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR101012029B1 - 반도체 장치 내장 다층 배선 기판 및 그 제조 방법 - Google Patents

반도체 장치 내장 다층 배선 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR101012029B1
KR101012029B1 KR1020030005786A KR20030005786A KR101012029B1 KR 101012029 B1 KR101012029 B1 KR 101012029B1 KR 1020030005786 A KR1020030005786 A KR 1020030005786A KR 20030005786 A KR20030005786 A KR 20030005786A KR 101012029 B1 KR101012029 B1 KR 101012029B1
Authority
KR
South Korea
Prior art keywords
wiring
semiconductor device
base material
temperature
wiring board
Prior art date
Application number
KR1020030005786A
Other languages
English (en)
Other versions
KR20030066360A (ko
Inventor
오가와미노루
이즈미마사히로
이토시게야스
야마다신게츠
스즈키슈지
구로사키히로오
Original Assignee
미쓰비시 쥬시 가부시끼가이샤
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미쓰비시 쥬시 가부시끼가이샤, 소니 주식회사 filed Critical 미쓰비시 쥬시 가부시끼가이샤
Publication of KR20030066360A publication Critical patent/KR20030066360A/ko
Application granted granted Critical
Publication of KR101012029B1 publication Critical patent/KR101012029B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4632—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating thermoplastic or uncured resin sheets comprising printed circuits without added adhesive materials between the sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/4617—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0104—Properties and characteristics in general
    • H05K2201/0129—Thermoplastic polymer, e.g. auto-adhesive layer; Shaping of thermoplastic polymer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09009—Substrate related
    • H05K2201/09036—Recesses or grooves in insulating substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0104—Tools for processing; Objects used during processing for patterning or coating
    • H05K2203/0108—Male die used for patterning, punching or transferring
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/04—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
    • H05K3/041—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by using a die for cutting the conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/107—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by filling grooves in the support with conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H05K3/1258—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns by using a substrate provided with a shape pattern, e.g. grooves, banks, resist pattern
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00—Stock material or miscellaneous articles
    • Y10S428/901—Printed circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/24—Structurally defined web or sheet [e.g., overall dimension, etc.]
    • Y10T428/24802—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.]
    • Y10T428/24917—Discontinuous or differential coating, impregnation or bond [e.g., artwork, printing, retouched photograph, etc.] including metal layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/249921—Web or sheet containing structurally defined element or component
    • Y10T428/249994—Composite having a component wherein a constituent is liquid or is contained within preformed walls [e.g., impregnant-filled, previously void containing component, etc.]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

본 발명은 고내열성, 수지 유동을 일으키지 않고 저온 융착이 가능하며, 고정밀도 고선명의 도체 배선이 가능하고, 고밀도 초소형의 3차원 실장 모듈 등이 실현 가능하며, 또한 소량 다품종이라는 제조 형태에 적합하게 적용되고 환경면에서도 부하가 적은 반도체 장치 내장 다층 배선 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.
반도체 장치 내장 다층 배선 기판은 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 주성분으로 하는 열가소성 수지 조성물로 이루어지는 절연 기재(11)에 도체 배선(14, 15)이 표면이 표출된 상태로 매설된 배선 기재(1∼8)가 적층되고, 배선 기재(4, 6)에는 IC 칩(17)이 탑재되고, 이들 배선 기재(1∼8)의 절연 기재끼리가 열융착에 의해 접착되는 동시에, 각 배선 기재(1∼8)의 도체 배선 및 배선 기재끼리의 층간 배선은 도전성 페이스트(23)를 경화하여 이루어지는 도전재(15)에 의해 구성되어 있다.

Description

반도체 장치 내장 다층 배선 기판 및 그 제조 방법 {SEMICONDUCTOR DEVICE BUILT-IN MULTILAYER WIRING BOARD AND METHOD OF MANUFACTURING SAME}
도 1은 본 발명의 제1 실시형태의 IC 칩 내장 다층 배선 기판을 도시하는 단면도이다.
도 2의 (a)∼(d)는 본 발명의 제1 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법을 도시하는 과정도이다.
도 3의 (a)∼(e)는 본 발명의 제1 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법을 도시하는 과정도이다.
도 4는 절연 기재 및 탄성 필름의 탄성율 온도 의존성을 도시한 도면이다.
도 5의 (a)∼(f)는 본 발명의 제1 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법을 도시하는 과정도이다.
도 6의 (a)∼(e)는 본 발명의 제1 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법을 도시하는 과정도이다.
도 7의 (a)∼(e)는 본 발명의 제1 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법을 도시하는 과정도이다.
도 8의 (a) 및 (b)는 본 발명의 제1 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법을 도시하는 과정도이다.
도 9는 본 발명의 제1 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법을 도시하는 과정도이다.
도 10은 본 발명의 제2 실시형태의 IC 칩 내장 다층 배선 기판을 도시하는 단면도이다.
도 11의 (a)∼(d)는 본 발명의 제2 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법을 도시하는 과정도이다.
도 12의 (a) 및 (b)는 본 발명의 제2 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법을 도시하는 과정도이다.
도 13은 본 발명의 제3 실시형태의 IC 칩 내장 다층 배선 기판을 도시하는 단면도이다.
도 14의 (a) 및 (b)는 본 발명의 제3 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법을 도시하는 과정도이다.
도 15의 (a)∼(c)는 본 발명의 제3 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법을 도시하는 과정도이다.
도 16은 본 발명의 제3 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법을 도시하는 과정도이다.
도 17은 본 발명의 제4 실시형태의 IC 칩 내장 다층 배선 기판을 도시하는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 최상층 기체
2 : 속이 채워진 내층 기재
3 : 구멍이 빈(개구) 내층 기재
4 : IC 칩(반도체 장치) 탑재 내층 기재
5 : 구멍이 빈(개구) 내층 기재
6 : IC 칩(반도체 장치) 탑재 내층 기재
7 : 속이 채워진 내층 기재
8 : 최하층 기재
9 : 전자 부품
11 : 절연 기재
12 : 홈부
13 : 비어홀
14 : 금속박
15 : 도전재
16 : 구멍
17 : IC 칩
18 : 단자
21 : 절연 기재
22 : 관통 구멍
23 : 도전성 페이스트
24 : 배선 기재
31 : 금속박
31a, 31b : 금속박
32 : 요철 전사 지그
33 : 탄성 필름
34 : 최상층 기재
35 : 최하층 기재
41, 51 : 스탬퍼
42, 52, 53 : 볼록부
43 : 배선 회로 형성용 홈부
44 : 관통 구멍
45 : 도전성 페이스트
46 : 도전 회로
47 : 층간 도통부
48 : 연마기
49, 50, 55, 56, 62, 63 : 내층 기재
54 : IC 칩 수납용 구멍
61 : 열압착 지그
71 : 적층 지그
72 : 쿠션 필름
73 : 압박 지그
81 : IC 칩 수납용 내층 기재
82, 93 : 오목부
92 : 볼록부
94 : 스키지
본 발명은 반도체 장치 내장 다층 배선 기판 및 그 제조 방법에 관한 것으로, 특히, 반도체 장치를 탑재한 배선 기재를 포함하는 복수의 배선 기재를 적층하여 이루어지는 고밀도이며 또 초소형인 3차원 실장 모듈에 적합하게 이용하는 반도체 장치 내장 다층 배선 기판 및 그 제조 방법에 관한 것이다.
최근, 프린트 적층판이나 세라믹 적층판 등의 기판 상에, 저항, 커패시터 등의 수동 부품 외에, 소형 반도체 패키지, 반도체 베어칩, FBGA(fine pitch ball grid array) 등의 소형 능동 부품을 실장함으로써, 기판에 있어서의 부품의 설치 밀도를 향상시켜, 전자 장치의 소형화, 경량화, 박형화를 도모한 표면 실장법이 실용화되어 있다. 이 표면 실장법은 각 부품의 크기를 소형화하고자 하는 것이다.
또, 부품의 설치 밀도를 더욱 향상시키기 위해서, 반도체 장치를 3차원적으로 쌓아 올리는 3차원 실장 기술을 이용한 3차원 실장 모듈도 개발되어 있다. 이 3차원 실장 모듈은 상술한 표면 실장법에 의해서도 배치할 수 없는 부품, 특히, 부품 사이즈가 큰 반도체 장치를 입체적으로 배치하거나, 혹은, 기판 내부에 집어넣 어, 설치 밀도를 높이고자 하는 것이다.
상기한 3차원 실장 기술은 기기의 소형화뿐만 아니라, 컴퓨터나 통신 기기 등의 고속화에도 기여하는 기술로서, 최근 특히 주목을 받고 있는 기술이다.
예컨대, 통신 기기에서는, 금후, 촬상 소자를 이용한 동화상 통신 기능, Bluetooth의 인터페이스 기능, GPS 기능 등이 탑재될 것이 예상되고 있으며, 부품 갯수의 증가를 수반하는 다기능화가 적극적으로 추진되어, 실장 기술의 고밀도화를 견인해 나갈 것이다. 특히, 소형 반도체 장치인 반도체 칩을 3차원적으로 적층하여 배선하면, 배선 길이를 짧게 할 수 있어, 고속 신호를 전송할 수 있게 되기 때문에, 3차원 실장 기술의 채용은 불가결하다.
3차원 실장 기술에는, 크게 나눠 2가지의 기술이 있다. 하나는 프린트 배선 기판 상이나 내부에 부품을 적층하는 3차원 실장 모듈 등에 관한 기술이며, 또 하나는 패키지 내에서 반도체 칩을 적층하는 3차원 실장 패키지에 관한 기술이다.
전자의 기술은 3차원 실장 모듈 등을 채용하는 기기 메이커가 전용 실장기의 연구 개발을 진보시킬 필요가 있으므로, 거의 보급되지 않고 있다. 한편, 후자의 기술은 3차원 실장 패키지 등을 제조하는 전기 메이커에게 있어서는, 반도체 칩의 종류나 갯수, 적층하는 배선 기판의 매수가 타사와의 차별화 요인이 된다는 것과, 동일한 형상이라도, 다종 다양한 기능을 발휘할 수 있다는 것 때문에, LSI 메이커가 개발에 몰두하기 시작하고 있다.
복수의 반도체 칩을 종류나 형상에 관계없이 패키지 내에서 적층할 수 있는 3차원 실장 패키지의 일례로서, 도시바가 개발한 System Block Module(SBM)이 있다[예컨대, 이케미즈 모리히코(池水守彦), 「3차원 모듈의 전망」, 일렉트로닉스 실장 기술, 기술 조사회, 2000년 4월, 제16권, 제4호, 32-34 페이지 참조]. 이 SBM은 두께를 50 ㎛까지 얇게 한 반도체 칩을 유리 에폭시 등으로 이루어지는 내열성 수지 배선 기판 상에 실장하여, 이 기판을 여러장 적층한 구조를 채용하고 있다. 이 SBM에서는 각 층의 두께는 140 ㎛ 정도이므로, 1 ㎜ 두께의 패키지에 7장의 칩을 적층할 수 있다는 계산이 나온다. 또, 단자 사이의 배선 패턴은 반도체 칩을 실장하고 있지 않은 기판의 주변 부분에 형성하고, 칩 단자와 기판의 사이는 Au 범프로 직접 전기적으로 접속하며, 반도체 칩 사이는 각 층 사이에 끼워진 기판에 형성된 구멍에 도전체를 매립한 배선에 의해 전기적으로 접속되어 있다.
그런데, 종래의 3차원 실장 패키지에서는, 반도체 칩을 유리 에폭시 등으로 이루어지는 내열성 수지 배선 기판 상에 실장하고 있기 때문에, 그 형상이나 설치 밀도가 기존의 기판 재료 및 기판 프로세스에 의해 제한되어 버리게 되어, 이 이상의 고밀도화 및 초소형화가 어렵다고 하는 문제점이 있었다.
예컨대, 유리 에폭시 등의 내열성 수지에 있어서는, 고내열성의 기판 재료로서 유리한 만큼, 이 내열성 수지를 적층하여 일체화할 때는 미리 이 내열성 수지를 반(半)경화 상태로 해 두고, 이 반경화 상태의 내열성 수지를 가열하여 열융착할 필요가 있지만, 이 가열·열융착시에, 탄성율의 대폭적인 저하에 의한 레진 플로우가 배선 회로를 구성하는 도체에 왜곡을 일으킨다고 하는 문제점이 있었다.
또, 종래의 3차원 실장 패키지의 제조 라인은 다량 소품종에 알맞은 제조 라인이므로, 생산 설비가 커지는 경향이 있다. 또한, 유리 에폭시 등의 내열성 수지 기판 상에 배선 회로를 형성할 때에는, 일반적으로 케미컬 에칭(습식 에칭)이나 도금법 등의 습식 프로세스가 이용되고 있는데, 환경 부하라는 점에서도 바람직하지 못하다.
이 습식 프로세스를 대신하는 방법으로서, 도전성 페이스트를 이용한 스크린인쇄법이나 디스펜스법 등의 건식 프로세스를 들 수 있지만, 어느 방법에서도, 해마다 진보되는 고밀도 실장의 요구에서 오는 고선명 또 고정밀도의 도체 배선을 실현하는 데는 한계가 있다.
또, 도전성 페이스트를 이용한 3차원 실장 패키지에서는 내열성 수지를 융착하여 일체화하고자 하면, 내열성 수지의 융점 근방까지 가열하여 가압할 필요가 있어, 배선이 파인피치화됨에 따라, 적층시의 수지 유동에 의한 배선 왜곡이 기판 설계상 무시할 수 없는 것으로 되고 있다.
본 발명은 상기한 과제를 해결하기 위해서 이루어진 것으로, 높은 내열성을 지니고, 또한 수지 유동이 발생하지 않으며 저온 융착이 가능하고, 더구나, 고정밀도 고선명의 도체 배선이 가능하게 됨으로써, 고밀도 초소형의 3차원 실장 모듈 등을 실현할 수 있게 되고, 또한, 소량 다품종이라는 제조 형태에 적합하게 적용되며 환경면에서도 부하가 적은 반도체 장치 내장 다층 배선 기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명자들은 예의 검토를 거듭한 결과, 열가소성 수지로 이루어지는 기판 과 도전성 페이스트에 의한 배선 패턴을 조합하여 반도체 칩 탑재용의 배선 기판을 제작할 수 있으면, 고성능이며 환경에도 순응적인 반도체 장치 내장 다층 배선 기판을 실현할 수 있다고 생각하여, 본 발명에 이르렀다.
즉, 본 발명의 반도체 장치 내장 다층 배선 기판은 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 주성분으로 하는 열가소성 수지 조성물로 이루어지는 절연 기재에 도체 배선이 표면이 표출된 상태로 매설되어 배선 회로가 형성되고, 이 도체 배선을 포함하는 절연 기재의 표면이 평탄화되어 이루어지는 배선 기재가 복수 적층되어, 배선 기재끼리를 전기적으로 접속하는 층간 배선이 설치되며, 이들 복수의 배선 기재 중, 하나 또는 2개 이상의 배선 기재에 반도체 장치가 탑재되어, 이들 배선 기재의 절연 기재끼리가 열융착에 의해 접착 일체화되고 결정화되는 동시에, 각 배선 기재의 도체 배선 및 배선 기재끼리를 전기적으로 접속하는 층간 배선은 도전성 페이스트를 경화하여 이루어지는 도전재에 의해 구성되어 있는 것을 특징으로 한다.
이 반도체 장치 내장 다층 배선 기판에서는, 배선 기재의 주요부를 구성하는 절연 기재를, 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 주성분으로 하는 열가소성 수지 조성물로 하여, 이 열가소성 수지 조성물로 이루어지는 절연 기재에 표면이 표출된 상태로 도체 배선을 매설하는 동시에, 이 도체 배선을 포함하는 절연 기재의 표면을 평탄화함으로써, 우수한 내열성, 높은 기계적 강도, 우수한 전기적 절연성을 갖는 데다, 수지 유동이 발생하지 않아 저온 융착이 가능하게 되어, 이 수지 유동에 기인하는 배선 왜곡의 문 제가 해소되어, 고정밀도 고선명의 도체 배선이 가능하게 된다. 이에 따라, 전기적 특성 및 신뢰성이 우수한 반도체 장치 내장 다층 배선 기판을 제공하는 것이 가능하게 된다.
또, 열가소성 수지 조성물 및 도체 배선의 종류나 형상을 적절하게 선택함으로써 배선 기재의 다양화가 가능하게 되기 때문에, 여러 가지 사양의 배선 기재를 조합시킴으로써, 여러 가지 사양의 반도체 장치 내장 다층 배선 기판에 대응하는 것이 가능하게 된다.
또, 여러 가지 사양의 배선 기재를 조합시킴으로써, 소량 다품종이라는 제조 형태에 있어서 적합하다. 또, 도전성 페이스트에 의해 전기적으로 접속함으로써, 습식 프로세스에 의한 배선 형성이 불필요하게 되어, 환경면에서의 부하가 적어진다.
상기 절연 기재는 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 주성분으로 하는 열가소성 수지 조성물을 용융 반죽하여 급냉 성막하여 얻어진 비정질 필름으로 이루어지며, 상기 비정질 필름의 글라스 전이 온도와 결정화 개시 온도의 차가 30℃ 이상 60℃ 미만인 것으로 하는 것이 바람직하다.
그 이유는 30℃ 미만에서는 결정화의 진행이 빨라, 열융착에 의해 접착 일체화할 때에 열융착성이 저하되기 때문이며, 한편, 60℃ 이상에서는 접착 일체화후의 결정화도가 낮아, 땜납 내열성에 부족하기 때문이다.
상기 반도체 장치가 탑재된 배선 기재에 인접하여 배치된 배선 기재에는 상 기 반도체 장치를 수납하는 오목부 또는 개구가 형성되어 있는 것이 바람직하다.
상기 반도체 장치의, 적어도 상기 배선 기재에 전기적으로 접속되는 쪽과 반대쪽의 주요면에는 절연막이 형성되어 있는 것이 바람직하다.
상기 반도체 장치의 상기 주요면에 절연막을 형성함으로써, 이 주요면과 인접하는 절연 기재의 도체 배선과의 사이의 절연성이 확보된다.
또, 상기 반도체 장치의, 적어도 상기 배선 기재에 전기적으로 접속되는 쪽과 반대쪽의 주요면에 절연막을 형성함으로써, 반도체 장치에 패시베이션막을 형성할 필요가 없어지고, 더구나, 상기 반도체 장치와 인접하는 절연 기재의 도체 배선 사이의 전기적 절연성을 양호하게 유지할 수 있어, 상기 반도체 장치 및 상기 도체 배선 각각의 신뢰성을 높일 수 있다.
상기 반도체 장치가 탑재되는 상기 배선 기재의 상기 반도체 장치의 각 단자에 대응하는 위치에는 관통 구멍이 형성되고, 이 관통 구멍에는 도전재가 충전되며, 상기 반도체 장치의 각 단자는 상기 관통 구멍에 충전된 상기 도전재에 전기적으로 접속되어 있는 것이 바람직하다.
또한, 상기 도체 배선은 도전성 페이스트를 경화하여 이루어지는 도전재와 금속박으로 이루어져, 적어도 상기 금속박의 표면이 표출되고 있는 것으로 하여도 좋다.
본 발명의 반도체 장치 내장 다층 배선 기판의 제조 방법은, 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 주성분으로 하는 열가소성 수지 조성물로 이루어지는 절연 기재의 한 주요면에 회로 형성 용 홈부 및 관통 구멍을 형성하고, 이어서, 상기 회로 형성용 홈부 및 관통 구멍에 도전성 페이스트를 충전하여 배선 기재로 하고, 계속해서, 복수의 상기 배선 기재 중 하나 또는 2개 이상의 배선 기재에 반도체 장치를 탑재하여, 이들 배선 기재를 적층하여 일체화하는 것을 특징으로 한다.
이 반도체 장치 내장 다층 배선 기판의 제조 방법에서는, 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 주성분으로 하는 열가소성 수지 조성물로 이루어지는 절연 기재에 도전성 페이스트를 이용하여 배선 회로를 형성한 배선 기재 중 하나 또는 2개 이상의 배선 기재에 반도체 장치를 탑재하여, 이들 배선 기재를 적층하여 일체화함으로써, 우수한 내열성, 높은 기계적 강도, 우수한 전기적 절연성을 가지는 동시에, 고정밀도 고선명의 도체 배선을 갖는 반도체 장치 내장형의 다층 배선 기판이 용이하게 제작된다. 그 결과, 전기적 특성 및 신뢰성이 우수한 반도체 장치 내장 다층 배선 기판을 용이하게 제작하는 것이 가능하게 된다.
또, 상기 배선 기재의 층수나 그것에 형성되는 배선 회로를 적절하게 선택함으로써, 여러 가지 사양의 반도체 장치 내장 다층 배선 기판에 대하여 용이하게 대응할 수 있게 되어, 소량 다품종의 반도체 장치 내장 다층 배선 기판을 용이하고 또 단시간에 제작하는 것이 가능하게 된다. 또한, 제조 과정에서는, 도전성 페이스트에 의해 전기적으로 접속한다고 하는 건식 프로세스를 채용함으로써, 습식 프로세스에 의한 배선 형성 공정이 불필요하게 되어, 제조 과정에서의 환경면에서의 부하가 적어진다.
또, 상기 회로 형성용 홈부는 요철 전사 지그를 이용하여, 상기 열가소성 수지 조성물의 글라스 전이 온도 이상 결정화 개시 온도 미만의 온도에서 열성형하는 것이 바람직하다.
또, 상기 절연 기재에, 상기 반도체 장치를, 상기 열가소성 수지 조성물의 글라스 전이 온도 이상 결정화 개시 온도 미만의 온도에서 열압착하는 것이 바람직하다.
또, 상기 절연 기재의, 탑재되는 상기 반도체 장치의 각 단자에 대응하는 위치에 관통 구멍을 형성하고, 이 관통 구멍에 상기 도전성 페이스트를 충전하여 배선 기재로 하여, 이 관통 구멍에 충전된 상기 도전성 페이스트에 상기 반도체 장치의 각 단자를 매립하는 것으로 하여도 좋다.
또, 상기 도전성 페이스트를 상기 회로 형성용 홈부 및 상기 관통 구멍에 충전한 후에 가열·경화하여 도전재로 하고, 상기 도전재에 상기 반도체 장치의 각 단자를 매립하는 것으로 하여도 좋다.
본 발명의 반도체 장치 내장 다층 배선 기판의 다른 제조 방법은 복수의 배선 기재 중 하나 또는 2개 이상의 배선 기재에 반도체 장치를 탑재하는 동시에, 상기 복수의 배선 기재를 적층하여 일체화하여 이루어지는 반도체 장치 내장 다층 배선 기판의 제조 방법으로서, 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 주성분으로 하는 열가소성 수지 조성물로 이루어지는 절연 기재에 관통 구멍을 형성하고, 이어서, 상기 관통 구멍에 도전성 페이스트를 충전하고, 계속해서, 상기 절연 기재의 한쪽 면에 금속박을 맞대어 상기 금속박을 상기 절연 기재에 선택적으로 열압착하고, 계속해서, 상기 금속박을 박리하여, 상기 열압착에 의하여 상기 관통 구멍내 및/또는 상기 절연 기재상의 소정 위치에 접착한 금속박을, 적어도 한쪽의 최외층의 배선 기재로 하는 것을 특징으로 한다.
이 반도체 장치 내장 다층 배선 기판의 다른 제조 방법에서는, 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 주성분으로 하는 열가소성 수지 조성물로 이루어지는 절연 기재에 관통 구멍을 형성하고, 이어서, 상기 관통 구멍에 도전성 페이스트를 충전하고, 계속해서, 상기 절연 기재의 한쪽 면에 금속박을 맞대어 열 압착에 의해 상기 금속박을 선택적으로 열압착하고, 계속해서, 상기 금속박을 박리하여, 상기 금속박을 상기 관통 구멍이 형성된 영역 및/또는 상기 절연 기재상의 소정 위치에 접착시킴으로써, 상기 금속박은 강고히 압착되게 된다. 이에 따라, 우수한 내열성, 높은 기계적 강도, 우수한 전기적 절연성을 지니는 동시에, 고정밀도 고선명의 도체 배선을 갖는 반도체 장치 내장형의 다층 배선 기판이 용이하게 제작된다. 그 결과, 전기적 특성 및 신뢰성이 우수한 반도체 장치 내장 다층 배선 기판을 용이하게 제작하는 것이 가능하게 된다.
또, 상기 배선 기재의 층수나 그것에 형성되는 배선 회로를 적절하게 선택함으로써, 다양한 사양의 반도체 장치 내장 다층 배선 기판에 대하여 용이하게 대응할 수 있게 되어, 소량 다품종의 반도체 장치 내장 다층 배선 기판을 용이하고 또 단시간에 제작하는 것이 가능하게 된다. 또한, 제조 과정에서는, 도전성 페이스트에 의해 전기적으로 접속한다고 하는 건식 프로세스를 채용함으로써, 습식 프로세 스에 의한 배선 형성 공정이 불필요하게 되어, 제조 과정에서의 환경면에서의 부하가 적어진다.
상기 금속박을, 상기 열가소성 수지 조성물의 글라스 전이 온도 이상 결정화 개시 온도(Tcs) 미만의 온도 A(℃)에서 열압착한 후, 상기 온도 A(℃)와 다른 온도 B(℃)에서 열처리할 때의, 이들 온도 A(℃) 및 온도 B(℃)는
A<B<Tcs, 또, B－A<10℃
의 관계를 만족하는 것이 바람직하다.
그 이유는, 온도 A가 글라스 전이 온도 미만이면, 금속박을 열압착할 수 없고, 또, 결정화 개시 온도 이상이면, 결정화의 진행이 빨라, 열융착에 의해 접착 일체화할 때에 열융착성이 저하되기 때문이다.
또, 결정화 개시 온도 미만의 온도 B에서 열처리함으로써, 금속박의 접착을 강화할 수 있다.
또한, 상기 복수의 배선 기재를 적층하여 일체화할 때의 적층 온도는 상기 열가소성 수지 조성물의 글라스 전이 온도 이상 결정 융해 온도 미만인 것이 바람직하다.
본 발명의 반도체 장치 내장 다층 배선 기판 및 그 제조 방법의 각 실시형태에 관해서 설명한다.
제1 실시형태
도 1은 본 발명의 제1 실시형태의 IC 칩(반도체 장치) 내장 다층 배선 기판을 도시하는 단면도이며, 도면에서, 부호 1은 최상층 기재(최상층의 배선 기재), 2 는 속이 채워진 내층 기재(배선 기재), 3은 구멍이 빈(개구) 내층 기재(배선 기재), 4는 IC 칩(반도체 장치) 탑재 내층 기재(배선 기재), 5는 구멍이 빈(개구) 내층 기재(배선 기재), 6은 IC 칩(반도체 장치) 탑재 내층 기재(배선 기재), 7은 속이 채워진 내층 기재(배선 기재), 8은 최하층 기재(최하층의 배선 기재), 9는 최상층 기재(1) 상에 탑재된 저항, 콘덴서, SMD 등의 전자 부품이다.
최상층 기재(1)는 통상 100 ㎛ 이하 두께의 필름, 박판형 또는 시트형으로 된 것으로, 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 주성분으로 하는 열가소성 수지 조성물로 이루어지는 박판형, 필름형 혹은 시트형의 절연 기재(11)의 한쪽 면(이 도면에서는 상측)에, 배선 회로 형성용의 홈부(12)가 형성되는 동시에, 절연 기재(11)를 관통하는 비어홀(관통 구멍)(13)이 형성되고, 이 홈부(12)에 금속박(14)이 표면이 표출된 상태로 매설되며, 비어홀(13)에는 도전성 페이스트를 경화하여 이루어지는 도전재(15)가 충전되어 있다. 이 금속박(14)을 포함하는 절연 기재(11)의 표면 및 이면은 평탄화되어 있다.
속이 채워진 내층 기재(2)는 상술한 최상층 기재(1)와 완전히 같은 형상의 열가소성 수지 조성물로 이루어지는 박판형, 필름형 혹은 시트형의 절연 기재(11)의 한쪽 면(이 도면에서는 상측)에, 배선 회로 형성용의 홈부(12)가 형성되는 동시에, 절연 기재(11)를 관통하는 비어홀(13)이 형성되어, 이 홈부(12) 및 비어홀(13)에 도전성 페이스트를 경화하여 이루어지는 도전재(15)가 충전되어 있다. 이 도전재(15)를 포함하는 절연 기재(11)의 표면 및 이면은 평탄화되어 있다.
구멍이 빈 내층 기재(3)는 상술한 최상층 기재(1)와 완전히 같은 형상의 열 가소성 수지 조성물로 이루어지는 박판형, 필름형 혹은 시트형의 절연 기재(11)의 한쪽 면 (이 도면에서는 상측)에, 배선 회로 형성용의 홈부(12)가 형성되는 동시에, 절연 기재(11)를 관통하는 비어홀(13)이 형성되어, 이 홈부(12) 및 비어홀(13)에 도전성 페이스트를 경화하여 이루어지는 도전재(15)가 충전되고, 또한, 이 절연 기재(11)의 소정 위치에는 후술하는 IC 칩(17)을 수납하기 위한 구멍(16)이 형성되어 있다. 이 도전재(15)를 포함하는 절연 기재(11)의 표면 및 이면은 평탄화되어 있다.
IC 칩 탑재 내층 기재(4)는 상술한 최상층 기재(1)와 완전히 같은 형상의 열가소성 수지 조성물로 이루어지는 박판형, 필름형 혹은 시트형의 절연 기재(11)의 한쪽 면(이 도면에서는 상측)에, 배선 회로 형성용의 홈부(12)가 형성되는 동시에, 절연 기재(11)를 관통하는 비어홀(13)이 형성되어, 이 홈부(12) 및 비어홀(13)에 도전성 페이스트를 경화하여 이루어지는 도전재(15)가 충전되고, 또한, 이 절연 기재(11) 상에, 예컨대 베어칩 타입의 IC 칩(17)이 탑재되고, 이 IC 칩(17)의 단자(18)는 도전재(15)에 의해 구성되는 배선 회로에 전기적으로 접속되어 있다.
구멍이 빈 내층 기재(5)는 상술한 최상층 기재(1)와 완전히 같은 형상의 열가소성 수지 조성물로 이루어지는 박판형, 필름형 혹은 시트형의 절연 기재(11)에 비어홀(13)이 형성되고, 이 비어홀(13)에 도전성 페이스트를 경화하여 이루어지는 도전재(15)가 충전되며, 또한, 이 절연 기재(11)의 소정 위치에는 후술하는 IC 칩(17)을 수납하기 위한 구멍(16)이 형성되어 있다. 이 도전재(15)를 포함하는 절연 기재(11)의 표면 및 이면은 평탄화되어 있다.
IC 칩 탑재 내층 기재(6)는 상술한 IC 칩 탑재 내층 기재(4)와 거의 같은 구성이며, 홈부(12) 및 비어홀(13)에 도전성 페이스트를 경화하여 이루어지는 도전재(15)가 충전된 배선 회로의 형상이 다르다.
속이 채워진 내층 기재(7)는 상술한 내층 기재(2)와 거의 같은 구성이며, 절연 기재(11)의 하측 면에 배선 회로 형성용의 홈부(12)가 형성되어 있는 점과 홈부(12) 및 비어홀(13)에 도전재(15)가 충전된 배선 회로의 형상이 다르다.
최하층 기재(8)는 상술한 최상층 기재(1)와 거의 같은 구성이며, 절연 기재(11)의 하측 면에 배선 회로 형성용의 홈부(12)가 형성되고, 이 홈부(12)에 금속박(14)이 표면이 표출된 상태로 매설된 점과 배선 회로가 되는 홈부(12) 및 비어홀(13)에 충전된 도전재(15)의 형상이 다르다.
이들 최상층 기재(1)∼최하층 기재(8)는 이 순서로 적층되어 열압착에 의해 접착 일체화되고 또 결정화되며, 이들 기재(1∼8)의 배선 회로 및 각 기재(1∼8) 사이를 전기적으로 접속하는 층간 배선은 도전성 페이스트를 경화하여 이루어지는 도전재(15)에 의해 구성되어 있다.
상기한 절연 기재(11)를 구성하는 열가소성 수지 조성물의 주성분인, 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지는 그 구조 단위에 방향핵 결합, 에테르 결합 및 케톤 결합을 포함하는 열가소성 수지이며, 그 대표예로서는, 폴리에테르케톤, 폴리에테르에테르케톤, 폴리에테르케톤케톤 등이 있다. 한편, 폴리에테르에테르케톤은 「PEEK151G」, 「PEEK381G」, 「PEEK450G」(모두 VICTREX사의 상품명) 등으로서 시판되고 있다.
또, 비정질 폴리에테르이미드 수지는 그 구조단위에 방향핵 결합, 에테르 결합 및 이미드 결합을 포함하는 비정질 열가소성 수지이며, 특별히 제한되는 것은 아니다. 한편, 폴리에테르이미드는 「Ultem CRS5001」, 「Ultem 1000」(모두 제네랄일렉트릭사의 상품명) 등으로서 시판되고 있다.
상기한 열가소성 수지 조성물의 수지 조성은 폴리아릴케톤 수지 70∼25 중량%와, 비정질 폴리에테르이미드 수지 30∼75 중량%로 이루어지는 열가소성 수지 조성물 100 중량부에 대하여, 무기 충전재를 20 중량부 이상 50 중량부 이하로 혼합하여 이루어지는 조성물이 바람직하다.
여기서, 폴리아릴케톤 수지의 함유율을 70∼25 중량%로 한정한 이유는 함유율이 70 중량%을 넘으면, 결정성이 높기 때문에 다층화할 때의 적층성이 저하되기 때문이며, 또한, 함유율이 25 중량% 미만이면, 조성물 전체적인 결정성 자체가 낮아져, 결정 융해 피크 온도가 260℃ 이상이라도 플로우 내열성이 저하되기 때문이다.
또, 비정질 폴리에테르이미드 수지의 함유율을 30∼75 중량%로 한정한 이유는 함유율이 30 중량% 미만이면 결정성이 높기 때문에 다층화할 때의 적층성이 저하되기 때문이며, 또한, 함유율이 75 중량%을 넘으면, 조성물 전체적인 결정성 자체가 낮아져, 결정 융해 피크 온도가 260℃ 이상이라도 플로우 내열성이 저하되기 때문이다.
상술한 열가소성 수지 조성물에 대하여 무기 충전재를 첨가할 수도 있다.
무기 충전재로서는 특별히 제한은 없고, 공지의 어떠한 것도 사용할 수 있 다. 예컨대, 탈크, 마이카, 운모, 유리 후레이크, 질화붕소(BN), 판형 탄산칼슘, 판형 수산화알루미늄, 판형 실리카, 판형 티탄산칼륨 등을 들 수 있다. 이들은 1 종류를 단독으로 첨가하더라도 좋고, 2가지 이상을 조합하여 첨가하더라도 좋다. 특히, 평균 입자 지름이 15 ㎛ 이하, 종횡비(입자 지름/두께)가 30 이상인 비늘 조각형의 무기 충전재가, 평면 방향과 두께 방향의 선팽창계수비를 낮게 억제할 수 있어, 열충격 사이클 시험시의 기판 내의 크랙 발생을 억제할 수 있기 때문에, 바람직하다.
이 무기 충전재의 첨가량은 열가소성 수지 조성물 100 중량부에 대하여 20 중량부 이상 50 중량부 이하가 바람직하다. 50 중량부를 넘으면, 무기 충전재의 분산 불량의 문제가 발생하고, 선팽창계수가 변동되기 쉽기 때문이며, 또, 20 중량부 미만에서는 열성형에 이용하는 유리 스탬퍼와 절연 기재(11)의 선팽창계수의 차에 의해, 절연 기재(11)에 치수 수축이 발생하기 때문이며, 또한, 선팽창계수를 저하시켜 치수 안정성을 향상시키는 효과가 작아, 리플로우 공정에 있어서 선팽창계수의 차에 기인하는 내부 응력이 발생하여, 기판에 휘어짐이나 비틀림이 발생하기 때문이다.
상기한 열가소성 수지 조성물에 대해서는, 그 성질을 손상하지 않는 정도로, 다른 수지나 무기 충전재 이외의 각종 첨가제, 예컨대, 안정제, 자외선 흡수제, 광안정제, 핵제, 착색제, 윤활제, 난연제 등을 적절하게 첨가하더라도 좋다.
이들 무기 충전재를 포함한 각종 첨가제를 첨가하는 방법으로는 공지의 방법, 예컨대 하기에 예로 드는 방법 (a), (b)를 이용할 수 있다.
(a) 각종 첨가제를 폴리아릴케톤 수지 및/또는 비정질 폴리에테르이미드 수지 등의 기재(베이스 수지)에 고농도(대표적인 함유량으로는 10∼60 중량% 정도)로 혼합한 마스터배치를 별도 제작해 두고, 이것을 사용하는 수지에 농도를 조정하여 혼합하여, 니이더나 압출기 등을 이용하여 기계적으로 블렌드하는 방법.
(b) 사용하는 수지에 직접 각종 첨가제를 니이더나 압출기 등을 이용하여 기계적으로 블렌드하는 방법.
이들 방법 중에서는, (a)의 방법이 분산성이나 작업성의 점에서 바람직하다. 또한, 절연 기재(11)의 표면에는 핸들링성의 개량 등을 위해, 엠보스 가공이나 코로나 처리 등을 적절하게 실시하더라도 상관없다.
또, 상기한 도전재(15)는 도전성 페이스트를 가열하여 경화시킨 것이며, 도전성 페이스트로서는, 수지계 저온 소성 타입의 은(Ag) 페이스트, 은(Ag)-파라듐(Pd) 페이스트, 구리(Cu) 페이스트 등이 적합하게 이용된다.
다음에, 본 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법에 관해서 도 2의 (a)∼(d)에서부터 도 9에 기초하여 설명한다.
여기서는, 우선, 개개의 배선 기재의 제조 방법에 관해서 설명하고, 이어서, 이들 배선 기재를 이용한 IC 칩 내장 다층 배선 기판의 제조 방법에 관해서 설명한다.
(1) 최상층 기재
우선, 도 2의 (a)에 도시한 바와 같이, 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 주성분으로 하는 열가소성 수지 조성물로 이루어지는 절연 기재(21)를 준비한다.
이 절연 기재(21)는 필름, 박판형 또는 시트형으로 제공된다. 성형 방법으로는 공지의 방법, 예컨대 T 다이를 이용하는 압출 캐스트법, 혹은 카렌더법 등을 채용할 수 있으며, 특별히 한정되는 것은 아니지만, 시트의 제막성이나 안정 생산성 등의 면에서, T 다이를 이용하는 압출 캐스트법이 바람직하다. T 다이를 이용하는 압출 캐스트법에서의 성형 온도는 조성물의 유동 특성이나 제막성 등에 따라 적절하게 조정되지만, 대강 폴리아릴케톤 수지의 결정 융해 피크 온도(260℃) 이상, 430℃ 이하이다.
계속해서, 도 2의 (b)에 도시한 바와 같이, 절연 기재(21)의 소정 위치에, 레이저 혹은 기계 드릴 등을 이용하여 절연 기재(21)를 관통하는 관통 구멍(22)을 형성하여, 비어홀(13)로 한다.
이어서, 도 2의 (c)에 도시한 바와 같이, 스키지 인쇄 등에 의해 비어홀(13) 내에 도전성 페이스트(23)를 충전하고, 그 후, 이 도전성 페이스트(23)를 120℃∼160℃에서, 30분∼60분 가열하여 경화시켜, 도전재(15)로 한다.
계속해서, 기계적 연마 등에 의해, 절연 기재(21) 상에 남아 있는 도전재(15)를 연삭하여 제거하여, 도 2의 (d)에 도시한 바와 같이, 비어홀(13)에 도전성 페이스트를 경화하여 이루어지는 도전재(15)가 충전되며, 또한 절연 기재(21)의 표면이 소정의 표면 거칠기로 평탄화된 배선 기재(24)를 얻는다.
이어서, 도 3의 (a)에 도시한 바와 같이, 절연 기재(21)의 상측(한쪽 면 측)에 금속박(31)을 통해 한 주요면에 요철을 갖는 요철 전사 지그(32)를 배치하는 동시에, 하측(다른 쪽 면 측)에 절연 기재(21)의 글라스 전이 온도(Tg1) 이하이며 절연 기재(21)보다 탄성율이 낮은 탄성 필름(33)을 배치하고, 계속해서, 도 3의 (b)에 도시한 바와 같이, 절연 기재(21)에 요철 전사 지그(32)를 눌러, 절연 기재(21)의 글라스 전이 온도(Tg1) 이상 결정화 개시 온도(Tcs) 미만의 온도 A(℃)에서 열압착한다.
여기서, 절연 기재(21)의 글라스 전이 온도(Tg1) 및 결정화 개시 온도(Tcs)는 시차 주사 열량(DSC)을 측정함으로써 알 수 있다. 이들 온도는 예컨대, 가열 속도 10℃/분으로 승온했을 때에 얻어지는 DSC의 프로파일로부터 구할 수 있다.
예컨대, 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지를 40 중량%, 비정질 폴리에테르이미드 수지를 60 중량% 포함하는 절연 기재의 경우, 글라스 전이 온도(Tgl)는 185℃, 결정화 개시 온도(Tcs)는 225℃이다.
또, 탄성 필름(33)은 절연 기재(21)의 글라스 전이 온도(Tg1) 이하이고 절연 기재(21)보다 탄성율이 낮은 것이면 되며, 예컨대, 신디오태틱(syndiotactic) 폴리스티렌으로 이루어지는 필름형의 탄성체가 적합하게 이용된다. 이 탄성 필름(33)의 글라스 전이 온도(Tg2)는 100℃이다.
도 4는 절연 기재(21) 및 탄성 필름(33)의 탄성율 온도 의존성을 도시한 도면으로, 도면에서, A는 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지를 40 중량%, 비정질 폴리에테르이미드 수지를 60 중량% 포함하는 절연 기재, B는 신디오태틱 폴리스티렌으로 이루어지는 탄성 필름이다.
도 4에 따르면, 절연 기재(21)가 연화되기 이전에 탄성 필름(33)이 연화되 고, 이에 따라 절연 기재(21)는 휘지만 소성 변형은 발생하지 않아, 금속박(31)을 효율적으로 절단하는 것이 가능해진다.
열성형의 온도는 절연 기재(21)의 글라스 전이 온도(Tgl) 이상 결정화 개시 온도(Tcs) 미만이 바람직하다.
이 열압착에 의하여, 도 3의 (c)에 나타내는 것과 같이, 탄성 필름(33)과 절연 기재(21)의 탄성율 차에 의해 금속박(31)이 펀칭되고, 요철 전사 지그(32)의 요철에 의한 압력차에 따른 융착 강도의 차가 생긴다. 예컨대, 절연 기재(21) 내에 매설된 금속박(31a)은 융착 강도가 강하여, 절연 기재(21)에 강고히 접착되고 있지만, 이 이외의 금속박(31b)은 융착 강도가 매우 약하여, 절연 기재(21)로부터 용이하게 박리된다.
따라서, 도 3의 (d)에 도시한 바와 같이, 불필요한 금속박(31b)은 절연 기재(21)로부터 간단히 박리 제거하는 것이 가능해진다.
그 후, 금속박(31a)을 상기 온도 A(℃)와 다른 온도 B(℃)에서 열처리한다. 이 때, 온도 B(℃)는
A<B<Tcs, 또, B－A<10℃
의 관계를 만족하도록 설정된다.
일례를 들면, 열압착의 온도 A가 190℃일 때, 열처리의 온도 B는 195℃이다.
한편, 금속박(31)의 하면에는 반드시 도전성 페이스트를 경화하여 이루어지는 도전재(15) 및 비어홀(13)이 존재할 필요는 없지만, 모든 금속박(31)의 하면에 도전재(15)가 존재함으로써, 융착 강도차가 커져, 보다 용이하게 불필요한 금속박(31b)을 제거하는 것이 가능하다. 또한, 금속박(31)의 종류 및 두께는 제한되는 것이 아니지만, 금속박(31)의 두께는 요철 전사 지그(32)의 요철 높이 이하의 두께가 보다 적합하다. 일례로서, 요철 전사 지그(32)의 요철 높이 50 ㎛에 대하여, 9∼35 ㎛의 두께를 갖는 표면 조화(粗化) 전해 동박(금속박)을 이용했는데, 어느 두께에서도 불필요한 전해 동박의 박리는 가능했다.
이 절연 기재(21)로부터 불필요한 금속박(31b)를 제거한 후, 도 3의 (e)에 도시한 바와 같이, 도시하지 않은 성형 금형을 이용하여 금속박(31a) 및 도전재(15)를 포함하는 절연 기재(21)의 양면에, 0.5∼10 ㎏/㎠의 압력 또 절연 기재(21)의 결정화 개시 온도(Tcs) 미만의 온도에서 열성형을 실시하여, 금속박(31a) 및 도전재(15)를 포함하는 절연 기재(21)의 양면을 평탄화했다.
이상에 의해, 절연 기재(21)에 금속박(14)이 표면이 표출된 상태로 매설되어, 비어홀(13)에 도전재(15)가 충전된 최상층 기재(34)를 얻을 수 있다.
이 최상층 기재(34)와 완전히 같은 방법에 의해, 최하층 기재(35)를 얻을 수 있다.
(2) 속이 채워진 내층 기재
우선, 도 5의 (a)에 도시한 바와 같이, 상기한 최외층 기재와 같은 열가소성 수지 조성물로 이루어지는 절연 기재(21)의 표면(한쪽 면)에, 스탬퍼(41)의 볼록부(42)를 열전사한다. 이 열전사 조건은 예컨대, 온도 175∼205℃, 압력 20∼60 ㎏/㎠이다.
이 열전사에 의해, 도 5의 (b)에 도시한 바와 같이, 절연 기재(21)의 표면에 배선 회로 형성용 홈부(43)가 형성된다.
스탬퍼(41)는 절연 기재(21)에 대하여 이형성(離型性)이 양호한 재질, 예컨대, 유리, 세라믹스 등에 의해 구성된 것으로, 특히, 3∼5 ㎜ 두께의 내열 유리가 적합하게 이용된다. 이 스탬퍼(41)는 내열 유리판 상에 포토리소그래프법을 이용하여 레지스트 마스크를 형성하고, 그 후, 이 레지스트 마스크를 이용하여 샌드블라스트법에 의해 배선 회로 패턴에 대응하는 볼록부(42)를 형성함으로써 제작된다.
이어서, 도 5의 (c)에 도시한 바와 같이, 절연 기재(21)의 소정 위치에, 레이저 혹은 기계 드릴 등을 이용하여 절연 기재(21)를 관통하는 관통 구멍(44)을 형성하여, 비어홀(13)로 한다. 이 비어홀(13)은 스탬퍼(41)에 의해 배선 회로 형성용 홈부(43)와 동시에 성형하더라도 상관없다.
계속해서, 도 5의 (d)에 도시한 바와 같이, 스키지 인쇄 등에 의해 배선 회로 형성용 홈부(43) 및 비어홀(13) 내에 도전성 페이스트(45)를 충전하고, 그 후, 이 도전성 페이스트(45)를 120℃∼160℃에서, 30분∼60분 가열하여 경화시켜, 도전재(15)로 한다. 이에 따라, 절연 기재(21)의 소정 위치에 도전재(15)로 이루어지는 도전 회로(46) 및 층간 도통부(47)가 형성된다.
계속해서, 도 5의 (e)에 도시한 바와 같이, 연마기(48)를 이용하여 절연 기재(21) 상에 남아 있는 도전재(15)를 연삭하여 제거하는 동시에, 절연 기재(21)의 표면을 평탄화하여, 도 5의 (f)에 도시한 바와 같이, 절연 기재(21)의 소정 위치에 도전 회로(46) 및 층간 도통부(47)가 형성된 속이 채워진 내층 기재(49)를 얻을 수 있다.
또, 이 내층 기재(49)와 완전히 같은 방법에 의해, 이 내층 기재(49)와 배선 회로 패턴이 다른 속이 채워진 내층 기재(50)를 얻을 수 있다.
(3) 구멍이 빈 내층 기재(그 1)
- 배선 회로와 비어홀을 갖는 구멍이 빈 내층 기재의 경우 -
우선, 도 6의 (a)에 도시한 바와 같이, 상기한 속이 채워진 내층 기재의 제조 방법과 마찬가지로, 최상층 기재와 같은 식의 열가소성 수지 조성물로 이루어지는 절연 기재(21)의 표면(한쪽 면)에, 스탬퍼(51)의 볼록부(52, 53)를 열전사한다. 여기서, 볼록부(52)는 배선 회로 형성용 홈부를 형성하기 위한 것이고, 볼록부(53)는 비어홀이 되는 관통 구멍을 형성하기 위한 것이다. 이 열전사 조건은 예컨대, 온도 190∼205℃, 압력 20∼60 ㎏/㎠이다.
스탬퍼(51)는 절연 기재(21)에 대하여 이형성이 양호한 재질, 예컨대, 유리, 세라믹스 등에 의해 구성된 것으로, 예컨대, 5∼10 ㎜ 두께의 내열 유리가 적합하게 이용된다. 이 스탬퍼(51)는 내열 유리판 상에 포토리소그래프법을 이용하여 레지스트 마스크를 형성하고, 그 후, 이 레지스트 마스크를 이용하여 샌드블라스트법에 의해 배선 회로 패턴에 대응하는 볼록부(52) 및 비어홀 패턴에 대응하는 볼록부(53)를 형성함으로써 제작된다.
이 열전사에 의해, 도 6의 (b)에 도시한 바와 같이, 절연 기재(21)에는, 그 표면에 배선 회로 형성용 홈부(43)가, 또한 상기 절연 기재(21)를 관통하는 관통 구멍(44)[비어홀(13)]이 각각 형성된다.
이어서 도 6의 (c)에 도시한 바와 같이, 스키지 인쇄 등에 의해 배선 회로 형성용 홈부(43) 및 비어홀(13) 내에 도전성 페이스트(45)를 충전하고, 그 후, 이 도전성 페이스트(45)를 120℃∼160℃에서, 30분∼60분 가열하여 경화시켜, 도전재(15)로 한다. 이에 따라, 절연 기재(21)의 소정 위치에 도전 회로(46) 및 층간 도통부(47)가 형성된다.
계속해서, 도 6의 (d)에 도시한 바와 같이, 도시하지 않은 연마기를 이용하여 절연 기재(21) 상에 남아 있는 도전재(15)를 연삭하여 제거하는 동시에, 절연 기재(21)의 표면을 평탄화하여, 절연 기재(21)의 소정 위치에 도전 회로(46) 및 층간 도통부(47)를 형성한다.
계속해서, 도시하지 않는 펀칭용 성형기를 이용하여, 이 절연 기재(21)의 소정 부위에 IC 칩 수납용 구멍(54)을 펀칭하여, 구멍이 빈 내층 기재(55)를 얻는다.
(4) 구멍이 빈 내층 기재(그 2)
- 비어홀만을 갖는 구멍이 빈 내층 기재의 경우 -
우선, 도 7의 (a)에 도시한 바와 같이, 상기한 최상층 기재와 같은 열가소성 수지 조성물로 이루어지는 절연 기재(21)를 준비하고, 도 7의 (b)에 도시한 바와 같이, 이 절연 기재(21)의 소정 위치에, 레이저 혹은 기계 드릴 등을 이용하여 절연 기재(21)를 관통하는 관통 구멍(22)을 형성하여, 비어홀(13)로 한다.
계속해서, 도 7의 (c)에 도시한 바와 같이, 스키지 인쇄 등에 의해 비어홀(13) 내에 도전성 페이스트(45)를 충전하고, 그 후, 이 도전성 페이스트(45)를 120℃∼160℃에서, 30분∼60분 가열하여 경화시켜, 도전재(15)로 한다. 이에 따라, 절연 기재(21)의 소정 위치에 층간 도통부(47)가 형성된다.
계속해서, 도 7의 (d)에 도시한 바와 같이, 도시하지 않는 연마기를 이용하여 절연 기재(21) 상에 남아 있는 도전재(15)를 연삭하여 제거하는 동시에, 절연 기재(21)의 표면을 평탄화하여, 절연 기재(21)의 소정 위치에 층간 도통부(47)를 형성한다.
이어서, 도시하지 않는 펀칭용의 성형기를 이용하여, 이 절연 기재(21)의 소정 부위에 IC 칩 수납용의 구멍(54)을 펀칭하여, 구멍이 빈 내층 기재(56)를 얻는다.
(5) IC 칩 탑재 내층 기재
이 IC 칩 탑재 내층 기재는 상술한 내층 기재의 제조 방법으로 얻어진 속이 채워진 내층 기재(49)를 이용하여 제작할 수 있다.
우선, 도 8의 (a)에 도시한 바와 같이, 절연 기재(21) 상의 소정 위치에 IC 칩(17)을 배치하고, 이 IC 칩(17) 상에 히터 내장의 열압착 지그(61)를 얹어 놓아, 이 열압착 지그(61)에 의해 IC 칩(17)을 절연 기재(21)에 열압착한다. 열압착은 예컨대, 온도 180∼200℃, 압력 10∼100 ㎏/㎠의 조건으로 행한다.
이 열압착에 의해, IC 칩(17)의 단자(18)가 절연 기재(21)의 도전 회로(46)에 전기적으로 접속되는 동시에, IC 칩(17)과 절연 기재(21)가 일체화된 IC 칩 탑재 내층 기재(62)를 얻을 수 있다. 또, 도전 회로(46)의 패턴이 다른 절연 기재(21)를 이용하면, 상기와 배선 회로가 다른 IC 칩 탑재 내층 기재(63)를 얻을 수 있다.
(6) IC 칩 내장 다층 배선 기판
우선, 도 9에 도시한 바와 같이, 히터 내장의 적층 지그(71) 내에, 탄성 및 이형성을 갖는 쿠션 필름(72), 최하층 기재(35), 내층 기재(50), IC 칩 탑재 내층 기재(62), 구멍이 빈 내층 기재(56), IC 칩 탑재 내층 기재(63), 구멍이 빈 내층 기재(55), 내층 기재(49), 최상층 기재(34), 탄성 및 이형성을 갖는 쿠션 필름(72)을 이 순서로 겹치고, 그 후, 압박 지그(73)를 누르게 함으로써, 이들 최하층 기재(35)∼최상층 기재(34)에 열압착을 하여, 이들 최하층 기재(35)∼최상층 기재(34)를 적층하여, 일체화한다.
이 경우의 열압착은 절연 기재(21)를 구성하는 열가소성 수지 조성물의 글라스 전이 온도(Tg) 이상 결정 융해 온도(Tm) 미만에서 행하면 효과적이다.
이 열압착 조건의 일례를 들면, 온도 220∼300℃, 압력 10∼60 ㎏/㎠이다.
그 후, 최상층 기재(1) 상에 저항, 콘덴서, SMD 등의 각종 전자 부품(9)을 탑재하여, 본 실시형태의 IC 칩 내장 다층 배선 기판으로 한다.
본 실시형태에 따르면, 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 주성분으로 하는 열가소성 수지 조성물로 이루어지는 절연 기재(11)에, 금속박(14) 또는 도전재(15) 혹은 이들 쌍방에 의해 구성되는 도체 배선을 표면이 표출된 상태로 매설하여, 이 도체 배선을 포함하는 절연 기재(11)의 표면을 평탄화한 상태로 배선 기재(1∼8)를 적층하고, 배선 기재(4, 6)에 IC 칩(17)을 탑재하여, 이들 배선 기재(1∼8)를 열융착에 의해 접착하는 동시에, 이들 배선 기재(1∼8)를 도전성 페이스트를 경화하여 이루어지는 도전재(15)에 의해 전기적으로 접속했기 때문에, 우수한 내열성, 높은 기계적 강도, 우수한 전기적 절연성을 갖는 데다, 수지 유동을 일으키는 일없이 저온 융착을 할 수 있어, 수지 유동에 기인하는 배선 왜곡의 문제를 해소할 수 있어, 고정밀 고선명한 도체 배선으로 하는 것이 가능하다. 따라서, 전기적 특성 및 신뢰성이 우수한 IC 칩 내장 다층 배선 기판을 제공할 수 있다.
또, 열가소성 수지 조성물 및 도체 배선의 종류나 형상을 적절하게 선택함으로써 배선 기재의 다양화를 도모할 수 있고, 여러 가지 사양의 배선 기재 및 IC 칩을 조합시킴으로써, 여러 가지 사양의 IC 칩 내장 다층 배선 기판을 용이하게 실현할 수 있다.
또, 여러 가지 사양의 배선 기재를 조합시킴으로써, 소량 다품종이라는 제조 형태에 적용할 수 있다. 또, 도전성 페이스트에 의해 전기적으로 접속함으로써, 습식 프로세스에 의한 배선 형성이 불필요하게 되어, 환경면에서의 부하가 적다.
제2 실시형태
도 10은 본 발명의 제2 실시형태의 IC 칩(반도체 장치) 내장 다층 배선 기판을 도시하는 단면도이며, 도면에서, 부호 81은 절연 기재(21)에 비어홀(13)이 형성되고 또 상기 절연 기재(21) 표면의 소정 부위에 IC 칩(17) 수납용의 오목부(82)가 형성된 IC 칩 수납용 내층 기재이다.
이 IC 칩 내장 다층 배선 기판은 내층 기재(49, 49), IC 칩 수납용 내층 기재(81), IC 칩(17) 및 내층 기재(49)를 이 순서로 겹치고, 그 후, 이들을 열압착에 의해 일괄적으로 적층하여, 일체화한 구성이다.
다음에, 본 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법에 관해서 도 11의 (a)∼(d) 내지 도 12의 (a)∼(b)에 기초하여 설명한다.
상기한 내층 기재(49)의 제조 방법에 대해서는 이미 제1 실시형태에 있어서 설명되어 있기 때문에 여기서는 생략하고, 우선, IC 칩 수납용 내층 기재(81)의 제조 방법에 대해서 설명하고, 이어서 이들 기재를 일괄 적층하는 방법에 관해서 설명한다.
(1) IC 칩 수납용 내층 기재
우선, 도 11의 (a)에 도시한 바와 같이, 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 주성분으로 하는 열가소성 수지 조성물로 이루어지는 절연 기재(21)의 표면(한쪽 면)에, 스탬퍼(91)의 볼록부(92)를 열전사한다. 이 열전사 조건은 예컨대, 온도 190∼205℃, 압력 20∼60 ㎏/㎠이다.
이 열전사에 의해, 절연 기재(21)의 표면에 IC 칩(17) 수납용의 오목부(93)가 형성된다.
이 스탬퍼(91)는 제1 실시형태의 스탬퍼(41)와 같은 방법에 의해 제작된다.
이어서, 도 11의 (b)에 도시한 바와 같이, 절연 기재(21)의 소정 위치에, 레이저 혹은 기계 드릴 등을 이용하여 절연 기재(21)를 관통하는 관통 구멍(44)을 형성하여, 비어홀(13)로 한다.
이어서, 도 11의 (c)에 도시한 바와 같이, 절연 기재(21)를 반전시켜, 이 절연 기재(21)의 이면측에서부터 스키지(94)를 이용하여 비어홀(13) 내에 도전성 페이스트(45)를 충전하고, 그 후, 이 도전성 페이스트(45)를 120℃∼160℃에서, 30분 ∼60분 가열하고 경화시켜, 도전재(15)로 한다. 이에 따라, 도 11의 (d)에 도시한 바와 같이, 절연 기재(21)의 소정 위치에 IC 칩(17) 수납용의 오목부(93) 및 도전재(15)로 이루어지는 층간 도통부(47)가 형성된 IC 칩 수납용 내층 기재(81)를 얻을 수 있다.
(2) IC 칩 내장 다층 배선 기판
도 12의 (a)에 나타내는 바와 같이, 히터 내장의 적층 지그(71) 내에, 탄성 및 이형성을 갖는 쿠션 필름(72), 내층 기재(49, 49), IC 칩 수납용 내층 기재(81), IC 칩(17), 내층 기재(49), 탄성 및 이형성을 갖는 쿠션 필름(72)을 이 순서로 겹치고, 그 후, 히터 내장의 압박 지그(73)를 눌러, 이들 내층 기재(49, 49), IC 칩 수납용 내층 기재(81), IC 칩(17), 내층 기재(49)에 열압착을 함으로써, 이들을 일괄 적층하여 일체화한다.
이 경우의 열압착은 절연 기재(21)를 구성하는 열가소성 수지 조성물의 글라스 전이 온도(Tg) 이상 또한 결정 융해 온도(Tm) 미만의 온도에서 행하면 효과적이다.
이 열압착 조건의 일례를 들면, 온도 220∼240℃, 압력 10∼60 ㎏/㎠이다.
이 열압착에 의해, 도 12의 (b)에 도시한 바와 같이, IC 칩(17)의 단자(18)가 절연 기재(21)의 도전 회로(46)에 전기적으로 접속되는 동시에, IC 칩(17)과 절연 기재(21)는 일괄 적층되어 일체화된다.
이상에 의해, 본 실시형태의 IC 칩 내장 다층 배선 기판을 제작할 수 있다.
본 실시형태에서도, 제1 실시형태의 IC 칩 내장 다층 배선 기판과 동일한 효 과를 발휘할 수 있다.
더구나, 열압착을 함으로써 일괄 적층하여 일체화했기 때문에, 내층 기재(49), IC 칩 수납용 내층 기재(81) 및 IC 칩(17)의 접착이 강고하게 되어, 기계적 강도가 우수하고, 또한 고정밀도, 고선명 또 고밀도의 IC 칩 내장 다층 배선 기판을 얻을 수 있다.
제3 실시형태
도 13은 본 발명의 제3 실시형태의 IC 칩(반도체 장치) 내장 다층 배선 기판을 도시하는 단면도이며, 도면에서, 부호 101은 최상층 기재(최상층의 배선 기재), 102는 IC 칩(반도체 장치) 탑재 내층 기재(배선 기재), 103은 구멍이 빈(개구) 내층 기재(배선 기재), 104는 최하층 기재(최하층의 배선 기재)이다.
최상층 기재(101)는 통상 100 ㎛ 이하 두께의 필름, 박판형 또는 시트형인 것으로, 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 주성분으로 하는 열가소성 수지 조성물로 이루어지는 박판형, 필름형 혹은 시트형의 절연 기재(11)에 의해 구성되어 있다.
IC 칩 탑재 내층 기재(102)는 상술한 최상층 기재(101)와 완전히 같은 형상의 절연 기재(11)의 표면(한쪽의 주요면)(11a)에 배선 회로 형성용의 홈부(12)가 형성되는 동시에, 이 절연 기재(11)를 관통하는 비어홀(13)이 형성되고, 또한, 상기한 홈부(12)의, 탑재되는 IC 칩(반도체 장치)(107)의 각 단자(18)에 대응하는 위치에는 이 절연 기재(11)를 관통하는 비어홀(관통 구멍)(111)이 형성되고, 이 홈부(12) 및 비어홀(13, 111)에 도전성 페이스트를 경화하여 이루어지는 도전재(15)가 충전되어 있다. 이 도전재(15)를 포함하는 절연 기재(11)의 표면(11a) 및 이면(반대측의 주요면)(11b)은 평탄화되어 있다.
그리고, 비어홀(111) 내에 충전된 도전재(15)에 의해 스터드 범프(112)가 구성되고, 이 절연 기재(11)의 이면(11b)에 IC 칩(107)이 탑재되고, 이 IC 칩(107)의 단자(18, 18)는 스터드 범프(112, 112)에 의해 배선 회로에 전기적으로 접속되어 있다.
또한, 이 IC 칩(107)의 표면(도면에서는 하면) 전면에는 인접하는 IC 칩 탑재 내층 기재(102) 또는 최하층 기재(104)와의 전기적 절연성을 양호하게 유지하기 위한 절연성 수지로 이루어지는 절연막(113)이 형성되어 있다.
이 절연성 수지는 IC 칩(107)나 절연 기재(11)와의 밀착성이 확보되고, 또한, 리플로우 내열성을 갖고 있는 것이면 무엇이나 좋으며, 예컨대, 폴리이미드, 폴리아미드이미드 등의 코팅재가 적합하게 이용된다.
구멍이 빈 내층 기재(103)는 상술한 최상층 기재(101)와 완전히 같은 형상의 절연 기재(11)에, 그것을 관통하는 비어홀(13)이 형성되어, 이 비어홀(13)에 도전성 페이스트를 경화하여 이루어지는 도전재(15)가 충전되고, 또한, 이 절연 기재(11)의 소정 위치에는 IC 칩(107)을 수납하기 위한 구멍(16)이 형성되어 있다. 이 도전재(15)를 포함하는 절연 기재(11)의 표면(11a) 및 이면(11b)은 평탄화되어 있다.
최하층 기재(104)는 상술한 최상층 기재(101)와 완전히 같은 형상의 절연 기재(11)의 표면(11a)에, 배선 회로 형성용의 홈부(12) 및 절연 기재(11)를 관통하는 비어홀(13)이 형성되어, 이 홈부(12) 및 비어홀(13)에 도전성 페이스트를 경화하여 이루어지는 도전재(15)가 충전되고, 이 도전재(15)를 포함하는 절연 기재(11)의 표면(11a) 및 이면(11b)은 평탄화되어 있다.
이 최하층 기재(104) 상에는 구멍이 빈 내층 기재(103) 및 IC 칩 탑재 내층 기재(102)가 교대로 계 4층 적층되고, 최상층의 IC 칩 탑재 내층 기재(102) 상에 최상층 기재(101)가 적층되어 있다.
다음에, 본 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법에 관해서 도 14의 (a)∼(b) 내지 도 16에 기초하여 설명한다.
여기서는, 우선, 각 기재의 제조 방법 및 IC 칩에의 절연막의 형성 방법 각각에 대해 설명하고, 계속해서, 이들 기재를 일괄 적층하는 방법에 관해서 설명한다.
(1) 최상층 기재
제1 실시형태의 최상층 기재의 제조 방법에 준하여, 도 16에 도시하는, 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 주성분으로 하는 열가소성 수지 조성물로 이루어지는 절연 기재(21)를 제작한다.
(2) 구멍이 빈 내층 기재
제1 실시형태의 구멍이 빈 내층 기재의 제조 방법(그 2)에 준하여, 도 16에 도시하는, 절연 기재(21)의 비어홀(13)에 도전재(15)가 충전되고, 또한 IC 칩 수납용의 구멍(54)이 형성된 구멍이 빈 내층 기재(121)를 제작한다.
(3) 최하층 기재
제1 실시형태의 속이 채워진 내층 기재의 제조 방법에 준하여, 도 16에 도시하는, 절연 기재(21)의 표면에, 배선 회로 형성용의 홈부(12) 및 비어홀(13)이 형성되어, 이 홈부(12) 및 비어홀(13)에 도전재(15)가 충전된 최하층 기재(122)를 제작한다.
(4) IC 칩에의 절연막의 형성
도 14의 (a)에 도시한 바와 같이, 증착법, 스핀코트법, 디핑법(침지법), 디스펜스법(액적토출법), 라미네이트 점착법 등을 이용하여, 반도체 웨이퍼(123)의 이면(123a) 전면에 절연성 수지로 이루어지는 절연막(113)을 형성하고, 그 후, 도 14의 (b)에 도시한 바와 같이, 이 반도체 웨이퍼(123)의 소정 부위를 와이어 톱이나 다이어몬드 절단기를 이용하여 절단하여 칩(123a)으로 만들고, 이 칩(123a)에 단자(18, 18)를 부착하여, 이면 전면에 절연막(113)이 형성된 IC 칩(107)으로 한다.
(5) IC 칩 수납용 내층 기재
도 15의 (a)에 나타내는 바와 같이, 제1 실시형태의 내층 기재(50)와 같은 식으로 절연 기재(21)의 표면(21a)에 배선 회로 형성용 홈부(43)를 형성하고, 계속해서, 레이저 혹은 기계 드릴 등을 이용하여, 절연 기재(21)를 관통하는 비어홀(13)을 형성하는 동시에, 상기 홈부(12)의 IC 칩(107)의 각 단자(18)에 대응하는 위치에 절연 기재(21)를 관통하는 비어홀(111)을 형성한다. 이들 비어홀(13, 111)은 스탬퍼에 의해 배선 회로 형성용 홈부(43)와 함께 성형하더라도 상관없다.
이어서, 도 15의 (b)에 도시한 바와 같이, 스키지 인쇄 등에 의해 배선 회로 형성용 홈부(43) 및 비어홀(13, 111) 내에 도전성 페이스트(45)를 충전하고, 그 후, 이 도전성 페이스트(45)를 120℃∼160℃에서, 30분∼60분 가열하여 경화시켜, 도전재(15)로 한다. 이에 따라, 절연 기재(21)의 소정 위치에 도전재(15)로 이루어지는 도전 회로, 층간 도통부 및 스터드 범프(112, 112)가 형성된다.
이어서, 연마기 등을 이용하여 절연 기재(21) 상에 남아 있는 도전재(15)를 연삭하여 제거하는 동시에, 절연 기재(21)의 표면을 평탄화한다.
계속해서, 도 15의 (c)에 도시한 바와 같이, 이 스터드 범프(112, 112)에 IC 칩(107)의 단자(18, 18)를 맞추고, 압박 지그를 이용하여 IC 칩(107)을 절연막(113) 측에서 눌러, IC 칩(107)의 단자(18, 18)를 절연 기재(21)의 스터드 범프(112, 112))에 매립하여, IC 칩 탑재 내층 기재(124)를 제작한다.
(6) IC 칩 내장 다층 배선 기판
도 16에 도시한 바와 같이, 히터 내장의 적층 지그(71) 내에, 탄성 및 이형성을 갖는 쿠션 필름(72), 최하층 기재(122), 구멍이 빈 내층 기재(121), 상하를 역으로 한 IC 칩 탑재 내층 기재(124), 구멍이 빈 내층 기재(121), 상하를 역으로 한 IC 칩 탑재 내층 기재(124), 절연 기재(21), 탄성 및 이형성을 갖는 쿠션 필름(72)을 이 순서로 겹치고, 그 후, 압박 지그(73)를 누름으로으로써, 이들 최하층 기재(122)∼절연 기재(21)에 열압착을 하고, 이들 최하층 기재(122)∼절연 기재(21)를 적층하여, 일체화한다.
이 경우의 열압착은 절연 기재(21)를 구성하는 열가소성 수지 조성물의 글라스 전이 온도(Tg) 이상 결정 융해 온도(Tm) 미만으로 행하면 효과적이다.
이 열압착 조건의 일례를 들면, 온도 220∼300℃, 압력 10∼60 ㎏/㎠이다.
이상에 의해, 본 실시형태의 IC 칩 내장 다층 배선 기판을 제작할 수 있다.
본 실시형태에서도, 제1 및 제2 실시형태의 IC 칩 내장 다층 배선 기판과 동일한 효과를 발휘할 수 있다.
더구나, 도전재(15)에 의해 스터드 범프(112)를 구성하여, 이들 스터드 범프(112, 112)에 IC 칩(107)의 단자(18, 18)를 매립한 구성으로 했기 때문에, IC 칩(107)의 전기적 접속성을 향상시킬 수 있다.
또한, IC 칩(107)의 표면 전면에 절연성 수지로 이루어지는 절연막(113)을 형성했기 때문에, 인접하는 IC 칩 탑재 내층 기재(102) 또는 최하층 기재(104)와의 전기적 절연성을 양호하게 유지할 수 있어, IC 칩에 패시베이션막을 형성할 필요가 없어진다.
제4 실시형태
도 17은 본 발명의 제4 실시형태의 IC 칩(반도체 장치) 내장 다층 배선 기판을 도시하는 단면도이며, 도면에서, 부호 131은 최상층 기재(최상층의 배선 기재), 132는 IC 칩(반도체 장치) 탑재 내층 기재(배선 기재)이며, 최상층 기재(131), 구멍이 빈 내층 기재(103), IC 칩 탑재 내층 기재(132), 구멍이 빈 내층 기재(103), IC 칩 탑재 내층 기재(132) 및 최하층 기재(104)가 적층된 구성이다.
최상층 기재(131)는 통상 100 ㎛ 이하 두께의 필름, 박판형 또는 시트형의 것으로, 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에 테르이미드 수지를 주성분으로 하는 열가소성 수지 조성물로 이루어지는 박판형, 필름형 혹은 시트형의 절연 기재(11)의 이면(11b)에, 배선 회로 형성용의 홈부(12)가 형성되고, 이 홈부(12)에 도전성 페이스트를 경화하여 이루어지는 도전재(15)가 충전되고, 이 도전재(15)를 포함하는 절연 기재(11)의 이면(11b)은 평탄화되어 있다.
IC 칩 탑재 내층 기재(132)는 상술한 최상층 기재(131)와 완전히 같은 형상의 절연 기재(11)의 표면(11a)에 배선 회로 형성용의 홈부(12)가 형성되는 동시에, 이 절연 기재(11)를 관통하는 비어홀(13)이 형성되어, 이 홈부(12) 및 비어홀(13)에 도전성 페이스트를 경화하여 이루어지는 도전재(15)가 충전되어 있다. 이 도전재(15)를 포함하는 절연 기재(11)의 표면(11a) 및 이면(11b)은 평탄화되어 있다. 또한, 이 절연 기재(11)에는 절연성 수지로 이루어지는 절연막(113)이 표면 전면에 형성된 IC 칩(107)이 탑재되고, 이 IC 칩(107)의 단자(18, 18)는 도전재(15)를 통해 배선 회로에 전기적으로 접속되어 있다.
본 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법은 상술한 제3 실시형태의 IC 칩 내장 다층 배선 기판의 제조 방법과 거의 같으므로, 설명을 생략한다.
본 실시형태에서도, 제3 실시형태의 IC 칩 내장 다층 배선 기판과 동일한 효과를 발휘할 수 있다.
더구나, IC 칩(107)의 단자(18, 18)를 도전재(15)에 직접 접속하는 구성으로 했기 때문에, 스터드 범프(112)를 형성하기 위해서 관통 구멍(111)을 형성할 필요가 없고, 공정을 단축할 수 있어, 제조 비용을 삭감할 수 있다.
본 발명은 고내열성, 수지 유동을 일으키지 않고 저온 융착이 가능하며, 고정밀도 고선명의 도체 배선이 가능하고, 고밀도 초소형의 3차원 실장 모듈 등이 실현 가능하며, 또한 소량 다품종이라는 제조 형태에 적합하게 적용되고 환경면에서도 부하가 적은 반도체 장치 내장 다층 배선 기판 및 그 제조 방법을 제공한다.

Claims (15)

  1. 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 포함하는 열가소성 수지 조성물로 이루어지는 절연 기재(11)에 도체 배선이 표면이 표출된 상태로 매설되어 배선 회로가 형성되고, 이 도체 배선을 포함하는 절연 기재(11)의 표면이 평탄화되어 이루어지는 배선 기재(1 내지 8)가 복수 적층되어, 배선 기재(1 내지 8) 사이를 전기적으로 접속하는 층간 배선이 형성되고,
    이들 복수의 배선 기재(1 내지 8) 중 하나 또는 2개 이상의 배선 기재(4, 6)에 반도체 장치(17)가 탑재되며,
    상기 반도체 장치(17)가 탑재된 배선 기재(4, 6)에 인접하여 배치된 배선 기재(3, 5)에는, 상기 반도체 장치(17)를 수납하는 오목부 또는 개구(16)가 형성되어 있고,
    이들 배선 기재(1 내지 8)의 절연 기재(11) 사이가 열융착에 의해 접착 일체화되고 또한 결정화되며, 각 배선 기재(1 내지 8)의 도체 배선 및 배선 기재(1 내지 8) 사이를 전기적으로 접속하는 층간 배선은, 도전성 페이스트(23)를 경화하여 이루어지는 도전재(15)에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치 내장 다층 배선 기판.
  2. 제1항에 있어서, 상기 절연 기재(11)는 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 포함하는 열가소성 수지 조성물을 용융 반죽하고 급냉 제막하여 얻어진 비정질 필름으로 이루어지고,
    상기 비정질 필름의 글라스 전이 온도와 결정화 개시 온도의 차가 30℃ 이상 60℃ 미만인 것을 특징으로 하는 반도체 장치 내장 다층 배선 기판.
  3. 삭제
  4. 제1항에 있어서, 상기 반도체 장치(17, 107)의, 상기 배선 기재(4, 6)에 전기적으로 접속되는 쪽과는 반대쪽에는, 절연막(113)이 형성되어 있는 것을 특징으로 하는 반도체 장치 내장 다층 배선 기판.
  5. 제1항에 있어서, 상기 반도체 장치(17)가 탑재된 상기 배선 기재(4, 6)의 상기 반도체 장치의 각 단자(18)에 대응하는 위치에는 관통 구멍(111)이 형성되고, 상기 관통 구멍(111)에는 도전재(15)가 충전되며, 상기 반도체 장치의 각 단자(18)는 상기 관통 구멍(111)에 충전된 상기 도전재(15)에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 장치 내장 다층 배선 기판.
  6. 제1항에 있어서, 상기 도체 배선은, 도전성 페이스트(23)를 경화하여 이루어지는 도전재(15)와 금속박(14)으로 이루어지며, 상기 금속박(14)의 표면이 표출되어 있는 것을 특징으로 하는 반도체 장치 내장 다층 배선 기판.
  7. 결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 포함하는 열가소성 수지 조성물로 이루어지는 절연 기재(21)에 회로 형성용 홈부(12, 43) 및 관통 구멍(13, 22, 44)을 형성하고, 이어서, 상기 회로 형성용 홈부(12, 43) 및 관통 구멍(13, 22, 44)에 도전성 페이스트(23)를 충전하여 배선 기재(1 내지 8, 24, 34, 35, 49, 50, 55, 56, 62, 63, 81, 101 내지 104, 121, 122, 124, 131, 132)로 하고,
    계속해서, 복수의 상기 배선 기재 중 하나 또는 2개 이상의 배선 기재(4, 6, 62, 63, 102, 124, 132)에 반도체 장치(17, 107)를 탑재하고,
    상기 반도체 장치(17, 107)가 탑재된 배선 기재(4, 6, 62, 63, 102, 124, 132)에 인접하여 배치된 배선 기재(3, 5, 55, 56, 103, 121)에는, 상기 반도체 장치(17, 107)를 수납하는 오목부 또는 개구(16, 54)가 형성되어 있고,
    이들 배선 기재를 적층하여 일체화하는 것을 특징으로 하는 반도체 장치 내장 다층 배선 기판의 제조 방법.
  8. 제7항에 있어서, 상기 회로 형성용 홈부(12, 43)를, 요철 전사 지그(32)를 이용하여, 상기 열가소성 수지 조성물의 글라스 전이 온도 이상 결정화 개시 온도 미만의 온도에서 열성형하는 것을 특징으로 하는 반도체 장치 내장 다층 배선 기판의 제조 방법.
  9. 제7항에 있어서, 상기 절연 기재(21)에, 상기 반도체 장치(17, 107)를, 상기 열가소성 수지 조성물의 글라스 전이 온도 이상 결정화 개시 온도 미만의 온도로 열압착하는 것을 특징으로 하는 반도체 장치 내장 다층 배선 기판의 제조 방법.
  10. 제7항에 있어서, 상기 절연 기재(21)의, 탑재되는 상기 반도체 장치(17, 107)의 각 단자(18)에 대응하는 위치에 관통 구멍(111)을 형성하며, 이 관통 구멍(111)에 상기 도전성 페이스트(23)를 충전하여 배선 기재로 하고, 이 관통 구멍(111)에 충전된 상기 도전성 페이스트(23)에 상기 반도체 장치(17, 107)의 각 단자(18)를 매립하는 것을 특징으로 하는 반도체 장치 내장 다층 배선 기판의 제조 방법.
  11. 제7항에 있어서, 상기 도전성 페이스트(23)를 상기 회로 형성용 홈부(12, 43) 및 상기 관통 구멍(13, 22, 44)에 충전한 후에 가열·경화하여 도전재(15)로 하고, 상기 도전재(15)에 상기 반도체 장치(17, 107)의 각 단자(18)를 매립하는 것을 특징으로 하는 반도체 장치 내장 다층 배선 기판의 제조 방법.
  12. 복수의 배선 기재(1 내지 8, 24, 34, 35, 49, 50, 55, 56, 62, 63, 81, 101 내지 104, 121, 122, 124, 131, 132) 중 하나 또는 2개 이상의 배선 기재(4, 6, 62, 63, 102, 124, 132)에 반도체 장치(17, 107)를 탑재하고, 상기 복수의 배선 기재를 적층하여 일체화되어 이루어지는 반도체 장치 내장 다층 배선 기판의 제조 방법으로서,
    결정 융해 피크 온도가 260℃ 이상인 폴리아릴케톤 수지와 비정질 폴리에테르이미드 수지를 포함하는 열가소성 수지 조성물로 이루어지는 절연 기재(21)에 관통 구멍(13)을 형성하고, 이어서, 상기 관통 구멍(13)에 도전성 페이스트(23)를 충전하고, 계속해서 상기 절연 기재(21)의 한쪽 면에 금속박(31)을 맞대어 열 압착에 의해 상기 금속박(31)을 상기 절연 기재(21) 상의 일부 영역 또는 상기 관통 구멍(13)이 형성된 영역 또는 상기 관통 구멍(13)이 형성된 영역을 포함하는 일부 영역에 선택적으로 접착하며, 계속해서, 상기 접착한 금속박(31a) 이외의 금속박(31b)을 박리하고, 상기 금속박(31a)을 포함하는 배선 기재를, 최상층 및 최하층의 배선 기재(1, 8, 34, 35) 중 적어도 1층에 적층하는 것을 특징으로 하는 반도체 장치 내장 다층 배선 기판의 제조 방법.
  13. 제12항에 있어서, 상기 금속박(31)을, 상기 열가소성 수지 조성물의 글라스 전이 온도 이상 결정화 개시 온도(Tcs) 미만의 온도 A(℃)에서 열압착한 후, 상기 온도 A(℃)와 다른 온도 B(℃)에서 열처리하고, 이들 온도 A(℃) 및 온도 B(℃) 는,
    A<B<Tcs, 및, B－A<10℃
    의 관계를 만족하는 것을 특징으로 하는 반도체 장치 내장 다층 배선 기판의 제조 방법.
  14. 제7항에 있어서, 상기 복수의 배선 기재(1 내지 8, 24, 34, 35, 49, 50, 55, 56, 62, 63, 81, 101 내지 104, 121, 122, 124, 131, 132)를 적층하여 일체화할 때의 적층 온도는, 상기 열가소성 수지 조성물의 글라스 전이 온도 이상 결정 융해 온도 미만인 것을 특징으로 하는 반도체 장치 내장 다층 배선 기판의 제조 방법.
  15. 제12항에 있어서, 상기 복수의 배선 기재(1 내지 8, 24, 34, 35, 49, 50, 55, 56, 62, 63, 81, 101 내지 104, 121, 122, 124, 131, 132)를 적층하여 일체화할 때의 적층 온도는, 상기 열가소성 수지 조성물의 글라스 전이 온도 이상 결정 융해 온도 미만인 것을 특징으로 하는 반도체 장치 내장 다층 배선 기판의 제조 방법.
KR1020030005786A 2002-02-05 2003-01-29 반도체 장치 내장 다층 배선 기판 및 그 제조 방법 KR101012029B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JPJP-P-2002-00028236 2002-02-05
JP2002028236 2002-02-05
JPJP-P-2002-00362558 2002-12-13
JP2002362558A JP4401070B2 (ja) 2002-02-05 2002-12-13 半導体装置内蔵多層配線基板及びその製造方法

Publications (2)

Publication Number Publication Date
KR20030066360A KR20030066360A (ko) 2003-08-09
KR101012029B1 true KR101012029B1 (ko) 2011-02-01

Family

ID=28043660

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030005786A KR101012029B1 (ko) 2002-02-05 2003-01-29 반도체 장치 내장 다층 배선 기판 및 그 제조 방법

Country Status (4)

Country Link
US (1) US7022399B2 (ko)
JP (1) JP4401070B2 (ko)
KR (1) KR101012029B1 (ko)
TW (1) TWI277380B (ko)

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4489411B2 (ja) * 2003-01-23 2010-06-23 新光電気工業株式会社 電子部品実装構造の製造方法
JPWO2004068445A1 (ja) * 2003-01-30 2006-05-25 東芝松下ディスプレイテクノロジー株式会社 ディスプレイ、配線基板及びその製造方法
US6806563B2 (en) * 2003-03-20 2004-10-19 International Business Machines Corporation Composite capacitor and stiffener for chip carrier
US7474000B2 (en) * 2003-12-05 2009-01-06 Sandisk 3D Llc High density contact to relaxed geometry layers
US7229933B2 (en) * 2004-03-31 2007-06-12 Intel Corporation Embossing processes for substrate imprinting, structures made thereby, and polymers used therefor
DE112004002862T5 (de) * 2004-05-20 2007-04-19 Spansion Llc, Sunnyvale Verfahren zum Herstellen einer Halbleitervorrichtung und Halbleitervorrichtung
JP4468081B2 (ja) * 2004-06-10 2010-05-26 三菱樹脂株式会社 多層配線基板用導電性ペースト組成物
JP4524585B2 (ja) * 2004-06-24 2010-08-18 ソニー株式会社 半導体装置および半導体装置の製造方法
JP2006073763A (ja) * 2004-09-01 2006-03-16 Denso Corp 多層基板の製造方法
WO2006043388A1 (ja) * 2004-10-21 2006-04-27 Matsushita Electric Industrial Co., Ltd. 半導体内蔵モジュール及びその製造方法
US7515434B2 (en) * 2004-12-20 2009-04-07 Nortel Networks Limited Technique for enhancing circuit density and performance
JP2006203114A (ja) * 2005-01-24 2006-08-03 Mitsubishi Plastics Ind Ltd 多層プリント配線基板
JP4718890B2 (ja) * 2005-04-28 2011-07-06 日本特殊陶業株式会社 多層配線基板及びその製造方法、多層配線基板構造体
EP1900263A4 (en) * 2005-07-04 2011-03-23 Univ Griffith MANUFACTURE OF ELECTRONIC COMPONENTS IN PLASTIC
US7977801B2 (en) 2005-07-15 2011-07-12 Ryo Takatsuki Integrated circuit chip component, multi-chip module, their integration structure, and their fabrication method
JP5134194B2 (ja) * 2005-07-19 2013-01-30 ナミックス株式会社 部品内蔵デバイス及び製造方法
JP4996838B2 (ja) * 2005-09-29 2012-08-08 三菱樹脂株式会社 多層配線基板
US7459202B2 (en) * 2006-07-03 2008-12-02 Motorola, Inc. Printed circuit board
JP2008103427A (ja) * 2006-10-17 2008-05-01 Mitsubishi Plastics Ind Ltd 離型フィルム
JP4862641B2 (ja) * 2006-12-06 2012-01-25 株式会社デンソー 多層基板及び多層基板の製造方法
TWI320588B (en) * 2006-12-27 2010-02-11 Siliconware Precision Industries Co Ltd Semiconductor device having conductive bumps and fabrication methodthereof
KR100851068B1 (ko) * 2007-02-01 2008-08-12 삼성전기주식회사 스템퍼 및 이를 이용한 인쇄회로기판의 제조방법
JP4965286B2 (ja) * 2007-03-09 2012-07-04 三菱樹脂株式会社 多層配線基板
JP5044246B2 (ja) * 2007-03-14 2012-10-10 ソニーケミカル＆インフォメーションデバイス株式会社 多層プリント配線板及び多層プリント配線板の製造方法
US8039302B2 (en) * 2007-12-07 2011-10-18 Stats Chippac, Ltd. Semiconductor package and method of forming similar structure for top and bottom bonding pads
US7968975B2 (en) * 2008-08-08 2011-06-28 International Business Machines Corporation Metal wiring structure for integration with through substrate vias
CN102405692A (zh) * 2009-04-02 2012-04-04 松下电器产业株式会社 电路基板的控制方法及电路基板
KR101077410B1 (ko) * 2009-05-15 2011-10-26 삼성전기주식회사 방열부재를 구비한 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR101095130B1 (ko) * 2009-12-01 2011-12-16 삼성전기주식회사 전자부품 내장형 인쇄회로기판 및 그 제조방법
JP2011138869A (ja) * 2009-12-28 2011-07-14 Ngk Spark Plug Co Ltd 多層配線基板の製造方法及び多層配線基板
WO2012008578A1 (ja) 2010-07-16 2012-01-19 株式会社フジクラ 配線板の製造方法
KR101255892B1 (ko) * 2010-10-22 2013-04-17 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP5790095B2 (ja) * 2011-04-01 2015-10-07 ソニー株式会社 薄膜素子及びその製造方法、並びに、画像表示装置の製造方法
JP5833398B2 (ja) * 2011-06-27 2015-12-16 新光電気工業株式会社 配線基板及びその製造方法、半導体装置
TWI443803B (zh) * 2011-09-09 2014-07-01 Univ Nat Chiao Tung 三維積體電路
DE102011119125B4 (de) * 2011-11-23 2014-01-23 Heraeus Precious Metals Gmbh & Co. Kg Kontaktierungsanordnung mit Durchführung und Filterstruktur
SE537869C2 (sv) * 2012-11-01 2015-11-03 Silex Microsystems Ab Substratgenomgående vior
JP2014154632A (ja) * 2013-02-06 2014-08-25 Rohm Co Ltd 多層構造体、コンデンサ素子およびその製造方法
JP5930980B2 (ja) 2013-02-06 2016-06-08 三菱電機株式会社 半導体装置およびその製造方法
TWI545997B (zh) * 2014-07-31 2016-08-11 恆勁科技股份有限公司 中介基板及其製法
JP2016039213A (ja) 2014-08-06 2016-03-22 ローム株式会社 基板内蔵パッケージ、半導体装置およびモジュール
US9659881B2 (en) * 2014-09-19 2017-05-23 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure including a substrate and a semiconductor chip with matching coefficients of thermal expansion
JP6241554B2 (ja) * 2014-09-26 2017-12-06 株式会社村田製作所 積層モジュールおよび積層モジュールの製造方法
KR102207272B1 (ko) * 2015-01-07 2021-01-25 삼성전기주식회사 인쇄회로기판, 그 제조방법, 및 전자부품 모듈
JP6991014B2 (ja) * 2017-08-29 2022-01-12 キオクシア株式会社 半導体装置
JP7062548B2 (ja) * 2018-07-25 2022-05-17 日本メクトロン株式会社 多層プリント配線板の製造方法、および多層プリント配線板
EP3841850A4 (en) * 2018-08-22 2022-10-26 Liquid Wire Inc. STRUCTURES WITH DEFORMABLE LADDERS
JP2020184589A (ja) * 2019-05-09 2020-11-12 イビデン株式会社 電子部品内蔵配線板及びその製造方法
CN113163594B (zh) * 2020-01-07 2024-04-09 峻立科技股份有限公司 塑料组件与电路板的结合方法
CN114269081B (zh) * 2022-03-03 2022-05-10 四川英创力电子科技股份有限公司 一种多层电路板制作方法及多层电路板
CN114710895B (zh) * 2022-04-07 2024-07-05 无锡深南电路有限公司 一种摄像装置及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277875A (ja) * 1999-03-26 2000-10-06 Mitsubishi Plastics Ind Ltd 表面平滑配線板およびその製造方法
JP2001004641A (ja) * 1999-06-18 2001-01-12 Hitachi Ltd 液面検出機能を備えた自動分析装置
JP2001015933A (ja) * 1999-06-30 2001-01-19 Mitsubishi Plastics Ind Ltd 熱融着性絶縁シート
JP2001230515A (ja) * 2000-02-15 2001-08-24 Matsushita Electric Ind Co Ltd 電子部品の実装体、電子部品の実装体の製造方法、および実装体の二次実装構造。

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2996510B2 (ja) * 1990-11-30 2000-01-11 株式会社日立製作所 電子回路基板
JPH05211256A (ja) * 1991-08-28 1993-08-20 Sony Corp 半導体装置
JPH05275834A (ja) * 1992-03-27 1993-10-22 Toshiba Corp 金属パターンの形成方法
US5306670A (en) * 1993-02-09 1994-04-26 Texas Instruments Incorporated Multi-chip integrated circuit module and method for fabrication thereof
JPH07302858A (ja) * 1994-04-28 1995-11-14 Toshiba Corp 半導体パッケージ
JPH08264956A (ja) * 1995-03-23 1996-10-11 Internatl Business Mach Corp <Ibm> 電気的接続構造
JP2956571B2 (ja) * 1996-03-07 1999-10-04 日本電気株式会社 半導体装置
JP3355142B2 (ja) * 1998-01-21 2002-12-09 三菱樹脂株式会社 耐熱性積層体用フィルムとこれを用いたプリント配線基板用素板および基板の製造方法
US6207259B1 (en) * 1998-11-02 2001-03-27 Kyocera Corporation Wiring board
JP3619395B2 (ja) * 1999-07-30 2005-02-09 京セラ株式会社 半導体素子内蔵配線基板およびその製造方法
JP2001119148A (ja) 1999-10-14 2001-04-27 Sony Corp Ｉｃチップ内蔵多層基板及びその製造方法
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
JP2001196703A (ja) 2000-01-14 2001-07-19 Sony Corp プリント配線基板及びその作製方法
JP2001230520A (ja) 2000-02-14 2001-08-24 Sony Corp 配線基板の製造方法及びそれにより得られた配線基板
JP2001244609A (ja) * 2000-02-25 2001-09-07 Sony Corp 配線基板の製造方法及びそれにより得られた配線基板
JP2001257448A (ja) 2000-03-10 2001-09-21 Sony Corp プリント配線基板の製造方法及びそれにより得られたプリント配線基板
JP2002248626A (ja) 2001-02-26 2002-09-03 Sony Corp 転写用金型とその製造方法
JP2002261444A (ja) 2001-03-06 2002-09-13 Sony Corp 積層配線基板およびその製造方法
JP2002261120A (ja) 2001-03-06 2002-09-13 Sony Corp 実装基板とその製造方法および半導体装置
JP4576728B2 (ja) 2001-03-06 2010-11-10 ソニー株式会社 導電性ぺースト、プリント配線基板とその製造方法および半導体装置とその製造方法
JP2002270731A (ja) 2001-03-14 2002-09-20 Sony Corp 配線基板及びその製造方法、並びに半導体装置
JP2002290029A (ja) 2001-03-26 2002-10-04 Sony Corp 配線基板の製造方法及び配線基板
JP4181778B2 (ja) * 2002-02-05 2008-11-19 ソニー株式会社 配線基板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277875A (ja) * 1999-03-26 2000-10-06 Mitsubishi Plastics Ind Ltd 表面平滑配線板およびその製造方法
JP2001004641A (ja) * 1999-06-18 2001-01-12 Hitachi Ltd 液面検出機能を備えた自動分析装置
JP2001015933A (ja) * 1999-06-30 2001-01-19 Mitsubishi Plastics Ind Ltd 熱融着性絶縁シート
JP2001230515A (ja) * 2000-02-15 2001-08-24 Matsushita Electric Ind Co Ltd 電子部品の実装体、電子部品の実装体の製造方法、および実装体の二次実装構造。

Also Published As

Publication number Publication date
US20030178726A1 (en) 2003-09-25
US7022399B2 (en) 2006-04-04
KR20030066360A (ko) 2003-08-09
JP2003303938A (ja) 2003-10-24
TWI277380B (en) 2007-03-21
JP4401070B2 (ja) 2010-01-20
TW200303163A (en) 2003-08-16

Similar Documents

Publication Publication Date Title
KR101012029B1 (ko) 반도체 장치 내장 다층 배선 기판 및 그 제조 방법
KR100935837B1 (ko) 다층 배선 기판과 그 기판을 사용한 반도체 장치 탑재기판 및 다층 배선 기판의 제조 방법
US12075561B2 (en) Embedding component in component carrier by component fixation structure
TWI389608B (zh) 嵌入有組件之配線基板及其製造方法
EP1814373A1 (en) Multilayer printed wiring board and its manufacturing method
US10779415B2 (en) Component embedding in thinner core using dielectric sheet
CN103747616B (zh) 元器件内置模块
US10743422B2 (en) Embedding a component in a core on conductive foil
US11116083B2 (en) Electronic component embedded by laminate sheet
JPWO2006100909A1 (ja) 半導体装置及びその製造方法
JP2005191156A (ja) 電気部品内蔵配線板およびその製造方法
JP4694007B2 (ja) 三次元実装パッケージの製造方法
JP5192865B2 (ja) 部品内蔵配線基板の製造方法
JP4181897B2 (ja) 半導体装置内蔵多層配線基板及びその製造方法
JP3922977B2 (ja) 半導体装置内蔵多層配線基板
JP5306797B2 (ja) 部品内蔵配線基板の製造方法
JP5192864B2 (ja) 部品内蔵配線基板の製造方法
US20060038274A1 (en) 3D circuit module, multilayer 3D circuit module formed thereof, mobile terminal device using the circuit modules and method for manufacturing the circuit modules
US20040108058A1 (en) Lamination process of packaging substrate
US20220346229A1 (en) Component Carrier
US10863631B2 (en) Layer stack of component carrier material with embedded components and common high temperature robust dielectric structure
JP2009158641A (ja) 部品内蔵モジュールの製造方法
JP2003209355A (ja) 配線基板の製造方法および配線基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee