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KR100969441B1 - 반도체칩이 실장된 인쇄회로기판 및 그 제조방법 - Google Patents

반도체칩이 실장된 인쇄회로기판 및 그 제조방법 Download PDF

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KR100969441B1
KR100969441B1 KR1020080053041A KR20080053041A KR100969441B1 KR 100969441 B1 KR100969441 B1 KR 100969441B1 KR 1020080053041 A KR1020080053041 A KR 1020080053041A KR 20080053041 A KR20080053041 A KR 20080053041A KR 100969441 B1 KR100969441 B1 KR 100969441B1
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South Korea
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solder ball
semiconductor chip
circuit board
printed circuit
melting point
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백종환
이성
권영도
이종윤
전형진
강준석
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삼성전기주식회사
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Abstract

본 발명에 따른 반도체칩이 실장된 인쇄회로기판은, 상면에 노출된 접속패드를 구비하는 반도체칩, 상기 접속패드 상에 형성된 제1 융점을 가지는 제1 솔더볼, 최외각 회로층에 형성된 외부접속단자를 구비하는 인쇄회로기판 및 상기 외부접속단자 상에 형성되고 상기 제1 솔더볼과 접속되며, 상기 제1 융점보다 높은 제2 융점을 갖는 제2 솔더볼을 포함하는 구성된다. 본 발명에 따른 반도체칩이 실장된 인쇄회로기판은, 인쇄회로기판과 반도체칩 사이의 거리가 늘어나기 때문에 인쇄회로기판과 반도체칩 사이의 열팽창계수 차이에 의한 휘어짐 현상에 대한 내성이 높다.
솔더볼, 반도체칩, 융점, 인쇄회로기판, 열팽창계수

Description

반도체칩이 실장된 인쇄회로기판 및 그 제조방법{A PRINTED CIRCUIT BOARD COMPRISING A SEMICONDUCTOR CHIP AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체칩이 실장된 인쇄회로기판 및 그 제조방법에 관한 것이고, 보다 상세하게는 반도체칩에 형성된 제1 솔더볼보다 높은 융점을 갖는 제2 솔더볼을 갖는 인쇄회로기판에 관한 것이다.
반도체 산업에 있어서 기술 개발의 주요한 추세 중의 하나는 반도체 소자의 크기를 축소시키는 것이다. 반도체 소자 패키지 분야에 있어서도 소형 컴퓨터 및 휴대용 전자기기 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀(Pin)을 구현할 수 있는 파인 피치 볼 그리드 어레이(Fine Pitch Ball Grid Array; FBGA) 패키지 등의 반도체 소자 패키지가 개발되고 있다.
솔더볼을 이용하여 반도체 소자를 인쇄회로기판에 실장함에 있어서, 반도체 소자의 접속패드에 솔더볼을 형성하고 상기 솔더볼을 인쇄회로기판의 외부접속단자에 접속시켜 반도체 소자를 인쇄회로기판에 실장하는 방식이 일반적으로 사용된다. 이러한 경우, 반도체 소자와 인쇄회로기판의 열팽창 계수 차이에 의해 반도체 소자가 인쇄회로기판에 실장된 후에 또는 실장 공정 중에 휘어짐이 발생하는 문제점이 있었다. 이때, 인쇄회로기판과 반도체 소자 사이의 거리가 가까울수록 솔더볼에 응력이 집중되게 되며, 이로 인해 솔더볼이 깨어지거나 접속패드로부터 분리되는 현상이 발생하였다. 이에 따라, 인쇄회로기판과 반도체 소자 사이의 거리를 늘려 솔더볼에 집중되는 응력이 완화되도록, 반도체 칩 상에 구리 필러(Cu-pillar)를 형성하거나, 솔더볼을 다층으로 형성하는 구조가 제안되었다.
도 1a 및 도 1b는 종래기술에 따른 더블 솔더볼 구조를 갖는 반도체칩을 인쇄회로기판에 실장하는 공정을 도시한다.
먼저, 도 1a를 참조하면, 반도체 칩(1) 상부에 형성된 접속패드(3)에 더블 볼 구조의 솔더볼(5)을 형성한다. 이러한 더블볼 구조의 솔더볼(5)은 도 1b에 도시된 바와 같이, 인쇄회로기판(9)에 형성된 외부접속단자(9)에 리플로우 공정을 통해 접속된다. 이와 같이, 더블볼 구조의 솔더볼(5)을 사용하는 경우 단일볼 구조의 솔더볼을 사용하는 경우보다, 인쇄회로기판과 반도체 소자 사이의 거리를 늘릴 수 있어, 솔더볼에 집중되는 응력을 완화할 수 있으며, 결과적으로 완성된 반도체 장치의 신뢰성을 확보할 수 있는 장점이 있다.
그러나, 반도체 소자(1)에 솔더볼(5)을 형성하는 공정은 상대적으로 복잡한 웨이퍼 레벨에서 이루어지는데, 반도체 소자에 더블 볼 구조를 형성하는 공정은 웨이퍼 레벨에서의 공정을 더욱 복잡하게 만드는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 창출된 것으로서, 웨이페 레벨에서의 반도체 제조공정을 간소화하면서, 반도체칩과 인쇄회로기판 사이의 거리가 늘어난 신뢰성 높은 인쇄회로기판 및 그 제조방법을 제안한다.
본 발명에 따른 반도체칩이 실장된 인쇄회로기판은, 상면에 노출된 접속패드를 구비하는 반도체칩; 상기 접속패드 상에 형성된 제1 융점을 가지는 제1 솔더볼; 최외각 회로층에 형성된 외부접속단자를 구비하는 인쇄회로기판; 및 상기 외부접속단자 상에 형성되고 상기 제1 솔더볼과 접속되며, 상기 제1 융점보다 높은 제2 융점을 갖는 제2 솔더볼;을 포함하는 것을 특징으로 한다.
본 발명의 바람직한 한 특징으로서, 상기 반도체칩 상면을 덮어 봉합하되, 상기 제1 솔더볼을 노출하는 개구부를 갖는 수지봉합부를 더 포함하는 것에 있다.
본 발명의 바람직한 다른 특징으로서, 상기 제2 솔더볼은 구형 또는 반구형 형상인 것에 있다.
본 발명의 바람직한 또 다른 특징으로서, 상기 제1 융점과 상기 제2 융점과의 온도 차이는 15℃ 보다 큰 것에 있다.
본 발명에 따른 반도체칩이 실장된 인쇄회로기판의 제조방법은, (A) 반도체칩의 상면에 노출된 접속패드에 제1 융점을 갖는 제1 솔더볼을 형성하는 단계; (B) 인쇄회로기판의 최외층에 형성된 외부접속단자에 상기 제1 융점보다 높은 제2 융점을 갖는 제2 솔더볼을 형성하는 단계; 및 (C) 상기 제1 융점과 상기 제2 융점 사이의 온도에서 상기 제1 솔더볼과 상기 제2 솔더볼을 접속시키는 단계;를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 한 특징으로서, 상기 제2 솔더볼은 구형 또는 반구형 형상인 것에 있다.
본 발명의 바람직한 다른 특징으로서, 상기 제1 융점과 상기 제2 융점과의 온도 차이는 15℃ 보다 큰 것에 있다.
본 발명의 바람직한 또 다른 특징으로서, 상기 제1 솔더볼을 형성하는 단계는, (ⅰ) 반도체칩 상부에 접속패드를 노출하는 제1 솔더볼 형성용 개구부를 갖는 제1 마스크를 배치하는 단계; (ⅱ) 상기 제1 마스크에 형성된 개구부에 제1 솔더를 충전하는 단계; 및 (ⅲ) 상기 제1 마스크를 제거하고 리플로우 공정을 수행하여 제1 솔더볼을 형성하는 단계;를 포함하는 것에 있다.
본 발명의 바람직한 또 다른 특징으로서, 상기 제2 솔더볼을 형성하는 단계는, (ⅰ) 기판의 최외층에 외부접속단자를 노출하는 제2 솔더볼 형성용 개구부를 갖는 제2 마스크를 배치하는 단계; (ⅱ) 상기 제2 마스크에 형성된 개구부에 제2 솔더를 충전하는 단계; 및 (ⅲ) 상기 제2 마스크를 제거하고 리플로우 공정을 수행하여 제2 솔더볼을 형성하는 단계;를 포함하는 것에 있다.
본 발명의 바람직한 또 다른 특징으로서, 상기 제1 솔더볼과 제2 솔더볼을 접속하는 단계는, (ⅰ) 상기 제1 솔더볼과 상기 제2 솔더볼의 노출면에 플럭스를 도포하는 단계; 및 (ⅱ) 상기 제1 융점과 상기 제2 융점 사이의 온도에서 수행되는 리플로우 공정으로 상기 제1 솔더볼 및 제2 솔더볼을 접속하는 단계;를 포함하는 것에 있다.
본 발명의 바람직한 또 다른 특징으로서, 상기 제1 솔더볼을 형성하는 단계 이후에, 상기 반도체칩 상면을 덮어 봉합하되, 상기 제1 솔더볼을 노출하는 개구부를 갖는 수지봉합부를 형성하는 단계를 더 포함하는 것에 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명에 따른 반도체칩이 실장된 인쇄회로기판은, 인쇄회로기판과 반도체칩 사이의 거리가 늘어나기 때문에 인쇄회로기판과 반도체칩 사이의 열팽창계수 차이에 의한 휘어짐 현상에 대한 내성이 높다.
또한, 본 발명에 따르면, 제2 솔더볼이 원래의 형상을 유지함으로써 반도체칩을 인쇄회로기판에 실장하기 위한 공정 중에 인접한 솔더볼 사이에서 발생할 수 있는 솔더 브릿지 현상을 방지할 수 있는 장점이 있다.
이하, 본 발명에 따른 반도체칩(100)이 실장된 인쇄회로기판(300) 및 그 제조방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 첨부된 도면의 전체에 걸쳐, 동일하거나 대응하는 구성요소는 동일한 도면부호로 지칭되며, 중복되는 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체칩(100)이 실장된 인쇄회로기판(300)의 단면도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 인쇄회로기판(300)은 상면에 노출된 접속패드(130)를 구비하는 반도체칩(100), 상기 접속패드(130) 상에 형성된 제1 융점을 가지는 제1 솔더볼(150), 최외각 회로층에 형성된 외부접속단자(330)를 구비하는 인쇄회로기판(300) 및 상기 외부접속단자(330) 상에 형성되고 상기 제1 솔더볼(150)과 접속되며, 상기 제1 융점보다 높은 제2 융점을 갖는 제2 솔더볼(350)을 포함하는 구성이다.
반도체칩(100)은 집적회로(도시하지 않음)가 내재된 실리콘 소재의 칩 몸체 상부면에 집적회로와 전기적으로 연결되는 본딩패드(103)가 형성되고, 본딩패드(103)가 노출되도록 칩 몸체의 상부면에 패시베이션층(101)이 형성된 구조를 갖는다.
여기서, 패시베이션층(101)은 예를 들어, 얇은 절연막, 즉 실리콘 디옥사이 드(SiO2)로 구성되는 제 1 절연막(미도시)과 제 2 절연막(미도시), 및 실리콘 니트라이드(SiN)로 구성되는 제 3 절연막(미도시)의 박층 접합(lamination)에 의해 구성되어 높은 내열성 및 높은 전기 절연성을 갖는다. 이러한 패시베이션층(101)의 표면은 반도체칩(100)의 표면으로 기능한다.
한편, 본딩패드(103)는 알루미늄과 같은 금속으로 이루어진다.
제1 절연층(105)은 재생처리시에 발생하는 열이나 기계적 응력으로부터 반도체칩(100)의 패시베이션층(101)이나 활성면을 보호하기 위한 것으로, 반도체칩(100)의 상부면에 본딩패드(103)가 노출되도록 하는 제1 개구부를 구비한다. 제1 절연층(105)은 예를 들면, 폴리이미드, 에폭시 등으로 이루어진다.
재배선층(107)은 반도체칩(100)에 형성된 본딩패드(103)로부터 다른 위치의 보다 큰 접속패드(130)로 배선을 유도하기 위한 것으로서, 본딩패드(103)로부터 제1 절연층(105) 상에 연장되게 형성된다.
여기서, 재배선층(107)은 그 일단이 본딩패드(103)와 접속되어 있으며, 타단에는 제1 솔더볼(150) 또는 외부접속단자(330)와 연결되는 접속패드(130)가 형성되어 있다. 재배선층(107)은 예를 들면, 알루미늄(Al), 구리(Cu), 니켈(Ni), 금(Au) 등의 도전성 금속으로 이루어진다. 여기서, 재배선층(107) 상부에 접속패드(130)가 형성되는 것으로 도시되어 있으나, 별도의 접속패드(130) 없이 재배선층(107)의 단부가 접속패드(130)로서의 기능을 수행하는 것도 가능하고, 접속패드(130)가 구리-필러(Cu-pillar)인 것도 가능하다 할 것이다.
제2 절연층(109)은 재배선층(107)을 보호하기 위한 것으로서, 제1 절연 층(105) 상에 형성되며 접속패드(130)를 노출시키는 제2 개구부(미도시)를 구비한다. 제2 절연층(109)은 예를 들면, 에폭시로 이루어진다.
제1 솔더볼(150)은 재배선층(107)과 연결되는 반도체칩(100)을 외부시스템과 연결하는 외부연결단자(exteranally connecting terminal) 역할을 하기 위한 것으로서, 재배선층(107)의 접속패드(130)에 형성된다. 제1 솔더볼(150)을 구성하는 물질에 대해서는 제2 솔더볼(350)을 구성하는 물질과 연관하여 후술한다.
수지봉합부(170)는 반도체칩(100) 상부에 형성된 상층구조를 보호하고 제1 솔더볼(150)을 지지하기 위한 것으로서, 제1 솔더볼(150)을 포함하여 제2 절연층(109)이 봉합되도록 형성된다. 수지봉합부(170)는 예를 들면, 에폭시 몰딩 컴파운드(epoxy-molding compound)로 이루어진다.
인쇄회로기판(300)(Printed Circuit Board; PCB)은 전자기기의 부품실장 및 배선에 사용되는 것으로, 일반적으로 금속층을 배선패턴에 따라 식각(선상의 회로만 남기고 부식시켜 제거함)하여 필요한 회로를 구성함으로써 제조되며, 최외층에 반도체칩(100) 등의 전자부품과 접속될 수 있는 외부접속단자(330)를 구비한다.
여기서, 본 실시예에 따른 인쇄회로기판(300)은 절연기판의 한쪽 면에만 배선을 형성한 단면 PCB, 양쪽 면에 배선을 형성한 양면 PCB 및 다층으로 배선한 MLB(다층인쇄회로기판;Multi Layered Board)가 될 수 있다. 이러한, 인쇄회로기판(300)은 본 기술분야에서 공지된 것이 사용되므로 인쇄회로기판의 구성에 대한 상세한 설명은 생략한다.
본 실시예에 따른 인쇄회로기판(300)은 최외층에 형성된 외부접속단자(330) 상에 형성되는 제2 솔더볼(350)을 포함한다. 제2 솔더볼(350)은 상술한 반도체칩(100)에 형성된 제1 솔더볼(150)과 전기적 및 물리적으로 접속하여 반도체칩(100)이 인쇄회로기판(300)에 실장될 수 있도록 한다. 제2 솔더볼(350)은 인쇄회로기판(300)과 이에 실장되는 반도체칩(100) 사이를 일정거리 이상으로 유지하기 위해 설치된 것으로, 제2 솔더볼(350)은 구형 또는 반구형 형상인 것이 바람직하다. 도 2에는 반구형 형상의 제2 솔더볼(350)이 도시되었다.
여기서, 제2 솔더볼(350) 및 상술한 반도체칩(100)의 접속패드(130)에 형성된 제1 솔더볼(150)은 주석/납(Sn/Pb), 주석/은/구리(Sn/Ag/Cu), 주석/은(Sn/Ag), 주석/구리(Sn/Cu), 주석/비스무트(Sn/Bi), 주석/아연/비스무트(Sn/Zn/Bi), 주석/은/비스무트(Sn/Ag/Bi), 주석/은/아연(Sn/Ag/Zn), 인듐/주석(In/Sn), 인듐/은(In/Ag), 주석/납/은(Sn/Pb/Ag), 인듐/납(In/Pb), 주석(Sn), 주석/납/비스무트(Sn/Pb/Bi), 주석/납/비스무트/은(Sn/Pb/Bi/Ag)을 포함하는 솔더 물질 중에서 선택된 솔더 물질로 각각 이루어질 수 있다.
선택된 솔더 물질의 성분에 따라 제1 솔더볼(150) 및 제2 솔더볼(350)의 녹는점이 달라질 수 있다. 표 1에서는 예시적으로 선택된 8개의 솔더 물질에 대한 물성을 나타낸다.
유형 구성 녹는점(℃) 비중

주석/납(Tin/Lead)

 Sn/37Pb 183 8.4
Sn/36Pb/2Ag 179~191 8.4
Sn/90Pb 275~302 10.7
Sn/10Pb 183~213 7.55

무연(Lead-free)

 Sn/2.5Ag/0.5Cu 217~219 7.4
Sn/4Ag/0.5Cu 217~219 7.4
Sn/3.5Ag 219~223 7.36
Sn/3Ag/0.5Cu 217~219 7.4
< 솔더 물질별 녹는점 및 비중 >
본 발명에서 제1 솔더볼(150)과 제2 솔더볼(350)을 구성하는 물질은 상이하며, 구체적으로 제2 솔더볼(350)은 제1 솔더볼(150)로 선택된 물질보다 융점이 높은 물질로 선택되어진다. 제1 솔더볼(150)의 융점을 제1 융점이라 하고, 제2 솔더볼(350)의 융점을 제2 융점이라 한다. 제1 융점과 제2 융점의 차이는 15℃ 보다 큰 것이 바람직하다.
본 실시예에서는 제1 솔더볼(150)은 조성비가 63/37이고 녹는점이 183℃인 주석/납(Sn/Pb)으로 이루어지고, 제2 솔더볼(350)은 조성비가 96.5/3/0.5이고 녹는점이 217℃인 주석/은/구리(Sn/Ag/Cu)로 이루어진 것을 사용한다.
도 2에 도시된 바와 같이, 본 실시예에 따른 제2 솔더볼(350)은 후술하는 제1 솔더볼(150)과의 접속공정을 거친 후에도 반구형 형상을 그대로 유지하고 있음을 알 수 있다. 이는 제2 솔더볼(350)이 접속공정 중에 용융되지 않았으며, 접속공정이 완료된 후에도 접속공정 전의 높이를 그대로 유지하여, 인쇄회로기판(300)과 반도체칩(100) 사이의 거리를 늘리는데 기여하고 있음을 의미한다. 인쇄회로기판(300)과 반도체칩(100) 사이의 거리가 늘어나면, 인쇄회로기판(300)과 반도체칩(100) 사이의 열팽창계수 차이에 의한 휘어짐 현상에 대한 내성이 증가한다.
뿐만 아니라, 제2 솔더볼(350)이 원래의 형상을 유지함으로써 반도체칩(100)의 실장공정 중에 인접한 솔더볼 사이에서 발생할 수 있는 솔더 브릿지 현상을 방지할 수 있는 장점이 있다.
이하, 본 발명의 바람직한 실시예에 따른 반도체칩(100)이 실장된 인쇄회로기판(300)의 제조방법에 대해 서술한다.
먼저, 본 발명의 일 실시예에 따른 인쇄회로기판(300)에 실장될 반도체칩(100)을 제조하는 방법을 서술한다. 도 3 내지 도 8은 본 실시예에 따른 고융점 솔더볼을 갖는 인쇄회로기판(300)에 실장될 반도체칩(100)을 제조하는 방법을 공정순서대로 도시한 도면이다. 본 실시예에서는 개별 반도체칩(100)을 중심으로 제조방법을 서술하지만, 복수의 반도체칩(100)이 포함된 웨이퍼 레벨에서 제조공정이 이루어질 수 있음을 밝혀둔다.
먼저, 도 3에 도시된 바와 같이, 반도체칩(100)이 제공되고, 도 4에 도시된 바와 같이, 반도체칩(100) 상부에 본딩패드(103)를 노출시키는 개구부를 갖는 제1 절연층(105)을 형성한다.
이때, 반도체칩(100)은 집적회로(도시하지 않음)가 내재된 실리콘 소재의 칩 몸체 상부면에 집적회로와 전기적으로 연결되는 본딩패드(103)가 형성되고, 본딩패드(103)가 노출되도록 칩 몸체의 상부면에 패시베이션층(101)이 형성된 구조를 가지며, 이러한 본딩패드(103)와 패시베이션층(101)의 형성은 패브리케이션(Fabrication; FAB) 공정에서 실시된다.
상기 제1 절연층(105)은 반도체칩(100)의 본딩패드(103)가 노출되도록 제1 개구부를 가지며, 패시베이션층(101) 상에 형성된다.
여기서, 제1 개구부는 제1 절연층(105)에 감광성 수지층을 형성하고, 포토리소그래피 기술을 이용하여 본딩패드(103) 부분이 노출되도록 감광성 수지층을 패터닝하여 형성될 수 있다.
다음, 도 5에 도시된 바와 같이, 재배선층(107)을 형성한다. 이때, 재배선층(107)은 본딩패드(103)와 접속되어 제1 절연층(105) 상으로 연장되게 형성된다.
다음, 도 6에 도시된 바와 같이, 제2 절연층(109) 및 접속패드(130)를 형성한다. 이때, 제2 절연층(109)은 제1 절연층(105) 및 재배선층(107) 상부에 형성되며, 재배선층(107)의 일단을 노출시키는 개구부(미도시; 접속패드(130) 상부에 제2 절연층(109)이 존재하지 않는 부분)를 구비한다. 개구부에는 재배선층(107)의 일단에 접속하는 접속패드(130)가 형성된다. 본 실시예에서는 재배선층(107) 상부에 별도의 접속패드(130)가 형성되는 것으로 도시 및 서술하나 별도의 접속패드(130) 없이 재배선층(107)의 단부가 접속패드(130)로서의 기능을 수행하는 것도 가능하다. 또한 접속패드(130)가 구리-필러(Cu-pillar)인 것도 가능하다.
다음, 도 7에 도시된 바와 같이, 접속패드(130)에 반도체칩(100)을 외부와 연결하는 기능을 수행하는 제1 솔더볼(150)을 형성한다.
상술한 바와 같이, 제1 솔더볼(150)은 주석/납(Sn/Pb), 주석/은/구리(Sn/Ag/Cu), 주석/은(Sn/Ag), 주석/구리(Sn/Cu), 주석/비스무트(Sn/Bi), 주석/아연/비스무트(Sn/Zn/Bi), 주석/은/비스무트(Sn/Ag/Bi), 주석/은/아연(Sn/Ag/Zn), 인듐/주석(In/Sn), 인듐/은(In/Ag), 주석/납/은(Sn/Pb/Ag), 인듐/납(In/Pb), 주석(Sn), 주석/납/비스무트(Sn/Pb/Bi), 주석/납/비스무트/은(Sn/Pb/Bi/Ag)을 포함하는 솔더 물질 중에서 선택된 솔더 물질로 이루어질 수 있다.
여기서, 제1 솔더볼(150)은 본 기술분야에서 이미 공지된 방식으로 형성될 수 있으며, 여기서는 제1 솔더볼(150) 형성과정을 간략하게 서술한다.
먼저, 반도체칩(100)의 접속패드(130)에 플럭스를 도포하고, 제1 솔더볼(150) 형성용 마스크를 배치한다. 솔더볼 형성용 마스크에는, 제1 솔더를 플럭스 상에 공급할 수 있는 복수의 제1 솔더 공급 개구가 형성되어 있다. 그 후, 스퀴지(squeegee) 등을 이용함으로써 제1 솔더가 공급 개구 내로 공급되고 점성을 갖는 플럭스 상에 각각의 제1 솔더가 임시 고정된다. 다음, 마스크를 제거하고, 리플로우 공정(reflowing process)수행하여 접속패드(130) 상에 제1 솔더볼(150)을 형성한다.
다음, 도 8에 도시된 바와 같이, 제1 솔더볼(150) 및 제2 절연층(109)을 덮는 패터닝된 수지봉합부(170)를 형성한다. 여기서, 수지봉합부(170)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)로 이루어질 수 있다.
수지봉합부(170)가 형성되면 제1 솔더볼(150)이 외부접속단자(330)로서의 기능을 수행하도록 제1 솔더볼(150)의 상측 단부에 형성된 잔류한 수지봉합부(170)를 제거하는 공정을 수행할 수 있다. 본 제거공정은 플라즈마 표면 처리 기술 또는 CMP(Chemical Mechanical Polishing) 기술에 의해 수행된다.
이후, 상술한 공정으로 제조된 반도체칩(100)이 실장될 인쇄회로기판(300)에 제2 솔더볼(350)을 형성한다. 서술의 편의상 반도체칩(100)의 제조방법을 먼저 서술하였지만, 인쇄회로기판(300)에 제1 솔더볼을 형성하는 공정은 반도체칩(100)을 제조하는 공정과 별개로 미리 또는 동시에 진행될 수 있음을 이해할 수 있을 것이다.
도 9 및 도 10은 본 발명의 바람직한 실시예에 따른 인쇄회로기판(300)에 제2 솔더볼(350)을 형성하는 공정을 개략적으로 도시하는 도면이다.
도 9에 도시된 바와 같이, 최외층에 외부접속단자(330)가 형성된 인쇄회로기판(300)이 제공된다. 여기서, 인쇄회로기판(300)은 단면 인쇄회로기판(300), 양면 인쇄회로기판(300), 및 다층 인쇄회로기판(300)이 될 수 있으며, 어느 것이든 반도체칩(100)이 실장될 외부접속단자(330)를 구비한다.
인쇄회로기판(300)의 최외층에는 공지된 것과 같이 솔더레지스트층(303)을 형성할 수 있고, 이 경우 솔더레지스트층(303)에 외부접속단자(330)를 노출하는 개구부를 형성한다.
다음, 도 10에 도시된 바와 같이, 인쇄회로기판(300)에 형성된 외부접속단자(330) 상에 제2 솔더볼(350)을 형성한다.
제2 솔더볼(350)은 주석/납(Sn/Pb), 주석/은/구리(Sn/Ag/Cu), 주석/은(Sn/Ag), 주석/구리(Sn/Cu), 주석/비스무트(Sn/Bi), 주석/아연/비스무트(Sn/Zn/Bi), 주석/은/비스무트(Sn/Ag/Bi), 주석/은/아연(Sn/Ag/Zn), 인듐/주석(In/Sn), 인듐/은(In/Ag), 주석/납/은(Sn/Pb/Ag), 인듐/납(In/Pb), 주석(Sn), 주석/납/비스무트(Sn/Pb/Bi), 주석/납/비스무트/은(Sn/Pb/Bi/Ag)을 포함하는 솔더 물질 중에서 선택된 솔더 물질로 이루어질 수 있다.
다만, 제2 솔더볼(350)은 제1 솔더볼(150)을 구성하는 물질이 선택되면, 제1 솔더볼(150)보다 융점이 높은 물질로 선택되어야 한다. 바람직하게는 제2 솔더볼(350)의 융점과 제1 솔더볼(150)보다 융점과의 차이가 15℃ 보다 크도록 선택된다.
본 실시예에서, 제2 솔더볼(350)을 형성하는 공정은 제1 솔더볼(150)을 형성하는 공정과 크게 다르지 않으며, 다른 공지된 방식으로 형성하는 것도 가능하므로, 상세한 설명은 생략한다.
다음, 도 11에 도시된 바와 같이, 반도체칩(100)을 인쇄회로기판(300)에 실장한다. 반도체칩(100)의 실장은 제1 및 제2 솔더볼(350)을 접속시키는 표면실장기술(Surface-Mounting Technologe)에 의해 수행된다.
제1 솔더볼(150) 및 제2 솔더볼(350)의 접속부에 플럭스를 도포하고 리플로우 공정을 수행하여 상기 제1 솔더볼(150) 및 제2 솔더볼(350)을 접속시킨다. 이때, 리플로우 공정은 제1 솔더볼(150)의 융점보다 높고, 제2 솔더볼(350)의 융점보다 낮은 온도에서 수행된다. 즉, 리플로우 공정 동안 제1 솔더볼(150)이 융해되어 제2 솔더볼(350)과 접속되고, 제2 솔더볼(350)은 융해되지 않아 원형을 유지한다.
본 실시예에서는 제1 솔더볼(150)은 조성비가 63/37이고 녹는점이 183℃인 주석/납(Sn/Pb)으로 이루어지고, 제2 솔더볼(350)은 조성비가 96.5/3/0.5이고 녹는점이 217℃인 주석/은/구리(Sn/Ag/Cu)로 이루어진 것을 사용하며, 제1 솔더볼(150)과 제2 솔더볼(350)을 접속하기 위한 리플로우 공정은 190℃ 내지 210℃ 에서 수행되는 것이 바람직하다.
상술한 제조공정으로 도 2에 도시된 것과 같은 반도체칩(100)이 실장된 인쇄회로기판(300)을 제조할 수 있다.
한편, 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.
도 1은 종래의 더블볼 구조의 솔더볼을 갖는 반도체 칩을 인쇄회로기판에 실장하는 공정을 도시하는 도면이다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체칩이 실장된 인쇄회로기판의 단면도이다.
도 3 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체칩이 실장된 인쇄회로기판의 제조방법을 공정순서대로 도시하는 도면이다.
<도면의 주요 부호에 대한 설명>
100 반도체칩
130 접속패드
150 제1 솔더볼
300 인쇄회로기판
330 외부접속단자
350 제2 솔더볼

Claims (11)

  1. 상면에 노출된 접속패드를 구비하는 반도체칩;
    상기 접속패드 상에 형성된 제1 융점을 가지는 제1 솔더볼;
    최외각 회로층에 형성된 외부접속단자를 구비하는 인쇄회로기판;
    상기 외부접속단자 상에 형성되고 상기 제1 솔더볼과 접속되며, 상기 제1 융점보다 높은 제2 융점을 갖는 제2 솔더볼; 및
    상기 반도체칩 상면을 덮어 봉합하되, 상기 제1 솔더볼의 상측 단부를 노출시키는 개구부를 갖도록 상기 반도체칩 상면으로부터 동일한 두께로 상기 제1 솔더볼의 측면을 감싸는 수지봉합부;
    을 포함하는 반도체칩이 실장된 인쇄회로기판.
  2. 삭제
  3. 제1항에 있어서,
    상기 제2 솔더볼은 구형 또는 반구형 형상인 반도체칩이 실장된 인쇄회로기판.
  4. 제1항에 있어서,
    상기 제1 융점과 상기 제2 융점과의 온도 차이는 15℃ 보다 큰 반도체칩이 실장된 인쇄회로기판.
  5. (A) 반도체칩의 상면에 노출된 접속패드에 제1 융점을 갖는 제1 솔더볼을 형성하는 단계;
    (B) 상기 반도체칩의 상면을 덮어 봉합하며, 상기 제1 솔더볼의 상측 단부를 노출시키는 개구부를 갖도록 상기 반도체칩 상면으로부터 동일한 두께로 상기 제1 솔더볼의 측면을 감싸는 수지봉합부를 형성하는 단계;
    (C) 인쇄회로기판의 최외층에 형성된 외부접속단자에 상기 제1 융점보다 높은 제2 융점을 갖는 제2 솔더볼을 형성하는 단계; 및
    (D) 상기 제1 융점과 상기 제2 융점 사이의 온도에서 상기 제1 솔더볼과 상기 제2 솔더볼을 접속시키는 단계;
    를 포함하는 반도체칩이 실장된 인쇄회로기판의 제조방법.
  6. 제5항에 있어서,
    상기 제2 솔더볼은 구형 또는 반구형 형상인 반도체칩이 실장된 인쇄회로기판의 제조방법.
  7. 제5항에 있어서,
    상기 제1 융점과 상기 제2 융점과의 온도 차이는 15℃ 보다 큰 반도체칩이 실장된 인쇄회로기판의 제조방법.
  8. 제5항에 있어서,
    상기 제1 솔더볼을 형성하는 단계는,
    (ⅰ) 반도체칩 상부에 접속패드를 노출하는 제1 솔더볼 형성용 개구부를 갖 는 제1 마스크를 배치하는 단계;
    (ⅱ) 상기 제1 마스크에 형성된 개구부에 제1 솔더를 충전하는 단계; 및
    (ⅲ) 상기 제1 마스크를 제거하고 리플로우 공정을 수행하여 제1 솔더볼을 형성하는 단계;
    를 포함하는 반도체칩이 실장된 인쇄회로기판의 제조방법.
  9. 제5항에 있어서,
    상기 제2 솔더볼을 형성하는 단계는,
    (ⅰ) 기판의 최외층에 외부접속단자를 노출하는 제2 솔더볼 형성용 개구부를 갖는 제2 마스크를 배치하는 단계;
    (ⅱ) 상기 제2 마스크에 형성된 개구부에 제2 솔더를 충전하는 단계; 및
    (ⅲ) 상기 제2 마스크를 제거하고 리플로우 공정을 수행하여 제2 솔더볼을 형성하는 단계;
    를 포함하는 반도체칩이 실장된 인쇄회로기판의 제조방법.
  10. 제5항에 있어서,
    상기 제1 솔더볼과 제2 솔더볼을 접속하는 단계는,
    (ⅰ) 상기 제1 솔더볼과 상기 제2 솔더볼의 노출면에 플럭스를 도포하는 단계; 및
    (ⅱ) 상기 제1 융점과 상기 제2 융점 사이의 온도에서 수행되는 리플로우 공 정으로 상기 제1 솔더볼 및 제2 솔더볼을 접속하는 단계;
    를 포함하는 반도체칩이 실장된 인쇄회로기판의 제조방법.
  11. 삭제
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
KR100723497B1 (ko) * 2005-08-11 2007-06-04 삼성전자주식회사 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지
TWI399974B (zh) * 2010-03-12 2013-06-21 Primax Electronics Ltd 攝像模組之組裝方法
CN102457660A (zh) * 2010-10-25 2012-05-16 致伸科技股份有限公司 摄像模块的组装方法
KR101712459B1 (ko) * 2010-11-29 2017-03-22 삼성전자 주식회사 적층 패키지의 제조 방법, 및 이에 의하여 제조된 적층 패키지의 실장 방법
US9355978B2 (en) * 2013-03-11 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices and methods of manufacture thereof
CN202816916U (zh) * 2012-10-10 2013-03-20 矽力杰半导体技术(杭州)有限公司 一种倒装封装装置
US9385098B2 (en) * 2012-11-21 2016-07-05 Nvidia Corporation Variable-size solder bump structures for integrated circuit packaging
US10483132B2 (en) * 2012-12-28 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Post-passivation interconnect structure and method of forming the same
CN108241240B (zh) * 2018-02-08 2021-05-14 上海天马微电子有限公司 一种显示面板以及显示装置
US10950573B2 (en) * 2019-03-19 2021-03-16 International Business Machines Corporation Lead-free column interconnect
CN113380728A (zh) * 2021-05-21 2021-09-10 南通通富微电子有限公司 一种扇出型封装方法及扇出型封装器件

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63187638A (ja) 1987-01-30 1988-08-03 Hitachi Ltd 半導体チツプ接続方法
US20010005047A1 (en) * 1999-05-10 2001-06-28 Jimarez Miguel Angel Flip chip C4 extension structure and process
KR100398716B1 (ko) 2000-06-12 2003-09-19 가부시키가이샤 히타치세이사쿠쇼 반도체 모듈 및 반도체 장치를 접속한 회로 기판
KR100605435B1 (ko) * 2003-06-16 2006-07-31 가부시끼가이샤 도시바 반도체 장치 및 그 조립 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5391514A (en) * 1994-04-19 1995-02-21 International Business Machines Corporation Low temperature ternary C4 flip chip bonding method
US5539153A (en) * 1994-08-08 1996-07-23 Hewlett-Packard Company Method of bumping substrates by contained paste deposition
US5627112A (en) * 1995-11-13 1997-05-06 Rockwell International Corporation Method of making suspended microstructures
JP3863213B2 (ja) * 1996-03-27 2006-12-27 株式会社ルネサステクノロジ 半導体装置
JP2001144204A (ja) * 1999-11-16 2001-05-25 Nec Corp 半導体装置及びその製造方法
US6717245B1 (en) * 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US6740577B2 (en) * 2002-05-21 2004-05-25 St Assembly Test Services Pte Ltd Method of forming a small pitch torch bump for mounting high-performance flip-flop devices
US6818988B2 (en) * 2002-07-25 2004-11-16 International Business Machines Corporation Method of making a circuitized substrate and the resultant circuitized substrate
US7230331B2 (en) * 2003-04-22 2007-06-12 Industrial Technology Research Institute Chip package structure and process for fabricating the same
US20050082670A1 (en) * 2003-09-11 2005-04-21 Nordson Corporation Method for preapplying a viscous material to strengthen solder connections in microelectronic packaging and microelectronic packages formed thereby
US7042088B2 (en) * 2004-03-10 2006-05-09 Ho Tony H Package structure with two solder arrays
US7880313B2 (en) * 2004-11-17 2011-02-01 Chippac, Inc. Semiconductor flip chip package having substantially non-collapsible spacer

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63187638A (ja) 1987-01-30 1988-08-03 Hitachi Ltd 半導体チツプ接続方法
US20010005047A1 (en) * 1999-05-10 2001-06-28 Jimarez Miguel Angel Flip chip C4 extension structure and process
KR100398716B1 (ko) 2000-06-12 2003-09-19 가부시키가이샤 히타치세이사쿠쇼 반도체 모듈 및 반도체 장치를 접속한 회로 기판
KR100605435B1 (ko) * 2003-06-16 2006-07-31 가부시끼가이샤 도시바 반도체 장치 및 그 조립 방법

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