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KR101712459B1 - 적층 패키지의 제조 방법, 및 이에 의하여 제조된 적층 패키지의 실장 방법 - Google Patents

적층 패키지의 제조 방법, 및 이에 의하여 제조된 적층 패키지의 실장 방법 Download PDF

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KR101712459B1
KR101712459B1 KR1020100119762A KR20100119762A KR101712459B1 KR 101712459 B1 KR101712459 B1 KR 101712459B1 KR 1020100119762 A KR1020100119762 A KR 1020100119762A KR 20100119762 A KR20100119762 A KR 20100119762A KR 101712459 B1 KR101712459 B1 KR 101712459B1
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KR
South Korea
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package
solder
melting point
package substrate
solder paste
Prior art date
Application number
KR1020100119762A
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English (en)
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Inventor
유재욱
서선경
Original Assignee
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to US13/242,183 priority patent/US8735221B2/en
Publication of KR20120058118A publication Critical patent/KR20120058118A/ko
Priority to US14/266,836 priority patent/US20140232005A1/en
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Abstract

적층 패키지의 제조 방법 및 이에 의하여 제조된 적층 패키지의 실장 방법이 제공된다. 본 발명의 일 실시예에 따른 적층 패키지의 제조 방법은, 상부 패키지 기판과, 상부 패키지 기판의 상면 상에 형성된 상부 반도체 칩과, 상부 패키지 기판의 하면 상에 형성되고 제1 융점을 갖는 제1 솔더를 포함하는 상부 반도체 패키지를 제공하는 단계; 하부 패키지 기판과, 하부 패키지 기판의 상면 상에 형성된 하부 반도체 칩과, 하부 패키지 기판의 상면 상에 형성되고 상기 제1 융점보다 낮은 제2 융점을 갖는 솔더 페이스트를 포함하는 하부 반도체 패키지를 제공하는 단계; 및 상기 제2 융점 이상 상기 제1 융점 미만의 온도에서 열처리를 수행함으로써, 상기 제1 솔더와 상기 솔더 페이스트를 접합시켜 패키지간 접합부를 형성하는 단계를 포함한다.

Description

적층 패키지의 제조 방법, 및 이에 의하여 제조된 적층 패키지의 실장 방법{Method of fabricating stacked package, and method of mounting stacked package fabricated by the same}
본 발명은 적층 패키지의 제조 방법, 및 이에 의하여 제조된 적층 패키지의 실장 방법에 관한 것이다.
최근 고 성능의 소자 구현이 요구되면서 반도체 칩 사이즈의 증가 및 그에 따른 반도체 패키지 사이즈가 증가하고 있는 반면, 전자 장치의 슬림화 경향에 따라 패키지가 실장되는 인쇄회로기판(Printed Circuit board) 등의 두께는 오히려 감소하고 있다. 따라서, 반도체 패키지를 인쇄회로기판 등에 실장시 휨 현상(warpage)이 심화되고 있다. 이러한 휨 현상은, 패키지의 실장시 접합부가 서로 쇼트되거나 또는 기판으로부터 떨어지는 등의 여러가지 불량을 야기한다.
한편, 반도체 패키지는 다기능화, 고용량화 및 소형화 요구를 만족시키는 방향으로 개발되고 있다. 이를 위하여 여러 개의 반도체 패키지를 하나의 반도체 패키지 안으로 통합하여 반도체 패키지의 크기를 획기적으로 감소시키면서도 고용량화 및 다기능 수행이 가능한 SIP(System In Package)가 제안되었다.
SIP 중 하나는, 개별적으로 조립되고 전기적 검사가 완료된 반도체 패키지들을 수직 방향으로 적층하는 방식의 패키지로서, 이를 패키지 온 패키지(Package On Package: POP) 또는 적층 패키지(Stackted Package)라 한다.
본 발명이 해결하려는 과제는, 패키지의 실장시 발생할 수 있는 휨 현상을 억제하면서, 제조 공정이 용이하고 제조 공정시 패키지에 가해지는 부하를 최소화할 수 있는 적층 패키지의 제조 방법, 및 이에 의하여 제조된 적층 패키지의 실장 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 적층 패키지의 제조 방법은, 상부 패키지 기판과, 상부 패키지 기판의 상면 상에 형성된 상부 반도체 칩과, 상부 패키지 기판의 하면 상에 형성되고 제1 융점을 갖는 제1 솔더를 포함하는 상부 반도체 패키지를 제공하는 단계; 하부 패키지 기판과, 하부 패키지 기판의 상면 상에 형성된 하부 반도체 칩과, 하부 패키지 기판의 상면 상에 형성되고 상기 제1 융점보다 낮은 제2 융점을 갖는 솔더 페이스트를 포함하는 하부 반도체 패키지를 제공하는 단계; 및 상기 제2 융점 이상 상기 제1 융점 미만의 온도에서 열처리를 수행함으로써, 상기 제1 솔더와 상기 솔더 페이스트를 접합시켜 패키지간 접합부를 형성하는 단계를 포함한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 적층 패키지의 실장 방법은, 상기 적층 패키지의 제조 방법에 의하여 제조된 적층 패키지를 제공하는 단계; 상기 하부 패키지 기판의 하면 상에 상기 제1 및 제3 융점보다 낮은 제4 융점을 갖는 제2 솔더를 형성하는 단계; 및 상기 제4 융점 이상 상기 제1 및 제3 융점 미만의 온도에서 열처리를 수행함으로써, 상기 제2 솔더와 패키지 실장 기판을 접합시켜 상기 적층 패키지를 상기 패키지 실장 기판 상에 실장하는 단계를 포함하고, 상기 패키지간 접합부 형성 단계에서, 상기 솔더 페이스트는 상기 제2 융점보다 높은 제3 융점을 갖는 물질로 변형되고, 상기 패키지간 접합부는, 상기 변형된 솔더 페이스트 및 상기 제1 솔더를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 적층 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 6은 도 1 내지 도 5의 공정에 의하여 제조된 적층 패키지의 실장 방법을 설명하기 위한 단면도이다.
도 7 내지 도 9는 본 발명의 다른 일 실시예에 따른 적층 패키지의 제조 방법을 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 도 1 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 적층 패키지의 제조 방법과, 이에 의하여 제조된 적층 패키지의 실장 방법을 설명하기로 한다. 도 1 내지 도 5는 본 발명의 일 실시예에 따른 적층 패키지의 제조 방법을 설명하기 위한 단면도이고, 도 6은 도 1 내지 도 5의 공정에 의하여 제조된 적층 패키지의 실장 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 상부 반도체 패키지(100)가 제공된다. 상부 반도체 패키지(100)는 상부 패키지 기판(110)과, 상부 패키지 기판(110)의 상면 상에 형성된 상부 반도체 칩(130, 150, 170)과, 상부 패키지 기판(110)의 상면 상에 형성되어 상부 반도체 칩(130, 150, 170)을 덮는 상부 몰딩재(180)와, 상부 패키지 기판(110)의 하면 상에 형성된 제1 솔더(190)를 포함할 수 있다. 이러한 상부 반도체 패키지(100)의 형성 방법을 보다 구체적으로 설명하면 아래와 같다.
먼저, 상면과 하면에 요구되는 배선, 패드, 랜드 등이 형성된 상부 패키지 기판(110)이 제공된다. 본 실시예에서, 상부 패키지 기판(110)의 상면에는 제1 내지 제3 와이어 본딩 패드(114a, 114b, 114c)가 형성되어 있고, 하면에는 제1 접합 패드(112)가 형성되어 있다. 제1 내지 제3 와이어 본딩 패드(114a, 114b, 114c)는 후술하는 와이어 본딩 공정에 의하여 상부 반도체 칩(130, 150, 170)과 전기적으로 연결될 부분으로서, 상부 반도체 칩(130, 150, 170)의 주변, 예컨대, 상부 반도체 칩(130, 150, 170)의 양측에 배치될 수 있다. 제1 접합 패드(112)는 상부 반도체 패키지(110)와 후술하는 하부 반도체 패키지의 전기적 연결을 위하여 제공되는 것으로서, 후술하는 패키지간 접합부가 형성될 영역에 배치될 수 있다.
이어서, 상부 패키지 기판(110)의 상면 상에 제1 내지 제3 상부 반도체 칩(130, 150, 170)을 실장한다. 본 실시예에서는, 제1 내지 제3 상부 반도체 칩(130, 150, 170)은 와이어 본딩 공정에 의하여 실장될 수 있다. 구체적으로 설명하면, 제1 상부 반도체 칩(130)을 예컨대, 절연성 접착제(120)를 이용하여 상부 패키지 기판(110)의 상면에 부착한 후, 와이어 본딩을 수행하여 제1 상부 반도체 칩(130) 상면의 칩 패드(132)와 제1 와이어 본딩 패드(114a)를 와이어(134)로 연결시킨다. 이어서, 제2 상부 반도체 칩(150)을 예컨대, 절연성 접착제(140)를 이용하여 제1 상부 반도체 칩(130)의 상면에 부착한 후, 와이어 본딩을 수행하여 제2 상부 반도체 칩(150) 상면의 칩 패드(152)와 제2 와이어 본딩 패드(114b)를 와이어(154)로 연결시킨다. 이어서, 제3 상부 반도체 칩(170)을 예컨대, 절연성 접착제(160)를 이용하여 제2 상부 반도체 칩(150)의 상면에 부착한 후, 와이어 본딩을 수행하여 제3 상부 반도체 칩(170) 상면의 칩 패드(172)와 제3 와이어 본딩 패드(114c)를 와이어(174)로 연결시킨다.
본 실시예에서는, 상부 반도체 패키지(100)가 수직 방향으로 적층된 세 개의 반도체 칩(130, 150, 170)을 포함하는 경우를 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니며, 상부 반도체 패키지(100)는 하나의 반도체 칩이나 수직으로 적층되는 복수개의 반도체 칩을 포함할 수 있다. 또한, 수직으로 적층되는 반도체 칩의 수평 방향 넓이도 다양하게 변형될 수 있다. 또한, 본 실시예에서는, 세 개의 반도체 칩(130, 150, 170)이 와이어 본딩 방식으로 실장되나, 본 발명이 이에 한정되는 것은 아니며, 예를 들어, 플립 칩 본딩 방식이 이용될 수도 있다.
이어서, 상부 반도체 칩(130, 150, 170)을 덮도록 상부 패키지 기판(110)의 상면 상에 상부 몰딩재(180)를 형성한다. 상부 몰딩재(180)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC) 또는 폴리이미드 등을 포함할 수 있다.
이어서, 상부 패키지 기판(110)의 하면 상에 제1 접합 패드(112)와 접하여 이와 전기적으로 연결되는 전도성의 제1 솔더(190)를 형성한다. 제1 솔더(190)는 상부 반도체 패키지(100)를 하부 반도체 패키지와 연결하기 위한 것으로서, 패키지간 접합부의 일부를 구성할 수 있다. 제1 솔더(190)는 솔더링 공정에 의하여 제1 접합 패드(112)와 접하도록 형성될 수 있으며, 예를 들어, 솔더 범프나 솔더 볼일 수 있다.
여기서, 제1 솔더(190)는 상대적으로 높은 융점(melting temterature)을 가질 수 있다. 여기서, 상대적으로 높은 융점을 갖는다는 것은, 제1 솔더(190)가 후술하는 패키지 적층 단계(도 3 참조)에서 용융되지 않는 정도의 융점을 갖는다는 것을 의미하며, 나아가, 후술하는 적층 패키지 실장 단계(도 6 참조)에서 용융되지 않는 정도의 융점을 갖는다는 것을 의미한다. 제1 솔더(190)의 융점을 이하 제1 융점이라 하기로 한다. 제1 솔더(190)는 예를 들어, Sn-Sb계 합금 또는 Sn-Ag계 합금을 포함할 수 있고 그에 따라 제1 융점은 약 270℃ 정도일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
도 2를 참조하면, 하부 반도체 패키지(200)가 제공된다. 하부 반도체 패키지(200)는 하부 패키지 기판(210)과, 하부 패키지 기판(210)의 상면 상에 형성된 하부 반도체 칩(230)과, 하부 패키지 기판(210)의 상면 상에 형성된 솔더 페이스트(240)를 포함할 수 있다. 이러한 하부 반도체 패키지(200)의 형성 방법을 보다 구체적으로 설명하면 아래와 같다.
먼저, 상면과 하면에 요구되는 배선, 패드, 랜드 등이 형성된 하부 패키지 기판(210)이 제공된다. 본 실시예에서, 하부 패키지 기판(210)의 상면에는 칩 범프용 본딩 패드(214)와 제2 접합 패드(216)가 형성되어 있고, 하면에는 외부 접속 단자용 패드(212)가 형성되어 있다. 본딩 패드(214)는 후술하는 플립 칩 본딩에 의하여 하부 반도체 칩(230)과 전기적으로 연결될 부분으로서, 하부 반도체 칩(230)의 아래에 복수개가 배치될 수 있다. 제2 접합 패드(216)는 하부 반도체 패키지(200)와 전술한 상부 반도체 패키지(110)의 전기적 연결을 위하여 제공되는 것으로서, 후술하는 패키지간 접합부가 형성될 영역에 배치될 수 있고, 예를 들어, 제1 접합 패드(112)와 서로 대응하도록 배치될 수 있다. 외부 접속 단자용 패드(212)는 적층 패키지와 이 적층 패키지가 실장될 기판 예컨대, 모듈 보드(module board) 또는 주 회로 보드(mail circuit board) 등의 전기적 연결을 위하여 제공될 수 있다.
이어서, 하부 패키지 기판(210)의 상면 상에 하부 반도체 칩(230)을 실장한다. 본 실시예에서는, 하부 반도체 칩(230)은 플립 칩 본딩 방식에 의하여 실장될 수 있다. 구체적으로 설명하면, 하부 반도체 칩(230)은 자신의 하면에 솔더링 공정 등에 의하여 형성된 복수개의 전도성 칩 범프(225)를 포함한다. 이들 칩 범프(225)가 본딩 패드(214)에 부착됨으로써 하부 반도체 칩(230)이 본딩 패드(214)와 전기적으로 연결될 수 있다. 하부 반도체 칩(230)과 하부 패키지 기판(210) 사이의 공간에는 언더필층(under-fill laye)(220)이 채워진다. 언더필층(220)은 칩 범프(225)를 둘러싸서 이들 칩 범프(225)를 보호하면서, 하부 반도체 칩(230)과 하부 패키지 기판(210) 사이의 접착력을 증가시킬 수 있다.
본 실시예에서는, 하부 반도체 패키지(200)가 하나의 반도체 칩(230)을 포함하며, 이 반도체 칩(230)이 플립 칩 본딩 방식으로 실장되는 경우를 나타내고 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 하부 반도체 패키지(200)는 복수개의 반도체 칩을 포함할 수 있다. 또는, 하부 반도체 패키지(200)에 포함되는 반도체 칩은 와이어 본딩 방식으로 실장될 수도 있다.
이어서, 하부 패키지 기판(210)의 상면 상에 제2 접합 패드(216)와 접하여 이와 전기적으로 연결되는 전도성의 솔더 페이스트(240)를 형성한다. 솔더 페이트스(240)는 하부 반도체 패키지(200)를 전술한 상부 반도체 패키지(100)와 연결하기 위한 것으로서, 특히 패키지간 접합부를 형성하기 위한 것이다. 솔더 페이스트(240)는 예를 들어, 스크린 프린팅 방식에 의하여 제2 접합 패드(216) 상에 형성될 수 있다.
여기서, 솔더 페이스트(240)는 제1 솔더(190)보다 낮은 융점을 갖는다. 솔더 페이스트(240)의 융점을 이하 제2 융점이라 하기로 한다. 그런데, 솔더 페이스트(240)는 형성 당시에는 낮은 융점을 갖다가, 열처리에 의하여 일단 용융된 후에는 열변형에 의하여 상대적으로 높은 융점을 갖는 물질로 변하는 특성을 가질 수 있다. 이와 같은 특성을 갖는 솔더 페이스트(240)는 예를 들어, CuSn, CuSnAg등이 주성분으로 존재한다. 이와 같은 솔더 페이스트(240)는 예컨대, 150℃ 이하의 융점을 가질 수 있으며, 이 솔더 페이스트(240)가 열변형된 후에는 예컨대, 300℃ 이상의 융점을 가질 수 있다.
도 3을 참조하면, 하부 반도체 패키지(200) 상에 상부 반도체 패키지(100)를 적층하기 위한 공정을 수행한다. 이를 보다 구체적으로 설명하면 아래와 같다.
먼저, 하부 패키지 기판(210)의 상면과 상부 패키지 기판(110)의 하면이 서로 마주보면서, 서로 대응하도록 형성된 하부 패키지 기판(210)의 제2 접합 패드(216)에 형성된 솔더 페이스트(240)와 상부 패키지 기판(110)의 제1 접합 패드(112)에 형성된 제1 솔더(190)가 접촉하도록, 하부 반도체 패키지(200) 상에 상부 반도체 패키지(100)를 배치한다.
이어서, 열처리를 수행하여 제1 솔더(190)와 솔더 페이스트(240)를 서로 접합시킨다. 열처리는 리플로우(reflow) 공정에 의하여 수행될 수 있다. 이때, 열처리는 제1 솔더(190)의 제1 융점보다는 낮은 온도이면서 솔더 페이스트(240)의 제2 융점 이상의 온도에서 수행되며, 이에 더하여 제1 융점보다는 제2 융점에 더 가까운 온도에서 수행될 수 있다. 전술한 바와 같이, 예를 들어 제1 융점이 약 270℃이고 제2 융점이 150℃ 이하인 경우, 열처리는 예를 들어, 약 160℃의 온도에서 수행될 수 있다. 이와 같은 온도 범위에서 열처리시, 제1 솔더(190)는 용융되지 않고, 솔더 페이스트(240)만 용융되어 제1 솔더(190)와 접합된다.
위와 같은 도 3의 공정에 따른 결과물은 도 4에 도시되었다.
도 4를 참조하면, 하부 반도체 패키지(200) 상에 상부 반도체 패키지(100)가 적층된 구조물 즉, 적층 패키지(300)가 형성되어 있다.
그런데, 전술한 바와 같이 솔더 페이스트(240)는 형성 당시에는 낮은 융점을 갖다가, 열처리에 의하여 일단 용융된 후에는 열변형에 의하여 상대적으로 높은 융점을 갖는 물질로 변형될 수 있다. 따라서, 도 4의 구조물에는 솔더 페이스트(240) 대신 솔더 페이스트(240)가 열변형되어 생성된 물질이 배치된다. 이와 같이 솔더 페이스트(240)가 용융된 후 열변형에 의하여 생성된 상대적으로 높은 융점을 갖는 물질을, 이하 변형된 솔더 페이스트라 하며 도면부호 240´로 표시하기로 한다. 또한, 변형된 솔더 페이스트(240´)의 융점을 제3 융점이라 한다.
여기서, 변형된 솔더 페이스트(240´)가 상대적으로 높은 융점을 갖는다는 것은, 후술하는 적층 패키지 실장 단계(도 6 참조)에서 용융되지 않는 정도의 융점을 갖는다는 것을 의미한다. 변형된 솔더 페이스트(240´)의 제3 융점은 제1 솔더(190)의 제1 융점 이상일 수 있다. 제3 융점은 전술한 바와 같이 예컨대, 300℃ 이상일 수 있다.
결과적으로, 도 4를 참조하면, 상부 패키지 기판(110)의 하면과 하부 패키지 기판(210)의 상면 사이에 배치되는 변형된 솔더 페이스트(240´) 및 제1 솔더(190)의 적층 구조는, 상부 패키지 기판(110)의 하면과 하부 패키지 기판(210)의 상면을 물리적 및 전기적으로 연결시킨다. 즉, 상부 반도체 패키지(100)와 하부 반도체 패키지(200)는 변형된 솔더 페이스트(240´) 및 제1 솔더(190)의 적층 구조의 의하여 서로 접합될 수 있다. 따라서, 이하에서는 변형된 솔더 페이스트(240´) 및 제1 솔더(190)의 적층 구조를 패키지간 접합부라고도 한다.
도 5를 참조하면, 하부 패키지 기판(210)의 하면 상에 외부 접속 단자용 패드(212)와 접하여 이와 전기적으로 연결되는 전도성의 제2 솔더(250)를 형성한다. 제2 솔더(250)는 적층 패키지(300)를 외부 장치 예를 들어, 모듈 보드(module board) 또는 주 회로 보드(mail circuit board) 등과 전기적으로 연결시키기 위한 구성 요소일 수 있다. 제2 솔더(250)는 솔더링 공정에 의하여 외부 접속 단자용 패드(212)와 접하도록 형성될 수 있으며, 예를 들어, 솔더 범프나 솔더 볼일 수 있다.
여기서, 제2 솔더(250)는 제1 솔더(190)의 제1 융점 및 변형된 솔더 페이스트(240´)의 제3 융점보다 낮은 융점을 가질 수 있다. 즉, 제2 솔더(250)는 패키지간 접합부의 융점보다 낮은 융점을 가질 수 있으며, 제2 솔더(250)의 융점을 이하 제4 융점이라 한다. 제4 융점은 제1 융점에 비하여 소정 정도 예컨대, 20℃ 내지 30℃ 정도 더 낮을 수 있다. 제2 솔더(250)는 예를 들어, Sn-Au-Cu계 합금을 포함할 수 있고 그에 따라 제4 융점은 약 240℃ 정도일 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
이상으로 설명한 도 1 내지 도 5의 공정을 통하여 본 발명의 일 실시예에 따른 적층 패키지(300)를 제조한 후, 요구되는 반도체 모듈을 제조하기 위하여 적층 패키지(300)를 소정 기판 상에 실장할 수 있으며 이에 대하여는 이하의 도 6을 참조하여 더 상세히 설명한다.
도 6을 참조하면, 적층 패키지(300)와, 적층 패키지(300)가 실장될 기판(400) 예컨대, 모듈 보드 또는 주 회로 보드 등을 제공한다. 이하, 적층 패키지(300)가 실장될 기판을 패키지 실장 기판(400)이라 한다.
이어서, 패키지 실장 기판(400)의 일면과 적층 패키지(300)의 제2 솔더(250)가 접촉하도록 패키지 실장 기판(400)의 일면 상에 적층 패키지(300)를 배치한 상태에서, 열처리를 수행하여 제2 솔더(250)와 패키지 실장 기판(400)을 서로 접합시킨다. 열처리는 리플로우 공정에 의하여 수행될 수 있다. 이때, 열처리는 제2 솔더(250)의 제4 융점 이상의 온도이면서 패키지간 접합부 즉, 제1 솔더(190)의 제1 융점 및 변형된 솔더 페이스트(240´)의 제3 융점보다는 낮은 온도에서 수행되며, 이에 더하여 제1 및 제3 융점보다는 제4 융점에 더 가까운 온도에서 수행될 수 있다. 전술한 바와 같이, 예를 들어 제1 융점이 약 270℃이고 제3 융점이 300℃ 이하이고 제4 융점이 약 240℃ 인 경우, 열처리는 예를 들어, 약 250℃의 온도에서 수행될 수 있다. 이와 같은 온도 범위에서 열처리시, 패키지간 접합부 즉, 제1 솔더(190) 및 변형된 솔더 페이스트(240´)는 용융되지 않고, 제2 솔더(250)만 용융되어 패키지 실장 기판(400)에 접합된다.
이상으로 도 1 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 적층 패키지(300)의 제조 방법 및 그 실장 방법을 설명하였으며 적어도 아래와 같은 유리한 효과를 갖는다.
우선, 도 3에서 설명한 공정 즉, 하부 반도체 패키지(200) 상에 상부 반도체 패키지(100)를 적층하는 것이 상대적으로 낮은 온도 즉, 솔더 페이스트(240)의 제2 융점 이상이면서 제2 융점과 가까운 온도 범위에서 수행될 수 있기 때문에, 종래의 패키지 적층 공정시 패키지에 가해지던 열 부하를 감소시킬 수 있다.
나아가, 도 4에서 설명한 것과 같이, 일단 하부 반도체 패키지(200) 상에 상부 반도체 패키지(100)가 적층된 후에는, 패키지간 접합부가 상대적으로 높은 융점을 갖는 변형된 솔더 페이스트(240´) 및 제1 솔더(190)의 적층 구조로 이루어진다. 따라서, 도 6에서 설명한 공정 즉, 적층 패키지(300)를 패키지 실장 기판(400) 상에 실장하는 공정에서 패키지간 접합부가 용융되지 않고, 그에 따라 패키지간 접합부가 용융되어 발생하는 여러가지 불량 즉, 인접하는 패키지간 접합부가 서로 쇼트되거나 상부 반도체 패키지(100)가 박리되는 현상 등이 방지될 수 있다.
나아가, 도 6의 적층 패키지(300)를 실장하는 공정에서 상부 반도체 패키지(100)가 박리되지 않고 하부 반도체 패키지(200)를 고정하고 있으므로, 하부 반도체 패키지(200)가 뒤틀리거나 휘는 현상이 방지되어 적층 패키지(300)의 실장이 용이하게 수행될 수 있다.
이하, 도 7 내지 도 9를 참조하여 본 발명의 다른 일 실시예에 따른 적층 패키지의 제조 방법을 설명하기로 한다. 도 7 내지 도 9는 본 발명의 다른 일 실시예에 따른 적층 패키지의 제조 방법을 설명하기 위한 단면도로서, 특히 상부 패키지의 형성 방법을 설명하기 위한 단면도이다. 본 실시예는 상부 패키지의 형성 방법을 제외하고는 전술한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 7을 참조하면, 상부 패키지 기판(110)과, 상부 패키지 기판(110)의 상면 상에 형성된 상부 반도체 칩(130, 150, 170)과, 상부 패키지 기판(110)의 상면 상에 형성되어 상부 반도체 칩(130, 150, 170)을 덮는 상부 몰딩재(180)를 포함하는 구조물을 제공한다.
이어서, 상부 패키지 기판(110)의 하면 상에 제1 접합 패드(112)와 접하여 이와 전기적으로 연결되는 전도성의 솔더 페이스트(195)를 형성한다. 이 솔더 페이스트(195)는 전술한 솔더 페이스트(240)와 실질적으로 동일한 물질로서, 동일한 특성 및 융점을 갖는다.
도 8을 참조하면, 솔더 페이스트(195)의 하면 상에 솔더 페이스트(195)와 접촉하도록 제1 솔더(190)를 배치하고, 제1 솔더(190)와 솔더 페이스트(195)를 서로 접합시키기 위하여 열처리를 수행한다. 열처리는 리플로우(reflow) 공정에 의하여 수행될 수 있다. 이때, 열처리는 제1 솔더(190)의 제1 융점보다는 낮은 온도이면서 솔더 페이스트(195)의 제2 융점 이상의 온도에서 수행되며, 이에 더하여 제1 융점보다는 제2 융점에 더 가까운 온도에서 수행될 수 있다. 이와 같은 온도 범위에서 열처리시, 제1 솔더(190)는 용융되지 않고, 솔더 페이스트(195)만 용융되어 제1 솔더(190)와 접합된다.
위와 같은 도 8의 공정에 따른 결과물 즉, 상부 반도체 패키지(100´)는 도 9에 도시되었다.
도 9를 참조하면, 상부 패키지 기판(100)의 하면의 제1 접합 패드(112) 상에는 솔더 페이스트(195)가 용융된 후 열변형에 의하여 생성된 상대적으로 높은 융점을 갖는 물질 즉, 변형된 솔더 페이스트(195´)와 솔더(190)가 접합된 구조체가 형성되어 있다. 즉, 변형된 솔더 페이스트(195´)는 제1 솔더(190)와 함께 패키지간 접합부의 일부를 구성한다.
도 7 내지 도 9에 의하여 상부 반도체 패키지(100´)를 형성한 후의 후속 공정은 도 2 내지 도 6을 통하여 설명한 것과 실질적으로 동일하다. 그에 따라, 패키지간 접합부가, 변형된 솔더 페이스트(240´), 제1 솔더(190) 및 변형된 솔더 페이스트(195´)의 적층 구조로 이루어지는 것을 제외하고는 전술한 실시예와 실질적으로 동일한 적층 패키지 및 적층 패키지의 실장 구조가 얻어질 수 있다.
여기서, 상기 변형된 솔더 페이스트(195´)는 상대적으로 높은 융점을 갖기 때문에, 도 3의 패키지 적층 공정이나, 도 6의 패키지 실장 공정시에도 용융되지 않는다. 따라서, 전술한 실시예가 갖는 효과를 모두 가질 수 있다. 나아가, 솔더 페이스트(195)를 이용하여 제1 솔더(190)를 접합시키는 경우 공정 온도가 제2 융점 근방으로 더욱 낮아지기 때문에, 상부 반도체 패키지(100´) 형성 공정시 상부 반도체 패키지(100´)에 가해지는 열 부하가 더욱 감소될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 상부 반도체 패키지 110: 상부 패키지 기판
130, 150, 170: 상부 반도체 칩 180; 상부 몰딩재
190: 제1 솔더 200: 하부 반도체 패키지
210: 하부 패키지 기판 230: 하부 반도체 칩
240: 솔더 페이스트 250: 제2 솔더
400: 패키지 실장 기판

Claims (15)

  1. 상부 패키지 기판과, 상부 패키지 기판의 상면 상에 형성된 상부 반도체 칩과, 상부 패키지 기판의 하면 상에 형성되고 제1 융점을 갖는 제1 솔더를 포함하는 상부 반도체 패키지를 제공하는 단계;
    하부 패키지 기판과, 하부 패키지 기판의 상면 상에 형성된 하부 반도체 칩과, 하부 패키지 기판의 상면 상에 형성되고 상기 제1 융점보다 낮은 제2 융점을 갖는 솔더 페이스트를 포함하는 하부 반도체 패키지를 제공하는 단계; 및
    상기 제2 융점 이상 상기 제1 융점 미만의 온도에서 열처리를 수행함으로써, 상기 제1 솔더와 상기 솔더 페이스트를 접합시켜 패키지간 접합부를 형성하는 단계를 포함하고,
    상기 패키지간 접합부 형성 단계에서, 상기 솔더 페이스트는 상기 제1 융점보다 높은 제3 융점을 갖는 물질로 열변형되고,
    상기 패키지간 접합부는, 상기 열변형된 솔더 페이스트 및 상기 제1 솔더를 포함하는 적층 패키지의 제조 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 하부 패키지 기판의 하면 상에 상기 제1 및 제3 융점보다 낮은 제4 융점을 갖는 제2 솔더를 형성하는 단계와,
    상기 제2 솔더와 접촉되는 패키지 실장 기판을 제공하는 단계와,
    상기 제4 융점 이상 상기 제1 융점 미만의 온도에서 열처리를 수행하여, 상기 제2 솔더와 상기 패키지 실장 기판을 접합시키는 단계를 더 포함하는 적층 패키지의 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 솔더는, Sn-Sb계 합금 또는 Sn-Ag계 합금을 포함하는 적층 패키지의 제조 방법.
  5. 제1 항에 있어서,
    상기 솔더 페이스트는, CuSn 또는 CuSnAg를 포함하는 적층 패키지의 제조 방법.
  6. 제3 항에 있어서,
    상기 제2 솔더는, Sn-Au-Cu계 합금을 포함하는 적층 패키지의 제조 방법.
  7. 제1 항에 있어서,
    상기 패키지간 접합부 형성 단계에서, 상기 열처리는 상기 제1 융점보다 상대적으로 상기 제2 융점에 가까운 온도에서 수행되는 적층 패키지의 제조 방법.
  8. 제1 항에 있어서,
    상기 패키지간 접합부 형성 단계에서, 상기 열처리는 리플로우 공정에 의하여 수행되는 적층 패키지의 제조 방법.
  9. 제1 항에 있어서,
    상기 상부 반도체 패키지를 제공하는 단계는,
    상기 상부 패키지 기판의 하면에 솔더링 공정에 의하여 상기 제1 솔더를 부착하는 단계를 포함하는 적층 패키지의 제조 방법.
  10. 제1 항에 있어서,
    상기 상부 패키지 기판의 하면과 상기 제1 솔더 사이에는 상기 열변형된 솔더 페이스트와 동일한 물질이 개재되는 적층 패키지의 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130234317A1 (en) 2012-03-09 2013-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging Methods and Packaged Semiconductor Devices
US9263412B2 (en) * 2012-03-09 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged semiconductor devices
US20130294042A1 (en) * 2012-05-07 2013-11-07 Guo-Quan Lu Methods and apparatus for connecting planar power electronics devices
CN202816916U (zh) * 2012-10-10 2013-03-20 矽力杰半导体技术(杭州)有限公司 一种倒装封装装置
KR102063817B1 (ko) * 2013-03-04 2020-01-08 삼성전자주식회사 반도체 패키지를 포함하는 반도체 장치의 표면 온도 제어 방법
TWI837362B (zh) * 2016-03-15 2024-04-01 晶元光電股份有限公司 發光模組
TWI696300B (zh) 2016-03-15 2020-06-11 晶元光電股份有限公司 半導體裝置及其製造方法
CN110176439B (zh) * 2019-05-29 2024-06-18 中国电子科技集团公司第四十三研究所 一种模块SiP结构及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030030149A1 (en) * 2000-06-12 2003-02-13 Kazuma Miura Semiconductor device having solder bumps reliably reflow solderable
US20050263868A1 (en) 2004-05-26 2005-12-01 Akiyoshi Aoyagi Semiconductor device, method for manufacturing the same, circuit board, and electronic equipment

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5591941A (en) * 1993-10-28 1997-01-07 International Business Machines Corporation Solder ball interconnected assembly
US5895229A (en) * 1997-05-19 1999-04-20 Motorola, Inc. Microelectronic package including a polymer encapsulated die, and method for forming same
JP3912318B2 (ja) * 2003-05-02 2007-05-09 セイコーエプソン株式会社 半導体装置の製造方法および電子デバイスの製造方法
KR100537892B1 (ko) 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
US7265442B2 (en) * 2005-03-21 2007-09-04 Nokia Corporation Stacked package integrated circuit
KR100843632B1 (ko) * 2006-01-04 2008-07-03 한양대학교 산학협력단 플립칩 실장형 범프, 그 제조방법, 및 비전도성 접착제를이용한 플립칩 접합방법
JP2007294560A (ja) 2006-04-24 2007-11-08 Nec Electronics Corp 半導体装置およびその製造方法
JP5074738B2 (ja) * 2006-10-24 2012-11-14 リンテック株式会社 複合型半導体装置用スペーサーシート、及び複合型半導体装置の製造方法
JP2008270303A (ja) 2007-04-17 2008-11-06 Matsushita Electric Ind Co Ltd 積層型半導体装置
KR20090123680A (ko) 2008-05-28 2009-12-02 주식회사 하이닉스반도체 적층 반도체 패키지
KR100969441B1 (ko) * 2008-06-05 2010-07-14 삼성전기주식회사 반도체칩이 실장된 인쇄회로기판 및 그 제조방법
KR20100009941A (ko) * 2008-07-21 2010-01-29 삼성전자주식회사 단차를 갖는 몰딩수지에 도전성 비아를 포함하는 반도체패키지, 그 형성방법 및 이를 이용한 적층 반도체 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030030149A1 (en) * 2000-06-12 2003-02-13 Kazuma Miura Semiconductor device having solder bumps reliably reflow solderable
US20050263868A1 (en) 2004-05-26 2005-12-01 Akiyoshi Aoyagi Semiconductor device, method for manufacturing the same, circuit board, and electronic equipment

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US20140232005A1 (en) 2014-08-21

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