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KR100922079B1 - 다층 세라믹 기판 - Google Patents

다층 세라믹 기판 Download PDF

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KR100922079B1
KR100922079B1 KR1020070137346A KR20070137346A KR100922079B1 KR 100922079 B1 KR100922079 B1 KR 100922079B1 KR 1020070137346 A KR1020070137346 A KR 1020070137346A KR 20070137346 A KR20070137346 A KR 20070137346A KR 100922079 B1 KR100922079 B1 KR 100922079B1
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ceramic
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야스하루 미야우치
토시유키 스즈키
마사하루 히라카와
토모코 나카무라
토시노부 미야코시
키요시 하타나카
Original Assignee
티디케이가부시기가이샤
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Abstract

본 발명은 초기 상태 및 시간 경과 후(예를 들면 PCT 후)에 있어서 표면 도체의 접착 강도를 충분히 확보하여, 신뢰성이 높은 다층 세라믹 기판을 제공한다. 복수의 세라믹 기판층이 적층된 적층체의 적어도 한쪽의 표면에 표면 도체를 갖는 다층 세라믹 기판이다. 세라믹 기판층 중의 세라믹 성분과 표면 도체 중의 유리 성분이 반응함으로써 형성된 반응상이 세라믹 기판층과 표면 도체의 계면에 석출되어 있다. 예를 들면 세라믹 기판층 중의 알루미나 필러와 표면 도체 중의 Zn이 반응하여, ZnAl2O4가 반응상으로서 형성된다.
다층 세라믹 기판, 세라믹 기판층, 소결 금속, 표면 도체, 유리 세라믹

Description

다층 세라믹 기판{Multilayer ceramic substrate}
본 발명은 표면에 소결 금속 등으로 이루어지는 표면 도체를 갖는 다층 세라믹 기판에 관한 것이다.
전자기기 등의 분야에서는 전자 디바이스를 실장하기 위한 기판이 널리 사용되고 있지만, 최근, 전자기기의 소형 경량화나 다기능화 등의 요망에 대응하여, 또한 고신뢰성을 갖는 기판으로서, 다층 세라믹 기판이 제안되어 실용화되고 있다. 다층 세라믹 기판은 복수의 세라믹 기판층을 적층함으로써 구성되고, 각 세라믹 기판층에 표면 도체나 내부 도체, 또 전자 소자 등을 일체로 만들어 넣는 것으로, 고밀도 실장이 가능해지고 있다.
상술한 다층 세라믹 기판에서는 그 외측 표면에 표면 도체가 형성되지만, 표면 도체를 소결 금속에 의해 형성하는 경우, 사용하는 도체 페이스트에 유리 프리트를 첨가하는 것이 일반적이다. 소결 금속으로 이루어지는 표면 도체와 세라믹 기판층의 접착 강도를 확보하는 데에 있어서 유리 프리트의 첨가가 유효하고, 예를 들면, Ag 분말(도전 재료)과 유리 프리트를 포함하는 도체 페이스트를 상기 표면 도체 형성용 도전 페이스트로서 사용하는 것으로, 표면 도체와 세라믹 기판층의 밀 착성을 어느 정도 확보하는 것이 가능하다.
단, 표면 도체의 전기저항을 작은 값으로 하고, 땜납 습윤성이나 도금성 등을 양호한 것으로 하기 위해서는 유리 프리트의 첨가량에는 스스로 한도가 있어, 유리 프리트의 첨가만으로는 충분하다고는 할 수 없다. 그래서, 표면 도체의 접착 강도의 향상에 관해서 여러가지의 검토가 이루어지고 있고, 예를 들면 하지층 등을 형성하는 것으로 표면 도체의 접착 강도를 확보하는 것이 제안되어 있다(예를 들면, 일본 공개특허공보 제(평)6-237081호나 일본 공개특허공보 제(평)9-221375호 등을 참조).
즉, 일본 공개특허공보 제(평)6-237081호에 기재된 발명에서는 유리 페이스트를 인쇄하는 것으로 유리·세라믹층과 최상층 도체 배선과의 계면에 유리층을 형성하고, 이것에 의해서 높은 접착 강도를 얻도록 하고 있다. 마찬가지로, 일본 공개특허공보 제(평)9-221375호에 기재된 발명에 있어서도, 세라믹 기판층과 표면 도체층의 사이에, 소정의 유리와 알루미나를 포함한 하지층을 형성하는 것으로, 기판과 표면 도체층과의 밀착성을 확보하도록 하고 있다.
그런데, 상술한 종래 기술에서는 표면 도체와 하지가 되는 세라믹 기판층의 접착 강도의 확보는 오로지 유리의 접착제로서의 기능에 의존하고 있어, 그 이상의 생각은 발견되지 않는다. 예를 들면 상술한 일본 공개특허공보 제(평)6-237081호에 기재된 발명이나 일본 공개특허공보 제(평)9-221375호에 기재된 발명에 있어서는 유리가 포함되는 하지층을 형성하는 것으로, 표면 도체와 세라믹 기판층의 사이에 유리를 많이 존재시키고, 이것에 의해서 높은 접착 강도를 얻는다고 하는 것이 기본적인 생각이다.
그렇지만, 유리의 접착제로서의 기능에만 의존하면, 표면 도체의 접착 강도의 향상에는 한계가 있다. 예를 들면, 초기 상태에서는 밀착 강도가 높아도, 시간 경과에 따른 열화에 의한 접착 강도의 저하를 억제하는 것은 어렵다. 최근, 다층 세라믹 기판의 신뢰성을 평가하기 위해서, 소위 PCT(Pressure Cooker Test) 등이 행하여지고 있지만, 상기 종래 기술에서는 PCT 후의 접착 강도를 충분히 확보하는 것은 어렵다.
본 발명은 이러한 종래의 실정을 감안하여 제안된 것으로, 초기 상태는 물론, 시간 경과 후에도(예를 들면 PCT 후에 있어서도) 표면 도체의 접착 강도를 충분히 확보할 수 있어, 신뢰성이 높은 다층 세라믹 기판을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위해서, 본 발명자 등은 장기에 걸쳐 여러 가지의 검토를 거듭해 왔다. 그 결과, 세라믹 기판층에 포함되는 세라믹 성분이나 표면 도체에 포함되는 유리 성분을 선택하고, 또한 필요한 농도로 설정하는 것으로, 세라믹 기판층과 표면 도체의 계면에 이들의 반응상이 형성되고, 이것이 접착 강도의 개선에 크게 기여하고 있다는 지견을 얻는 것에 이르렀다. 본 발명은 이러한 종래 기술과는 다른 완전히 새로운 착상에 기초하여 완성된 것이다.
즉, 본 발명의 다층 세라믹 기판은 복수의 세라믹 기판층이 적층된 적층체의 적어도 한쪽의 표면에 표면 도체를 갖는 다층 세라믹 기판으로, 상기 세라믹 기판층 중의 세라믹 성분과 상기 표면 도체 중의 유리 성분이 반응함으로써 형성된 반응상이 상기 세라믹 기판층과 표면 도체의 계면에 석출하고 있는 것을 특징으로 한다.
본 발명의 다층 세라믹 기판에서는 종래 기술과 같이 유리의 접착제로서의 기능에만 의지하는 것은 아니고, 세라믹 기판층 중의 세라믹 성분과 표면 도체 중의 유리 성분을 반응시키는 것으로, 세라믹 기판층과 표면 도체의 접착 강도를 확보하도록 하고 있다. 상기 반응에 의해 세라믹 기판층과 표면 도체의 계면에 반응상이 형성되는 것으로, 시간 경과 후(PCT 후)에 있어서도 충분한 접착 강도가 유지된다.
본 발명에 의하면, 초기 상태뿐만 아니라, 시간 경과 후에 있어서도(예를 들면 PCT 후에 있어서도) 표면 도체의 접착 강도를 충분히 확보할 수 있고, 신뢰성이 높은 다층 세라믹 기판을 제공하는 것이 가능하다.
이하, 본 발명을 적용한 다층 세라믹 기판의 실시형태에 대해서, 도면을 참조하여 상세하게 설명한다.
다층 세라믹 기판(1)은 예를 들면 도 1에 도시하는 바와 같이, 복수층의 세라믹 기판층(여기에서는 4층의 세라믹 기판층(21 내지 24))이 적층된 적층체(2)를 주체로 하는 것으로, 해당 적층체(2)에 있어서, 세라믹 기판층(21 내지 24)을 관통하는 비어 도체(3)나 내층이 되는 세라믹 기판층(22, 23)의 양면에 형성된 내부 도체(4)를 형성하고, 또 최외층이 되는 세라믹 기판층(21, 24)의 외측 표면에 표면 도체(5)를 형성함으로써 구성되는 것이다.
각 세라믹 기판층(21 내지 24)은 예를 들면 유리 세라믹 등으로 형성되어, 소정의 조성을 갖는 유리 조성물에 알루미나(Al2O3) 등의 세라믹 재료를 첨가한 것을 소성함으로써 형성된다. 여기에서, 유리 조성물을 구성하는 산화물로서는 SiO2이나 B2O3, CaO, SrO, BaO, La2O3, ZrO2, TiO2, MgO, ZnO, PbO, Li2O, Na2O, K2O 등을 들 수 있고, 이들을 적절하게 조합하여 사용하면 좋다. 다층 세라믹 기판(1)을 구성하는 각 세라믹 기판층(21 내지 24)을 상기 유리 세라믹으로 함으로써, 저온에서의 소성이 가능해진다. 물론, 이것에 한하지 않고, 각 세라믹 기판층(21 내지 24)에 유리 세라믹 이외의 각종 세라믹 재료를 사용하는 것도 가능하다.
한편, 상기 비어 도체(3)나 내부 도체(4), 표면 도체(5)는 어느 것이나 도체 페이스트를 소성함으로써 형성되는 소결 금속 도체이다. 도체 페이스트는 도전 재료를 주체로 하고, 이것을 유리 성분이나 유기비히클과 함께 혼련(混練)함으로써 조제되는 것이다. 도전 재료로서는 Ag, Au, Pd, Pt, Cu 등을 들 수 있지만, 이들 중에서는 Ag을 사용하는 것이 바람직하다. 도전 재료로서 Ag을 사용하는 것으로, 저저항의 소결 금속 도체의 형성이 가능하고, 또한, 예를 들면 Au나 Pd 등의 귀금속을 사용하는 경우와 비교하여 제조 비용을 억제하는 것이 가능하다. Cu는 소성 분위기의 제어가 곤란하다. 또, 도전 재료로서 상기 Ag을 사용하는 경우, Ag을 주체로 하는 것이면 다른 금속 성분을 포함하고 있어도 좋다.
이들 소결 금속 도체 중, 비어 도체(3)는 각 세라믹 기판층(21 내지 24)에 형성된 비어홀에 도체 페이스트의 소성에 의해 잔존하는 도전재가 충전 형성된 형태로 형성되어 있고, 이 비어 도체(3)에 의해서 각 세라믹 기판층(21 내지 24)에 형성된 내부 도체(4)나 표면 도체(5)의 사이를 전기적으로 접속하거나, 열을 전도하는 등의 기능을 하고 있다. 비어 도체(3)의 단면형상은 통상은 대체로 원형이지만, 이것에 한하지 않고, 한정된 형상 스페이스 범위에서 큰 단면적을 얻기 위해서, 예를 들면 타원형, 타원형, 정방형 등, 임의의 형상으로 할 수 있다.
이상이 다층 세라믹 기판(1)의 기본 구조이지만, 본 실시형태의 다층 세라믹 기판(1)에 있어서는 상기 표면 도체(5)와 하지가 되는 세라믹 기판층(21, 24)의 계면에 반응상이 형성되어 있는 것이 큰 특징이다. 상기 반응상은 표면 도체(5)에 포함되는 유리 성분과 세라믹 기판층(21, 24)에 포함되는 세라믹 성분이 반응함으로써 형성되는 것으로, 반대로 말하면, 상기 표면 도체(5)나 세라믹 기판층(21, 24)은 서로 반응하여 상기 반응상을 형성할 수 있는 성분을 포함할 필요가 있다.
구체적으로는, 예를 들면 표면 도체(5)에 Zn이 포함되고, 세라믹 기판층(21, 24)에 알루미나(Al2O3)가 포함되어 있는 경우, 이들이 반응함으로써 ZnAl2O4가 반응상으로서 형성된다. 반응상인 ZnAl2O4는 X선 회절(XRD) 등에 의해 그 존재를 확인하는 것이 가능하다.
상술한 바와 같은 반응상(ZnAl2O4)을 형성하는 경우, 상술한 바와 같이, 표면 도체(5)는 Zn을 포함할 필요가 있다. 표면 도체(5)에 Zn을 포함시키기 위해서는 구성하는 산화물의 하나로서 ZnO를 포함하는 Zn계 유리를 표면 도체(5)의 유리 성분으로서 사용하면 좋다. 상기 Zn계 유리는 상기 ZnO 외에, B2O3, SiO2, MnO 등의 산화물로 이루어지는 것이지만, ZnO 이외의 성분에 관해서는 임의이다. 표면 도체(5)에 포함되는 유리 성분 중의 Zn(ZnO)의 함유량으로서는 60질량% 내지 75질량%인 것이 바람직하다. Zn(ZnO)의 함유량이 60질량%보다도 적으면, 반응상의 형성이 불충분해질 우려가 있는 동시에, 유리의 연화점이 높아져 버린다고 하는 부적당이 생긴다. 반대로, Zn(ZnO)의 함유량이 75질량%를 넘으면, 유리화하지 않게 되어 버린다는 부적당함이 생길 우려가 있다.
한편, 상기 Zn을 포함하는 표면 도체(5)와 조합하는 세라믹 기판층(21, 24)은 Zn과 반응하여 반응상을 형성하는 성분인 알루미나(Al2O3)를 필러로서 포함하는 것이 필요하다. 따라서, 상술한 바와 같이, 유리 조성물에 알루미나(Al2O3)를 필러 로서 첨가한 유리 세라믹 기판층 등을 사용하는 것이 바람직하다. 단, 상기 세라믹 기판층(21, 24)이 유리 세라믹 기판층에 한정되는 것은 아니고, 알루미나(Al2O3)를 포함하는 것이면 어떠한 것이어도 좋다.
상기 세라믹 기판층(21, 24)을 유리 세라믹 기판층으로 하는 경우, 사용하는 유리 세라믹 재료로서는 예를 들면 특허 제2641521호에 개시되는 절연성 자기를 사용하는 것이 바람직하다. 구체적으로는 알루미나 성분 30질량% 내지 50질량% 및 유리 성분 70질량% 내지 50질량%를 포함하고, 또한 유리 성분이 SiO2 46질량% 내지 60질량%, B2O3 0.5질량% 내지 5질량%, Al2O3 6질량% 내지 17.5질량%, 및 알칼리 토류 금속산화물 25질량% 내지 45질량%의 조성을 갖고, 알칼리토류 금속산화물 중의 적어도 60질량%가 SrO인 절연성 자기이다.
상술한 조성을 갖는 절연성 자기는 1000℃ 이하와 같은 저온에서의 소결로 세라믹 기판층으로 할 수 있고, 결정화를 용이하게 컨트롤할 수 있는 것, 내(耐)마이그레이션성이 우수한 것, 저유전율인 것, 고강도를 갖는 것 등, 수많은 우수한 특성을 발휘한다.
단, 상기 반응상의 형성을 고려한 경우, 세라믹 기판층(21, 24)에 필러로서 포함되는 알루미나(Al2O3)의 함유량을 32체적% 이상으로 하는 것이 바람직하다. 세라믹 기판층(21, 24)에 포함되는 알루미나의 함유량이 32체적% 미만이면, 상기 반응상이 충분히 형성되지 않고, 표면 도체(5)의 밀착 강도가 불충분해질 우려가 있 다. 세라믹 기판층(21, 24)에 포함되는 알루미나(Al2O3)의 함유량이 바람직한 범위는 32체적% 내지 40체적%, 더욱 바람직하게는 34체적% 내지 40체적%, 더욱 바람직하게는 35체적% 내지 40체적%이다. 세라믹 기판층(21, 24)에 포함되는 알루미나(Al2O3)의 함유량을 32체적% 이상으로 함으로써, 초기의 이측(裏側) 가압 강도를 50N 이상, 또한 PCT 후의 이측 가압 강도를 30N 이상으로 할 수 있다. 또한, 상기 함유량을 34체적% 이상으로 함으로써, PCT 후의 이측 가압 강도를 50N 이상으로 할 수 있고, 또 상기 함유량을 35체적% 이상으로 함으로써 PCT 전후에서의 강도의 차(열화율)를 15% 이하로 억제할 수 있다. 또, 세라믹 기판층(21, 24)에 포함되는 알루미나의 함유량이 40체적%를 넘으면 소결이 불충분해질 우려가 있기 때문에, 상기 함유량은 40체적% 이하로 하는 것이 바람직하다.
세라믹 기판층(21, 24)에 있어서의 알루미나 함유량을 상기 범위로 하기 위해서는 세라믹 기판층(21, 24) 자체에 이것을 만족시키는 조성을 갖는 절연성 자기(유리 세라믹)를 사용하면 좋지만, 이 경우, 세라믹 기판층(21, 24)의 유전 특성 등에 제약이 가해지게 된다. 이것을 회피하기 위해서는 예를 들면 도 2에 도시하는 바와 같이, 세라믹 기판층(21(또는 세라믹 기판층(24))을 주체가 되는 기판부(21a(24a))와 표면 도체(5)와 접하는 표층부(21b(24b))로 구성하고, 상기 표층부(21b(24b))에 포함되는 알루미나 함유량을 많게 하여, 상기 조성 범위가 되도록 설계하는 것이 유효하다. 상기 2층 구조로 하면, 기판부(21a(24a))는 유전 특성 등을 고려하여 자유롭게 조성을 변경할 수 있고, 한편, 표층부(21b)에 알루미나를 많이 포함시킴으로써, 표면 도체(5)와의 계면에 반응상을 충분히 석출시키는 것이 가능하다.
세라믹 기판(21, 24)과 표면 도체(5)의 계면에 석출시키는 반응상으로서는 상기 ZnAl2O4에 한정되는 것이 아니라, 상기 계면에 여러가지의 반응상을 석출시키는 것으로 같은 효과를 얻을 수 있다. 이 경우에는 표면 도체(5)와 세라믹 기판층(21, 24)이 서로 반응하여 반응상을 형성할 수 있는 성분을 포함하고 있으면 좋다.
본 실시형태의 다층 세라믹 기판(1)에서는 상술한 바와 같이 표면 도체(5)와 세라믹 기판층(21, 24)의 계면에 반응상(ZnAl2O4)이 형성되어 있어, 유리의 접착성에만 의존한 접착과 비교하여 큰 접착 강도를 확보하는 것이 가능하고, 또한, PCT 후 등이 시간 경과에 있어서의 강도 저하도 억제하는 것이 가능하다. 따라서, 신뢰성이 높은 다층 세라믹 기판을 제공하는 것이 가능하다.
다음에, 상술한 다층 세라믹 기판(1)의 제조하는 방법에 관해서 설명한다. 또, 여기에서는 무수축 프로세스에 의한 제조방법을 예로 하여 설명하지만, 반드시 이것에 한하지 않고, 예를 들면 수축 억제는 하지 않아도 좋다.
다층 세라믹 기판(1)을 제작하기 위해서는 우선, 도 3 (a)에 도시하는 바와 같이, 소성 후에 각 세라믹 기판층(21 내지 24)이 되는 세라믹 그린시트(11a 내지 11d)를 준비한다. 세라믹 그린시트(11a 내지 11d)는 산화물 분말(유리 세라믹 분말 등)과 유기비히클을 혼합하여 슬러리형의 유전체 페이스트를 만들고, 이것을 예 를 들면 폴리에틸렌텔레프탈레이트(PET) 시트 등의 지지체상에 닥터블래이드법 등에 의해서 성막함으로써 형성한다. 상기 유기비히클로서는 공지의 것이 어느 것이나 사용 가능하다. 상기 유리 세라믹 분말은 반응상(ZnAl2O4)을 형성하기 위해서, 소정량의 알루미나를 필러로서 함유하고 있는 것이 필요하다. 또는 세라믹 그린시트(11a 내지 11d) 중, 후술하는 표면 도체 패턴과 접하는 세라믹 그린시트(11a, 11d)를 2층 구조로 하여, 표면 도체 패턴과 접하는 부분의 알루미나 함유량을 많게 하여도 좋다.
상기 세라믹 그린시트(11a 내지 11d)의 형성 후, 소정의 위치에 관통 구멍(비어홀)을 형성한다. 상기 비어홀은 통상은 원형의 구멍으로서 형성되고, 여기에 도체 페이스트(12)를 충전함으로써 비어 도체가 형성된다. 또, 내층이 되는 세라믹 그린시트(11b, 11c)의 표면에 소정의 패턴으로 도체 페이스트를 인쇄하여, 내부 도체 패턴(13)을 형성한다.
상기 비어홀에 충전되는 도체 페이스트(12)나 내부 도체 패턴(13)의 형성에 사용되는 도체 페이스트는 예를 들면 Ag, Au, Cu 등의 각종 도전성 금속이나 합금으로 이루어지는 도전 재료와 유기비히클을 혼련함으로써 조제되는 것이다. 유기비히클은 바인더와 용제를 주된 성분으로 하는 것으로, 도전 재료와의 배합비 등은 임의이지만, 통상은 바인더 1 내지 15질량%, 용제가 10 내지 50질량%가 되도록 도전 재료에 대하여 배합된다. 도체 페이스트에는 필요에 따라서 각종 분산제나 가소제 등으로부터 선택되는 첨가물이 첨가되어 있어도 좋다.
한편, 가장 외측에 배치되는 세라믹 그린시트(11a, 11d)에는 표면 도체 패턴(14)을 이들 세라믹 그린시트(11a, 11d)와 직접 접하는 형태로 형성한다. 표면 도체 패턴(14)의 형성에서는 세라믹 그린시트(11a, 11d)에 포함되는 성분(알루미나)과 반응상을 형성할 수 있는 성분(Zn)을 유리 성분으로서 포함하는 도체 페이스트를 사용한다.
각 세라믹 그린시트(11a 내지 11d)에 도체 페이스트(12)를 충전하여, 내부 도체 패턴(13)이나 표면 도체 패턴(14)을 형성한 후, 도 3 (b)에 도시하는 바와 같이, 이들을 겹쳐 적층체로 하지만, 이 때, 적층체의 양측(최외층)에 수축 억제용 그린시트(15)를 구속층으로서 배치하고, 소성을 행한다.
구속층이 되는 수축 억제용 그린시트(15)에는 상기 세라믹 그린시트(11a 내지 11d)의 소성 온도에서는 수축하지 않는 재료, 예를 들면 트리디마이트나 크리스트바라이트, 또 석영, 용융석영, 알루미나, 멀라이트, 지르코니아, 질화알루미늄, 질화붕소, 산화마그네슘, 탄화규소 등을 포함하는 조성물이 사용되고, 이들 수축 억제용 그린시트(15)간에 적층체를 끼워 넣고, 소성을 하는 것으로 상기 적층체의 면내방향에서의 수축이 억제된다.
도 3 (b)는 소위 적층체의 가(假)스택의 상태이지만, 다음에, 도 3 (c)에 도시하는 바와 같이 프레스를 하고, 또 도 3 (d)에 도시하는 바와 같이 소성을 한다.
수축 억제용 그린시트(15)의 수축 억제재료로서 상기 트리디마이트를 사용한 경우, 소성 후에는 도 3 (e)에 도시하는 바와 같이, 열팽창의 차에 의해 상기 수축 억제용 그린시트(15)는 자연 박리되어, 다층 세라믹 기판(1)을 얻을 수 있다. 수 축 억제재료로서 트리디마이트 이외의 재료를 사용한 경우에는 소성 후에 잔사를 제거하는 잔사 제거 공정을 추가함으로써, 마찬가지로 다층 세라믹 기판(1)을 얻을 수 있다.
얻어지는 다층 세라믹 기판(1)에서는 상기 세라믹 그린시트(11a 내지 11d)는 세라믹 기판층(21 내지 24)이 되고, 상기 비어홀 내의 도체 페이스트(12)는 비어 도체(3)가 된다. 마찬가지로, 내부 도체 패턴(13)도 내부 도체(4)가 된다. 표면 도체 패턴(14)은 표면 도체(5)가 되지만, 형성되는 표면 도체(5)와 세라믹 기판층(21, 24)의 계면에는 반응상(ZnAl2O4)이 형성되고, 접착 강도가 확보된다.
[실시예 1]
이하, 본 발명을 적용한 구체적인 실시예에 관해서, 실험 결과에 기초하여 설명한다.
반응상의 형성
앞의 실시형태에 준하여 다층 세라믹 기판을 제작하였다. 제작에 있어서는 표면 도체 형성을 위한 표면 도체 패턴을 ZnO를 포함하는 도체 페이스트로 형성하였다. 한편, 세라믹 기판층의 형성에는 알루미나(Al2O3)를 필러로서 포함하는 유리 세라믹 시트를 사용하였다.
유리 세라믹 시트에 포함되는 알루미나 필러의 함유량을 20체적%, 30체적%, 40체적%로 하고, 소성 후의 표면 도체와 세라믹 기판층의 계면에 관해서 X선 회절 해석을 하였다. 측정에 있어서는 표면 도체를 박리하고, 박리 후의 세라믹 기판층 의 표면에 관해서 X선 회절을 하였다. 결과를 도 4에 도시한다. 표면 도체와 세라믹 기판층의 계면에는 반응상(ZnAl2O4)이 형성되어 있고, 유리 세라믹 시트에 포함되는 알루미나의 함유량이 증가함에 따라, 형성되는 반응상(ZnAl2O4)의 피크도 커지고 있는(즉, 형성되는 반응상이 증가하고 있음) 것을 알 수 있었다.
이측 가압 강도의 평가
제작한 각 다층 세라믹 기판에 관해서, 표면 도체의 이측 가압 강도를 평가하였다. 이측 가압 강도는 PCT 전 및 PCT 후에 관해서 측정하고, PCT 후의 열화율을 산출하였다. PCT의 조건으로서는 2기압, 온도 121℃, 상대습도 96%, 시간 60시간으로 하였다.
또한, 이측 가압 강도의 측정은 세라믹 기판층 표면에 직경 1.0mm의 도체를 형성하고, 평가용 프린트 기판의 도체에 납땜하였다. 프린트 기판과 세라믹 기판층을 각각 지그로 고정하고, 세라믹 기판층을 이측 가압하여 일정 속도로 떼어, 파괴되었을 때의 응력을 이측 가압 강도로 하였다. 결과를 표 1에 나타낸다.
[표 1]
Al2O3 필러 함유량 (체적%) 이측 가압 강도(N) 열화율(%)
PCT 전 PCT 후
20 40.3 11.3 72.0
25 46.3 11.6 74.9
30 50.1 10.5 79.0
32 66.2 32.2 51.4
34 65.8 52.8 19.8
35 66.1 56.2 15.0
36 57.8 52.0 10.0
38 52.4 59.5 -13.5
40 70.9 68.9 2.8
45 소결하지 않음 소결하지 않음 -
표 1로부터 분명한 바와 같이, 알루미나 필러의 함유량을 32체적% 이상으로 하는 것으로, PCT 후의 이측 가압 강도가 30N 이상이 되고, PCT 후에 있어서의 접착 강도의 열화율이 급격히 낮아졌다. 또한, 특히 알루미나 필러의 함유량이 34체적% 이상에서 PCT 후의 이측 가압 강도가 50N 이상이 되고, 알루미나 필러의 함유량이 35체적% 이상에서 열화율이 15% 이하가 되었다. 단, 알루미나 필러의 함유량이 40체적%를 넘으면, 소결하지 않게 된다고 하는 부적당함이 생겼다.
도 1은 다층 세라믹 기판의 일례를 도시하는 개략 단면도.
도 2는 세라믹 기판층의 구성예를 도시하는 개략 단면도.
도 3은 다층 세라믹 기판의 제조 프로세스를 도시하는 모식적인 단면도로, (a)는 유리 세라믹 그린시트 및 내부 도체 형성 공정, (b)는 가(假)스택 공정, (c)는 프레스 공정, (d)는 소성 공정, (e)는 수축 억제용 그린시트 박리 공정을 도시하는 도면.
도 4는 표면 도체와 세라믹 기판층의 계면의 X선 회절 해석 결과를 도시하는 특성도.

Claims (7)

  1. 삭제
  2. 삭제
  3. 복수의 세라믹 기판층이 적층된 적층체의 적어도 한쪽의 표면에 표면 도체를 갖는 다층 세라믹 기판에 있어서,
    상기 세라믹 기판층 중의 세라믹 성분과 상기 표면 도체 중의 유리 성분이 반응함으로써 형성된 반응상(反應相)이 상기 세라믹 기판층과 표면 도체의 계면에 석출되고,
    적어도 상기 표면 도체와 접하는 상기 세라믹 기판층이 Al2O3를 필러 성분으로 하는 유리 세라믹에 의해 형성되는 것과 함께, 상기 표면 도체가 유리 성분으로서 Zn을 포함하고,
    상기 반응상으로서 ZnAl2O4를 포함하며,
    상기 표면 도체와 접하는 세라믹 기판층은, 적어도 표면 도체와 접하는 부분에 있어서의 Al2O3의 함유량이 34체적% 이상, 40체적% 이하인 것을 특징으로 하는, 다층 세라믹 기판.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 표면 도체와 접하는 세라믹 기판층은, 적어도 표면 도체와 접하는 부분에 있어서의 Al2O3 함유량이 다른 부분에 있어서의 Al2O3 함유량보다도 큰 것을 특징으로 하는, 다층 세라믹 기판.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 표면 도체와 접하는 세라믹 기판층은, 표면 도체와 접하는 측의 면에 Al2O3 함유량이 34체적% 이상, 40체적% 이하인 표면 유리 세라믹층을 갖는 것을 특징으로 하는, 다층 세라믹 기판.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8207453B2 (en) 2009-12-17 2012-06-26 Intel Corporation Glass core substrate for integrated circuit devices and methods of making the same
US9420707B2 (en) * 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
JP5644945B2 (ja) * 2011-06-29 2014-12-24 株式会社村田製作所 多層セラミック基板およびその製造方法
US9445496B2 (en) 2012-03-07 2016-09-13 Intel Corporation Glass clad microelectronic substrate
US9001520B2 (en) 2012-09-24 2015-04-07 Intel Corporation Microelectronic structures having laminated or embedded glass routing structures for high density packaging
JP6624282B2 (ja) 2016-04-28 2019-12-25 株式会社村田製作所 多層セラミック基板
CN115745577B (zh) * 2022-10-19 2023-09-22 中国建筑材料科学研究总院有限公司 一种超薄低温烧结陶瓷基板的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003277852A (ja) * 2002-03-25 2003-10-02 Kyocera Corp 銅メタライズ組成物およびセラミック配線基板
JP2005216998A (ja) * 2004-01-28 2005-08-11 Kyocera Corp セラミック回路基板及びその製造方法
JP2005285957A (ja) * 2004-03-29 2005-10-13 Kyoto Elex Kk 導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板。
JP2006216700A (ja) * 2005-02-02 2006-08-17 Ngk Spark Plug Co Ltd セラミック多層基板及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3322079A1 (de) 1983-06-20 1984-12-20 Cassella Ag, 6000 Frankfurt Tetrahydropyridazinonderivate, verfahren zu ihrer herstellung und ihre verwendung
JPH06237081A (ja) 1993-02-10 1994-08-23 Matsushita Electric Ind Co Ltd 多層セラミック基板の製造方法
JPH09221375A (ja) 1996-02-14 1997-08-26 Sumitomo Metal Ind Ltd セラミックス基板及びその製造方法
JPH11135899A (ja) 1997-10-30 1999-05-21 Kyocera Corp セラミック回路基板
JP2001028474A (ja) 1999-05-12 2001-01-30 Tdk Corp 電子部品及びその製造方法
JP3680684B2 (ja) * 2000-03-06 2005-08-10 株式会社村田製作所 絶縁体磁器、セラミック多層基板、セラミック電子部品及び積層セラミック電子部品
JP3680713B2 (ja) * 2000-07-21 2005-08-10 株式会社村田製作所 絶縁体磁器、セラミック多層基板、セラミック電子部品及び積層セラミック電子部品
JP2002338341A (ja) 2001-05-14 2002-11-27 Ngk Spark Plug Co Ltd 低温焼成磁器及びその製造方法並びに配線基板
KR100506731B1 (ko) * 2002-12-24 2005-08-08 삼성전기주식회사 저온 소성 유전체 조성물, 적층 세라믹 커패시터 및세라믹 전자부품

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003277852A (ja) * 2002-03-25 2003-10-02 Kyocera Corp 銅メタライズ組成物およびセラミック配線基板
JP2005216998A (ja) * 2004-01-28 2005-08-11 Kyocera Corp セラミック回路基板及びその製造方法
JP2005285957A (ja) * 2004-03-29 2005-10-13 Kyoto Elex Kk 導電性ペースト及びその導電性ペーストを用いたセラミック多層回路基板。
JP2006216700A (ja) * 2005-02-02 2006-08-17 Ngk Spark Plug Co Ltd セラミック多層基板及びその製造方法

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