KR100793671B1 - 반도체 기억 장치 및 프리차지 방법 - Google Patents

Abstract

본 발명은 SRAM을 모의하는 자동 프리차지 기능을 구비하고, 페이지 모드 및 버스트 모드에서 데이터를 판독할 수 있는 DRAM을 제공하는 것을 목적으로 한다.

반도체 기억 장치는 메모리 셀에 트랜지스터를 통해 접속되는 제1 비트선과, 전송 게이트와, 제1 비트선에 전송 게이트를 통해 접속되는 제2 비트선과, 제2 비트선에 접속되는 감지 증폭기와, 제1 비트선을 프리차지하는 제1 프리차지 회로와, 제2 비트선을 프리차지하는 제2 프리차지 회로를 포함하는 것을 특징으로 한다.

Description

반도체 기억 장치 및 프리차지 방법{SEMICONDUCTOR MEMORY DEVICE AND PRECHARGE METHOD THEREOF}

도 1은 본 발명에 따른 반도체 기억 장치의 개략 구성을 도시한 도면.

도 2는 본 발명에 따른 감지 증폭기의 주변 회로를 도시한 도면.

도 3은 도 2의 회로의 동작을 설명하는 도면.

도 4는 비교 대상으로서 종래의 자동 프리차지 기능을 갖는 DRAM의 코어 동작을 도시한 도면.

도 5는 본 발명에서 동일한 로우 어드레스 상의 상이한 컬럼 어드레스를 액세스하는 동작을 도시한 도면.

도 6은 코어 동작을 제어하기 위한 구성을 도시한 도면.

도 7은 감지 증폭기 제어 회로의 구성을 도시하는 회로도.

도 8은 blt 생성 회로의 구성의 일례를 도시하는 회로도.

도 9는 le 생성 회로의 구성의 일례를 도시하는 회로도.

도 10은 brsx0 생성 회로의 구성의 일례를 도시하는 회로도.

도 11은 brsx1 생성 회로의 구성의 일례를 도시하는 회로도.

도 12는 워드선 제어 회로의 구성의 일례를 도시하는 회로도.

도 13은 감지 증폭기 제어 회로에 의해 생성되는 각 타이밍 신호와 그에 따 라서 각 신호 생성 회로에서 생성되는 신호의 타이밍을 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

11 : 전원 제어 유닛

12 : 타이밍 제어 유닛

13 : 로우 어드레스 래치 및 버퍼 유닛

14 : 컬럼 어드레스 래치 및 버퍼 유닛

15 : 컬럼 디코더

16 : 로우 디코더

17 : 출력 데이터 제어 유닛

18 : 입출력 데이터 버퍼

19 : 입력 데이터 래치 제어 유닛

20 : 감지 스위치

21 : 메모리 셀 어레이

본 발명은 일반적으로 반도체 기억 장치에 관한 것으로, 보다 구체적으로는 프리차지를 실행하는 반도체 기억 장치에 관한 것이다.

종래부터 휴대 전화 등 어떤 종류의 전자 기기에는 SRAM(Static Random Access Memory)가 메모리 장치로서 사용되고 있지만, SRAM은 집적도가 낮아 용량을 크게 하면 비용이 큰 폭으로 증가해 버린다고 하는 문제가 있다. 이에 대해, DRAM은 저비용으로 대기억 용량을 실현하는 것에 적합하다. 따라서, SRAM을 사용한 구성의 과거의 방대한 축적을 활용하기 위해서 SRAM과 동일한 인터페이스를 구비한 DRAM을 제공하는 것이 요망된다.

DRAM에서는 메모리 셀이 유지하는 데이터를 주기적으로 리프레시할 필요가 있지만, SRAM에서는 리프레시 동작은 필요하지 않다. 따라서, 리프레시할 필요가 없는 SRAM을 모의하는 DRAM(의사 SRAM)에서는 외부에서 보이지 않는 형태와 적절한 리프레시 타이밍으로 내부적으로 리프레시 동작을 자동적으로 실행하도록 구성된다.

우선 비트선쌍을 Vcc/2로 프리차지한다. 판독시에 워드선을 활성 상태로 하면 관련된 메모리 셀에 연결되어 있는 비트선쌍에 전위차가 발생되기 때문에, 이것을 감지 증폭기로 증폭하여 판독한다. 그 후 회로 내부에서 설정된 기간이 경과하면, 워드선이 비활성 상태가 되고, 비트선쌍을 Vcc/2 레벨로 고정하는 자동 프리차지(auto-precharge) 동작을 실행함으로써 판독 작업을 완료한다.

또한 유사 SRAM에서는 판독 또는 기록 동작의 종료 후에 비트선을 즉시 프리차지 전위(Vcc/2)로 설정함으로써 셀과 비트선 사이에서 발생되는 전하의 누설을 최소한으로 억제시킬 수 있다. 이에 따라, 리프레시 특성을 개선할 수 있게 된다.

상기와 같은 유사 SRAM에서는 데이터를 판독할 때에 자동 프리차지를 실행하기 때문에 감지 증폭기의 비트선쌍은 판독 동작 후에 Vcc/2 레벨에 자동적으로 고정되어 버린다. 이 결과, 동일 워드선상의 상이한 컬럼 어드레스로의 액세스가 연속하는 경우라도 각 데이터 액세스마다 그 워드선을 활성화시키는 동작이 필요하게 된다. 따라서, 동일 워드선상으로의 액세스의 경우에 종래의 DRAM의 페이지 모드와 같은 고속인 데이터의 판독을 실행할 수 없다.

이상의 점을 감안하여 본 발명은 SRAM을 모의하는 자동 프리차지 기능을 구비하고, 페이지 모드 및 버스트 모드로 데이터를 판독할 수 있는 DRAM을 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 기억 장치는 메모리 셀에 트랜지스터를 통해 접속되는 제1 비트선과, 전송 게이트와, 상기 제1 비트선에 상기 전송 게이트를 통해 접속되는 제2 비트선과, 상기 제2 비트선에 접속되는 감지 증폭기와, 상기 제1 비트선을 프리차지하는 제1 프리차지 회로와, 상기 제2 비트선을 프리차지하는 제2 프리차지 회로와, 상기 전송 게이트를 폐쇄하여 상기 제1 프리차지 회로에 의해 상기 제1 비트선을 프리차지한 후에 상기 제2 프리차지 회로에 의해 상기 제2 비트선을 프리차지하도록 제어하는 제어 회로를 포함하는 것을 특징으로 한다.

상기 반도체 기억 장치에서는 메모리 셀 부분의 제1 비트선을 프리차지하는 제1 프리차지 회로와, 감지 증폭기 부분의 제2 비트선을 프리차지하는 제2 프리차지 회로가 독립하여 설치된다. 따라서, 전송 게이트를 폐쇄하여 제1 프리차지 회로에 의해 메모리 셀 부분의 비트선을 프리차지한 후에, 제2 프리차지 회로에 의해 감지 증폭기 부분의 비트선을 프리차지하도록 제어할 수 있게 된다. 감지 증폭기 부분의 비트선을 프리차지하기까지의 기간은 감지 증폭기에 데이터가 유지되고 있기 때문에, 페이지 모드 및 버스트 모드에 의해 동일한 로우 어드레스 상의 복수 개의 컬럼 어드레스로부터 데이터를 판독할 수 있다.

또한 감지 증폭기 부분의 비트선을 프리차지할 때에는 기생 용량이 큰 메모리 셀 부분의 비트선은 이미 자동 프리차지되어 있고, 감지 증폭기를 비구동 상태로 하여 감지 증폭기 부분의 비트선만을 프리차지하면 된다. 따라서, 고속으로 프리차지 동작을 실행하여, 다음 판독 또는 기록 동작으로 이행할 수 있다.

이하에 본 발명의 실시예를 첨부 도면을 이용하여 상세히 설명한다.

도 1은 본 발명에 따른 반도체 기억 장치의 개략 구성을 도시한 도면이다.

도 1의 반도체 기억 장치는, 전원 제어 유닛(11), 타이밍 제어 유닛(12), 로우 어드레스 래치 및 버퍼 유닛(13), 컬럼 어드레스 래치 및 버퍼 유닛(14), 컬럼 디코더(15), 로우 디코더(16), 출력 데이터 제어 유닛(17), 입출력 데이터 버퍼(18), 입력 데이터 래치 제어 유닛(19), 감지 스위치(20) 및 메모리 셀 어레이(21)를 포함한다.

전원 제어 유닛(11)은 외부 전원에 기초하여 내부에서 생성하는 전원 전압을 제어한다. 타이밍 제어 유닛(12)은 외부에서 공급되는 CE2, /CE1, /WE, /OE 등의 제어 신호에 기초하여 클록 동기로 각종 내부 회로를 제어하는 회로이다. 로우 어드레스 래치 및 버퍼 유닛(13)은 외부에서 공급되는 로우 어드레스를 래치 및 버퍼하여, 버퍼하고 있는 로우 어드레스를 로우 디코더(16)로 공급한다. 컬럼 어드레스 래치 및 버퍼 유닛(14)은 외부에서 공급되는 컬럼 어드레스를 래치 및 버퍼하여, 버퍼하고 있는 컬럼 어드레스를 컬럼 디코더(15)로 공급한다.

컬럼 디코더(15)는 컬럼 어드레스 래치 및 버퍼 유닛(14)에서 공급되는 컬럼 어드레스를 디코드하여, 컬럼 어드레스로 지정되는 컬럼 선택선을 활성화한다. 로우 디코더(16)는 로우 어드레스 래치 및 버퍼 유닛(13)에서 공급되는 로우 어드레스를 디코드하여, 로우 어드레스로 지정되는 워드선을 활성화한다. 활성화된 워드선에 접속되는 메모리 셀 데이터는 비트선에 판독되어 감지 증폭기로 증폭된다. 판독 동작의 경우, 감지 증폭기로 증폭된 데이터는 활성화된 컬럼 선택선에 의해 선택되어, 출력 데이터 제어 유닛(17) 및 입출력 데이터 버퍼(18)를 통해 반도체 기억 장치의 외부로 출력된다. 기록 동작의 경우, 반도체 기억 장치의 외부에서 입출력 데이터 버퍼(18) 및 입력 데이터 래치 제어 유닛(19)을 통해 기록 데이터가 공급되어 활성화된 컬럼 선택선에 의해 선택되는 컬럼 어드레스의 감지 증폭기에 기록된다. 이 기록 데이터와 메모리 셀에서 판독되어 재기록되는 데이터가 활성화된 워드선에 접속되는 메모리 셀에 기록된다. 이들 워드선, 비트선, 감지 증폭기 등은 메모리 셀 어레이(21)에 설치되어 있다.

감지 스위치(20)는 기록 동작일 경우에는 입력 데이터 래치 제어 유닛(19)에서의 기록 데이터를 메모리 셀 어레이(21)에 공급하고, 판독 동작일 경우에는 메모리 셀 어레이(21)에서의 판독 데이터를 출력 데이터 제어 유닛(17)에 공급하기 위해 데이터 전송 경로를 전환한다. 출력 데이터 제어 유닛(17)에 의한 데이터 출력 동작은 타이밍 제어 유닛(12)에 의해 출력 인에이블 신호(OE)에 따라서 제어된다.

입력 데이터 래치 제어 유닛(19)은 기록 데이터를 저장하는 입력 데이터 래치를 포함한다. SRAM을 모의하는 DRAM에서는 판독 동작일 경우 외부에서 입력되는 어드레스의 어드레스 천이가 검출되면 천이 후의 어드레스에 대한 코어 동작을 실행하여, 메모리 셀 어레이(21)에서 데이터를 판독한다. 또한 기록 동작일 경우에는 외부에서 입력되는 어드레스의 어드레스 천이가 검출되면 천이 후의 어드레스에 대한 코어 동작을 실행하지만, 입력 데이터 래치의 데이터를 메모리 셀 어레이(21)에 실제로 기록하는 동작은 어드레스 확정까지 기다려야 하기 때문에 다음 기록 사이클에서 실행한다. 이러한 동작에 의해 SRAM과 같은 인터페이스를 제공할 수 있다. 또 어드레스 변화없이 기록 동작에 계속해서 판독 동작을 실행하는 경우에는 메모리 셀 어레이(21)에는 데이터는 아직 기록되어 있지 않고 입력 데이터 래치에 남아 있는 상태이기 때문에, 메모리 셀 어레이(21)에서가 아니라 입력 데이터 래치에서 데이터를 판독하도록 감지 스위치(20)를 제어한다.

도 2는 본 발명에 따른 감지 증폭기의 주변 회로를 도시한 도면이다.

도 2의 회로는 NMOS 트랜지스터(31∼33), PMOS 트랜지스터(34∼36), NMOS 트랜지스터(37∼51)를 포함한다.

NMOS 트랜지스터(31∼33) 및 PMOS 트랜지스터(34∼36)는 감지 증폭기를 구성하여, 비트선(BL, /BL) 또는 비트선(BL', /BL') 사이의 전위를 증폭함으로써 비트선에 접속되는 데이터를 판독한다. 판독된 데이터는 컬럼 선택 신호(clsz)를 하이(HIGH)로 함으로써 NMOS 트랜지스터(46, 47)를 통해 글로벌 데이터선의 데이터(gdbz, gdbx)로서 판독된다. 또는 컬럼 선택 신호(clsz)를 하이로 함으로써 NMOS 트랜지스터(46, 47)를 통해 글로벌 데이터선의 데이터(gdbz, gdbx)를 비트선에 전송한다. 또 감지 증폭기 구동 신호(lez, lex)는 감지 증폭기를 전원 전위 및 접지 전위에 접속하여 감지 증폭기를 구동하기 위한 신호이다.

NMOS 트랜지스터(48, 49)는 감지 증폭기와 비트선(BL, /BL)의 접속??비접속을 제어한다. 또한 NMOS 트랜지스터(50, 51)는 감지 증폭기와 비트선(BL', /BL')의 접속??비접속을 제어한다. NMOS 트랜지스터(48, 49)를 전송 제어 신호(blt1)에 의해 온(ON)함으로써 비트선(BL, /BL)을 감지 증폭기에 접속한다. 또는 NMOS 트랜지스터(50, 51)를 전송 제어 신호(blt2)에 의해 온함으로써 비트선(BL', /BL')을 감지 증폭기에 접속한다.

NMOS 트랜지스터(43∼45)는 프리차지 신호(brsx0)가 하이로 되면, 감지 증폭기 부분의 비트선을 전위(vpr)에 프리차지함과 동시에 비트선 사이의 전위를 같게 한다. NMOS 트랜지스터(37∼39)는 프리차지 신호(brsx1)가 하이로 되면, 비트선(BL, /BL)을 전위(vpr)에 프리차지함과 동시에 비트선 사이의 전위를 같게 한다. 또한 마찬가지로, NMOS 트랜지스터(40∼42)는 프리차지 신호(brsx2)가 하이로 되면, 비트선(BL', /BL')을 전위(vpr)에 프리차지함과 동시에 비트선 사이의 전위를 같게 한다.

본 발명에서는 비트선(BL, /BL)용 프리차지 회로인 NMOS 트랜지스터(37∼39)를 설치하는 동시에, 비트선(BL', /BL')용 프리차지 회로인 NMOS 트랜지스터(40∼42)를 설치함으로써, 감지 증폭기 부분의 프리차지 동작과 독립하여 비트선(BL, /BL) 및 비트선(BL', /BL')의 프리차지 동작을 실행할 수 있다.

도 3은 도 2의 회로 동작을 설명하는 도면이다. 도 4는 비교 대상으로서 종 래의 자동 프리차지 기능을 갖는 DRAM의 코어 동작을 도시한 도면이다.

도 3에서, 우선 프리차지 신호(brsx1)를 하이[승압 전위(Vp)]로 함으로써 비트선(BL, /BL)을 전위(vpr)(=Vcc/2)로 프리차지한다. 그 후 동작 개시를 나타내는 액티브 신호(act)가 하이로 되어 동작의 개시를 지시하면, 감지 증폭기 구동 신호(lez, lex)가 각각 로우(LOW) 및 하이(HIGH)로 되어, 감지 증폭기를 비구동 상태로 한다. 또한 프리차지 신호(brsx0)를 하이[승압 전위(Vp)]로 함으로써, 감지 증폭기 부분의 비트선을 전위(vpr)(=Vcc/2)로 프리차지한다. 또 이 기간에 전송 제어 신호(blt1)는 로우이며, 비트선(BL, /BL)과 감지 증폭기는 분리되어 있다.

그 후, 전송 제어 신호(blt1)를 하이로 함으로써 비트선(BL, /BL)과 감지 증폭기를 접속하여, 워드선 선택 신호(WL)를 하이로 함으로써 선택 로우 어드레스의 메모리 셀을 비트선(BL, /BL)에 접속한다. 이에 따라 메모리 셀의 데이터가 비트선(BL, /BL)에 판독되어, 비트선의 전위(bl, /bl)가 프리차지 전위(Vcc/2)에서 변화된다. 그 후 감지 증폭기 구동 신호(lez, lex)를 각각 하이 및 로우로 함으로써 감지 증폭기를 구동하여, 비트선의 전위(bl, /bl)를 증폭한다. 비트선의 전위(bl, /bl)가 증폭되어 있는 기간에 컬럼 선택에 의해 비트선에 액세스한다. 예컨대, 판독 동작시에는 이 증폭된 비트선의 전위(bl, /bl) 데이터를 컬럼 선택에 의해 판독한다.

이 때 워드선 선택 신호(WL)를 로우로 한다. 또한 전송 제어 신호(blt1)를 로우로 함으로써 비트선(BL, /BL)을 감지 증폭기에서 분리한다.

컬럼 선택에 의한 액세스 후에 자동 프리차지 기능에 의해 프리차지 신호(brsx1)를 하이로 함으로써 비트선(BL, /BL)을 프리차지한다. 이에 따라 비트선의 전위(bl, /bl)는 전위(vpr)(=Vcc/2)로 설정된다. 이 때 감지 증폭기는 비트선에서 분리되어 있기 때문에 리셋되지 않는다. 다음 액티브 신호(act)가 입력될 때까지 감지 증폭기 구동 신호(lez, lex)는 각각 하이 및 로우인 상태로 유지되고, 감지 증폭기의 데이터는 유지되고 있다. 이 액티브 신호(act)는 로우 어드레스가 변화된 것을 검출하여 생성되는 신호이며, 새로운 로우 어드레스에 대한 액세스 동작의 개시를 나타내는 신호이다.

또한, 상기 동작은 비트선(BL, /BL)에 접속되는 메모리 셀에 액세스하는 경우의 동작을 설명하였지만, 비트선(BL', /BL')에 접속되는 메모리 셀에 액세스하는 경우의 동작도 동일하다.

종래의 DRAM 코어의 구성에서는 도 2에서 NMOS 트랜지스터(37∼39) 및 NMOS 트랜지스터(40∼42)로 이루어지는 비트선 전용의 프리차지 회로가 설치되어 있지 않다. 그 경우에는, 컬럼 액세스 후에 도 4의 A로 도시하는 타이밍에서 감지 증폭기 구동 신호(lez, lex)를 각각 로우 및 하이로 함으로써 감지 증폭기를 비구동으로 하고, 또 자동 프리차지 기능에 의해 B로 도시하는 타이밍에서 프리차지 신호(brsx)를 하이로 함으로써 감지 증폭기 부분 및 비트선(BL, /BL)을 동시에 프리차지한다.

이와 같이 종래에는 컬럼 액세스 후에 감지 증폭기 부분 및 비트선(BL, /BL)을 동시에 프리차지하고 있던 것에 대하여, 본 발명에서는 컬럼 액세스 후에 감지 증폭기 부분과 비트선(BL, /BL)을 분리하여, 메모리 셀 부분의 비트선(BL, /BL)만을 자동 프리차지 기능에 의해 프리차지한다. 감지 증폭기 부분은 구동 상태로 두고, 로우 어드레스 천이에 의한 액세스 동작 개시를 지시하는 액티브 신호가 도래할 때까지 감지 증폭기의 데이터를 유지해 둔다. 따라서, 동일한 로우 어드레스 상의 상이한 컬럼 어드레스를 액세스하는 경우에는, 워드선을 다시 상승시키는 일이 없이 감지 증폭기에 유지되어 있는 데이터를 판독하면 되기 때문에 고속으로 데이터 판독을 행할 수 있게 된다. 또한, 액티브 신호에 따라서 감지 증폭기를 프리차지할 때에는, 기생 용량이 큰 비트선(BL, /BL)은 이미 자동 프리차지되어 있고, 비구동 상태의 감지 증폭기 부분만을 프리차지하면 되기 때문에, 고속으로 프리차지 동작을 실행하여 다음의 판독 또는 기록 동작으로 이행할 수 있다.

도 5는 본 발명에서 동일한 로우 어드레스 상의 상이한 컬럼 어드레스를 액세스하는 동작을 도시한 도면이다.

도 5에서, 비트선 전위(bl, /bl)가 감지 증폭기에 의해 증폭되면, 워드선을 비활성 상태로 하고, 그 후 감지 증폭기를 비트선에서 분리한다. 또한, 프리차지 신호(brsx1)를 활성화함으로써 비트선(BL, /BL)을 자동 프리차지한다. 외부에서 컬럼 어드레스를 전환하여 동일한 워드선에 연결되는 메모리 셀을 액세스하는 경우, 비동기식 유사 SRAM에서는 컬럼 어드레스에 대응하는 컬럼 선택선(cl)을 활성화시킨다. 이에 따라, 데이터를 유지하고 있는 감지 증폭기에서 활성화하는 컬럼 선택선(cl)의 데이터를 판독한다. 또한, 동기식 유사 SRAM에서는 일정 주기의 외부 클록 신호와 동기하여 컬럼 어드레스를 취득하고, 이 클록 신호와 동기하여 내부에서 어드레스를 증가시킴으로써 어드레스를 순차적으로 발생시키며, 그것에 대응하는 컬럼 선택선(cl)을 순차적으로 활성화시킨다. 이에 따라, 데이터를 유지하고 있는 감지 증폭기에서 순차적으로 활성화하는 컬럼 선택선(cl)의 데이터를 판독한다. 이와 같이 하여, 동일한 로우 어드레스 상의 데이터를 고속으로 판독하는 페이지 모드 또는 버스트 모드를 실현할 수 있다. 페이지 모드가 한창일 때에 로우 어드레스가 전환하여 액티브 신호(act)가 활성화되면, 도 4에 도시한 동작이 실행되며, 상이한 로우 어드레스에 대한 액세스 동작이 실행된다.

도 6은 코어 동작을 제어하기 위한 구성을 도시한 도면이다.

도 6의 회로는 로우 어드레스 래치 및 버퍼 유닛(13), 로우 디코더(16), ATD 회로(61), act 신호 발생 회로(62), 감지 증폭기 제어 회로(63), blt 생성 회로(64), 1e 생성 회로(65), brsx0 생성 회로(66), brsx1 생성 회로(67), 워드선 제어 회로(68), 감지 증폭기 회로(70, 71), NMOS 트랜지스터(72, 73) 및 메모리 셀(74, 75)을 포함한다.

ATD(address transition detection) 회로(61)는 외부에서 공급되어 로우 어드레스 래치 및 버퍼 유닛(13)에 저장되는 로우 어드레스가 천이하면 펄스 신호를 발생한다. 이 펄스 신호를 기초로 하여 act 신호 발생 회로(62)는 액티브 신호(act)를 발생한다. 액티브 신호(act)는 로우 디코더(16) 및 감지 증폭기 제어 회로(63)에 공급된다. 감지 증폭기 제어 회로(63)는 액티브 신호(act)를 개시 타이밍으로 하여 여러 가지 타이밍 제어 신호를 생성하여, 이들 타이밍 신호를 blt 생성 회로(64), le 생성 회로(65), brsx0 생성 회로(66), brsx1 생성 회로(67) 및 워드선 제어 회로(68)로 공급한다.

blt 생성 회로(64), le 생성 회로(65), brsx0 생성 회로(66) 및 brsx1 생성 회로(67)는 각각 blt1이나 blt2에 해당하는 전송 제어 신호(bltz), 감지 증폭기 구동 신호(lez, lex), 감지 증폭기 부분의 프리차지 신호(brsx0) 및 비트선 부분의 프리차지 신호(brsx1)를 생성한다. 또한, 워드선 제어 회로(68)는 워드선 활성화 타이밍을 제어하는 신호(wlpz)를 생성하여 로우 디코더(16)로 공급한다. 감지 증폭기 회로(70, 71)는 도 2에 도시되는 바와 같은 구성을 포함하고, 워드선(WL)이 활성화되어 NMOS 트랜지스터(72, 73)이 도통하면 메모리 셀(74, 75)의 데이터를 비트선을 통해 수신한다.

도 7은 감지 증폭기 제어 회로(63)의 구성을 도시하는 회로도이다.

도 7의 감지 증폭기 제어 회로(63)는 NOR 회로(81, 82), NAND 회로(83), 인버터(84, 85) 및 지연 회로(86∼91)를 포함한다. NOR 회로(81, 82)는 RS 플립플롭을 구성하고, 이 RS 플립플롭은 신호(act)에 의해 설정되며, 신호(prepz)에 의해 리셋된다. 신호(act)에 의해 RS 플립플롭이 설정되면, 타이밍 신호(rasz)가 하이로 되어, 이 하이의 신호가 지연 회로(86∼91)를 순차적으로 전파하여, 각 타이밍 신호(rasz, ras0z, ras1z, ras2z, ras3z, ras4z, ras5z)를 생성한다. 타이밍 신호(ras4z, ras5z)에 기초하여 NAND 회로(83)와 인버터(84, 85)로 이루어지는 논리 회로가 신호(prepz)를 생성하여, RS 플립플롭로 공급한다. 구체적으로는, 타이밍 신호(ras4z)가 하이로 되는 타이밍에서 RS 플립플롭을 리셋하도록 제어된다.

도 8은 blt 생성 회로(64)의 구성의 일례를 도시하는 회로도이다. 도 8의 blt 생성 회로(64)는 NOR 회로(91), 인버터(92) 및 레벨 변환 회로(93)를 포함한 다. 도 7의 감지 증폭기 제어 회로(63)에 의해 생성되는 타이밍 신호(ras0z, ras4z)를 입력하여, ras0z의 상승에서 ras4z의 하강까지 하이가 되는 신호를 생성하고, 또 레벨 변환 회로(93)에서 신호의 하이 레벨을 변환하여 승압 전위(Vp)로 함으로써 blt1이나 blt2에 해당하는 전송 제어 신호(bltz)를 생성한다.

도 9는 le 생성 회로(65)의 구성의 일례를 도시하는 회로도이다. 도 9의 le 생성 회로(65)는 NAND 회로(101) 및 인버터(102∼104)를 포함한다. 도 7의 감지 증폭기 제어 회로(63)에 의해 생성되는 타이밍 신호(rasz, ras3z)를 입력하여, rasz의 상승에서 ras3z의 상승까지 하이가 되는 신호를 생성하여 감지 증폭기 구동 신호(lex)로 하고, 그 반전 신호를 감지 증폭기 구동 신호(lez)로 한다.

도 10은 brsx0 생성 회로(66)의 구성의 일례를 도시하는 회로도이다. 도 10의 brsx0 생성 회로(66)는 NAND 회로(111), 인버터(112, 113) 및 레벨 변환 회로(114)를 포함한다. 도 7의 감지 증폭기 제어 회로(63)에 의해 생성되는 타이밍 신호(ras0z, ras1z)를 입력하여, ras0z의 상승에서 ras1z의 상승까지 하이가 되는 신호를 생성하고, 또 레벨 변환 회로(93)에서 신호의 하이 레벨을 변환하여 승압 전위(Vp)로 함으로써 감지 증폭기의 비트선 부분을 프리차지하는 신호(brsx0)를 생성한다.

도 11은 brsx1 생성 회로(67)의 구성의 일례를 도시하는 회로도이다. 도 11의 brsx1 생성 회로(67)는 NOR 회로(121), 인버터(122, 123) 및 레벨 변환 회로(124)를 포함한다. 도 7의 감지 증폭기 제어 회로(63)에 의해 생성되는 타이밍 신호(ras0z, ras4z)를 입력하여, ras0z의 상승에서 ras4z의 하강까지 로우가 되는 신호를 생성하고, 또 레벨 변환 회로(93)에서 신호의 하이 레벨을 변환하여 승압 전위(Vp)로 함으로써 메모리 셀에 접속되는 비트선을 프리차지하는 신호(brsx1)를 생성한다.

도 12는 워드선 제어 회로(68)의 구성의 일례를 도시하는 회로도이다. 도 12의 워드선 제어 회로(68)는 NOR 회로(131) 및 인버터(132)를 포함한다. 도 7의 감지 증폭기 제어 회로(63)에 의해 생성되는 타이밍 신호(ras2z, ras3z)를 입력하여, ras2z의 상승에서 ras3z의 하강까지 하이가 되는 신호를 생성하여, 워드선의 활성화 타이밍을 나타내는 신호(wlpz)로 하여 로우 디코더(16)에 공급한다.

도 13은 감지 증폭기 제어 회로(63)에 의해 생성되는 각 타이밍 신호와 그에 따라서 각 신호 생성 회로에서 생성되는 신호의 타이밍을 도시한 도면이다.

도 13에 도시된 바와 같이, 감지 증폭기 제어 회로(63)에 의해 생성되는 각 타이밍 신호(rasz, ras0z, ras1z, ras2z, ras3z, ras4z, ras5z)는 지연 회로의 지연에 따라 순차적으로 하이가 되고, 그 후 소정 기간 하이를 지속하여 로우로 되돌아가는 신호이다. 이들 신호의 상승 타이밍 또는 하강 타이밍을 이용하여, 도 13의 하부에 도시되는 각 신호(prepz, lez, lex, brsx0, brsx1, bltz, wlpz)를 생성한다. 코어 동작에서는 프리차지 신호(brsx0)의 하이에 따라서 감지 증폭기 부분의 비트선을 프리차지하고, 또 전송 제어 신호(bltz)의 하이에 따라서 메모리 셀 부분의 비트선을 감지 증폭기에 접속한다. 그 후 신호(wlpz)의 하이에 따라서 워드선을 활성화하여, 감지 증폭기 구동 신호(lez, lex)를 각각 하이 및 로우로 함으로써 비트선의 데이터를 증폭한다. 신호(wlpz)가 로우가 되어 워드선이 비활성화한 후에, 전송 제어 신호(bltz)의 로우에 따라서 메모리 셀 부분의 비트선을 감지 증폭기에서 분리하고, 프리차지 신호(brsx1)의 하이에 따라서 메모리 셀 부분의 비트선을 프리차지한다.

이상 설명한 각 신호에 따른 동작에 의해서, 본 발명에서는 메모리 셀 부분의 비트선을 프리차지한 후에도, 로우 어드레스 천이에 의한 동작 개시를 지시하는 액티브 신호가 도래할 때까지 감지 증폭기의 데이터를 유지해 둔다. 따라서, 동일한 로우 어드레스 상의 상이한 컬럼 어드레스를 액세스하는 경우에는 워드선을 다시 상승시키는 일이 없이, 감지 증폭기에 유지되어 있는 데이터를 판독하면 되기 때문에 고속으로 데이터를 판독할 수 있다.

이상, 본 발명을 실시예에 기초하여 설명하였지만, 본 발명은 전술한 실시예에 한정되는 것이 아니라, 특허청구의 범위에 기재한 범위 내에서 여러 가지 변형이 가능하다.

본 발명에서는 컬럼 액세스 후에 감지 증폭기 부분과 비트선을 분리하여, 메모리 셀 부분의 비트선만을 자동 프리차지 기능에 의해 프리차지한다. 감지 증폭기 부분은 구동 상태로 두고, 로우 어드레스 천이에 의한 액세스 동작 개시를 지시하는 액티브 신호가 도래할 때까지, 감지 증폭기의 데이터를 유지해 둔다. 따라서, 동일한 로우 어드레스 상의 상이한 컬럼 어드레스를 액세스하는 경우에는 워드선을 다시 상승시키는 일이 없이, 감지 증폭기에 유지되고 있는 데이터를 판독하면 되기 때문에 고속으로 데이터를 판독할 수 있다. 또한, 액티브 신호에 따라서 감지 증폭기를 프리차지할 때에는 기생 용량이 큰 비트선은 이미 자동 프리차지되어 있어 비구동 상태의 감지 증폭기 부분만을 프리차지하면 되기 때문에, 고속으로 프리차지 동작을 실행하여 다음의 판독 또는 기록 동작으로 이행할 수 있게 된다.

이에 따라 SRAM을 모의하는 DRAM에서 페이지 모드 및 버스트 모드로 데이터를 판독하는 것이 가능하게 된다.

Claims (8)

1. 메모리 셀에 트랜지스터를 통해 접속되는 제1 비트선과;

   전송 게이트와;

   상기 제1 비트선에 상기 전송 게이트를 통해 접속되는 제2 비트선과;

   상기 제2 비트선에 접속되는 감지 증폭기와;

   상기 제1 비트선을 프리차지하는 제1 프리차지 회로와;

   상기 제2 비트선을 프리차지하는 제2 프리차지 회로와;

   상기 메모리 셀에서 판독되는 상기 감지 증폭기의 데이터를 유지하면서 상기 전송 게이트를 폐쇄하고 나서 상기 제1 프리차지 회로에 의해 상기 제1 비트선을 프리차지한 후에, 상기 제2 프리차지 회로에 의해 상기 제2 비트선을 프리차지하도록 제어하는 제어 회로

   를 포함하는 반도체 기억 장치.
2. 제1항에 있어서, 상기 제어 회로는 상기 제1 비트선과 상기 메모리 셀 사이에 위치하는 상기 트랜지스터를 폐쇄하고 나서 사전 결정된 시간 후에 상기 제1 프리차지 회로에 의해 상기 제1 비트선을 프리차지하는 것인 반도체 기억 장치.
3. 메모리 셀에 트랜지스터를 통해 접속되는 제1 비트선과;

   전송 게이트와;

   상기 제1 비트선에 상기 전송 게이트를 통해 접속되는 제2 비트선과;

   상기 제2 비트선에 접속되는 감지 증폭기와;

   상기 제1 비트선을 프리차지하는 제1 프리차지 회로와;

   상기 제2 비트선을 프리차지하는 제2 프리차지 회로와;

   상기 전송 게이트를 폐쇄하고 나서 상기 제1 프리차지 회로에 의해 상기 제1 비트선을 프리차지한 후에, 상기 제2 프리차지 회로에 의해 상기 제2 비트선을 프리차지하도록 제어하는 제어 회로와;

   외부에서 공급되는 로우 어드레스의 천이를 검출하는 어드레스 천이 검출 회로

   를 포함하고,

   상기 제어 회로는 상기 어드레스 천이 검출 회로에 의해 검출되는 로우 어드레스 천이에 응답하여 상기 제2 프리차지 회로에 의해 상기 제2 비트선을 프리차지하는 것인 반도체 기억 장치.
4. 메모리 셀에 트랜지스터를 통해 접속되는 제1 비트선과;

   전송 게이트와;

   상기 제1 비트선에 상기 전송 게이트를 통해 접속되는 제2 비트선과;

   상기 제2 비트선에 접속되는 감지 증폭기와;

   상기 제1 비트선을 프리차지하는 제1 프리차지 회로와;

   상기 제2 비트선을 프리차지하는 제2 프리차지 회로와;

   상기 전송 게이트를 폐쇄하고 나서 상기 제1 프리차지 회로에 의해 상기 제1 비트선을 프리차지한 후에, 상기 제2 프리차지 회로에 의해 상기 제2 비트선을 프리차지하도록 제어하는 제어 회로

   를 포함하고,

   상기 제1 프리차지 회로에 의해 상기 제1 비트선을 프리차지한 후 및 상기 제2 프리차지 회로에 의해 상기 제2 비트선을 프리차지하기 전에, 동일한 로우 어드레스에 대응하는 상기 감지 증폭기의 각각에서 복수 개의 데이터를 순차적으로 판독하는 것인 반도체 기억 장치.
5. 메모리 셀 부분의 비트선을 감지 증폭기 부분의 비트선에서 분리하는 단계와;

   상기 메모리 셀 부분에서 판독되는 상기 감지 증폭기의 데이터를 유지하면서 상기 메모리 셀 부분의 비트선을 프리차지하는 단계와;

   상기 메모리 셀 부분의 비트선을 프리차지한 후에 상기 감지 증폭기 부분의 비트선을 프리차지하는 단계와;

   상기 메모리 셀 부분의 비트선을 프리차지하는 단계와 상기 감지 증폭기 부분의 비트선을 프리차지하는 단계 사이의 기간에 동일한 로우 어드레스 상의 상이한 컬럼 어드레스의 데이터를 상기 감지 증폭기에서 판독하는 단계

   를 포함하는 반도체 기억 장치의 프리차지 방법.
6. 메모리 셀 부분의 비트선을 감지 증폭기 부분의 비트선에서 분리하는 단계와;

   상기 감지 증폭기의 데이터를 유지하면서 상기 메모리 셀 부분의 비트선을 프리차지하는 단계와;

   상기 메모리 셀 부분의 비트선을 프리차지한 후에 상기 감지 증폭기 부분의 비트선을 프리차지하는 단계와;

   상기 메모리 셀 부분의 비트선을 프리차지하는 단계와 상기 감지 증폭기 부분의 비트선을 프리차지하는 단계 사이의 기간에 동일한 로우 어드레스 상의 상이한 컬럼 어드레스의 데이터를 상기 감지 증폭기에서 판독하는 단계

   를 포함하고,

   상기 감지 증폭기 부분의 비트선을 프리차지하는 단계는 외부에서 공급되는 로우 어드레스의 천이의 검출에 응답하여 상기 감지 증폭기 부분의 비트선을 프리차지하는 것인 반도체 기억 장치의 프리차지 방법.
7. 메모리 셀 부분의 비트선을 감지 증폭기 부분의 비트선에서 분리하는 단계와;

   상기 감지 증폭기의 데이터를 유지하면서 상기 메모리 셀 부분의 비트선을 프리차지하는 단계와;

   상기 메모리 셀 부분의 비트선을 프리차지한 후에 상기 감지 증폭기 부분의 비트선을 프리차지하는 단계와;

   상기 메모리 셀 부분의 비트선을 프리차지하는 단계와 상기 감지 증폭기 부분의 비트선을 프리차지하는 단계 사이의 기간에 동일한 로우 어드레스 상의 상이한 컬럼 어드레스의 데이터를 상기 감지 증폭기에서 판독하는 단계

   를 포함하고,

   상기 메모리 셀 부분의 비트선을 프리차지하는 타이밍은 코어 동작에 관하여 고정된 타이밍인 것인 반도체 기억 장치의 프리차지 방법.
8. 메모리 셀 부분의 비트선을 프리차지하는 회로와;

   감지 증폭기 부분의 비트선을 프리차지하는 회로

   를 포함하고,

   상기 메모리 셀 부분의 비트선과 상기 감지 증폭기 부분의 비트선은 상이한 타이밍으로 서로 독립적으로 프리차지되며,

   상기 메모리 셀 부분의 비트선은 상기 메모리 셀 부분에서 판독되는 상기 감지 증폭기 부분의 비트선 상에 데이터를 유지하는 동안 프리차지되는 것인 반도체 기억 장치.

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