JP4458699B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特にメモリコア部にDRAM（ダイナミック型メモリ）あるいはFeRAM （強誘電体メモリ）を用いる擬似SRAM（スタティック型メモリ）を搭載した半導体集積回路に関する。
【０００２】
【従来の技術】
既存のSRAMと使用上の互換性を保ちつつ、集積度を高めるために、メモリコア部にDRAMあるいはFeRAM を用いた擬似SRAMが製品化されている。従来の擬似SRAMは、外部入力信号、例えば/CE （チップイネーブル）信号から内部で時系列的に生成されたクロック信号により内部の動作を制御する同期型が主流である。
【０００３】
近年、携帯電話向けに擬似SRAMの需要が高まっており、外部入力信号に対して非同期でも動作する非同期型の要求が高まっているが、外部入力信号に対して非同期に動作させることに対応できなかった。
【０００４】
また、擬似SRAMのメモリコア部にDRAMを用いる場合は、/RAS（ロウアドレスストローブ）信号に続くロウアドレスで選択された行の各メモリセルを、カラムアドレス信号により順にアクセスするスタティックカラムモードなどの高速動作モードを持たせる場合が多い。
【０００５】
しかし、従来の擬似SRAMは、メモリコア部の高速動作モードを列アドレス信号に対して非同期で実行させることにも対応できなかった。
【０００６】
【発明が解決しようとする課題】
上記したように従来の擬似SRAMは、外部入力信号に対して非同期で動作させることができず、メモリコア部のDRAMの高速動作モードを非同期で実行することができないという問題があった。
【０００７】
本発明は上記の問題点を解決すべくなされたもので、内蔵する擬似SRAMを外部入力信号に対して非同期で動作させ、さらに、高速動作モードを非同期で実行させることも可能になる半導体集積回路を提供することを目的とする。
【０００８】
また、本発明は、外部入力信号に対して選択的に同期あるいは非同期で動作させることが可能になる半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の半導体集積回路は、擬似SRAM用のメモリセルアレイと、前記メモリセルアレイのロウアドレスを指定するロウアドレス信号の遷移およびカラムアドレスを指定するカラムアドレス信号の遷移をそれぞれ検知する第１のアドレス遷移検知回路と、前記カラムアドレス信号のみの遷移を検知する第２のアドレス遷移検知回路と、前記第１のアドレス遷移検知回路による検知信号に基づいて前記メモリセルアレイに対するロウアクセスに必要な所望の長さのロウ系回路制御信号とカラムアクセスに必要な所望の長さのカラム系回路制御信号を発生し、これらの回路制御信号に基づいて前記メモリセルアレイに対するロウアクセスおよびカラムアクセスを制御し、前記第２のアドレス遷移検知回路による検知信号に基づいて前記メモリセルアレイに対するカラムアクセスに必要な所望の長さのカラム系回路制御信号を発生し、このカラム系回路制御信号に基づいて前記メモリセルアレイに対するカラムアクセスを制御する制御回路と、前記ロウアクセス及びカラムアクセスを行うモードか前記カラムアクセスのみを行うモードかを判定し、判定結果に応じてアクセス制御を行うモード判定回路と、を具備した半導体集積回路であって、前記モード判定回路は、基準時間を生成する手段を有し、前記第１のアドレス遷移検知回路による検知信号および前記第２のアドレス遷移検知回路による検知信号が入力し、アドレス遷移の間隔に対応する検知信号の入力間隔を前記基準時間と比較してロウアクセス及びカラムアクセスを行うモードかカラムアクセスのみを行うモードかを判定し、カラムアクセスのみを行うモードと判定した場合は、カラムアクセス終了まで前記第１のアドレス遷移検知回路による検知信号に基づいて発生するロウ系回路制御信号を活性化状態にし、アドレスの遷移の間隔に対応する検知信号が所定時間よりも長い間検知されなくなると、カラムアクセス終了と判定して待機状態に入るように制御することを特徴とする。
【００１０】
本発明の第２の半導体集積回路は、擬似SRAM用のメモリセルアレイと、前記メモリセルアレイのロウアドレスを指定するロウアドレス信号の遷移およびカラムアドレスを指定するカラムアドレス信号の遷移をそれぞれ検知する第１のアドレス遷移検知回路と、前記カラムアドレス信号のみの遷移を検知する第２のアドレス遷移検知回路と、前記第１のアドレス遷移検知回路による検知信号に基づいて前記メモリセルアレイに対するロウアクセスに必要な所望の長さのロウ系回路制御信号とカラムアクセスに必要な所望の長さのカラム系回路制御信号を発生し、これらの回路制御信号に基づいて前記メモリセルアレイに対するロウアクセスおよびカラムアクセスを制御し、前記第２のアドレス遷移検知回路による検知信号に基づいて前記メモリセルアレイに対するカラムアクセスに必要な所望の長さのカラム系回路制御信号を発生し、このカラム系回路制御信号に基づいて前記メモリセルアレイに対するカラムアクセスを制御する制御回路と、前記ロウアクセス及びカラムアクセスを行うモードか前記カラムアクセスのみを行うモードかを判定し、判定結果に応じてアクセス制御を行うモード判定回路と、を具備した半導体集積回路であって、前記モード判定回路は、基準時間を生成する手段と、パルスを計数する手段とを有し、前記第１のアドレス遷移検知回路による第１の検知信号および前記第２のアドレス遷移検知回路による第２の検知信号の否定論理和出力である第３の検知信号を求め、基準時間内に発生する第３の検知信号によるパルスの数が２個以上の場合はカラムアクセスのみを行うモードと判定し、それ以外の場合はロウアクセス及びカラムアクセスを行うモードと判定し、カラムアクセスのみを行うモードと判定した場合は、カラムアクセス終了まで前記第１のアドレス遷移検知回路による検知信号に基づいて発生するロウ系回路制御信号を活性化状態にし、アドレスの遷移の間隔が所定時間より長くなるとカラムアクセス終了と判定して待機状態に入るように制御することを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１２】
＜第１の実施形態＞
図１は、本発明の半導体集積回路に内蔵される第１の実施形態に係る擬似SRAMの一部を示している。
【００１３】
1 はメモリセルアレイ、5 は外部から前記メモリセルアレイ1 のロウアドレスを指定するためのロウアドレス信号Adr が入力するロウアドレスバッファ回路、6 は外部から前記メモリセルアレイ1 のカラムアドレスを指定するためのカラムアドレス信号Adc が入力するカラムアドレスバッファ回路、8 はロウ系回路、9はカラム系回路である。
【００１４】
ロウ・カラム系ATD （アドレス遷移）回路7 は、前記ロウアドレス信号の遷移およびカラムアドレス信号の遷移をそれぞれ検知し、ATD 信号を生成する。
【００１５】
内部回路制御信号発生回路4 は、外部から入力する/CE 信号および前記ATD 信号が入力し、/CE 信号が活性状態になっている状態でATD 信号のみに基づいて内部回路制御信号を発生し、前記ロウアドレスバッファ回路5 、カラムアドレスバッファ回路6 、ロウ系回路8 およびカラム系回路9 に供給するものである。この場合、メモリセルアレイ1 に対するロウアクセスに必要な所望の長さの内部回路制御信号を発生し、この内部回路制御信号に基づいてメモリセルアレイ1 に対するロウアクセスおよびカラムアクセスを制御する。
【００１６】
なお、従来のDRAMなどにスタティックカラムモードなどの高速モードを可能にするために設けられているATD 回路は、カラムアドレスの遷移のみ検知し、カラムの高速アクセスを可能にする短い時間幅（例えば5ns 程度）のATD パルス信号を出力するものであった。
【００１７】
これに対して、本実施形態のロウ・カラム系ATD 回路7 は、カラムアドレス信号の遷移のみでなく、ロウアドレス信号の遷移も検知し、しかも、ロウアクセスに必要な長い時間幅（例えば100ns 程度）のATD 信号を出力する。
【００１８】
上記したようにロウアクセスに必要な時間が長い理由は、次の通りである。即ち、メモリのロウ系の例えば読み出し動作は、ロウアドレスをラッチし、アドレスに基づくワード線を選択してメモリセルのデータをビット線に読み出し、ビット線に生じた微小電位をセンスアンプでセンス増幅してビット線の電位の決着を付けるという一連の動作を行うからである。
【００１９】
図２は、図１の擬似SRAMの動作例を示すタイミング図である。
【００２０】
/CE 信号が活性レベル"L" になっている状態で、ロウアドレス信号あるいはカラムアドレス信号が遷移するとATD 信号が生成される。そして、このATD 信号に基づいて内部回路制御信号が生成され、この制御信号に基づいてロウ系回路8 およびカラム系回路9 が制御され、擬似SRAMの読み出し／書き込み動作が行われる。この場合、内部回路制御信号の活性期間が擬似SRAMのアクティブ動作期間、内部回路制御信号の非活性期間が擬似SRAMのプリチャージ動作に対応する。
【００２１】
したがって、上記第１の実施形態に係る擬似SRAMによれば、外部からの同期信号を使うことなく、アドレス信号の遷移のみに基づいて制御可能な非同期動作を実現することができる。
【００２２】
＜第２の実施形態＞
メモリのロウ系とカラム系は、それぞれの役割が違い、それぞれの動作に必要な時間が異なる。即ち、ロウ系回路は、前述したように、ロウアドレスをラッチし、ロウアドレスに基づくワード線を選択してメモリセルのデータをビット線に読み出し、ビット線に生じた微小電位をセンスアンプでセンス増幅してビット線の電位の決着を付けるという一連の動作を行うもので、動作時間が長い。
【００２３】
これに対して、カラム系回路は、カラムアドレスをラッチし、カラムアドレスに基づくカラムセレクト線を選択してビット線電位をデータ線（DQ線）に出力し、DQ線の電位をセンスアンプでセンス増幅してリード・ライト線（RW線）の電位の決着をつけ、出力バッファ回路からデータを出力するという一連の動作を行うもので、動作時間が短くて済む。
【００２４】
しかし、第１の実施形態に係る擬似SRAMでは、ロウアドレス信号の遷移あるいはカラムアドレス信号の遷移のどちらに対しても１つのロウ・カラム系ATD 回路7 のATD 信号によってロウ系回路8 あるいはカラム系回路9 の動作を制御させている。つまり、速く動作可能なカラム系よりも動作が遅いロウ系に合わせてATD信号の時間設定をしなければならないので、カラム系の動作に時間的な無駄が発生し、カラムの高速アクセス動作に対応できなかった。
【００２５】
この点を改善し、ロウ・カラムアクセス用のロウ・カラム系ATD 回路とカラムアクセス用のカラム系ATD 回路とを分離し、カラムの高速アクセス動作にも対応できるようにした第２の実施形態について以下に説明する。
【００２６】
図３は、本発明の第２の実施形態に係る擬似SRAMの一部を示している。
【００２７】
図３において、10はメモリセルアレイ、14は内部回路制御信号発生回路、15はロウアドレスバッファ回路、16はカラムアドレスバッファ回路、17はロウ・カラム系ATD 回路、18はロウ系回路、19はカラム系回路、20はカラム系ATD 回路、21はモード判定回路である。
【００２８】
この擬似SRAMは、図１に示した擬似SRAMと比べて、（１）カラムアドレス信号の遷移を検知してカラム系回路19の動作に必要な短い時間のATD 信号を発生するカラム系ATD 回路20が付加されている点、（２）内部回路制御信号発生回路4 の構成が変更された内部回路制御信号発生回路14が用いられている点、（３）完全な非同期動作に対応するために、ロウアクセスとカラムアクセスのどちらのモードを優先するか決定するモード判定回路21が付加されている点が異なり、その他は同じである。
【００２９】
ここで、図３中のモード判定回路21により擬似SRAMのロウアクセスとカラムアクセスのモード判定を必要とする理由を説明する。
【００３０】
ロウアクセスとカラムアクセスの動作は、ワード線選択までは同じであるが、その後の動作が異なる。即ち、ロウアクセスでは、ロウ・カラム系ATD 信号に基づいて内部回路制御信号が生成されてからある一定時間（内部遅延）後に自動的に待機動作（プリチャージサイクル）に入り、カラムアクセスでは、アクセス期間中は待機動作に入らないようにし、アクセスの終了を自動検知して待機状態にする必要がある。
【００３１】
そこで、内部回路制御信号発生回路14は、外部から入力する/CE 信号およびロウ・カラム系のATD 回路17による検知出力（第１のATD 信号）のほかに、カラム系ATD 回路20による検知出力（第２のATD 信号）が入力し、/CE 信号が活性状態になっている状態でATD 信号のみに基づいて内部回路制御信号を生成するものである。この場合、モード判定結果に応じてメモリセルアレイ10に対するロウアクセスに必要な長い時間の内部回路制御信号あるいはカラムアクセスに必要な短い時間の内部回路制御信号を発生し、この内部回路制御信号に基づいてメモリセルアレイ10に対するロウアクセスおよびカラムアクセスを制御する。
【００３２】
前記モード判定回路21の一例として、ロウ・カラム系の第１のATD 信号およびカラム系の第２のATD 信号が入力し、擬似SRAMの内部回路で遷移したアドレス信号がロウアドレス信号、カラムアドレス信号のどちらであるかの情報と連続する２つのアドレス遷移間の時間を自動的に検知し、その結果に基づいて優先モードを決定するように構成される。
【００３３】
前記モード判定回路21の他の例として、外部からのモードコマンド入力を検知する手段を具備し、ロウアクセスとカラムアクセスのどちらのモードを優先するかを指定するコマンドが、擬似SRAMの動作開始前あるいは動作中に外部からユーザーによって与えられることによって優先モードを決定するように構成することが可能である。
【００３４】
図４は、図３中のモード判定回路21の構成の一例を示す。図５（Ａ）および（Ｂ）は、図３中のモード判定回路21の動作例を示すタイミング図である。
【００３５】
このモード判定回路21は、内部で自動的にモードを判定する回路22と外部からのモードコマンド入力でモードを判定する回路23から構成される。
【００３６】
自動的にモードを判定する回路22は、アドレス遷移間の時間を自動的に検知することが可能であり、例えば時間比較回路24を具備し、これは内部で基準時間t1を生成する手段（例えばサイクル時間程度の遅延時間を有する遅延線）を具備したものであってもよいし、第１のATD 信号のパルス幅を基準時間t1としたものであってもよい。
【００３７】
第１のATD 信号ATD1および第２のATD 信号ATD2が入力したノアゲートを介した第３のATD 信号ATD3のパルス間隔（アドレス遷移間の時間）t2を前記基準時間t1と比較する。そして、基準時間t1より短い時はカラムアクセスを行うモードと判定し、CA信号を"1" とし、それ以外の時はロウアクセスを行うモードと判定し、CA信号を"0" とする。そして、カラムアクセスを行うモードと判定した場合は、アクセス終了まで内部回路制御信号を活性化状態にし、アドレス遷移間隔が所定時間より長い場合はアクセス終了と判定して待機状態に入るように制御するように構成されている。
【００３８】
また、前記時間比較回路24は、カウンタを具備し所定時間内の第３のATD 信号ATD3のパルスが２個以上の場合はカラムアクセスを行うモード、それ以外の時はロウアクセスを行うモードと判定するものであってもよい。
【００３９】
また、図４中の外部からのモードコマンド入力でモードを判定する回路23は、外部からのモードコマンド入力を検知することが可能であり、予め設けられたモード信号端子あるいは特定のアドレス端子から入力するモード選択信号SCが、例えば"0" の時はロウアクセス、"1" の時はカラムアクセスと判定し、この判定結果に対応して前記CA信号を"0" あるいは"1" とするように構成されている。
【００４０】
なお、カラムアクセスを選択する場合は、カラムアクセスの開始と終了についてそれぞれコマンドが入力する。この理由は、前述したように、ワード線選択まではロウアクセスもカラムアクセスも同じ動作であるが、ロウアクセスでは、ロウ・カラム系ATD 信号に基づいて内部回路制御信号が生成されてからある一定時間（内部遅延）後に自動的に待機動作に入るが、カラムアクセスでは、アクセス期間中は待機動作に入らないようにし、アクセスの終了を自動検知して待機状態にする必要があるからである。
【００４１】
また、前記モード判定回路として、アドレス遷移間の時間を自動的に検知する方式と外部からのモードコマンド入力を検知する方式とをチップ毎に予め選択的に設定可能なように構成することも可能である。
【００４２】
図６（Ａ）および（Ｂ）は、それぞれ対応して図３中のロウ・カラム系ATD 回路17およびカラム系ATD 回路20の一具体例を示す。
【００４３】
図７（Ａ）および（Ｂ）は、それぞれ対応して図６（Ａ）のロウ・カラム系ATD 回路、図６（Ｂ）のカラム系ATD 回路の動作例を示すタイミング図である。
【００４４】
図６（Ａ）に示すロウ・カラム系ATD 回路は、第１のノアゲート部61と、この第１のノアゲート部の出力信号を比較的長い時間遅延させる第１の遅延回路62と、この第１の遅延回路62の出力信号と第１のノアゲート部61の出力信号が入力する第１のナンドゲート63とインバータ回路63a からなる。
【００４５】
上記第１のノアゲート部61は、電源電位(VCC) ノードにソースが接続され、ゲートが接地電位(VSS) ノードに接続された常にオン状態のPMOSトランジスタQPと、このPMOSトランジスタQPのドレイン（ノードATa ）とVSS ノードとの間で互いに並列に接続され、アドレスバッファ回路（図示せず）の出力信号Ad1 、BAd1、Ad2 、BAd2および上記各出力信号と逆相の遅延された遅延信号dAd1、dBAd1 、dAd2、dBAd2 の各一対が入力する２個のNMOSトランジスタが直列接続された４組のゲート回路とから構成される。
【００４６】
上記第１のノアゲート部61のノードATa は、常にオン状態のPMOSトランジスタQPにより"H" に充電されており、アドレス入力が遷移すると、NMOSトランジスタが２個直列に接続された４組のNMOSトランジスタのどれかの組がある時間オン状態となり、その間はノードATa が"L" となる（パルス信号が発生する）。
【００４７】
このパルス信号が第１の遅延回路62と第１のナンドゲート63とインバータ回路63a で所望のパルス幅を持つように波形整形されてロウ・カラム系のATD 信号ATD1が発生する。
【００４８】
図６（Ｂ）に示すカラム系ATD 回路20は、第２のノアゲート部64と、この第２のノアゲート部64の出力信号を比較的短い時間遅延させる第２の遅延回路65と、この第２の遅延回路65の出力信号と第２のノアゲート部64の出力信号が入力する第２のナンドゲート66とインバータ回路66a からなる。
【００４９】
上記第２のノアゲート部64は、VCC ノードにソースが接続され、ゲートがVSSノードに接続された常にオン状態のPMOSトランジスタQPと、このPMOSトランジスタQPのドレイン（ノードATb ）とVSS ノードとの間で互いに並列に接続され、アドレスバッファ回路（図示せず）の出力信号Ad3 、BAd3、Ad4 、BAd4および上記各出力信号と逆相の遅延された遅延信号dAd3、dBAd3 、dAd4、dBAd4 の各一対が入力する２個のNMOSトランジスタが直列接続された４組のゲート回路とから構成される。
【００５０】
上記第２のノアゲート部64のノードATb は、常にオン状態のPMOSトランジスタQPにより"H" に充電されており、アドレス入力が遷移すると、NMOSトランジスタが２個直列に接続された４組のNMOSトランジスタのどれかの組がある時間オン状態となり、その間は前記ノードATb が"L" となる（パルス信号が発生する）。
【００５１】
このパルス信号が第２の遅延回路65と第２のナンドゲート66とインバータ回路66a で所望のパルス幅を持つように波形整形されてカラム系のATD 信号ATD2が発生する。
【００５２】
なお、図３中のロウ・カラム系ATD 回路17およびカラム系ATD 回路20の構成は、図６（Ａ）および（Ｂ）に示した構成例に限定されるものではなく、アドレス遷移を検知して所定時間パルスを発生するものであればよい。
【００５３】
図８（Ａ）は図３の擬似SRAMのロウアクセスの動作例、図８（Ｂ）は図３の擬似SRAMのカラムアクセスの動作例を示すタイミング図である。
【００５４】
図８（Ａ）に示すロウアクセスの時は、/CE 信号が活性レベル"L" になっている状態で、ロウアドレスの遷移をロウ・カラム系ATD 回路17で検知してロウ・カラム系ATD 信号が活性化("L") する。このロウ・カラム系ATD 信号に基づいて内部回路制御信号が生成され、この制御信号に同期してロウ系回路18およびカラム系回路19が制御される。
【００５５】
この場合、ロウアドレス遷移から次のアドレス遷移までの時間が長い（サイクル時間以上）ので、モード判定回路21の自動的な検知によりロウアクセスと判断され、サイクル時間（例えば100nS ）で１サイクルの動作が行われる。この際、ロウ・カラム系ATD 回路17のみの動作を優先させて内部回路制御信号に同期して内部動作（第１の実施形態と同様の動作）を行わせ、カラム系ATD 回路20の動作を停止させて無駄な動作を防ぐことが望ましい。
【００５６】
上記したようにロウ・カラム系ATD 信号に基づいて内部回路制御信号が生成され、この制御信号に同期してロウ系回路18およびカラム系回路19が制御されるので、外部からの同期信号を使うことなく、アドレス遷移のみで制御可能な非同期動作を実現することができる。
【００５７】
図８（Ｂ）に示すカラムアクセスの時は、/CE 信号が活性レベル"L" になっている状態で、ロウアドレスの遷移をロウ・カラム系ATD 回路17で検知してロウ・カラム系ATD 信号が活性化("L") した後、次のアドレス遷移（カラムアドレス遷移）によりカラム系ATD 信号が活性化("L") する。この場合には、ロウアドレス遷移から次のアドレス遷移までの時間が短い（サイクル時間以下）ので、モード判定回路21の自動的な検知によりカラムアクセスと判断され、カラムアクセス動作が行われる。これにより、短いカラム系ATD 信号によりカラム系回路19を制御し、従来のスタティックカラムモードと同様に高速でデータを読み出す動作が可能になる。この際、カラム系ATD 回路20の動作を優先させ、ロウ・カラム系ATD回路17の動作を停止させて無駄な動作を防ぐことが望ましい。
【００５８】
そして、カラムアドレス遷移と次のアドレス遷移との間隔が所定時間より長くなったことがモード判定回路21により検知されると、カラムアクセス終了と判断され、待機動作に入る。この時、内部制御信号は、カラムアクセス終了まで"L"（活性状態）のままに制御される。
【００５９】
なお、電源投入後の最初のアクセスについては、モード判定回路21はロウアクセスと判断するように構成されている。この理由は、ワード線が選択されるまではカラムアクセスはできないからである。また、カラムアクセスの開始は、内部制御信号が待機状態になる前に行う必要があり、内部制御信号が待機状態に一旦入るとカラムアクセスは禁止される。この理由は、待機状態では選択されたワード線を閉じてしまい、データを読み出すことができなくなるからである。
【００６０】
上記第２の実施形態に係る擬似SRAMによれば、第１の実施形態に係る擬似SRAMと同様に、外部からの同期信号を使うことなく、アドレス遷移のみで制御可能な非同期動作を実現することができる。
【００６１】
しかも、二系統のATD 回路17、20およびモード判定回路21を用いることにより、ロウ系、カラム系のそれぞれで最適な時間設定が可能となり、ロウアクセスをサイクル時間で回すことも可能であり、且つ、従来からのスタティックカラムモードといった高速動作モードにも対応可能となった。
【００６２】
＜第３の実施形態＞
前記第１の実施形態および第２の実施形態の擬似SRAMにおいては、アドレス遷移のみで制御可能な非同期動作を実現したが、さらに、/CE 信号と同期した同期動作をチップ毎に選択的に設定可能とし、従来の擬似SRAMとの上位互換性を確保するようにした第３の実施形態について、以下に説明する。
【００６３】
図９（Ａ）および（Ｂ）は、本発明の第３の実施形態に係る擬似SRAMのロウアクセスの動作例およびカラムアクセスの動作例を示すタイミング図である。
【００６４】
図９（Ａ）および（Ｂ）に示す動作は、図８（Ａ）および（Ｂ）を参照して前述した第２の実施形態の擬似SRAMのロウアクセスの動作例およびカラムアクセスの動作例と比べて、/CE 信号に同期した動作も可能となっている点が異なり、その他は同じである。
【００６５】
第３の実施形態の擬似SRAMに設けられるモード判定回路は、第２の実施形態の擬似SRAMのモード判定回路21によるアドレス遷移検知出力に同期して制御する機能に加えて、/CE 信号入力に同期して制御する機能と、上記２つの機能をチップ毎に選択的に設定可能な機能が付加されている。この場合、常に／CE信号入力に同期して制御する機能を優先させることも可能である。
【００６６】
図１０（Ａ）は、セット信号S 入力がリセット信号R 入力より優先されるセット優先型のR-S フリップフロップ回路の構成および真理値テーブルを示す。
【００６７】
図１０（Ｂ）は、第３の実施形態に係る擬似SRAMに設けられるモード判定回路の構成の一例を示しており、図１０（Ａ）のセット優先型のR-S フリップフロップ回路を使用している。
【００６８】
このモード判定回路は、同期用ロジック回路30と、非同期用ロジック回路31と、同期コマンド信号SYおよび非同期コマンド信号/SY によりスイッチ制御されて前記同期用ロジック回路30の出力および非同期用ロジック回路31の出力を切換選択して内部回路制御信号として出力する２個のNMOSFET 33、34とからなる。
【００６９】
上記同期用ロジック回路30は、図１０（Ａ）のセット優先型のR-S フリップフロップ回路のセット信号S として/CE 信号が入力し、リセット信号R として図５（Ａ）に示したロウ・カラム系ATD パルス信号ATD1が入力する/CE 優先型のフリップフロップ回路からなる。
【００７０】
前記非同期用ロジック回路31は、図１０（Ａ）のセット優先型のR-S フリップフロップ回路のセット信号S として図６（Ａ）中に示したロウ・カラム系ATD パルス信号ATD1が入力し、リセット信号R として/CE 信号が入力するATD1優先型のフリップフロップ回路からなる。
【００７１】
図１０（Ｂ）に示したモード判定回路の動作は、同期モードの場合は、同期コマンド信号SY="H"によって同期用ロジック回路30の出力を選択することにより、/CE 信号と同期した内部回路制御信号を発生する。非同期モードの場合は、非同期コマンド信号/SY="H" によって非同期用ロジック回路31の出力を選択することにより、ロウ・カラム系ATD パルス信号ATD1と同期した内部回路制御信号を発生する。
【００７２】
このような動作により、図９（Ａ）および（Ｂ）に示すように、/CE 信号の立ち下がりに同期して活性化動作を開始し、/CE 信号の立ち上がりに同期して待機状態に入るという同期動作も可能となる。
【００７３】
図１０（Ｃ）は、図１０（Ｂ）に示すモード判定回路の変形例を示しており、図１０（Ａ）のセット優先型のR-S フリップフロップ回路を使用している。
【００７４】
図１０（Ｃ）のモード判定回路は、図１０（Ｂ）に示したモード判定回路と比べて、同期用ロジック回路30に代えて、同期コマンド信号SYによりスイッチ制御されるNMOSFET により/CE 信号入力を直接に選択する同期用ロジック回路40が用いられている点が異なり、その他は同じである。
【００７５】
＜第４の実施形態＞
上記第１〜第３の実施形態の擬似SRAMにおいて、例えば図１１（Ａ）に示すような１トランジスタ・１キャパシタ構造を持つDRAMセルをメモリコア部に用いる場合には、図１１（Ｂ）に示すように、セルキャパシタの一端側に接続されているビット線BLのプリチャージ電圧およびセルキャパシタの他端側に接続されているプレート線PLの電位が電源電圧VCC の1/2 に設定された状態でワード線WLが選択される。
【００７６】
これに対して、例えば１トランジスタ・１キャパシタ構造を持ち、プレート線の電位がパルス駆動されるFRAMセルをメモリコア部に用いた擬似SRAMについて、第４の実施形態で説明する。
【００７７】
図１２（Ａ）、（Ｂ）は、１トランジスタ・１キャパシタ構造を持つFeRAM セルの等価回路および動作波形を示している。このFeRAM セルのセルキャパシタの絶縁膜として、強誘電体材料、例えばチタン酸ジルコン酸鉛（PbZrTiO 3 ;PZT）が用いられる。
【００７８】
図１３は、図１２（Ａ）のFeRAM セルのセルキャパシタの印加電圧と残留分極との関係（ヒステリシス特性）の一例を示している。
【００７９】
まず、図１２（Ａ）、（Ｂ）および図１３を参照して、公知のFeRAM セルの構成およびデータの書き込み／読み出し／再書き込み動作について簡単に説明する。
【００８０】
FeRAM セルに対するデータの書き込み動作は、ワード線WLを選択した状態で、プレート線PLを接地電位（"L" レベル）からある電位（"H" レベル）までパルス駆動した後に"L" レベルまで戻すことにより、ビット線のデータを書き込むことが可能になる。
【００８１】
FeRAM セルに対する記憶データの読み出し動作は、ワード線WLを選択した状態で、プレート線PLを"L" レベルから"H" レベルまでパルス駆動することにより電荷をビット線BLに読み出すことが可能になる。
【００８２】
即ち、図１２（Ａ）のFeRAM セルのセルキャパシタは、両端間に電圧が印加されていない状態では、図１３中に"0" と示した上向きの分極状態、あるいは、図１３中に"1" と示した下向きの分極状態のいずれかとなっている。
【００８３】
そして、プレート線PL側にビット線BL側よりも高い電圧が印加された場合に、それ以前の状態が例えば分極状態"1" であれば分極は反転しないが、分極状態"0" であれば分極が反転する。
【００８４】
セルキャパシタの両端間に同じ電圧を印加するのに必要な電荷量、換言すると、セルキャパシタの一端（プレート線側）に一定の電圧を印加した時にセルキャパシタの他端（ビット線側）に発生する電荷量は、分極状態が"0" と"1" とで異なるので、この差を検知することによりデータを読み出すことが可能になる。このようなFeRAM セルのデータの読み出しは破壊読み出しであり、読み出し動作を行った後に必ず再書き込み動作を行う必要がある。
【００８５】
図１２（Ａ）のFeRAM セルに対するデータの再書き込み動作は、図１２（Ｂ）に示すように、読み出しデータが"0" の場合は、読み出し時にセンスアンプでセンス増幅した時にデータ"0" の書き込み動作が行われるが、読み出しデータが"1" の場合は、プレート線PLを"H" レベルから"L" レベルに戻してからデータ"1" の書き込み動作を開始する。
【００８６】
図１４および図１５は、本発明の第４の実施形態に係る擬似SRAMのロウアクセスの動作例およびカラムアクセスの動作例を示すタイミング図である。
【００８７】
なお、同期式FeRAM では、/CE 信号に基づいて内部回路が動作しており、例えば/CE 信号が"H" レベルになっている待機動作中に、プレート線を"H" レベルから"L" レベルに戻してからデータ"1" の書き込み動作を開始していたが、非同期動作では再書き込みが不可能となる。
【００８８】
これに対して、第４の実施形態に係る擬似SRAMでは、図１４および図１５に示すように、/CE 信号が活性レベル"L" になっている状態で、ロウアドレスあるいはカラムアドレスの遷移がロウ・カラム系ATD 回路で検知されて内部回路制御信号が生成され、この制御信号によりFeRAM セルに接続されているワード線WLの電位およびプレート線PLの電位が制御される。
【００８９】
この内部回路制御信号の活性時にはワード線WLが選択された後にプレート線PLが所定電位まで立ち上げられ、上制御信号の非活性時にはプレート線PLの電位が立ち下げられた後にワード線WLの選択が停止される。
【００９０】
この場合、ロウ系回路の動作の最後に活性化される例えばセンスアンプ制御信号からある遅延時間の後、プレート線PLを"H" レベルから"L" レベルに戻してからデータ"1" の書き込み動作を開始し、その後にワード線WLを閉じる。
【００９１】
この際、カラムアドレスの遷移のみで高速動作するスタティックカラムモードなどの動作を行う場合は、動作終了までプレート線PLを"H" レベルに保持しておかなければならない。そこで、第２の実施形態に係る擬似SRAMと同様にロウアクセスとカラムアクセスのどちらを優先するか決定するためのモード判定回路を備えている。
【００９２】
＜第４の実施形態の変形例＞
前記第４の実施形態では、１トランジスタ・１キャパシタ構造を持つFeRAM セルが単独でビット線BLおよびプレート線PLに接続されているFeRAM セルのアレイをメモリコア部に用いた擬似SRAMについて説明したが、その変形例として、公知のTC並列ユニット直列接続型FeRAM セルを１ユニットとしてビット線BLおよびプレート線PLに接続されているアレイをメモリコア部に用いた擬似SRAMにも適用可能である。
【００９３】
図１６（Ａ）、（Ｂ）は、TC並列ユニット直列接続型FeRAM セルの１ユニット分の等価回路およびその動作波形を示している。
【００９４】
図１６（Ａ）に示すTC並列ユニット直列接続型FeRAM セルの１ユニット分は、セルトランジスタT と強誘電体セルキャパシタC が並列接続されたFeRAM セルの複数個（本例では４個）と１個のユニット選択トランジスタSTが直列に接続されたものである。そして、各FeRAM セルのセルトランジスタT のゲートは別々のワード線WL0 〜WL3 に接続され、ユニット選択トランジスタのゲートはユニット選択線BSに接続されている。
【００９５】
前記ワード線WL0 〜WL3 は、選択セルに対応する１本以外は"H" レベルに設定され、これに対応するセルトランジスタT がオン状態に制御される。そして、選択セルに対応する１本のみ"L" レベルに設定され、これに対応するセルトランジスタT がオフ状態に制御され、選択セルのセルキャパシタC の各一端がビット線BLおよびプレート線PLに接続されることになる。
【００９６】
【発明の効果】
上述したように本発明の擬似SRAMを内蔵した半導体集積回路によれば、従来は対応できなかった非同期動作を行うことができ、しかも、高速なカラムアクセスにも非同期で対応することが可能になった。
【図面の簡単な説明】
【図１】本発明の半導体集積回路に内蔵される第１の実施形態に係る擬似SRAMの一部を示すブロック図。
【図２】図１の擬似SRAMの動作例を示すタイミング図。
【図３】本発明の第２の実施形態に係る擬似SRAMの一部を示すブロック図。
【図４】図３中のモード判定回路の構成の一例を示すブロック図。
【図５】図４のモード判定回路の動作例を示すタイミング図。
【図６】図３中のロウ・カラム系ATD 回路およびカラム系ATD 回路の一具体例を示す回路図。
【図７】図６中のロウ・カラム系ATD 回路およびカラム系ATD 回路の動作例を示すタイミング図。
【図８】図３の擬似SRAMのロウアクセスおよびカラムアクセスの動作例を示すタイミング図。
【図９】本発明の第３の実施形態に係る擬似SRAMのロウアクセスの動作例およびカラムアクセスの動作例を示すタイミング図。
【図１０】第３の実施形態に係る擬似SRAMに設けられるモード判定回路に使用されるセット優先型のR-S フリップフロップ回路の構成および真理値テーブル、モード判定回路の構成の一例および変形例を示す図。
【図１１】第１〜第３の実施形態の擬似SRAMにおいてメモリコア部に１トランジスタ・１キャパシタ構造を持つDRAMセルが用いられている場合のDRAMセルの等価回路および動作例を示す図。
【図１２】本発明の第４の実施形態に係る擬似SRAMのメモリコア部に用いられている１トランジスタ・１キャパシタ構造を持つFeRAM セルの等価回路および動作波形を示す図。
【図１３】図１２のFeRAM セルのセルキャパシタの印加電圧と残留分極との関係（ヒステリシス特性）の一例を示す図。
【図１４】本発明の第４の実施形態に係る擬似SRAMのロウアクセスの動作例を示すタイミング図。
【図１５】本発明の第４の実施形態に係る擬似SRAMのカラムアクセスの動作例を示すタイミング図。
【図１６】本発明の第４の実施形態の変形例に係る擬似SRAMのメモリコア部に用いられているTC並列ユニット直列接続型FeRAM セルの１ユニット分の等価回路およびその動作波形を示す図。
【符号の説明】
1 …メモリセルアレイ、
4 …内部回路制御信号発生回路、
5 …ロウアドレスバッファ回路、
6 …カラムアドレスバッファ回路、
7 …ロウ・カラム系ATD 回路
8 …ロウ系回路、
9 …カラム系回路。
【発明の属する技術分野】
本発明は、半導体集積回路に係り、特にメモリコア部にDRAM（ダイナミック型メモリ）あるいはFeRAM （強誘電体メモリ）を用いる擬似SRAM（スタティック型メモリ）を搭載した半導体集積回路に関する。
【０００２】
【従来の技術】
既存のSRAMと使用上の互換性を保ちつつ、集積度を高めるために、メモリコア部にDRAMあるいはFeRAM を用いた擬似SRAMが製品化されている。従来の擬似SRAMは、外部入力信号、例えば/CE （チップイネーブル）信号から内部で時系列的に生成されたクロック信号により内部の動作を制御する同期型が主流である。
【０００３】
近年、携帯電話向けに擬似SRAMの需要が高まっており、外部入力信号に対して非同期でも動作する非同期型の要求が高まっているが、外部入力信号に対して非同期に動作させることに対応できなかった。
【０００４】
また、擬似SRAMのメモリコア部にDRAMを用いる場合は、/RAS（ロウアドレスストローブ）信号に続くロウアドレスで選択された行の各メモリセルを、カラムアドレス信号により順にアクセスするスタティックカラムモードなどの高速動作モードを持たせる場合が多い。
【０００５】
しかし、従来の擬似SRAMは、メモリコア部の高速動作モードを列アドレス信号に対して非同期で実行させることにも対応できなかった。
【０００６】
【発明が解決しようとする課題】
上記したように従来の擬似SRAMは、外部入力信号に対して非同期で動作させることができず、メモリコア部のDRAMの高速動作モードを非同期で実行することができないという問題があった。
【０００７】
本発明は上記の問題点を解決すべくなされたもので、内蔵する擬似SRAMを外部入力信号に対して非同期で動作させ、さらに、高速動作モードを非同期で実行させることも可能になる半導体集積回路を提供することを目的とする。
【０００８】
また、本発明は、外部入力信号に対して選択的に同期あるいは非同期で動作させることが可能になる半導体集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の第１の半導体集積回路は、擬似SRAM用のメモリセルアレイと、前記メモリセルアレイのロウアドレスを指定するロウアドレス信号の遷移およびカラムアドレスを指定するカラムアドレス信号の遷移をそれぞれ検知する第１のアドレス遷移検知回路と、前記カラムアドレス信号のみの遷移を検知する第２のアドレス遷移検知回路と、前記第１のアドレス遷移検知回路による検知信号に基づいて前記メモリセルアレイに対するロウアクセスに必要な所望の長さのロウ系回路制御信号とカラムアクセスに必要な所望の長さのカラム系回路制御信号を発生し、これらの回路制御信号に基づいて前記メモリセルアレイに対するロウアクセスおよびカラムアクセスを制御し、前記第２のアドレス遷移検知回路による検知信号に基づいて前記メモリセルアレイに対するカラムアクセスに必要な所望の長さのカラム系回路制御信号を発生し、このカラム系回路制御信号に基づいて前記メモリセルアレイに対するカラムアクセスを制御する制御回路と、前記ロウアクセス及びカラムアクセスを行うモードか前記カラムアクセスのみを行うモードかを判定し、判定結果に応じてアクセス制御を行うモード判定回路と、を具備した半導体集積回路であって、前記モード判定回路は、基準時間を生成する手段を有し、前記第１のアドレス遷移検知回路による検知信号および前記第２のアドレス遷移検知回路による検知信号が入力し、アドレス遷移の間隔に対応する検知信号の入力間隔を前記基準時間と比較してロウアクセス及びカラムアクセスを行うモードかカラムアクセスのみを行うモードかを判定し、カラムアクセスのみを行うモードと判定した場合は、カラムアクセス終了まで前記第１のアドレス遷移検知回路による検知信号に基づいて発生するロウ系回路制御信号を活性化状態にし、アドレスの遷移の間隔に対応する検知信号が所定時間よりも長い間検知されなくなると、カラムアクセス終了と判定して待機状態に入るように制御することを特徴とする。
【００１０】
本発明の第２の半導体集積回路は、擬似SRAM用のメモリセルアレイと、前記メモリセルアレイのロウアドレスを指定するロウアドレス信号の遷移およびカラムアドレスを指定するカラムアドレス信号の遷移をそれぞれ検知する第１のアドレス遷移検知回路と、前記カラムアドレス信号のみの遷移を検知する第２のアドレス遷移検知回路と、前記第１のアドレス遷移検知回路による検知信号に基づいて前記メモリセルアレイに対するロウアクセスに必要な所望の長さのロウ系回路制御信号とカラムアクセスに必要な所望の長さのカラム系回路制御信号を発生し、これらの回路制御信号に基づいて前記メモリセルアレイに対するロウアクセスおよびカラムアクセスを制御し、前記第２のアドレス遷移検知回路による検知信号に基づいて前記メモリセルアレイに対するカラムアクセスに必要な所望の長さのカラム系回路制御信号を発生し、このカラム系回路制御信号に基づいて前記メモリセルアレイに対するカラムアクセスを制御する制御回路と、前記ロウアクセス及びカラムアクセスを行うモードか前記カラムアクセスのみを行うモードかを判定し、判定結果に応じてアクセス制御を行うモード判定回路と、を具備した半導体集積回路であって、前記モード判定回路は、基準時間を生成する手段と、パルスを計数する手段とを有し、前記第１のアドレス遷移検知回路による第１の検知信号および前記第２のアドレス遷移検知回路による第２の検知信号の否定論理和出力である第３の検知信号を求め、基準時間内に発生する第３の検知信号によるパルスの数が２個以上の場合はカラムアクセスのみを行うモードと判定し、それ以外の場合はロウアクセス及びカラムアクセスを行うモードと判定し、カラムアクセスのみを行うモードと判定した場合は、カラムアクセス終了まで前記第１のアドレス遷移検知回路による検知信号に基づいて発生するロウ系回路制御信号を活性化状態にし、アドレスの遷移の間隔が所定時間より長くなるとカラムアクセス終了と判定して待機状態に入るように制御することを特徴とする。
【００１１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１２】
＜第１の実施形態＞
図１は、本発明の半導体集積回路に内蔵される第１の実施形態に係る擬似SRAMの一部を示している。
【００１３】
1 はメモリセルアレイ、5 は外部から前記メモリセルアレイ1 のロウアドレスを指定するためのロウアドレス信号Adr が入力するロウアドレスバッファ回路、6 は外部から前記メモリセルアレイ1 のカラムアドレスを指定するためのカラムアドレス信号Adc が入力するカラムアドレスバッファ回路、8 はロウ系回路、9はカラム系回路である。
【００１４】
ロウ・カラム系ATD （アドレス遷移）回路7 は、前記ロウアドレス信号の遷移およびカラムアドレス信号の遷移をそれぞれ検知し、ATD 信号を生成する。
【００１５】
内部回路制御信号発生回路4 は、外部から入力する/CE 信号および前記ATD 信号が入力し、/CE 信号が活性状態になっている状態でATD 信号のみに基づいて内部回路制御信号を発生し、前記ロウアドレスバッファ回路5 、カラムアドレスバッファ回路6 、ロウ系回路8 およびカラム系回路9 に供給するものである。この場合、メモリセルアレイ1 に対するロウアクセスに必要な所望の長さの内部回路制御信号を発生し、この内部回路制御信号に基づいてメモリセルアレイ1 に対するロウアクセスおよびカラムアクセスを制御する。
【００１６】
なお、従来のDRAMなどにスタティックカラムモードなどの高速モードを可能にするために設けられているATD 回路は、カラムアドレスの遷移のみ検知し、カラムの高速アクセスを可能にする短い時間幅（例えば5ns 程度）のATD パルス信号を出力するものであった。
【００１７】
これに対して、本実施形態のロウ・カラム系ATD 回路7 は、カラムアドレス信号の遷移のみでなく、ロウアドレス信号の遷移も検知し、しかも、ロウアクセスに必要な長い時間幅（例えば100ns 程度）のATD 信号を出力する。
【００１８】
上記したようにロウアクセスに必要な時間が長い理由は、次の通りである。即ち、メモリのロウ系の例えば読み出し動作は、ロウアドレスをラッチし、アドレスに基づくワード線を選択してメモリセルのデータをビット線に読み出し、ビット線に生じた微小電位をセンスアンプでセンス増幅してビット線の電位の決着を付けるという一連の動作を行うからである。
【００１９】
図２は、図１の擬似SRAMの動作例を示すタイミング図である。
【００２０】
/CE 信号が活性レベル"L" になっている状態で、ロウアドレス信号あるいはカラムアドレス信号が遷移するとATD 信号が生成される。そして、このATD 信号に基づいて内部回路制御信号が生成され、この制御信号に基づいてロウ系回路8 およびカラム系回路9 が制御され、擬似SRAMの読み出し／書き込み動作が行われる。この場合、内部回路制御信号の活性期間が擬似SRAMのアクティブ動作期間、内部回路制御信号の非活性期間が擬似SRAMのプリチャージ動作に対応する。
【００２１】
したがって、上記第１の実施形態に係る擬似SRAMによれば、外部からの同期信号を使うことなく、アドレス信号の遷移のみに基づいて制御可能な非同期動作を実現することができる。
【００２２】
＜第２の実施形態＞
メモリのロウ系とカラム系は、それぞれの役割が違い、それぞれの動作に必要な時間が異なる。即ち、ロウ系回路は、前述したように、ロウアドレスをラッチし、ロウアドレスに基づくワード線を選択してメモリセルのデータをビット線に読み出し、ビット線に生じた微小電位をセンスアンプでセンス増幅してビット線の電位の決着を付けるという一連の動作を行うもので、動作時間が長い。
【００２３】
これに対して、カラム系回路は、カラムアドレスをラッチし、カラムアドレスに基づくカラムセレクト線を選択してビット線電位をデータ線（DQ線）に出力し、DQ線の電位をセンスアンプでセンス増幅してリード・ライト線（RW線）の電位の決着をつけ、出力バッファ回路からデータを出力するという一連の動作を行うもので、動作時間が短くて済む。
【００２４】
しかし、第１の実施形態に係る擬似SRAMでは、ロウアドレス信号の遷移あるいはカラムアドレス信号の遷移のどちらに対しても１つのロウ・カラム系ATD 回路7 のATD 信号によってロウ系回路8 あるいはカラム系回路9 の動作を制御させている。つまり、速く動作可能なカラム系よりも動作が遅いロウ系に合わせてATD信号の時間設定をしなければならないので、カラム系の動作に時間的な無駄が発生し、カラムの高速アクセス動作に対応できなかった。
【００２５】
この点を改善し、ロウ・カラムアクセス用のロウ・カラム系ATD 回路とカラムアクセス用のカラム系ATD 回路とを分離し、カラムの高速アクセス動作にも対応できるようにした第２の実施形態について以下に説明する。
【００２６】
図３は、本発明の第２の実施形態に係る擬似SRAMの一部を示している。
【００２７】
図３において、10はメモリセルアレイ、14は内部回路制御信号発生回路、15はロウアドレスバッファ回路、16はカラムアドレスバッファ回路、17はロウ・カラム系ATD 回路、18はロウ系回路、19はカラム系回路、20はカラム系ATD 回路、21はモード判定回路である。
【００２８】
この擬似SRAMは、図１に示した擬似SRAMと比べて、（１）カラムアドレス信号の遷移を検知してカラム系回路19の動作に必要な短い時間のATD 信号を発生するカラム系ATD 回路20が付加されている点、（２）内部回路制御信号発生回路4 の構成が変更された内部回路制御信号発生回路14が用いられている点、（３）完全な非同期動作に対応するために、ロウアクセスとカラムアクセスのどちらのモードを優先するか決定するモード判定回路21が付加されている点が異なり、その他は同じである。
【００２９】
ここで、図３中のモード判定回路21により擬似SRAMのロウアクセスとカラムアクセスのモード判定を必要とする理由を説明する。
【００３０】
ロウアクセスとカラムアクセスの動作は、ワード線選択までは同じであるが、その後の動作が異なる。即ち、ロウアクセスでは、ロウ・カラム系ATD 信号に基づいて内部回路制御信号が生成されてからある一定時間（内部遅延）後に自動的に待機動作（プリチャージサイクル）に入り、カラムアクセスでは、アクセス期間中は待機動作に入らないようにし、アクセスの終了を自動検知して待機状態にする必要がある。
【００３１】
そこで、内部回路制御信号発生回路14は、外部から入力する/CE 信号およびロウ・カラム系のATD 回路17による検知出力（第１のATD 信号）のほかに、カラム系ATD 回路20による検知出力（第２のATD 信号）が入力し、/CE 信号が活性状態になっている状態でATD 信号のみに基づいて内部回路制御信号を生成するものである。この場合、モード判定結果に応じてメモリセルアレイ10に対するロウアクセスに必要な長い時間の内部回路制御信号あるいはカラムアクセスに必要な短い時間の内部回路制御信号を発生し、この内部回路制御信号に基づいてメモリセルアレイ10に対するロウアクセスおよびカラムアクセスを制御する。
【００３２】
前記モード判定回路21の一例として、ロウ・カラム系の第１のATD 信号およびカラム系の第２のATD 信号が入力し、擬似SRAMの内部回路で遷移したアドレス信号がロウアドレス信号、カラムアドレス信号のどちらであるかの情報と連続する２つのアドレス遷移間の時間を自動的に検知し、その結果に基づいて優先モードを決定するように構成される。
【００３３】
前記モード判定回路21の他の例として、外部からのモードコマンド入力を検知する手段を具備し、ロウアクセスとカラムアクセスのどちらのモードを優先するかを指定するコマンドが、擬似SRAMの動作開始前あるいは動作中に外部からユーザーによって与えられることによって優先モードを決定するように構成することが可能である。
【００３４】
図４は、図３中のモード判定回路21の構成の一例を示す。図５（Ａ）および（Ｂ）は、図３中のモード判定回路21の動作例を示すタイミング図である。
【００３５】
このモード判定回路21は、内部で自動的にモードを判定する回路22と外部からのモードコマンド入力でモードを判定する回路23から構成される。
【００３６】
自動的にモードを判定する回路22は、アドレス遷移間の時間を自動的に検知することが可能であり、例えば時間比較回路24を具備し、これは内部で基準時間t1を生成する手段（例えばサイクル時間程度の遅延時間を有する遅延線）を具備したものであってもよいし、第１のATD 信号のパルス幅を基準時間t1としたものであってもよい。
【００３７】
第１のATD 信号ATD1および第２のATD 信号ATD2が入力したノアゲートを介した第３のATD 信号ATD3のパルス間隔（アドレス遷移間の時間）t2を前記基準時間t1と比較する。そして、基準時間t1より短い時はカラムアクセスを行うモードと判定し、CA信号を"1" とし、それ以外の時はロウアクセスを行うモードと判定し、CA信号を"0" とする。そして、カラムアクセスを行うモードと判定した場合は、アクセス終了まで内部回路制御信号を活性化状態にし、アドレス遷移間隔が所定時間より長い場合はアクセス終了と判定して待機状態に入るように制御するように構成されている。
【００３８】
また、前記時間比較回路24は、カウンタを具備し所定時間内の第３のATD 信号ATD3のパルスが２個以上の場合はカラムアクセスを行うモード、それ以外の時はロウアクセスを行うモードと判定するものであってもよい。
【００３９】
また、図４中の外部からのモードコマンド入力でモードを判定する回路23は、外部からのモードコマンド入力を検知することが可能であり、予め設けられたモード信号端子あるいは特定のアドレス端子から入力するモード選択信号SCが、例えば"0" の時はロウアクセス、"1" の時はカラムアクセスと判定し、この判定結果に対応して前記CA信号を"0" あるいは"1" とするように構成されている。
【００４０】
なお、カラムアクセスを選択する場合は、カラムアクセスの開始と終了についてそれぞれコマンドが入力する。この理由は、前述したように、ワード線選択まではロウアクセスもカラムアクセスも同じ動作であるが、ロウアクセスでは、ロウ・カラム系ATD 信号に基づいて内部回路制御信号が生成されてからある一定時間（内部遅延）後に自動的に待機動作に入るが、カラムアクセスでは、アクセス期間中は待機動作に入らないようにし、アクセスの終了を自動検知して待機状態にする必要があるからである。
【００４１】
また、前記モード判定回路として、アドレス遷移間の時間を自動的に検知する方式と外部からのモードコマンド入力を検知する方式とをチップ毎に予め選択的に設定可能なように構成することも可能である。
【００４２】
図６（Ａ）および（Ｂ）は、それぞれ対応して図３中のロウ・カラム系ATD 回路17およびカラム系ATD 回路20の一具体例を示す。
【００４３】
図７（Ａ）および（Ｂ）は、それぞれ対応して図６（Ａ）のロウ・カラム系ATD 回路、図６（Ｂ）のカラム系ATD 回路の動作例を示すタイミング図である。
【００４４】
図６（Ａ）に示すロウ・カラム系ATD 回路は、第１のノアゲート部61と、この第１のノアゲート部の出力信号を比較的長い時間遅延させる第１の遅延回路62と、この第１の遅延回路62の出力信号と第１のノアゲート部61の出力信号が入力する第１のナンドゲート63とインバータ回路63a からなる。
【００４５】
上記第１のノアゲート部61は、電源電位(VCC) ノードにソースが接続され、ゲートが接地電位(VSS) ノードに接続された常にオン状態のPMOSトランジスタQPと、このPMOSトランジスタQPのドレイン（ノードATa ）とVSS ノードとの間で互いに並列に接続され、アドレスバッファ回路（図示せず）の出力信号Ad1 、BAd1、Ad2 、BAd2および上記各出力信号と逆相の遅延された遅延信号dAd1、dBAd1 、dAd2、dBAd2 の各一対が入力する２個のNMOSトランジスタが直列接続された４組のゲート回路とから構成される。
【００４６】
上記第１のノアゲート部61のノードATa は、常にオン状態のPMOSトランジスタQPにより"H" に充電されており、アドレス入力が遷移すると、NMOSトランジスタが２個直列に接続された４組のNMOSトランジスタのどれかの組がある時間オン状態となり、その間はノードATa が"L" となる（パルス信号が発生する）。
【００４７】
このパルス信号が第１の遅延回路62と第１のナンドゲート63とインバータ回路63a で所望のパルス幅を持つように波形整形されてロウ・カラム系のATD 信号ATD1が発生する。
【００４８】
図６（Ｂ）に示すカラム系ATD 回路20は、第２のノアゲート部64と、この第２のノアゲート部64の出力信号を比較的短い時間遅延させる第２の遅延回路65と、この第２の遅延回路65の出力信号と第２のノアゲート部64の出力信号が入力する第２のナンドゲート66とインバータ回路66a からなる。
【００４９】
上記第２のノアゲート部64は、VCC ノードにソースが接続され、ゲートがVSSノードに接続された常にオン状態のPMOSトランジスタQPと、このPMOSトランジスタQPのドレイン（ノードATb ）とVSS ノードとの間で互いに並列に接続され、アドレスバッファ回路（図示せず）の出力信号Ad3 、BAd3、Ad4 、BAd4および上記各出力信号と逆相の遅延された遅延信号dAd3、dBAd3 、dAd4、dBAd4 の各一対が入力する２個のNMOSトランジスタが直列接続された４組のゲート回路とから構成される。
【００５０】
上記第２のノアゲート部64のノードATb は、常にオン状態のPMOSトランジスタQPにより"H" に充電されており、アドレス入力が遷移すると、NMOSトランジスタが２個直列に接続された４組のNMOSトランジスタのどれかの組がある時間オン状態となり、その間は前記ノードATb が"L" となる（パルス信号が発生する）。
【００５１】
このパルス信号が第２の遅延回路65と第２のナンドゲート66とインバータ回路66a で所望のパルス幅を持つように波形整形されてカラム系のATD 信号ATD2が発生する。
【００５２】
なお、図３中のロウ・カラム系ATD 回路17およびカラム系ATD 回路20の構成は、図６（Ａ）および（Ｂ）に示した構成例に限定されるものではなく、アドレス遷移を検知して所定時間パルスを発生するものであればよい。
【００５３】
図８（Ａ）は図３の擬似SRAMのロウアクセスの動作例、図８（Ｂ）は図３の擬似SRAMのカラムアクセスの動作例を示すタイミング図である。
【００５４】
図８（Ａ）に示すロウアクセスの時は、/CE 信号が活性レベル"L" になっている状態で、ロウアドレスの遷移をロウ・カラム系ATD 回路17で検知してロウ・カラム系ATD 信号が活性化("L") する。このロウ・カラム系ATD 信号に基づいて内部回路制御信号が生成され、この制御信号に同期してロウ系回路18およびカラム系回路19が制御される。
【００５５】
この場合、ロウアドレス遷移から次のアドレス遷移までの時間が長い（サイクル時間以上）ので、モード判定回路21の自動的な検知によりロウアクセスと判断され、サイクル時間（例えば100nS ）で１サイクルの動作が行われる。この際、ロウ・カラム系ATD 回路17のみの動作を優先させて内部回路制御信号に同期して内部動作（第１の実施形態と同様の動作）を行わせ、カラム系ATD 回路20の動作を停止させて無駄な動作を防ぐことが望ましい。
【００５６】
上記したようにロウ・カラム系ATD 信号に基づいて内部回路制御信号が生成され、この制御信号に同期してロウ系回路18およびカラム系回路19が制御されるので、外部からの同期信号を使うことなく、アドレス遷移のみで制御可能な非同期動作を実現することができる。
【００５７】
図８（Ｂ）に示すカラムアクセスの時は、/CE 信号が活性レベル"L" になっている状態で、ロウアドレスの遷移をロウ・カラム系ATD 回路17で検知してロウ・カラム系ATD 信号が活性化("L") した後、次のアドレス遷移（カラムアドレス遷移）によりカラム系ATD 信号が活性化("L") する。この場合には、ロウアドレス遷移から次のアドレス遷移までの時間が短い（サイクル時間以下）ので、モード判定回路21の自動的な検知によりカラムアクセスと判断され、カラムアクセス動作が行われる。これにより、短いカラム系ATD 信号によりカラム系回路19を制御し、従来のスタティックカラムモードと同様に高速でデータを読み出す動作が可能になる。この際、カラム系ATD 回路20の動作を優先させ、ロウ・カラム系ATD回路17の動作を停止させて無駄な動作を防ぐことが望ましい。
【００５８】
そして、カラムアドレス遷移と次のアドレス遷移との間隔が所定時間より長くなったことがモード判定回路21により検知されると、カラムアクセス終了と判断され、待機動作に入る。この時、内部制御信号は、カラムアクセス終了まで"L"（活性状態）のままに制御される。
【００５９】
なお、電源投入後の最初のアクセスについては、モード判定回路21はロウアクセスと判断するように構成されている。この理由は、ワード線が選択されるまではカラムアクセスはできないからである。また、カラムアクセスの開始は、内部制御信号が待機状態になる前に行う必要があり、内部制御信号が待機状態に一旦入るとカラムアクセスは禁止される。この理由は、待機状態では選択されたワード線を閉じてしまい、データを読み出すことができなくなるからである。
【００６０】
上記第２の実施形態に係る擬似SRAMによれば、第１の実施形態に係る擬似SRAMと同様に、外部からの同期信号を使うことなく、アドレス遷移のみで制御可能な非同期動作を実現することができる。
【００６１】
しかも、二系統のATD 回路17、20およびモード判定回路21を用いることにより、ロウ系、カラム系のそれぞれで最適な時間設定が可能となり、ロウアクセスをサイクル時間で回すことも可能であり、且つ、従来からのスタティックカラムモードといった高速動作モードにも対応可能となった。
【００６２】
＜第３の実施形態＞
前記第１の実施形態および第２の実施形態の擬似SRAMにおいては、アドレス遷移のみで制御可能な非同期動作を実現したが、さらに、/CE 信号と同期した同期動作をチップ毎に選択的に設定可能とし、従来の擬似SRAMとの上位互換性を確保するようにした第３の実施形態について、以下に説明する。
【００６３】
図９（Ａ）および（Ｂ）は、本発明の第３の実施形態に係る擬似SRAMのロウアクセスの動作例およびカラムアクセスの動作例を示すタイミング図である。
【００６４】
図９（Ａ）および（Ｂ）に示す動作は、図８（Ａ）および（Ｂ）を参照して前述した第２の実施形態の擬似SRAMのロウアクセスの動作例およびカラムアクセスの動作例と比べて、/CE 信号に同期した動作も可能となっている点が異なり、その他は同じである。
【００６５】
第３の実施形態の擬似SRAMに設けられるモード判定回路は、第２の実施形態の擬似SRAMのモード判定回路21によるアドレス遷移検知出力に同期して制御する機能に加えて、/CE 信号入力に同期して制御する機能と、上記２つの機能をチップ毎に選択的に設定可能な機能が付加されている。この場合、常に／CE信号入力に同期して制御する機能を優先させることも可能である。
【００６６】
図１０（Ａ）は、セット信号S 入力がリセット信号R 入力より優先されるセット優先型のR-S フリップフロップ回路の構成および真理値テーブルを示す。
【００６７】
図１０（Ｂ）は、第３の実施形態に係る擬似SRAMに設けられるモード判定回路の構成の一例を示しており、図１０（Ａ）のセット優先型のR-S フリップフロップ回路を使用している。
【００６８】
このモード判定回路は、同期用ロジック回路30と、非同期用ロジック回路31と、同期コマンド信号SYおよび非同期コマンド信号/SY によりスイッチ制御されて前記同期用ロジック回路30の出力および非同期用ロジック回路31の出力を切換選択して内部回路制御信号として出力する２個のNMOSFET 33、34とからなる。
【００６９】
上記同期用ロジック回路30は、図１０（Ａ）のセット優先型のR-S フリップフロップ回路のセット信号S として/CE 信号が入力し、リセット信号R として図５（Ａ）に示したロウ・カラム系ATD パルス信号ATD1が入力する/CE 優先型のフリップフロップ回路からなる。
【００７０】
前記非同期用ロジック回路31は、図１０（Ａ）のセット優先型のR-S フリップフロップ回路のセット信号S として図６（Ａ）中に示したロウ・カラム系ATD パルス信号ATD1が入力し、リセット信号R として/CE 信号が入力するATD1優先型のフリップフロップ回路からなる。
【００７１】
図１０（Ｂ）に示したモード判定回路の動作は、同期モードの場合は、同期コマンド信号SY="H"によって同期用ロジック回路30の出力を選択することにより、/CE 信号と同期した内部回路制御信号を発生する。非同期モードの場合は、非同期コマンド信号/SY="H" によって非同期用ロジック回路31の出力を選択することにより、ロウ・カラム系ATD パルス信号ATD1と同期した内部回路制御信号を発生する。
【００７２】
このような動作により、図９（Ａ）および（Ｂ）に示すように、/CE 信号の立ち下がりに同期して活性化動作を開始し、/CE 信号の立ち上がりに同期して待機状態に入るという同期動作も可能となる。
【００７３】
図１０（Ｃ）は、図１０（Ｂ）に示すモード判定回路の変形例を示しており、図１０（Ａ）のセット優先型のR-S フリップフロップ回路を使用している。
【００７４】
図１０（Ｃ）のモード判定回路は、図１０（Ｂ）に示したモード判定回路と比べて、同期用ロジック回路30に代えて、同期コマンド信号SYによりスイッチ制御されるNMOSFET により/CE 信号入力を直接に選択する同期用ロジック回路40が用いられている点が異なり、その他は同じである。
【００７５】
＜第４の実施形態＞
上記第１〜第３の実施形態の擬似SRAMにおいて、例えば図１１（Ａ）に示すような１トランジスタ・１キャパシタ構造を持つDRAMセルをメモリコア部に用いる場合には、図１１（Ｂ）に示すように、セルキャパシタの一端側に接続されているビット線BLのプリチャージ電圧およびセルキャパシタの他端側に接続されているプレート線PLの電位が電源電圧VCC の1/2 に設定された状態でワード線WLが選択される。
【００７６】
これに対して、例えば１トランジスタ・１キャパシタ構造を持ち、プレート線の電位がパルス駆動されるFRAMセルをメモリコア部に用いた擬似SRAMについて、第４の実施形態で説明する。
【００７７】
図１２（Ａ）、（Ｂ）は、１トランジスタ・１キャパシタ構造を持つFeRAM セルの等価回路および動作波形を示している。このFeRAM セルのセルキャパシタの絶縁膜として、強誘電体材料、例えばチタン酸ジルコン酸鉛（PbZrTiO 3 ;PZT）が用いられる。
【００７８】
図１３は、図１２（Ａ）のFeRAM セルのセルキャパシタの印加電圧と残留分極との関係（ヒステリシス特性）の一例を示している。
【００７９】
まず、図１２（Ａ）、（Ｂ）および図１３を参照して、公知のFeRAM セルの構成およびデータの書き込み／読み出し／再書き込み動作について簡単に説明する。
【００８０】
FeRAM セルに対するデータの書き込み動作は、ワード線WLを選択した状態で、プレート線PLを接地電位（"L" レベル）からある電位（"H" レベル）までパルス駆動した後に"L" レベルまで戻すことにより、ビット線のデータを書き込むことが可能になる。
【００８１】
FeRAM セルに対する記憶データの読み出し動作は、ワード線WLを選択した状態で、プレート線PLを"L" レベルから"H" レベルまでパルス駆動することにより電荷をビット線BLに読み出すことが可能になる。
【００８２】
即ち、図１２（Ａ）のFeRAM セルのセルキャパシタは、両端間に電圧が印加されていない状態では、図１３中に"0" と示した上向きの分極状態、あるいは、図１３中に"1" と示した下向きの分極状態のいずれかとなっている。
【００８３】
そして、プレート線PL側にビット線BL側よりも高い電圧が印加された場合に、それ以前の状態が例えば分極状態"1" であれば分極は反転しないが、分極状態"0" であれば分極が反転する。
【００８４】
セルキャパシタの両端間に同じ電圧を印加するのに必要な電荷量、換言すると、セルキャパシタの一端（プレート線側）に一定の電圧を印加した時にセルキャパシタの他端（ビット線側）に発生する電荷量は、分極状態が"0" と"1" とで異なるので、この差を検知することによりデータを読み出すことが可能になる。このようなFeRAM セルのデータの読み出しは破壊読み出しであり、読み出し動作を行った後に必ず再書き込み動作を行う必要がある。
【００８５】
図１２（Ａ）のFeRAM セルに対するデータの再書き込み動作は、図１２（Ｂ）に示すように、読み出しデータが"0" の場合は、読み出し時にセンスアンプでセンス増幅した時にデータ"0" の書き込み動作が行われるが、読み出しデータが"1" の場合は、プレート線PLを"H" レベルから"L" レベルに戻してからデータ"1" の書き込み動作を開始する。
【００８６】
図１４および図１５は、本発明の第４の実施形態に係る擬似SRAMのロウアクセスの動作例およびカラムアクセスの動作例を示すタイミング図である。
【００８７】
なお、同期式FeRAM では、/CE 信号に基づいて内部回路が動作しており、例えば/CE 信号が"H" レベルになっている待機動作中に、プレート線を"H" レベルから"L" レベルに戻してからデータ"1" の書き込み動作を開始していたが、非同期動作では再書き込みが不可能となる。
【００８８】
これに対して、第４の実施形態に係る擬似SRAMでは、図１４および図１５に示すように、/CE 信号が活性レベル"L" になっている状態で、ロウアドレスあるいはカラムアドレスの遷移がロウ・カラム系ATD 回路で検知されて内部回路制御信号が生成され、この制御信号によりFeRAM セルに接続されているワード線WLの電位およびプレート線PLの電位が制御される。
【００８９】
この内部回路制御信号の活性時にはワード線WLが選択された後にプレート線PLが所定電位まで立ち上げられ、上制御信号の非活性時にはプレート線PLの電位が立ち下げられた後にワード線WLの選択が停止される。
【００９０】
この場合、ロウ系回路の動作の最後に活性化される例えばセンスアンプ制御信号からある遅延時間の後、プレート線PLを"H" レベルから"L" レベルに戻してからデータ"1" の書き込み動作を開始し、その後にワード線WLを閉じる。
【００９１】
この際、カラムアドレスの遷移のみで高速動作するスタティックカラムモードなどの動作を行う場合は、動作終了までプレート線PLを"H" レベルに保持しておかなければならない。そこで、第２の実施形態に係る擬似SRAMと同様にロウアクセスとカラムアクセスのどちらを優先するか決定するためのモード判定回路を備えている。
【００９２】
＜第４の実施形態の変形例＞
前記第４の実施形態では、１トランジスタ・１キャパシタ構造を持つFeRAM セルが単独でビット線BLおよびプレート線PLに接続されているFeRAM セルのアレイをメモリコア部に用いた擬似SRAMについて説明したが、その変形例として、公知のTC並列ユニット直列接続型FeRAM セルを１ユニットとしてビット線BLおよびプレート線PLに接続されているアレイをメモリコア部に用いた擬似SRAMにも適用可能である。
【００９３】
図１６（Ａ）、（Ｂ）は、TC並列ユニット直列接続型FeRAM セルの１ユニット分の等価回路およびその動作波形を示している。
【００９４】
図１６（Ａ）に示すTC並列ユニット直列接続型FeRAM セルの１ユニット分は、セルトランジスタT と強誘電体セルキャパシタC が並列接続されたFeRAM セルの複数個（本例では４個）と１個のユニット選択トランジスタSTが直列に接続されたものである。そして、各FeRAM セルのセルトランジスタT のゲートは別々のワード線WL0 〜WL3 に接続され、ユニット選択トランジスタのゲートはユニット選択線BSに接続されている。
【００９５】
前記ワード線WL0 〜WL3 は、選択セルに対応する１本以外は"H" レベルに設定され、これに対応するセルトランジスタT がオン状態に制御される。そして、選択セルに対応する１本のみ"L" レベルに設定され、これに対応するセルトランジスタT がオフ状態に制御され、選択セルのセルキャパシタC の各一端がビット線BLおよびプレート線PLに接続されることになる。
【００９６】
【発明の効果】
上述したように本発明の擬似SRAMを内蔵した半導体集積回路によれば、従来は対応できなかった非同期動作を行うことができ、しかも、高速なカラムアクセスにも非同期で対応することが可能になった。
【図面の簡単な説明】
【図１】本発明の半導体集積回路に内蔵される第１の実施形態に係る擬似SRAMの一部を示すブロック図。
【図２】図１の擬似SRAMの動作例を示すタイミング図。
【図３】本発明の第２の実施形態に係る擬似SRAMの一部を示すブロック図。
【図４】図３中のモード判定回路の構成の一例を示すブロック図。
【図５】図４のモード判定回路の動作例を示すタイミング図。
【図６】図３中のロウ・カラム系ATD 回路およびカラム系ATD 回路の一具体例を示す回路図。
【図７】図６中のロウ・カラム系ATD 回路およびカラム系ATD 回路の動作例を示すタイミング図。
【図８】図３の擬似SRAMのロウアクセスおよびカラムアクセスの動作例を示すタイミング図。
【図９】本発明の第３の実施形態に係る擬似SRAMのロウアクセスの動作例およびカラムアクセスの動作例を示すタイミング図。
【図１０】第３の実施形態に係る擬似SRAMに設けられるモード判定回路に使用されるセット優先型のR-S フリップフロップ回路の構成および真理値テーブル、モード判定回路の構成の一例および変形例を示す図。
【図１１】第１〜第３の実施形態の擬似SRAMにおいてメモリコア部に１トランジスタ・１キャパシタ構造を持つDRAMセルが用いられている場合のDRAMセルの等価回路および動作例を示す図。
【図１２】本発明の第４の実施形態に係る擬似SRAMのメモリコア部に用いられている１トランジスタ・１キャパシタ構造を持つFeRAM セルの等価回路および動作波形を示す図。
【図１３】図１２のFeRAM セルのセルキャパシタの印加電圧と残留分極との関係（ヒステリシス特性）の一例を示す図。
【図１４】本発明の第４の実施形態に係る擬似SRAMのロウアクセスの動作例を示すタイミング図。
【図１５】本発明の第４の実施形態に係る擬似SRAMのカラムアクセスの動作例を示すタイミング図。
【図１６】本発明の第４の実施形態の変形例に係る擬似SRAMのメモリコア部に用いられているTC並列ユニット直列接続型FeRAM セルの１ユニット分の等価回路およびその動作波形を示す図。
【符号の説明】
1 …メモリセルアレイ、
4 …内部回路制御信号発生回路、
5 …ロウアドレスバッファ回路、
6 …カラムアドレスバッファ回路、
7 …ロウ・カラム系ATD 回路
8 …ロウ系回路、
9 …カラム系回路。
Claims (2)
- 擬似SRAM用のメモリセルアレイと、
前記メモリセルアレイのロウアドレスを指定するロウアドレス信号の遷移およびカラムアドレスを指定するカラムアドレス信号の遷移をそれぞれ検知する第１のアドレス遷移検知回路と、
前記カラムアドレス信号のみの遷移を検知する第２のアドレス遷移検知回路と、
前記第１のアドレス遷移検知回路による検知信号に基づいて前記メモリセルアレイに対するロウアクセスに必要な所望の長さのロウ系回路制御信号とカラムアクセスに必要な所望の長さのカラム系回路制御信号を発生し、これらの回路制御信号に基づいて前記メモリセルアレイに対するロウアクセスおよびカラムアクセスを制御し、前記第２のアドレス遷移検知回路による検知信号に基づいて前記メモリセルアレイに対するカラムアクセスに必要な所望の長さのカラム系回路制御信号を発生し、このカラム系回路制御信号に基づいて前記メモリセルアレイに対するカラムアクセスを制御する制御回路と、
前記ロウアクセス及びカラムアクセスを行うモードか前記カラムアクセスのみを行うモードかを判定し、判定結果に応じてアクセス制御を行うモード判定回路と、
を具備した半導体集積回路であって、
前記モード判定回路は、基準時間を生成する手段を有し、前記第１のアドレス遷移検知回路による検知信号および前記第２のアドレス遷移検知回路による検知信号が入力し、アドレス遷移の間隔に対応する検知信号の入力間隔を前記基準時間と比較してロウアクセス及びカラムアクセスを行うモードかカラムアクセスのみを行うモードかを判定し、カラムアクセスのみを行うモードと判定した場合は、カラムアクセス終了まで前記第１のアドレス遷移検知回路による検知信号に基づいて発生するロウ系回路制御信号を活性化状態にし、アドレスの遷移の間隔に対応する検知信号が所定時間よりも長い間検知されなくなるとカラムアクセス終了と判定して待機状態に入るように制御することを特徴とする半導体集積回路。 - 擬似SRAM用のメモリセルアレイと、
前記メモリセルアレイのロウアドレスを指定するロウアドレス信号の遷移およびカラムアドレスを指定するカラムアドレス信号の遷移をそれぞれ検知する第１のアドレス遷移検知回路と、
前記カラムアドレス信号のみの遷移を検知する第２のアドレス遷移検知回路と、
前記第１のアドレス遷移検知回路による検知信号に基づいて前記メモリセルアレイに対するロウアクセスに必要な所望の長さのロウ系回路制御信号とカラムアクセスに必要な所望の長さのカラム系回路制御信号を発生し、これらの回路制御信号に基づいて前記メモリセルアレイに対するロウアクセスおよびカラムアクセスを制御し、前記第２のアドレス遷移検知回路による検知信号に基づいて前記メモリセルアレイに対するカラムアクセスに必要な所望の長さのカラム系回路制御信号を発生し、このカラム系回路制御信号に基づいて前記メモリセルアレイに対するカラムアクセスを制御する制御回路と、
前記ロウアクセス及びカラムアクセスを行うモードか前記カラムアクセスのみを行うモードかを判定し、判定結果に応じてアクセス制御を行うモード判定回路と、
を具備した半導体集積回路であって、
前記モード判定回路は、基準時間を生成する手段と、パルスを計数する手段とを有し、前記第１のアドレス遷移検知回路による第１の検知信号および前記第２のアドレス遷移検知回路による第２の検知信号の否定論理和出力である第３の検知信号を求め、基準時間内に発生する第３の検知信号によるパルスの数が２個以上の場合はカラムアクセスのみを行うモードと判定し、それ以外の場合はロウアクセス及びカラムアクセスを行うモードと判定し、カラムアクセスのみを行うモードと判定した場合は、カラムアクセス終了まで前記第１のアドレス遷移検知回路による検知信号に基づいて発生するロウ系回路制御信号を活性化状態にし、アドレスの遷移の間隔が所定時間より長くなるとカラムアクセス終了と判定して待機状態に入るように制御することを特徴とする半導体集積回路。
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