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KR100753081B1 - 내부 어드레스 생성장치를 구비하는 반도체메모리소자 - Google Patents

내부 어드레스 생성장치를 구비하는 반도체메모리소자 Download PDF

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KR100753081B1
KR100753081B1 KR1020050133960A KR20050133960A KR100753081B1 KR 100753081 B1 KR100753081 B1 KR 100753081B1 KR 1020050133960 A KR1020050133960 A KR 1020050133960A KR 20050133960 A KR20050133960 A KR 20050133960A KR 100753081 B1 KR100753081 B1 KR 100753081B1
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KR
South Korea
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output
signal
clock
additive
address
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김지열
신범주
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주식회사 하이닉스반도체
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Publication date
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Abstract

본 발명은 적은 전류소모를 갖는 내부 어드레스 생성장치를 제공하기 위한 것으로, 이를 위한 본 발명으로 외부 어드레스를 애디티브-구동클럭 기준으로 애디티브레이턴시에 대응되는 지연시간 이하의 지연을 갖는 복수의 AL 지연 어드레스로 생성하고, 그 중 설정된 애디티브레이턴시에 대응되는 신호를 애디티브-어드레스로 출력하기 위한 읽기 어드레스 생성수단; 상기 애디티브-어드레스를 카스-구동클럭 기준으로 카스레이턴시에 대응되는 지연시간 이하의 지연시간을 갖는 복수의 CL 지연 어드레스로 생성하고, 그 중 설정된 카스레이턴시에 대응되는 신호를 쓰기-어드레스로 출력하기 위한 쓰기 어드레스 생성수단; 상기 애디티브레이턴시 및 쓰기구간신호에 응답하여 내부클럭을 상기 애디티브-구동클럭 또는 상기 카스-구동클럭으로 출력하기 위한 구동클럭 생성수단; 및 상기 쓰기구간신호에 응답하여 상기 애디티브-어드레스와 상기 쓰기-어드레스 중 하나를 내부 컬럼 어드레스로 출력하기 위한 출력수단을 구비하는 내부 어드레스 생성장치를 제공한다.
어드레스, 애디티브 레이턴시(Additive Latency), 카스레이턴시(Cas Latency), 읽기 레이턴시(Read Latency), 쓰기 레이턴시(Write Latency)

Description

내부 어드레스 생성장치를 구비하는 반도체메모리소자{SENICONDUCTOR MEMORY DEVICE WITH INTERNAL ADDRESS GENERATOR}
도 1은 종래기술에 따른 어드레스 생성장치의 내부 회로도.
도 2A는 도 1의 입력부의 내부 회로도.
도 2B는 도 1의 제1 플립플롭의 내부 회로도.
도 2C는 도 1의 제1 선택부의 내부 회로도.
도 2D는 도 1의 AL 클럭 생성부의 내부 회로도.
도 3은 읽기동작 시 도 1에 도시된 어드레스 생성장치의 동작 파형도.
도 4는 쓰기동작 시 도 1에 도시된 어드레스 생성장치의 동작 파형도.
도 5는 본 발명의 제1 실시 예에 따른 어드레스 생성장치의 블록 구성도.
도 6은 도 5의 제1 플립플롭의 내부 회로도.
도 7은 본 발명의 제2 실시 예에 따른 어드레스 생성장치의 블록 구성도.
도 8은 도 7의 제1 플립플롭의 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 읽기 어드레스 생성부
200 : 쓰기 어드레스 생성부
300 : 구동클럭 생성부
400 : 출력부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 저전력 소모를 갖는 내부 어드레스 생성장치에 관한 것이다.
일반적인 반도체메모리소자에서는 로우 액티브 커맨드의 인가 이후, 최소 tRCD 이후에 다음 읽기커맨드 또는 쓰기 커맨드를 인가할 수 있었다. 이는 로우 액티브 커맨드에 대응되는 내부 동작이 수행하는데 최소 tRCD가 소요되어, tRCD 이후에야 읽기커맨드 또는 쓰기커맨드에 대응되는 동작 수행이 가능하기 때문이다.
그러나, DDR II SDRAM에서는 tRCD이전에도 사용자의 설정에 따라 원하는 클럭에서 읽기커맨드 또는 쓰기커맨드의 인가가 가능하다. 이는 tRCD를 만족시키지 않고 인가된 커맨드를 내부적으로 홀딩한 뒤, tRCD를 만족하는 시점에 커맨드에 대응되는 내부신호를 생성하므로 가능한 것이다.
이와같이, 읽기커맨드 또는 쓰기커맨드를 tRCD 이전 몇 클럭에 인가할 것인가에 대한 것이 애디티브레이턴시 개념이다.
한편, 읽기커맨드 또는 쓰기커맨드와 함께 인가되는 어드레스 역시 내부적으 로 홀딩되었다가 내부 컬럼 어드레스(COL_ADD)로 생성되는데, 다음에서는 도면을 참조하여 구체적으로 살펴보도록 한다.
도 1은 종래기술에 따른 내부 어드레스 생성장치의 내부 회로도이다.
도 1을 참조하면, 종래기술에 따른 내부 어드레스 생성장치는 외부 어드레스(EXT_ADDR)를 애디티브-구동클럭(AL_CLK)에 동기시켜 지연시킨 복수의 신호 중 애디티브레이턴시 정보신호(AL0 ~ N)에 대응되는 신호를 애디티브-어드레스(AL_IADD)로 출력하기 위한 읽기 어드레스 생성부(10)와, 애디티브-어드레스(AL_IADD)를 카스-구동클럭(CL_CLK)에 동기시켜 지연시킨 복수의 신호 중 카스레이턴시 정보신호(CL3 ~ N)에 대응되는 신호를 쓰기-어드레스(WT_IADD)로 출력하기 위한 쓰기 어드레스 생성부(20)와, 애디티브레이턴시 정보신호 AL<0> 및 쓰기구간 신호(WTS)에 응답하여 내부클럭(CLK)을 애디티브-구동클럭(AL_CLK) 또는 카스-구동클럭(CL_CLK)으로 출력하기 위한 구동클럭 생성부(30)와, 쓰기구간신호(WTS)에 응답하여 애디티브-어드레스(AL_IADD)와 쓰기-어드레스(WT_IADD) 중 하나를 내부 컬럼 어드레스(CA)로 출력하기 위한 출력부(40)를 구비한다.
그리고 읽기 어드레스 생성부(10)는 읽기쓰기플래그(RDWT)에 응답하여 외부 어드레스(EXT_ADDR)를 인가받기 위한 래치부(12)와, 래치부(12)의 출력신호를 애디티브-구동클럭(AL_CLK)을 기준으로 지연된 복수의 AL 지연-어드레스(B<1:N>)를 생성하기 위한 플립플롭부(14)와, 복수의 AL 지연-어드레스(B<0:N>) 중 애디티브레이턴시 정보신호(AL0 ~ N)에 대응되는 AL 지연-어드레스만을 애디티브-어드레스(AL_IADD)로 출력하기 위한 제1 선택부(16)를 구비한다.
그리고 플립플롭부(14)는 직렬 연결되어 앞 단의 출력신호를 애디티브-구동클럭(AL_CLK)에 동기시켜 AL 지연-어드레스로 출력하되, 첫째 단은 래치부(12)의 출력신호를 입력신호로 인가받는 제1 내지 제N 플립플롭(14a, 14b, 14c, 14d, 14e)와, 제N 플립플롭(14e)의 출력신호를 애디티브-구동클럭(AL_CLK)을 기준으로 반클럭 지연시켜 AL 지연-어드레스(B<N>)로 출력하기 위한 래치부(14f)를 포함한다.
쓰기 어드레스 생성부(20)는 애디티브-어드레스(AL_IADD)를 카스-구동클럭(CL_CLK)을 기준으로 지연시킨 복수의 CL 지연-어드레스를 생성하기 위한 플립플롭부(22)와, 복수의 CL 지연-어드레스 중 카스레이턴시 정보신호(CL0 ~ N)에 대응되는 CL 지연-어드레스만을 쓰기-어드레스(WT_IADD)로 출력하기 위한 제2 선택부(24)를 구비한다.
플립플롭부(22)는 직렬 연결되어 앞 단의 출력신호를 카스-구동클럭(CL_CLK)에 동기시켜 CL 지연-어드레스로 출력하되, 첫째 단은 애디티브-어드레스(AL_IADD)를 입력신호로 인가받는 제1 내지 제N 플립플롭(22a, 22b, 22c, 22d, 22e)과, 제N 플립플롭(22e)의 출력신호를 카스-구동클럭(CL_CLK)을 기준으로 반클럭 지연시켜 CL 지연-어드레스로 출력하기 위한 래치부(22f)를 포함한다.
구동클럭 생성부(30)는 애디티브레이턴시 정보신호 AL<0>의 비활성화 시 내부클럭(CLK)을 애디티브-구동클럭(AL_CLK)으로 출력하기 위한 AL 클럭 생성부(32)와, 쓰기구간신호(WTS)의 활성화 시 내부클럭(CLK)을 카스-구동클럭(CL_CLK)으로 출력하기 위한 CL 클럭 생성부(34)를 포함한다.
출력부(40)는 쓰기구간신호(WTS)의 비활성화 시 애디티브-어드레스(AL_IADD) 를 내부 컬럼 어드레스(CA)로, 쓰기구간신호(WTS)의 활성화 시 쓰기-어드레스(WT_IADD)를 내부 컬럼 어드레스(CA)로 선택하여 출력하는 블록으로서, 제1 및 제2 선택부(16, 24)와 인가되는 신호만 다를 뿐 동일한 회로적 구현을 갖는다.
다음에서 각 블록의 내부 회로도를 살펴보도록 한다.
도 2A는 도 1의 래치부(12)의 내부 회로도로서, 플립플롭부(14, 22) 내 래치부(14f, 22f)와 동일한 회로적 구현을 가지므로, 하나만을 예시로서 살펴보도록 한다.
도 2A를 참조하면, 래치부(12)는 읽기쓰기플래그(RDWT)가 논리레벨 'H'로 활성화될 때 외부 어드레스(EXT_ADDR)를 전달하기 위한 트랜스퍼 게이트(TG1)와, 트랜스퍼 게이트(TG1)의 출력신호를 래치하여 출력하기 위한 래치(12a)를 포함한다.
즉, 래치부(12)는 읽기커맨드 또는 쓰기커맨드의 인가 시 활성화되는 읽기쓰기플래그(RDWT)의 활성화에 외부 어드레스(EXT_ADDR)를 동기시켜 출력한다.
도 2B는 도 1의 읽기 어드레스 생성부(10) 내 제1 플립플롭(14a)의 내부 회로도이다. 실제 읽기 및 쓰기 어드레스 생성부(14, 22) 내 제1 내지 제N 플립플롭은 동일한 회로적 구현을 가지므로, 읽기어드레스 생성부(14) 내 제1 플립플롭(14a)을 예시로서 살펴보도록 한다.
도 2B를 참조하면, 제1 플립플롭(14a)은 애디티브-구동클럭(AL_CLK)의 논리레벨 'L'에 응답하여 입력신호(D)를 전달하기 위한 제1 트랜스퍼 게이트(TG2)와, 제1 트랜스퍼 게이트(TG2)의 출력신호를 반전 및 래치하여 부 출력(/Q)으로 출력하기 위한 제1 래치(1)와, 애디티브-구동클럭(AL_CLK)의 논리레벨 'H'에 응답하여 부 출력(/Q)을 전달하기 위한 제2 트랜스퍼 게이트(TG3)와, 제2 트랜스퍼 게이트(TG3)의 출력신호를 반전 및 래치하여 정 출력(Q)으로 출력하기 위한 제2 래치(2)를 구비한다.
따라서, 제1 플립플롭(14a)은 애디티브-구동클럭(AL_CLK)의 폴링 에지에 동기시켜 부출력(/Q)을 출력하고, 라이징 에지에 동기시켜 정출력(Q)을 출력한다.
도 2C는 도 1의 제1 선택부(16)의 내부 회로도로서, 제1 및 제2 선택부(16, 24)와, 출력부(40)가 동일한 회로적 구현을 가지므로 제1 선택부(16)만을 예시로서 살펴보도록 한다.
도 2C를 참조하면, 제1 선택부(16)는 해당 애디티브레이턴시 정보신호(AL0 ~ N)의 활성화 시 해당 플립플롭의 출력신호(B<0>, B<1>, B<2>, B<3>, ~ B<N>)를 애디티브-어드레스(AL_IADD)로 전달하기 위한 복수의 트랜스퍼 게이트(TG4 ~ TG8)를 구비한다.
즉, 애디티브레이턴시 정보신호 AL<1>가 논리레벨 'H'로 활성화되면 제1 플립플롭(14a)의 부출력(/Q)인 제1 지연신호(B<1>)를 애디티브-어드레스(AL_IADD)로 전달하기 위한 제1 트랜스퍼 게이트(TG)와, 애디티브레이턴시 정보신호 AL<2>가 논리레벨 'H'로 활성화되면 제2 플립플롭(14b)의 부출력(/Q)인 제2 지연신호(B<2>)를 애디티브-어드레스(AL_IADD)로 전달하기 위한 제2 트랜스퍼 게이트(TG)와, 애디티브레이턴시 정보신호 AL<N>가 논리레벨 'H'로 활성화되면 제N 플립플롭(14N)의 부출력(/Q)인 제N 지연신호를 애디티브-어드레스(AL_IADD)로 전달하기 위한 제N 트랜스퍼 게이트(TG8)를 구비한다.
도 2D는 도 1의 AL 클럭 생성부(32)의 내부 회로도이다.
도 2D를 참조하면, AL 클럭 생성부(32)는 애디티브레이턴시 정보신호 AL<0>를 반전시키기 위한 인버터(I1)와, 인버터(I1)의 출력신호와 내부클럭(CLK)을 입력으로 가져 애디티브-구동클럭(AL_CLK)으로 출력하기 위한 앤드게이트(AD1)를 구비한다.
참고적으로, CL 클럭 생성부(34)는 애디티브레이턴시 정보신호 AL<0>대신 쓰기구간신호(WTS)를, 내부클럭(CLK) 대신 애디티브-구동클럭(AL_CLK)를 인가받는 점만 다르며, 회로적 구현은 동일한다.
다음에서는 도 1내지 도 2D에 도시된 종래기술에 따른 내부 어드레스 생성장치의 동작을 도면을 참조하여 살펴보도록 한다.
도 3은 읽기동작 시 도 1에 도시된 어드레스 생성장치의 동작 파형도로서, 한번의 커맨드 인가로 출력되는 데이터의 수를 설정하는 버스트랭스(BL)가 4로 설정된 경우이다.
먼저, 읽기커맨드(RD) 및 어드레스(ADDR)가 인가되면, 이를 내부전압 레벨 및 내부클럭(CLK)에 동기시켜 외부 읽기신호(EXT_RD) 및 외부 어드레스(EXT_ADDR)로 활성화시킨다.
이때, 애디티브레이턴시가 0이 아니므로, 구동클럭 생성부(30)가 내부클럭(CLK)을 애디티브-구동클럭(AL_CLK)으로 출력하며, 쓰기구간신호(WTS)는 비활성화되므로 카스-구동클럭(CL_CLK)은 출력되지 않는다.
또한, 래치부(12)가 읽기커맨드(RD)에 의해 활성화된 읽기쓰기플래그(RDWT) 에 액티브되어 외부 어드레스(EXT_ADDR)가 인가받으면, 플립플롭부(14)는 애디티브-구동클럭(AL_CLK)에 동기시켜 순차적으로 활성화되는 복수의 AL 지연 어드레스를 출력한다.
이어, 제1 선택부(16)는 복수의 AL 지연클럭 중 활성화된 애디티브레이턴시 정보신호에 대응되는 하나를 애디티브-어드레스(AL_IADD)로 출력하며, 이는 출력부(40)를 통해 내부 칼럼 어드레스(CA)로 출력된다.
그러므로, 애디티브레이턴시에 대응되는 시점에 내부 컬럼 어드레스(CA)가 활성화되며, 전술한 바와 같은 과정을 통해 외부 읽기신호(EXT_RD) 역시 애디티브레이턴시에 대응되는 지연시간 뒤에 내부 읽기신호(IRD)로 활성화된다.
또한, 읽기레이턴시(AL + CL)에 대응되는 시점에 4비트의 데이터(DQ)가 외부로 출력된다.
참고적으로, 카스-구동클럭(CL_CLK)이 활성화되지 않으므로, 칼럼 어드레스 생성부(20) 내 플립플롭부(22)는 액티브되지 않으며, 쓰기-어드레스(WT_IADD) 역시 활성화되지 않는다.
도 4는 쓰기동작 시 도 1에 도시된 어드레스 생성장치의 동작 파형도로서, 버스트랭스는 4로 설정된 경우이다.
먼저, 쓰기커맨드(WT) 및 어드레스(ADDR)가 인가되면, 이를 내부전압 레벨 및 내부클럭(CLK)에 동기시켜 외부 쓰기신호(EXT_WT) 및 외부 어드레스(EXT_ADDR)로 활성화시킨다.
이때, 애디티브레이턴시가 0이 아니므로, 구동클럭 생성부(30)가 내부클럭 (CLK)을 애디티브-구동클럭(AL_CLK)으로 출력하며, 쓰기구간신호(WTS)의 활성화에 응답하여 애디티브-구동클럭(AL_CLK)을 카스-구동클럭(CL_CLK)으로 출력한다.
또한, 래치부(12)가 쓰기커맨드(WT)에 의해 활성화된 읽기쓰기플래그(RDWT)에 액티브되어 외부 어드레스(EXT_ADDR)를 인가받으면, 플립플립부(14)는 이를 애디티브-구동클럭(AL_CLK)에 동기시켜 순차적으로 활성화되는 복수의 AL 지연 어드레스를 출력한다.
이어, 제1 선택부(16)는 복수의 AL 지연클럭 중 활성화된 애디티브레이턴시 정보신호에 대응되는 하나를 애디티브-어드레스(AL_IADD)로 출력한다.
이어, 컬럼 어드레스 생성부(20) 내 플립플롭부(22)는 애디티브-어드레스(AL_IADD)를 카스-구동클럭(CL_CLK)에 동기시켜 순차적으로 활성화되는 복수의 CL 지연 어드레스로 출력하며, 이는 카스레이턴시 정보신호를 인가받는 제2 선택부(24)에 의해 복수의 CL 지연 어드레스 중 하나가 쓰기-어드레스(WT_IADD)로 출력된다.
이어, 출력부(40)는 쓰기구간신호(WTS)의 활성화에 응답하여 쓰기-어드레스(WT_IADD)를 내부 칼럼 어드레스(CA)로 출력한다.
그러므로, 내부 칼럼 어드레스(CA)는 쓰기레이턴시(AL + CL -1)에 대응되는 시간에 활성화되며, 전술한 바와 같은 과정을 통해 외부 쓰기신호(EXT_WT) 역시 쓰기레이턴시에 대응되는 지연시간 뒤에 내부 쓰기신호(IWT)로 활성화된다.
쓰기레이턴시에 대응되는 시점에 4비트의 데이터가 인가된다.
한편, 전술한 바와 같은 종래기술을 이용하는 경우, 불필요한 플립플롭이 구동되어 전류가 소모되는 문제점이 발생한다. 구체적으로 언급하면, 읽기 동작 시 설정된 애디티브레이턴시에 관계없이 읽기 어드레스 생성부 내 제1 내지 제N 플립플롭이 모두 구동되며, 쓰기 구동 시에는 설정된 카스레이턴시에 관계없이 읽기 및 쓰기 어드레스 생성부 내 제1 내지 제N 플립플롭이 추가로 모두 구동된다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 적은 전류소모를 갖는 내부 어드레스 생성장치를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따른 내부 어드레스 생성장치는 외부 어드레스를 애디티브-구동클럭 기준으로 애디티브레이턴시에 대응되는 지연시간 이하의 지연을 갖는 복수의 AL 지연 어드레스로 생성하고, 그 중 설정된 애디티브레이턴시에 대응되는 신호를 애디티브-어드레스로 출력하기 위한 읽기 어드레스 생성수단; 상기 애디티브-어드레스를 카스-구동클럭 기준으로 카스레이턴시에 대응되는 지연시간 이하의 지연시간을 갖는 복수의 CL 지연 어드레스로 생성하고, 그 중 설정된 카스레이턴시에 대응되는 신호를 쓰기-어드레스로 출력하기 위한 쓰기 어드레스 생성수단; 상기 애디티브레이턴시 및 쓰기구간신호에 응답하여 내부클럭을 상기 애디티브-구동클럭 또는 상기 카스-구동클럭으로 출력하기 위한 구동클럭 생성수단; 및 상기 쓰기구간신호에 응답하여 상기 애디티브-어드레 스와 상기 쓰기-어드레스 중 하나를 내부 컬럼 어드레스로 출력하기 위한 출력수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 5는 본 발명의 제1 실시 예에 따른 어드레스 생성장치의 블록 구성도이다.
도 5를 참조하면, 본 발명의 제1 실시 예에 따른 어드레스 생성장치는 외부 어드레스(EXT_ADDR)를 애디티브-구동클럭(AL_CLK) 기준으로 애디티브레이턴시에 대응되는 지연시간 이하의 지연을 갖는 복수의 AL 지연 어드레스로 생성하고 그 중 애디티브레이턴시 정보신호에 대응되는 신호를 애디티브-어드레스(AL_IADD)로 출력하기 위한 읽기 어드레스 생성부(100)와, 애디티브-어드레스(AL_IADD)를 카스-구동클럭(CL_CLK) 기준으로, 카스레이턴시에 대응되는 지연시간 이하의 지연시간을 갖는 복수의 CL 지연 어드레스로 생성하고 그 중 카스레이턴시 정보신호에 대응되는 신호를 쓰기-어드레스(WT_IADD)로 출력하기 위한 쓰기 어드레스 생성부(200)와, 애디티브레이턴시 정보신호 AL<0> 및 쓰기구간신호(WTS)에 응답하여 내부클럭(CLK)을 애디티브-구동클럭(AL_CLK) 또는 카스-구동클럭(CL_CLK)으로 출력하기 위한 구동클럭 생성부(300)와, 쓰기구간신호(WTS)에 응답하여 애디티브-어드레스(AL_IADD)와 쓰기-어드레스(WT_IADD) 중 하나를 내부 컬럼 어드레스(CA)로 출력하기 위한 출력 부(400)를 구비한다.
그리고 읽기 어드레스 생성부(100)는 읽기쓰기플래그(RDWT)에 응답하여 외부 어드레스(EXT_ADDR)를 인가받기 위한 래치부(120)와, 래치부(120)의 출력신호를 애디티브-구동클럭(AL_CLK)을 기준으로 애디티브레이턴시 이하의 지연시간을 갖는 복수의 AL 지연-어드레스로 생성하기 위한 플립플롭부(140)와, 복수의 AL 지연-어드레스 중 활성화된 애디티브레이턴시 정보신호(AL0 ~ N)에 대응되는 AL 지연-어드레스를 애디티브-어드레스(AL_IADD)로 출력하기 위한 제1 선택부(160)를 구비한다.
플립플롭부(140)는 직렬 연결되어 앞 단의 정출력을 애디티브-구동클럭(AL_CLK) 기준으로 반클럭 지연시켜 부출력(/Q)인 AL 지연-어드레스로 출력하고, 한 클럭 지연시켜 정출력(Q)으로 하되, 해당 애디티브레이턴시 정보신호의 활성화 시 정출력 및 부출력(Q, /Q)을 리셋시키는 제1 내지 제N 플립플롭(141, 142, 143, 144, 145)과, 제N 플립플롭(145)의 정출력(Q)을 애디티브-구동클럭(AL_CLK)에 동기시켜 출력하기 위한 래치부(146)를 포함한다. 특히, 제1 플립플롭(141)은 래치부(120)의 출력신호를 입력으로 인가 받는다.
쓰기 어드레스 생성부(200)는 애디티브-어드레스(AL_IADD)를 카스-구동클럭(CL_CLK)을 기준으로 카스레이턴시 이하의 지연시간을 갖는 복수의 CL 지연-어드레스를 생성하기 위한 플립플롭부(220)와, 복수의 CL 지연-어드레스 중 카스레이턴시 정보신호(CL0 ~ N)에 대응되는 CL 지연-어드레스만을 쓰기-어드레스(WT_IADD)로 출력하기 위한 제2 선택부(240)를 구비한다.
플립플롭부(220)는 직렬 연결되어 앞 단의 정출력을 카스-구동클럭(CL_CLK) 기준으로 반클럭 지연시켜 부출력(/Q)인 CL 지연-어드레스로 출력하고, 한 클럭 지연시켜 정출력(Q)으로 출력하되, 카스레이턴시 정보신호의 활성화 시 정출력 및 부출력(Q, /Q)을 리셋시키는 제1 내지 제N 플립플롭(221, 222, 223, 224, 225)와, 제N 플립플롭(225)의 정출력(Q)을 카스-구동클럭(CL_CLK)에 동기시켜 출력하기 위한 래치부(226)를 포함한다. 특히, 제1 플립플롭(221)은 애디티브-어드레스(AL_IADD)를 입력으로 인가 받는다.
구동클럭 생성부(300)는 애디티브레이턴시 정보신호 AL<0>의 비활성화 시 내부클럭(CLK)을 애디티브-구동클럭(AL_CLK)으로 출력하기 위한 AL 클럭 생성부(320)와, 쓰기구간신호(WTS)의 활성화 시 내부클럭(CLK)을 카스-구동클럭(CL_CLK)으로 출력하기 위한 CL 클럭 생성부(340)를 포함한다.
도 6은 도 5의 제1 플립플롭(141)의 내부 회로도로서, 읽기 및 쓰기 어드레스 생성부(100, 200) 내 제1 내지 제N 플립플롭은 동일한 회로적 구현을 가지므로, 제1 플립플롭(141)을 예시로서 살펴보도록 한다.
도 6을 참조하면, 제1 플립플롭(141)은 애디티브-구동클럭(AL_CLK)의 논리레벨 'L'에 응답하여 래치부(120)의 출력신호를 전달하기 위한 제1 트랜스퍼 게이트(TG9)와, 리셋신호(RST)의 활성화 시 부출력(/Q)을 논리레벨 'H'로 리셋하고 비활성화 시 제1 트랜스퍼 게이트(TG9)의 출력신호를 래치하여 부출력(/Q)인 AL 지연-어드레스로 출력하기 위한 제1 래치(141a)와, 애디티브-구동클럭(AL_CLK)의 논리레벨 'H'에 응답하여 제1 래치(141a)의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트(TG10)와, 리셋신호(RST)의 활성화 시 정출력(Q)를 논리레벨 'L'로 리셋하고 비 활성화 시 제2 트랜스퍼 게이트(TG10)의 출력신호를 래치하여 정출력(Q)으로 출력하기 위한 제2 래치(141b)를 구비한다.
그리고 제1 래치(141a)는 리셋신호(RST)를 반전시키기 위한 인버터(I2)와, 인버터(I2)의 출력신호와 제1 트랜스퍼 게이트(TG9)의 출력신호를 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 입력으로 갖는 인버터(I3)가 크로스 커플드되어 구현된다.
그리고 제2 래치(141b)는 리셋신호(RST)와 제2 트랜스퍼 게이트(TG10)의 출력신호를 입력으로 갖는 노어 게이트(NR1)와, 노어게이트(NR1)의 출력신호를 입력으로 갖는 인버터(I4)가 크로스 커플드되어 구현된다.
제1 플립플롭(141)의 동작을 간략히 살펴보면, 제1 플립플롭(141)은 리셋신호(RST)가 논리레벨 'H'로 활성화되면 부출력(/Q)를 논리레벨 'H'로, 정출력(Q)을 논리레벨 'L'로 리셋시킨다. 그리고 리셋신호(RST)가 비활성화된 경우에, 입력신호(D)를 애디티브-구동클럭(AL_CLK)의 폴링 에지에 동기시켜 부출력(/Q)으로 출력하며, 애디티브-구동클럭(AL_CLK)의 라이징 에지에 동기시켜 정출력(Q)으로 출력한다.
한편, 리셋신호(RST)가 활성화되면, 정출력(Q)이 논리레벨 'L'로 비활성화되므로, 이후 제1 플립플롭(141)의 정출력(Q)을 인가받는 제2 내지 제N 플립플롭(142, 143, 144, 145)과 래치부(146)은 오프되어 구동되지 않는다.
도 5및 도 6에 도시된 제1 실시 예에 따른 내부 어드레스 생성장치의 동작을 간략히 살펴보도록 한다. 참고적으로, 애디티브레이턴시는 3으로 설정된 경우이다.
먼저, 읽기커맨드 및 어드레스가 인가되면, 이를 내부전압 레벨 및 내부클럭(CLK)에 동기시켜 외부 읽기신호 및 외부 어드레스(EXT_ADDR)로 활성화시킨다.
이때, 애디티브레이턴시가 0이 아니므로, 구동클럭 생성부(300)가 내부클럭(CLK)을 애디티브-구동클럭(AL_CLK)으로 출력하며, 쓰기구간신호(WTS)의 비활성화에 응답하여 카스-구동클럭(CL_CLK)을 비활성화시킨다.
또한, 읽기 어드레스 생성부(100) 내 래치부(120)가 읽기커맨드에 의해 활성화된 읽기쓰기플래그(RDWT)에 액티브되어 외부 어드레스(EXT_ADDR)가 인가받으면, 제1 플립플롭(141) 및 제2 플립플롭(142)만이 구동되어 외부 어드레스(EXT_ADDR)를 애디티브-구동클럭(AL_CLK)에 동기시켜 순차적으로 활성화되는 제1 내지 제3 AL 지연 어드레스를 출력한다. 왜냐하면, 설정된 애디티브레이턴시에 따라 애디티브레이턴시 정보신호 AL<3>가 활성화 되므로, 이를 인가받는 제3 플립플롭(143)이 정출력을 비활성화시키므로, 이를 인가받는 제4 내지 제N 플립플롭(144, 145)이 턴오프되기 때문이다.
이어, 제1 선택부(160)는 복수의 AL 지연클럭 중 활성화된 애디티브레이턴시 정보신호 AL<3>에 대응되는 하나를 애디티브-어드레스(AL_IADD)로 출력하며, 이는 비활성화된 쓰기구간신호(WTS)를 인가받는 출력부(400)를 통해 내부 칼럼 어드레스(CA)로 출력된다.
그러므로, 애디티브레이턴시에 대응되는 시점에 내부 컬럼 어드레스가 활성화되며, 전술한 바와 같은 과정을 통해 외부 읽기신호 역시 애디티브레이턴시에 대응되는 지연시간 뒤에 내부 읽기신호로 활성화된다.
또한, 읽기레이턴시에 대응되는 시점에 4비트의 데이터가 외부로 출력된다.
한편, 쓰기 구동시에는 쓰기 어드레스 생성부 내 해당 카스레이턴시 정보신호를 인가받는 플립플롭 및 해당 플립플롭의 출력신호를 인가받는 플립플롭의 구동의 오프된다. 즉, 쓰기-어드레스를 생성하는데, 필요하지 않은 CL 어드레스를 생성하기 위한 플립플롭은 오프된다.
전술한 바와 같이, 본 발명에 따른 내부 어드레스 생성장치는 애디티브레이턴시 정보신호에 따라 리셋되는 플립플롭을 구비하므로서, 불필요한 구동에 의한 전류소모를 방지한다. 즉, 외부 어드레스의 인가로부터 1 클럭 단위로 활성화되는 복수의 지연-어드레스 생성 시 애디티브레이턴시에 대응되는 지연-어드레스를 생성하는데 사용되지 않는 플립플롭은 애디티브레이턴시 정보신호에 의해 턴오프되도록 한다. 따라서, 종래 애디티브레이턴시에 대응되지 않는 어드레스를 생성하는 플립플롭에 의해 소모되는 전류를 줄일 수 있다.
전술한 바와 같은 내부 어드레스 생성장치는 어드레스 비트 단위로 구비되므로, 전류의 감소효과는 애디티브레이턴시에 의해 턴오프된 플립플롭의 수에 어드레스 비트의 수를 곱한 만큼 이득을 얻을 수 있다.
도 7은 본 발명의 제2 실시 예에 따른 내부 어드레스 생성장치의 블록 구성도이다.
도 7를 참조하여, 본 발명의 제2 실시 예에 따른 내부 어드레스 생성장치를 도 5에 도시된 제1 실시예의 내부 어드레스 생성장치와 비교하여 보면, 읽기 어드레스 생성부(500) 및 각 어드레스 생성부(500, 600) 내 플립플롭의 구성이 다르다.
각 블록을 살펴보도록 하면, 읽기 어드레스 생성부(500)는 읽기쓰기플래그(RDWT)에 응답하여 외부 어드레스(EXT_ADDR)를 인가받기 위한 래치부(520)와, 애디티브레이턴시 정보신호 AL<0>에 제어받아 래치부(520)의 출력신호를 전달하기 위한 입력 제어부(540)와, 입력 제어부(540)의 출력신호를 애디티브-구동클럭(AL_CLK)을 기준으로 애디티브레이턴시 이하의 지연시간을 갖는 복수의 AL 지연-어드레스를 생성하기 위한 플립플롭부(560)와, 복수의 AL 지연-어드레스 중 활성화된 애디티브레이턴시 정보신호(AL<0:N>)에 대응되는 AL 지연-어드레스를 애디티브-어드레스(AL_IADD)로 출력하기 위한 제1 선택부(580)를 구비한다.
입력 제어부(540)는 래치부(520)의 출력신호를 반전시키기 위한 인버터(I5)와, 인버터(I5)의 출력신호와 애디티브레이턴시 정보신호 AL<0>를 입력으로 갖는 노어게이트(NR2)를 포함한다.
플립플롭부(560)는 직렬 연결되어 앞단의 정출력을 애디티브-구동클럭(AL_CLK) 기준으로 반클럭 지연시켜 부출력(/Q)인 AL 지연-어드레스로 출력하고, 한 클럭 지연시켜 정출력(Q)으로 하되, 애디티브레이턴시 정보신호의 활성화 시 정출력(Q)을 리셋시키기 위한 제1 내지 제N 플립플롭(561, 562, 563, 564, 565)와, 제N 플립플롭(565)의 정출력(Q)을 애디티브-구동클럭(AL_CLK)에 동기시켜 AL 지연-어드레스로 출력하기 위한 래치부(566)을 포함한다. 특히, 제1 플립플롭(561)은 입력 제어부(540)의 출력신호를 입력으로 인가 받는다.
도 8은 도 7의 제1 플립플롭(561)의 내부 회로도로서, 읽기 및 쓰기 어드레스 생성부(500, 600) 내 제1 내지 제N 플립플롭은 동일한 회로적 구현을 가지므로, 제1 플립플롭(561)을 예시로서 살펴보도록 한다.
도 8을 참조하면, 제1 플립플롭(561)은 애디티브-구동클럭(AL_CLK)의 논리레벨 'L'에 응답하여 입력 제어부(540)의 출력신호를 전달하기 위한 제1 트랜스퍼 게이트(TG11)와, 제1 트랜스퍼 게이트(TG11)의 출력신호를 래치하여 부출력(/Q)인 AL 지연-어드레스로 출력하기 위한 제1 래치(561a)와, 애디티브-구동클럭(AL_CLK)의 논리레벨 'H'에 응답하여 제1 래치(561a)의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트(TG12)와, 리셋신호(RST)의 활성화 시 정출력(Q)를 리셋하고 비활성화 시 제2 트랜스퍼 게이트(TG12)의 출력신호를 래치하여 정출력(Q)으로 출력하기 위한 제2 래치(561b)를 구비한다.
그리고 제2 래치(561b)는 리셋신호(RST)와 제2 트랜스퍼 게이트(TG12)의 출력신호를 입력으로 갖는 노어 게이트(NR3)와, 노어게이트(NR3)의 출력신호를 입력으로 갖는 인버터(I6)가 크로스 커플드되어 구현된다.
제1 플립플롭(561)의 동작을 간략히 살펴보면, 제1 플립플롭(561)은 리셋신호(RST)가 논리레벨 'H'로 활성화되면 정출력(Q)을 논리레벨 'L'로 리셋시킨다. 그리고 리셋신호(RST)가 비활성화된 경우에, 입력신호(D)를 애디티브-구동클럭(AL_CLK)의 폴링 에지에 동기시켜 부출력(/Q)으로 출력하며, 애디티브-구동클럭(AL_CLK)의 라이징 에지에 동기시켜 정출력(Q)으로 출력한다.
특히, 해당 애디티브레이턴시 정보신호의 활성화 시, 이를 리셋신호로 인가받는 플립플롭이 리셋되어, 리셋된 플립플롭의 정출력을 입력신호로 인가받는 다음 플립플롭 부터 래치부는 턴 오프된다. 구체적으로, 애디티브레이턴시 정보신호 AL2 가 활성화되면, 입력 제어부(540)의 출력신호를 인가받는 제1 플립플롭(561) 및 제2 플립플롭(562)이 각각 애디티브-구동클럭(AL_CLK)에 동기된 제1 및 제2 지연신호를 출력한다. 그리고 제2 플립플롭(562)은 애디티브레이턴시 정보신호 AL2에 응답하여 자신의 정출력(Q)을 논리레벨 'L'로 리셋시키므로, 이를 인가받는 제3 플립플롭(563)으로 부터 래치부(566)는 턴오프되어 구동되지 않는다.
한편, 전술한 바와 같은 동일한 구현을 갖는 플립플롭을 구비하는 쓰기 어드레스 생성부 내 플립플롭부 역시, 설정된 카스레이턴시에 대응되는 정보신호를 리셋신호로 인가받는 플립플롭이 자신의 정출력을 리셋시켜 불필요한 전류소모를 방지한다.
전술한 제2 실시 예에 따른 내부 어드레스 생성장치는 외부 어드레스를 각 레이턴시에 대응되는 시간동안 지연시키기 위한 복수의 플립플롭에 애디티브레이턴시 정보신호 및 카스레이턴시 정보신호를 리셋신호로 인가하므로서, 설정된 레이턴시 이하에 대응되는 지연시간을 갖는 어드레스만을 생성한다. 따라서, 종래 외부 어드레스를 지연시켜 복수의 지연 어드레스로 생성하는데 소모되는 불필요한 전류를 감소시킬 수 있다.
한편, 전술한 본 발명에서는 외부 어드레스를 인가받아 설정된 레이턴시에 대응되는 시간동안 지연시켜 출력하는 내부어드레스 생성장치를 예시하였으나, 본 발명은 이에 의해 제한받지 않으며 어드레스가 아닌 외부에서 인가된 커맨드를 레이턴시에 따라 지연시켜 내부신호로 출력하는 경우에도 적용 가능하며, 전류소모라는 동일한 효과를 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 애디티브레이턴시 및 카스레이턴시 정보를 통해 불필요한 구동을 방지하여 전류소모를 줄인다.

Claims (44)

  1. 외부 어드레스를 애디티브-구동클럭 기준으로 애디티브레이턴시에 대응되는 지연시간 이하의 지연을 갖는 복수의 AL 지연 어드레스로 생성하고, 그 중 설정된 애디티브레이턴시에 대응되는 신호를 애디티브-어드레스로 출력하기 위한 읽기 어드레스 생성수단;
    상기 애디티브-어드레스를 카스-구동클럭 기준으로 카스레이턴시에 대응되는 지연시간 이하의 지연시간을 갖는 복수의 CL 지연 어드레스로 생성하고, 그 중 설정된 카스레이턴시에 대응되는 신호를 쓰기-어드레스로 출력하기 위한 쓰기 어드레스 생성수단;
    상기 애디티브레이턴시 및 쓰기 구동시 활성화되는 쓰기구간신호에 응답하여 내부클럭을 상기 애디티브-구동클럭 또는 상기 카스-구동클럭으로 출력하기 위한 구동클럭 생성수단; 및
    상기 쓰기구간신호에 응답하여 상기 애디티브-어드레스와 상기 쓰기-어드레스 중 하나를 내부 컬럼 어드레스로 출력하기 위한 출력수단을 구비하며,
    상기 읽기 어드레스 생성수단은 해당 애디티브레이턴시 정보신호에 따라 리셋되는 다수의 어드레스 지연 스테이지를 구비하는 것을 특징으로 하는 내부 어드레스 생성장치.
  2. 제1항에 있어서,
    상기 읽기 어드레스 생성수단은,
    읽기쓰기플래그에 응답하여 상기 외부 어드레스를 인가받기 위한 입력 래치부와,
    상기 입력 래치부의 출력신호를 상기 애디티브-구동클럭을 기준으로 상기 애디티브레이턴시 이하의 지연시간을 갖는 상기 복수의 AL 지연-어드레스로 생성하기 위한 AL 플립플롭부 - 상기 해당 애디티브레이턴시 정보신호를 리셋 입력으로 함 - 와,
    상기 복수의 AL 지연-어드레스 중 상기 설정된 애디티브레이턴시에 대응되는 AL 지연-어드레스를 상기 애디티브-어드레스로 출력하기 위한 AL 선택부를 구비하는 것을 특징으로 하는 내부 어드레스 생성장치.
  3. 제2항에 있어서,
    상기 AL 플립플롭부는,
    직렬 연결되어 앞 단의 정출력을 상기 애디티브-구동클럭 기준으로 반클럭 지연시켜 부출력인 상기 AL 지연-어드레스로 출력하고, 한 클럭 지연시켜 상기 정출력으로 출력하되, 상기 해당 애디티브레이턴시 정보신호의 활성화 시 상기 정출력 및 부출력을 리셋시키는 제1 내지 제N AL 플립플롭과,
    상기 제N AL 플립플롭의 상기 정출력을 상기 애디티브-구동클럭에 동기시켜 출력하기 위한 AL 래치부를 포함하며,
    상기 제1 AL 플립플롭은 상기 입력 래치부의 출력신호를 입력으로 인가받는 것을 특징으로 하는 내부 어드레스 생성장치.
  4. 제3항에 있어서,
    상기 제1 내지 제N AL 플립플롭은,
    상기 해당 애디티브레이턴시 정보신호를 리셋신호로 인가받아 상기 리셋신호의 활성화 시 상기 부출력 및 정출력을 리셋시키고,
    상기 리셋신호가 비활성화된 경우에, 자신의 입력신호를 상기 애디티브-구동클럭의 에지에 동기시켜 상기 부출력으로 출력하며,
    상기 애디티브-구동클럭의 다음 에지에 동기시켜 상기 정출력을 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  5. 제4항에 있어서,
    상기 제1 내지 제N AL 플립플롭은,
    상기 애디티브-구동클럭의 제1 논리레벨에 응답하여 상기 자신의 입력신호를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 상기 부출력을 제2 논리레벨로 리셋하고 비활성화 시 상기 제1 트랜스퍼 게이트의 출력신호를 래치하여 상기 부출력인 AL 지연-어 드레스로 출력하기 위한 제1 래치소자와,
    상기 애디티브-구동클럭의 제2 논리레벨에 응답하여 상기 제1 래치소자의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 상기 정출력를 제1 논리레벨로 리셋하고 비활성화 시 상기 제2 트랜스퍼 게이트의 출력신호를 래치하여 상기 정출력으로 출력하기 위한 제2 래치소자를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  6. 제5항에 있어서,
    상기 제1 래치소자는,
    상기 리셋신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호와 상기 제1 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제1 낸드게이트와, 상기 제1 낸드게이트의 출력신호를 입력으로 갖는 제2 인버터가 크로스 커플드되어 구현되는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  7. 제6항에 있어서,
    상기 제2 래치소자는,
    상기 리셋신호와 상기 제2 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제1 노어 게이트와,
    상기 제1 노어게이트의 출력신호를 입력으로 갖는 제3 인버터가 크로스 커플드되어 구현되는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  8. 제7항에 있어서,
    상기 구동클럭 생성수단은,
    상기 제1 애디티브레이턴시 정보신호의 비활성화 시 상기 내부클럭을 상기 애디티브-구동클럭으로 출력하기 위한 AL 클럭 생성부와,
    상기 쓰기구간신호의 활성화 시 상기 내부클럭을 상기 카스-구동클럭으로 출력하기 위한 CL 클럭 생성부를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  9. 제8항에 있어서,
    상기 AL 클럭 생성부는,
    상기 제1 애디티브레이턴시 정보신호를 반전시키기 위한 제4 인버터와,
    상기 제4 인버터의 출력신호와 상기 내부클럭을 입력으로 가져 상기 애디티 브-구동클럭으로 출력하기 위한 제1 앤드게이트를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  10. 제9항에 있어서,
    상기 CL 클럭 생성부는,
    상기 쓰기구간신호를 반전시키기 위한 제5 인버터와,
    상기 제5 인버터의 출력신호와 상기 애디티브-구동클럭을 입력으로 가져 상기 카스-구동클럭으로 출력하기 위한 제2 앤드게이트를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  11. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 쓰기 어드레스 생성수단은,
    상기 애디티브-어드레스를 상기 카스-구동클럭을 기준으로 카스레이턴시 이하의 지연시간을 갖는 상기 복수의 CL 지연-어드레스를 생성하기 위한 CL 플립플롭부와,
    상기 복수의 CL 지연-어드레스 중 상기 카스레이턴시에 대응되는 상기 CL 지연-어드레스만을 상기 쓰기-어드레스로 출력하기 위한 CL 선택부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  12. 제11항에 있어서,
    상기 CL 플립플롭부는,
    직렬 연결되어 앞 단의 정출력을 상기 카스-구동클럭 기준으로 반클럭 지연시켜 부출력인 상기 CL 지연-어드레스로 출력하고, 한 클럭 지연시켜 상기 정출력으로 출력하되, 해당 카스레이턴시 정보신호의 활성화 시 상기 정출력 및 부출력 리셋시키는 제1 내지 제N CL 플립플롭과,
    상기 제N CL 플립플롭의 상기 정출력을 상기 카스-구동클럭에 동기시켜 출력하기 위한 CL 래치부를 포함하며,
    상기 제1 CL 플립플롭은 상기 애디티브-어드레스를 입력으로 인가받는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  13. 제12항에 있어서,
    상기 제1 내지 제N CL 플립플롭은,
    상기 해당 카스레이턴시 정보신호를 리셋신호로 인가받아 상기 리셋신호의 활성화 시 상기 부출력 및 정출력을 리셋시키고,
    상기 리셋신호가 비활성화된 경우에, 자신의 입력신호를 상기 카스-구동클럭의 에지에 동기시켜 상기 부출력으로 출력하며,
    상기 카스-구동클럭의 다음 에지에 동기시켜 상기 정출력을 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  14. 제13항에 있어서,
    상기 제1 내지 제N CL 플립플롭은,
    상기 카스-구동클럭의 제1 논리레벨에 응답하여 상기 자신의 입력신호를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 상기 부출력을 제2 논리레벨로 리셋하고 비활성화 시 상기 제1 트랜스퍼 게이트의 출력신호를 래치하여 상기 부출력인 CL 지연-어드레스로 출력하기 위한 제1 래치소자와,
    상기 카스-구동클럭의 제2 논리레벨에 응답하여 상기 제1 래치소자의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 상기 정출력를 제1 논리레벨로 리셋하고 비활성화 시 상기 제2 트랜스퍼 게이트의 출력신호를 래치하여 상기 정출력으로 출력하기 위한 제2 래치소자를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  15. 제14항에 있어서,
    상기 제1 래치소자는,
    상기 리셋신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호와 상기 제1 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제1 낸드게이트와, 상기 제1 낸드게이트의 출력신호를 입력으로 갖는 제2 인버터가 크로스 커플드되어 구현되는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  16. 제15항에 있어서,
    상기 제2 래치소자는,
    상기 리셋신호와 상기 제2 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제1 노어 게이트와,
    상기 제1 노어게이트의 출력신호를 입력으로 갖는 제3 인버터가 크로스 커플드되어 구현되는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  17. 제16항에 있어서,
    상기 구동클럭 생성수단은,
    상기 제1 애디티브레이턴시 정보신호의 비활성화 시 상기 내부클럭을 상기 애디티브-구동클럭으로 출력하기 위한 AL 클럭 생성부와,
    상기 쓰기구간신호의 활성화 시 상기 내부클럭을 상기 카스-구동클럭으로 출력하기 위한 CL 클럭 생성부를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  18. 제1항에 있어서,
    상기 읽기 어드레스 생성수단은,
    읽기쓰기플래그에 응답하여 상기 외부 어드레스를 인가받기 위한 입력 래치부와,
    제1 애디티브레이턴시 정보신호에 제어받아 상기 입력 래치부의 출력신호를 전달하기 위한 입력 제어부와,
    상기 입력 래치부의 출력신호를 상기 애디티브-구동클럭을 기준으로 상기 애디티브레이턴시 이하의 지연시간을 갖는 상기 복수의 AL 지연-어드레스로 생성하기 위한 AL 플립플롭부와,
    상기 복수의 AL 지연-어드레스 중 상기 설정된 애디티브레이턴시에 대응되는 AL 지연-어드레스를 상기 애디티브-어드레스로 출력하기 위한 AL 선택부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  19. 제18항에 있어서,
    상기 AL 플립플롭부는,
    직렬 연결되어 앞 단의 정출력을 상기 애디티브-구동클럭 기준으로 반클럭 지연시켜 부출력인 상기 AL 지연-어드레스로 출력하고, 한 클럭 지연시켜 상기 정출력으로 출력하되, 해당 애디티브레이턴시 정보신호의 활성화 시 상기 정출력을 리셋시키는 제1 내지 제N AL 플립플롭과,
    상기 제N AL 플립플롭의 상기 정출력을 상기 애디티브-구동클럭에 동기시켜 출력하기 위한 AL 래치부를 포함하며,
    상기 제1 AL 플립플롭은 상기 입력 제어부의 출력신호를 입력으로 인가받는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  20. 제19항에 있어서,
    상기 입력 제어부는,
    상기 입력 래치부의 출력신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호와 상기 제1 애디티브레이턴시 정보신호를 입력으로 갖는 제1 노어게이트를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  21. 제20항에 있어서,
    상기 제1 내지 제N AL 플립플롭은,
    상기 해당 애디티브레이턴시 정보신호를 리셋신호로 인가받아 상기 리셋신호의 활성화 시 상기 정출력을 리셋시키고,
    상기 리셋신호가 비활성화된 경우에, 자신의 입력신호를 상기 애디티브-구동클럭의 에지에 동기시켜 상기 부출력으로 출력하며,
    상기 애디티브-구동클럭의 다음 에지에 동기시켜 상기 정출력을 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  22. 제21항에 있어서,
    상기 제1 내지 제N AL 플립플롭은,
    상기 애디티브-구동클럭의 제1 논리레벨에 응답하여 상기 자신의 입력신호를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 제1 트랜스퍼 게이트의 출력신호를 래치하여 상기 부출력인 AL 지연-어드레스로 출력하기 위한 제1 래치소자와,
    상기 애디티브-구동클럭의 제2 논리레벨에 응답하여 상기 제1 래치소자의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 상기 정출력를 제1 논리레벨로 리셋하고 비활성화 시 상기 제2 트랜스퍼 게이트의 출력신호를 래치하여 상기 정출력으로 출력하기 위한 제2 래치소자를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  23. 제22항에 있어서,
    상기 제2 래치소자는,
    상기 리셋신호와 상기 제2 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제2 노어 게이트와,
    상기 제2 노어게이트의 출력신호를 입력으로 갖는 제2 인버터가 크로스 커플드되어 구현되는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  24. 제23항에 있어서,
    상기 제1 래치소자는,
    상기 제1 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제3 인버터와, 상기 제3 인버터의 출력신호를 입력으로 갖는 제4 인버터가 크로스 커플드되어 구현되는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  25. 제18항 내지 제21항 중 어느 한 항에 있어서,
    상기 쓰기 어드레스 생성수단은,
    상기 애디티브-어드레스를 상기 카스-구동클럭을 기준으로 카스레이턴시 이하의 지연시간을 갖는 상기 복수의 CL 지연-어드레스를 생성하기 위한 CL 플립플롭부와,
    상기 복수의 CL 지연-어드레스 중 상기 카스레이턴시에 대응되는 상기 CL 지연-어드레스만을 상기 쓰기-어드레스로 출력하기 위한 CL 선택부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  26. 제25항에 있어서,
    상기 CL 플립플롭부는,
    직렬 연결되어 앞 단의 정출력을 상기 카스-구동클럭 기준으로 반클럭 지연시켜 부출력인 상기 CL 지연-어드레스로 출력하고, 한 클럭 지연시켜 상기 정출력으로 출력하되, 해당 카스레이턴시 정보신호의 활성화 시 상기 정출력을 리셋시키는 제1 내지 제N CL 플립플롭과,
    상기 제N CL 플립플롭의 상기 정출력을 상기 카스-구동클럭에 동기시켜 출력 하기 위한 CL 래치부를 포함하며,
    상기 제1 CL 플립플롭은 상기 애디티브-어드레스를 입력으로 인가받는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  27. 제26항에 있어서,
    상기 제1 내지 제N CL 플립플롭은,
    상기 해당 카스레이턴시 정보신호를 리셋신호로 인가받아 상기 리셋신호의 활성화 시 상기 정출력을 리셋시키고,
    상기 리셋신호가 비활성화된 경우에, 자신의 입력신호를 상기 카스-구동클럭의 에지에 동기시켜 상기 부출력으로 출력하며,
    상기 카스-구동클럭의 다음 에지에 동기시켜 상기 정출력을 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  28. 제27항에 있어서,
    상기 제1 내지 제N CL 플립플롭은,
    상기 카스-구동클럭의 제1 논리레벨에 응답하여 상기 자신의 입력신호를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 제1 트랜스퍼 게이트의 출력신호를 래치하여 상기 부출력인 CL 지연-어 드레스로 출력하기 위한 제1 래치소자와,
    상기 카스-구동클럭의 제2 논리레벨에 응답하여 상기 제1 래치소자의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 상기 정출력를 제1 논리레벨로 리셋하고 비활성화 시 상기 제2 트랜스퍼 게이트의 출력신호를 래치하여 상기 정출력으로 출력하기 위한 제2 래치소자를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  29. 제28항에 있어서,
    상기 리셋신호와 상기 제2 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제2 노어 게이트와,
    상기 제2 노어게이트의 출력신호를 입력으로 갖는 제2 인버터가 크로스 커플드되어 구현되는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  30. 제29항에 있어서,
    상기 제1 래치소자는,
    상기 제1 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제3 인버터와, 상기 제3 인버터의 출력신호를 입력으로 갖는 제4 인버터가 크로스 커플드되어 구현되는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  31. 제30항에 있어서,
    상기 구동클럭 생성수단은,
    상기 제1 애디티브레이턴시 정보신호의 비활성화 시 상기 내부클럭을 상기 애디티브-구동클럭으로 출력하기 위한 AL 클럭 생성부와,
    상기 쓰기구간신호의 활성화 시 상기 내부클럭을 상기 카스-구동클럭으로 출력하기 위한 CL 클럭 생성부를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  32. 제31항에 있어서,
    상기 AL 클럭 생성부는,
    상기 제1 애디티브레이턴시 정보신호를 반전시키기 위한 제5 인버터와,
    상기 제5 인버터의 출력신호와 상기 내부클럭을 입력으로 가져 상기 애디티브-구동클럭으로 출력하기 위한 제1 앤드게이트를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  33. 제32항에 있어서,
    상기 CL 클럭 생성부는,
    상기 쓰기구간신호를 반전시키기 위한 제6 인버터와,
    상기 제6 인버터의 출력신호와 상기 애디티브-구동클럭을 입력으로 가져 상기 카스-구동클럭으로 출력하기 위한 제2 앤드게이트를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  34. 외부신호의 활성화로 부터 구동클럭을 기준으로 설정된 레이턴시에 대응되는 지연시간 이하의 지연을 갖는 복수의 지연신호로 생성하고, 상기 복수의 지연신호 중 상기 레이턴시에 대응되는 신호를 내부신호로 출력하기 위한 내부신호 생성수단; 및
    상기 레이턴시에 응답하여 내부클럭을 상기 구동클럭으로 출력하기 위한 구동클럭 생성수단
    을 구비하는 반도체메모리소자.
  35. 제34항에 있어서,
    상기 내부신호 생성수단은,
    상기 외부신호를 상기 구동클럭을 기준으로 상기 레이턴시 이하의 지연시간을 갖는 상기 복수의 지연신호를 생성하기 위한 플립플롭부와,
    상기 복수의 지연신호 중 상기 레이턴시에 대응되는 상기 지연신호를 상기 내부신호로 출력하기 위한 선택부를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  36. 제35항에 있어서,
    상기 플립플롭부는,
    직렬 연결되어 앞 단의 정출력을 상기 구동클럭 기준으로 반클럭 지연시켜 부출력인 상기 지연신호로 출력하고, 한 클럭 지연시켜 정출력으로 출력하되, 해당 레이턴시 정보신호의 활성화 시 상기 정출력 및 부출력 리셋시키는 제1 내지 제N 플립플롭과,
    상기 제N 플립플롭의 상기 정출력을 상기 구동클럭에 동기시켜 출력하기 위한 래치부를 포함하며,
    상기 제1 플립플롭은 상기 외부신호를 입력으로 인가받는 것
    을 특징으로 하는 반도체메모리소자.
  37. 제36항에 있어서,
    상기 제1 내지 제N 플립플롭은,
    상기 해당 레이턴시 정보신호를 리셋신호로 인가받아 상기 리셋신호의 활성화 시 상기 부출력 및 정출력을 리셋시키고,
    상기 리셋신호가 비활성화된 경우에, 자신의 입력신호를 상기 구동클럭의 에지에 동기시켜 상기 부출력으로 출력하며,
    상기 구동클럭의 다음 에지에 동기시켜 상기 정출력을 출력하는 것
    을 특징으로 하는 반도체메모리소자.
  38. 제37항에 있어서,
    상기 제1 내지 제N 플립플롭은,
    상기 구동클럭의 제1 논리레벨에 응답하여 상기 자신의 입력신호를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 상기 부출력을 제2 논리레벨로 리셋하고 비활성화 시 상기 제1 트랜스퍼 게이트의 출력신호를 래치하여 상기 부출력인 지연신호로 출력하기 위한 제1 래치소자와,
    상기 구동클럭의 제2 논리레벨에 응답하여 상기 제1 래치소자의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 상기 정출력를 제1 논리레벨로 리셋하고 비활성 화 시 상기 제2 트랜스퍼 게이트의 출력신호를 래치하여 상기 정출력으로 출력하기 위한 제2 래치소자를 구비하는 것
    을 특징으로 하는 반도체메모리소자.
  39. 제38항에 있어서,
    상기 제1 래치소자는,
    상기 리셋신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호와 상기 제1 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제1 낸드게이트와, 상기 제1 낸드게이트의 출력신호를 입력으로 갖는 제2 인버터가 크로스 커플드되어 구현되는 것
    을 특징으로 하는 반도체메모리소자.
  40. 제39항에 있어서,
    상기 제2 래치소자는,
    상기 리셋신호와 상기 제2 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제1 노어 게이트와,
    상기 제1 노어게이트의 출력신호를 입력으로 갖는 제3 인버터가 크로스 커플드되어 구현되는 것
    을 특징으로 하는 반도체메모리소자.
  41. 제36항에 있어서,
    상기 플립플롭부는,
    직렬 연결되어 앞 단의 정출력을 상기 구동클럭 기준으로 반클럭 지연시켜 부출력인 상기 지연신호로 출력하고, 한 클럭 지연시켜 상기 정출력으로 출력하되, 해당 레이턴시 정보신호의 활성화 시 상기 정출력을 리셋시키는 제1 내지 제N 플립플롭과,
    상기 제N 플립플롭의 상기 정출력을 상기 구동클럭에 동기시켜 출력하기 위한 래치부를 포함하며,
    상기 제1 플립플롭은 상기 외부신호를 입력으로 인가받는 것
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  42. 제41항에 있어서,
    상기 제1 내지 제N 플립플롭은,
    상기 구동클럭의 제1 논리레벨에 응답하여 상기 자신의 입력신호를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 제1 트랜스퍼 게이트의 출력신호를 래치하여 상기 부출력인 지연신호로 출력하기 위한 제1 래치소자와,
    상기 구동클럭의 제2 논리레벨에 응답하여 상기 제1 래치소자의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트와,
    상기 리셋신호의 활성화 시 상기 정출력를 제1 논리레벨로 리셋하고 비활성화 시 상기 제2 트랜스퍼 게이트의 출력신호를 래치하여 상기 정출력으로 출력하기 위한 제2 래치소자를 구비하는 것
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  43. 제42항에 있어서,
    제2 래치소자는,
    상기 리셋신호와 상기 제2 트랜스퍼 게이트의 출력신호를 입력으로 갖는 제2 노어 게이트와,
    상기 제2 노어게이트의 출력신호를 입력으로 갖는 제2 인버터가 크로스 커플드되어 구현되는 것
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  44. 제43항에 있어서,
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