KR100747808B1 - 트랙 및 홀드 증폭기 - Google Patents

Abstract

본 발명은 입력 버퍼, pn 접합 스위치 및 홀드 캐패시터를 연속해서 포함하는 adc 변환기용 트랙 및 홀드 증폭기에 관한 것이다. 피드백은 홀드 캐패시터와 입력 버퍼 사이에 제공되고, 홀드 모드 동안 피드백을 디스에이블시키기 위한 수단들이 제공된다.

Description

트랙 및 홀드 증폭기{A TRACK AND HOLD AMPLIFIER}

본 발명은 입력 신호를 수신하여, 이 수신된 입력 신호를, 제 2 단자가 홀드 캐패시터(hold capacitor)에 접속된 pn 접합 스위치의 제 1 단자에 송신하는 입력 버퍼(input buffer)와, 전술한 pn 접합 스위치의 제 1 단자에 스위칭 신호를 제공하여, 트랙 모드(track mode) 동안에는 버퍼링된 입력 신호를 스위칭 pn 접합을 통해 홀드 캐패시터로 송신하고 홀드 모드 동안에는 이러한 송신을 차단하도록 하는 수단을 포함하는 트랙 및 홀드 증폭기(a track and hold amplifier)에 관한 것이다. 이런 종류의 트랙 및 홀드 증폭기는 간행물 "A 12-b, 60-msample/s Cascaded Folding and Interpolating ADC"(by Vrenkamp and R.Roovers in IEEE Journal of Solid State Circuit, Vol. 32, No. 12, December 1997, Pages 1876-1886)에 개시되어 있다.

트랙 및 홀드 증폭기는 종종 샘플링 동작을 양자화 동작(quantization)과 분리시키기 위해 아날로그 대 디지털 변환기의 입력단에 사용된다. 현재 다단계 AD 구조는 다수의 비교기(comparators)를 갖는데, 이는 동시에 작동하지는 않는다. 하지만, 모든 비교기가 동일한 아날로그 신호 값을 판독하는 것은 필요하다. 트랙 및 홀드 증폭기의 기능은 트랙 및 홀드 증폭기의 샘플링 순간에 입력 신호의 전압 레벨을 결정하고 임의의 주기 동안 이 값을 유지하여 모든 비교기가 동일한 아날로그 신호 값을 판독하는 것을 보장하도록 하는 것이다. 더욱이, 각각의 비교기는 비교되는 입력 신호 레벨이 소정의 지연 후에만 그의 올바른 레벨에 도달하게 하는 입력 캐패시턴스를 갖는다. 그러므로, 비교기는 트랙 및 홀드 증폭기 없이도 특히, 더 높은 신호 주파수에서 올바른 신호 레벨을 비교할 것이다. 트랙 및 홀드 증폭기는 올바른 값에서 입력 신호를 샘플링하고 이 값을 홀드 모드 동안 유지하여 비교기 입력이 후속하는 양자화를 위한 올바른 신호 레벨에 도달하기에 충분한 시간을 갖게된다.

전술한 종래 기술의 트랙 및 홀드 증폭기의 결함은 트랙 모드 동안 특히, 더 높은 주파수 신호에서 더 큰 전류가 홀드 캐패시터를 도통한다는 것이다. 이러한 더 큰 전류는 pn 접합 스위치를 통해 홀딩 캐패시턴스 내에 흐른다. 이는 큰 비선형 신호 왜곡을 초래하고 그 결과 잘못된 신호 샘플링을 초래한다. pn 접합에 의해 야기된 이러한 신호 왜곡은 수 십 mV의 값에 쉽게 이를 수도 있는데, 총 신호 진폭이 기껏해야 1 V인 현재의 애플리케이션에는 너무 크다.

발명의 개요

본 발명의 목적은 종래 기술의 트랙 및 홀드 증폭기의 이러한 결함을 극복하는 것이고, 따라서 본 발명의 트랙 및 홀드 증폭기는 pn 접합 스위치의 제 2 단자 로부터 입력 버퍼로의 피드백 접속부와 트랙 모드 동안에는 피드백을 인에이블시키고 홀드 모드 동안에는 피드백을 디스에이블시키는 수단을 특징으로 한다. pn 접합 스위치의 제 2 단자로부터 입력 버퍼로의 피드백은 제 2 단자에서의 신호 왜곡을 줄이고 왜곡을 pn 접합 스위치의 제 1 단자로 시프트시키는데, 이는 해롭지 않다. 그러나, 입력 신호가 이러한 피드백 경로를 통해 홀딩 캐패시턴스에 도달할 수 있기 때문에 이러한 피드백이 증폭기의 홀드 피드스루(hold feedthrough)에 해로운 영향을 미친다. 따라서, 피드백은 홀드 모드 동안에는 디스에이블된다. 예를 들어, 피드백은 입력 버퍼를 통하는 전류를 컷오프시킴으로써 홀드 모드 동안 디스에이블될 수 있다. 그러나, 이는 증폭기의 입력 임피던스가 트랙 및 홀드 스위칭 신호에 따라 변하는 본질적인 결함을 갖는다. 따라서, 본 발명에 따른 바람직한 장치는 트랙 모드 동안에는 피드백을 인에이블시키고 홀드 모드 동안에는 피드백을 디스에이블시키는 전술한 수단이 전술한 피드백 접합부 내의 제 2 pn 접합 스위치와, 스위칭 신호를 제 2 pn 접합 스위치에 제공하는 제 2 수단을 포함한다.

스위칭 신호를 제 2 pn 접합 스위치에 제공하는 수단은 입력 버퍼와 제 2 pn 접합 스위치 사이의 피드백 접합부에 큰 전압 점프를 야기할 수도 있다. 이러한 전압 점프는 제 2 pn 접합 스위치의 접합 캐패시턴스를 통해 홀드 캐패시터의 전압의 간섭을 야기할 수 있다. 본 발명의 또 다른 목적은 이러한 간섭을 제한하는 것이며, 본 발명의 트랙 및 홀드 증폭기는 입력 버퍼와 제 2 pn 접합 스위치 사이의 피드백 접속부에 접속되는 클램핑 수단을 더 특징으로 할 수 있다.

본 발명의 또 다른 목적은 제 1 pn 접합 스위치의 제 2 단자와 홀드 캐패시터 사이에, 피드백 경로의 안정성을 증가시키는 저항성 수단을 특징으로 하는 트랙 및 홀드 증폭기를 제공하는 것이다.

본 발명의 이러한 측면 및 다른 측면들은 첨부된 도면을 참조하여 더 상세히 설명될 것이다.

도 1은 종래 기술로 알려진 트랙 및 홀드 증폭기의 실시예,

도 2는 본 발명에 따른 트랙 및 홀드 증폭기의 제 1 실시예,

도 3은 본 발명에 따른 트랙 및 홀드 증폭기의 제 2 실시예.

종래 기술인 도 1의 트랙 및 홀드 증폭기는 제 1 에미터 결합 트랜지스터 쌍 T₁-T₂를 구비한 입력 버퍼 I_B와 공통 에미터 전류 소스 S₁을 포함한다. 트랜지스터 T₂는 상호접속되는 컬렉터 전극 및 베이스 전극과 컬렉터 부하 전류 소스 S₂를 갖는다. 이러한 잘 알려진 장치는 특히, 소스 S₁의 전류가 소스 S₂의 전류의 두 배인 경우에 트래지스터 T₁의 베이스 전극에 인가되는 입력 신호 전압 V_i를 실질적으로 동일한 전압으로 트랜지스터 T₂의 베이스 전극에 송신한다. 입력 버퍼의 출력은 접속점 P를 통해 스위칭 에미터 팔로워 트랜지스터 T₃의 베이스 전극에 결합된다. 이러한 트랜지스터 T₃의 에미터 전극은 홀드 캐패시터 C_H 및 출력 버퍼 O_B의 입력단에 접속된다. 이 출력 버퍼는 공통 에미터 전류 소스 S₃를 갖는 제 2 에미터 결합 트랜지스터 쌍 T₄-T₅를 포함한다. 트랜지스터 T₅는 상호접속되는 컬렉터 전극 및 베이스 전극과 컬렉터 부하 전류 소스 S₄를 갖는다. 더욱이, 상호접속되는 컬렉터 및 베이스 전극을 갖는 DC 시프트 트랜지스터 T₆는 트랜지스터 T₅의 컬렉터 전극과 전류 소스 S₄사이에 삽입된다. 전류 소스 S₄와 DC 시프트 트랜지스터 T₆ 사이의 상호접속부는 트랙 및 홀드 증폭기의 출력 V_O를 구성한다.

본 장치는 공통 에미터 전류 소스 S₅를 갖는 제 3 에미터 결합 트랜지스터 쌍 T₇-T₈을 더 포함한다. 트랜지스터 T₇의 컬렉터 전극은 에미터 팔로워 트랜지스터 T₃의 베이스 전극에 접속되고, 트랜지스터 T₈의 컬렉터 전극은 트랜지스터 T₃의 에미터 전극에 접속된다. 트랜지스터 T₇ 및 T₈의 베이스 전극은 트랙 모드 동안에는 트랜지스터 T₈의 베이스 전극은 하이(high)로, 트랜지스터 T₇의 베이스 전극은 로우(low)로 만들고, 반대로 홀드 모드 동안에는 트랜지스터 T₈의 베이스 전극은 로우로, 트랜지스터 T₇의 베이스 전극은 하이로 만드는 트랙 및 홀드 스위칭 펄스 T/H를 수신한다.

동작 중 트랙 모드 동안에는 전류 소스 S₅의 전류가 트랜지스터 T₈을 통해 에미터 팔로워 트랜지스터 T₃의 에미터 전극으로 흐른다. 결과적으로 입력 버퍼를 통해 트랜지스터 T₃의 베이스 전극에 인가되는 신호 전압 V_i는 낮은 임피던스에서 나타나고 1 V_be 접합 전압 시프트는 홀드 캐패시터 C_H 및 출력 버퍼 O_B의 입력단에서 낮아진다. 입력 버퍼에서와 마찬가지로 특히, 소스 S₃의 전류가 S₄의 전류의 두 배가 될 때, 트랜지스터 T₄ 및 T₅를 통하는 전류는 같아져서 트랜지스터 T₅의 베이스(및 컬렉터) 전압이 트랜지스터 T₄의 베이스 전압과 같게 된다. 에미터 팔로워 트랜지스터 T₃에 의해 야기된 하향 전압 시프트를 보상하기 위해서는 버퍼링된 신호가 트랜지스터 T₆에 의해 1 V_be 접합 전압만큼 상향으로 이동되고, 그 후에는 증폭기의 출력 O에 인가된다. 결과적으로, 트랙모드 동안 트랙 및 홀드 증폭기의 출력 신호는 입력 신호와 실질적으로 같게 된다.

홀드 모드 동안에는 소스 S₅의 전류가 트랜지스터 T₇을 통해 흐르고 점 P의 전압을 떨어뜨린다. 이제, 트랜지스터 T₃는 스위칭 오프되고, 트랜지스터 T₄의 베이스 전압 및 그에 따른 단자 O에서의 출력 전압은 트랙 모드의 마지막에 갖는 레벨에서의 홀드 캐패시터의 전압에 의해 결정된다. 점 P에서의 전압 드롭은 트랜지스터 T₂의 에미터 베이스 접합을 컷오프 방향으로 바이어스시킬 수 있다는 것을 유의해야 한다. 따라서, 입력 버퍼의 기능은 트랙 모드 동안 입력에서의 임피던스 레벨을 낮추는 것과는 별도로, 홀드 모드 동안 점 P를 입력 신호 소스로부터 분리시 키는 것이며, 따라서 점 P의 전압은 낮아지게 된다.

도 1의 장치에서는 베이스 전극이 출력 단자 O에 접속되고 에미터 전극이 점 P에 접속된 클램핑 트랜지스터 T₉를 부가적으로 갖는다. 트랙 모드 동안 점 P에서의 전압과 출력 단자 O에서의 전압은 클램핑 트랜지스터 T₉이 컷오프되거나 동작하지 않도록 실질적으로 같아지게 된다. 그러나, 홀드 모드 동안 점 P가 1 V_be 접합 전압 이상으로 풀다운된다면, 트랜지스터 T₉는 도전성이 되어 P 점에서의 전압 드롭을 1 V_be 접합 전압으로 제한한다. 점 P에서의 너무 큰 전압 드롭은 트랜지스터 T₃의 기생 베이스 에미터 캐패시턴스를 통해 출력 전압 내에 너무 큰 천이 펄스를 초래할 수 있기 때문에 이러한 방법이 취해진다.

종래 기술인 도 1의 장치의 결함은, 트랙 모드 동안 신호 변화로 인해 특히, 예컨대, 20 MHz의 높은 신호 주파수에서 큰 전류가 홀드 캐패시터 C_H 내로 흐르게된다는 것이다. 이러한 큰 전류는 팔로워 트랜지스터 T₃를 통해 홀드 캐패시터 내로 흐르고, 그로 인해 이 트랜지스터의 비선형 베이스 에미터 접합 양단에 크고 비선형인 전압 변화를 야기하여 트랙 및 홀드 증폭기가 실제로 왜곡된 신호 레벨을 샘플링 하고 보유하도록 한다.

도 1에서 대응하는 회로 요소와 같은 참조 번호를 갖는 도 2의 장치는 전술한 왜곡을 막는다. 이 장치에서는 트랜지스터 T₂의 베이스 전극이 이 트랜지스터의 컬렉터 전극과 접속되는 대신에 트랜지스터 T₁₀을 통해 트랜지스터 T₃의 에미터 전극에 접속되어, 트랜지스터 T₂의 컬렉터 전극으로부터 트랜지스터 T₃의 베이스 에미터 접합과 트랜지스터 T₁₀을 통해 트랜지스터 T₂의 베이스 전극으로 피드백 루프가 구성되도록 한다. 입력 버퍼는 T₂의 베이스 전압을 입력 전압과 실질적으로 같게 만들고자 하지만, 이러한 피드백 루프는 트랜지스터 T₃의 에미터 전압을 트랜지스터 T₂의 베이스 전압과 실질적으로 같게 만들어, 그 결과 T₃의 에미터 전압이 실질적으로 왜곡 없는 입력 전압을 나타내게 한다. 사실, 트랜지스터 T₃의 에미터 베이스 접합에 의해 야기되는 왜곡은 이제 에미터 전극 대신에 트랜지스터 T₃의 베이스 전극에 나타나게 된다.

트랜지스터 T₂의 베이스 전극 및 트랜지스터 T₃의 에미터 전극이 상호 직접적으로 접속될 경우에는 홀드 모드 동안에 문제가 발생한다. 이제는 이러한 홀드 모드 동안에 트랜지스터 T₃가 컷오프되어 T₂의 베이스 전극이 홀드 캐패시터 C_H 의 홀드 전압을 따르게 된다. 입력 전압 V_i가 홀드 모드 동안 상승하지만 트랜지스터 T₂의 베이스 에미터 접합을 감소시킬 경우에는 홀드 캐패시터를 충전(방전)시키는 많은 전류가 흘러 홀드 전압이 왜곡된다. 이러한 바람직하지 못한 홀드 모드 피드스루(feedthrough)는 T₃의 에미터 전극과 T₂의 베이스 전극 사이의 피드백 경로 내에 pn 접합 스위치를 삽입함으로써 막을 수 있다. 도 2의 장치에서, 이러한 스위치는 트랜지스터 T₁₀에 의해 구현되는데, 이는 상호접속된 베이스 전극과 에미터 전극을 가지므로 다이오드로 동작한다. 이러한 스위치를 동작하기 위해서 도 2의 장치는 트랜지스터 T₁₀의 컬렉터/베이스에 접속된 전류 소스 S₆와, 트랜지스터 T₁₁ 의 컬렉터가 트랜지스터 T₁₀의 베이스 전극에 접속되고 트랜지스터 T₁₂의 컬렉터 전극이 트랜지스터 T₁₀의 에미터 전극에 접속된 에미터 전류 소스 S₇를 구비한 제 4의 에미터 결합형 트랜지스터 쌍 T₁₁-T₁₂ 를 더 포함한다. 트랜지스터 쌍 T₇-T ₈의 경우와 마찬가지로 트랜지스터 T₁₁ 및 T₁₂의 베이스 전극은 트랙 및 홀드 스위칭 펄스 T/H를 수신한다. 트랙 모드 동안 소스 S₆의 전류는 트랜지스터 T₁₀과 T₁₂를 도통하여 트랜지스터 T₁₀의 베이스 에미터 접합은 도전성이 된다. 반대로, 홀드 모드 동안 소스 S₇의 전류가 소스 S₆의 전류보다 더 큰 경우에는 소스 S₆의 전류가 트랜지스터 T₁₁을 도통하고 트랜지스터 T₁₀의 베이스 에미터 접합은 컷오프되어 전술한 바람직하지 못한 홀드 모드 피드스루를 막는다.

도 1의 장치에서 트랜지스터 T₃의 도전성 베이스 에미터 접합에 의한 최초의 트랙 모드 왜곡은 도 2의 장치에서 T₁₀의 도전성 베이스 에미터 접합으로 인한 유사한 왜곡으로 대체되지 않는다는 것을 알 수 있다. 이는 T₁₀의 도전성 베이스 에미 터 접합을 통해서는 실질적으로 DC 전류만 흐르고 이 접합을 도통하는 AC 신호 전류는 무시할 수 있기 때문이다.

또한, 홀드 모드 동안 도전성 트랜지스터 T₁₁은 점 Q, 즉 트랜지스터 T₂ 및 T₁₀의 베이스 전극의 상호접속부의 전압을 풀다운(pull down)시킨다는 것이 관측된다. 이러한 풀다운은, 베이스 전극이 출력 단자 V_O에 접속되고 에미터 전극이 점 Q에 접속된 또 다른 클램핑 트랜지스터 T₁₃에 의해 제한된다. 이러한 점 Q의 전압 풀다운은 트랜지스터 T₁₀뿐만 아니라 T₂도 컷오프하는데, 이는 홀드 모드 피드스루의 또 다른 감소를 제공한다. 점 Q에서의 전압 풀다운이 입력 전압 V_i의 모든 값에 대해 트랜지스터 T₂를 컷오프시킬만큼 충분히 크지 못하다면, 이러한 풀다운은 클램핑 트랜지스터 T₁₃의 에미터 리드(emitter lead) 내에 적절한 값의 저항(R₁)을 삽입함으로써 증가될 수 있다.

또 다른 저항 R₂가 스위칭된 에미터 팔로워 트랜지스터 T₃의 에미터 전극과 홀드 캐패시터 C_H 사이에 포함된다. 이 저항의 기능은 세 가지다.

- 트랜지스터 T₃의 에미터는 큰 홀드 캐패시터 C_H와 함께 LC 루프를 구성하는 유도성 임피던스를 나타낸다. 저항 R₂는 이 LC 루프의 바람직하지 못한 공명(ringing)을 제거한다(damps out).

- 저항 R₂는 KT/C 잡음을 필터링하여 홀드 캐패시터에 이르지 못하게 한다.

- 저항 R₂는 홀드 캐패시터 C_H를 피드백 루프 T₃, T₁₀, T₂ 로부터 분리한다. 이는 이러한 피드백 루프의 안정성을 개선한다.

또 다른 장치가 도 3에 도시되는데, 도 1 및 도 2에 대응하는 요소 역시 동일한 참조 번호를 갖는다. 도 2의 장치에서와 마찬가지로 이 장치도 트랜지스터 T₃의 에미터 전극으로부터 트랜지스터 T₂의 베이스 전극으로 피드백 접속을 갖지만, 이 장치에는 스위칭 트랜지스터 T₁₀이 없다. 홀드 모드 동안 피드백을 디스에이블시키기 위해서 입력 버퍼의 전류 소스 S₁은 공통 에미터 소스 S₈을 갖는 에미터 결합형 트랜지스터 쌍 T₁₄-T₁₅로 대체되었다. 트랜지스터 T₁₅의 컬렉터 전극은 트랜지스터 쌍 T₁-T₂의 공통 에미터 전극에 접속되고 트랜지스터 T₁₄의 컬렉터 전극은 양의 전원에 접속된다. 또 다른 전류 소스 S₉는 양의 전원과 T₁ 및 T₂의 공통 에미터 사이에 접속된다. 트랜지스터 쌍 T₁₄-T₁₅의 베이스 전극은 트랙 및 홀드 스위칭 펄스 T/H를 수신하는데, 이는 트랙 모드 동안에는 T₁₅의 베이스 전극을 하이(high)로 만들고 홀드 모드 동안에는 T₁₄의 베이스 전극을 하이로 만든다

동작 중 트랙 모드 동안 트랜지스터 T₁₅는 도전성이고 트랜지스터 T₁₄는 컷오프되며, 결합된 T₁ 및 T₂의 에미터 전극에는 소스 S₈과 소스 S₉의 전류의 차이만큼의 전류가 흐른다. S₈의 전류가 S₉의 전류보다 더 큰 경우, 차 전류(difference current)는 도 1 및 도 2의 장치 내의 소스 S₁의 전류와 동일한 기능을 하고 트랜지스터 T₁ 및 T₂는 통상적으로 입력 신호를 버퍼링하기 위해 동작한다. 홀드 모드 동안 트랜지스트 T₁₅는 컷오프되고 트랜지스터 T₁₄는 소스 S₈의 전류를 도전시킨다. 이제, 소스 S₉의 전류는 T₁ 및 T₂의 두 개의 에미터 전극의 전위를 상승시켜 이들 두 트랜지스터를 컷오프시킨다. T₂가 컷오프되면 트랜지스터 T₃의 에미터 전극으로부터 트랜지스터 T₂로의 피드백은 디스에이블되고 이러한 접속부를 통한 홀드 모드 피드스루는 대부분 막을 수 있다. 따라서, 도 3의 장치 내의 트랜지스터 T₂는 도 2의 장치 내의 트랜지스터 T₁₀의 기능을 수행한다. 트랜지스터 T₁의 동시적 컷오프는 홀드 모드 피드스루의 감소를 돕는다.

트랜지스터 쌍 T₁-T₂의 공통 에미터 전극에서의 전압 펄스의 진폭을 줄이기 위해 상호 접속된 베이스 전극과 컬렉터 전극을 갖는 클램핑 트랜지스터(다이오드) T₁₆이 입력 버퍼 T₁-T₂의 공통 에미터와 출력 버퍼 T₄-T₅의 공통 에미터 사이에 상호접속된다. 트랙 모드 동안, 양 공통 에미터는 실질적으로 동일한 전위, 즉 [입력 신호 전압 V_i - 1 V_be 접합 전압]을 갖는다. 클램핑 트랜지스터 T₁₆은 홀드 모드 동안 도전성이 되고 T₁ 및 T₂의 에미터의 전압이 입력 신호 전압 V_i보다 상승하는 것을 막는다. 도 3의 장치에서는 트랜지스터 T₁₀의 부재로 인해 출력 버퍼의 입력단에서의 전압이 도 2의 장치에서보다 1 V_be 접합 전압만큼 시프트된 것이기 때문에 출력 단자 O가 트랜지스터 T₅와 T₆ 사이에 접속된다.

실제로, 도 3의 장치는 DC 전원으로부터 더 적은 에너지를 소모하기 때문에 도 2의 장치가 도 3의 장치보다 더 선호될 수도 있다. 더욱이 도 3의 단점은 트랜지스터 T₁이 트랙 모드 동안은 도전성이 되고 홀드 모드 동안은 컷오프되기 때문에 장치의 입력 임피던스가 트랙 및 홀드 스위칭에 따라 변한다는 것이다.

Claims (4)

1. 입력 신호를 수신하고, 상기 수신된 입력 신호를 pn 접합 스위치(T₃)의 베이스(P) - 상기 pn 접합 스위치(T₃)의 에미터는 홀드 캐패시터(C_H)에 접속됨 - 로 전송하는 입력 버퍼(I_B)와,

   상기 pn 접합 스위치의 상기 베이스(P)로 스위칭 신호를 제공하여, 트랙 모드 동안에는 상기 pn 접합 스위치(T₃)를 통해 상기 버퍼링된 입력 신호를 상기 홀드 캐패시터로 전송하고 홀드 모드 동안에는 이러한 전송을 차단하는 수단(T₇, T₈)을 포함하는 트랙 및 홀드 증폭기로서,

   상기 pn 접합 스위치(T₃)의 상기 에미터로부터 상기 입력 버퍼(I_B)로의 피드백 접속부와, 상기 트랙 모드 동안에는 상기 피드백 접속부를 인에이블시키고 상기 홀드 모드 동안에는 상기 피드백 접속부를 디스에이블시키는 수단을 특징으로 하는

   트랙 및 홀드 증폭기.
2. 제 1 항에 있어서,

   상기 트랙 모드 동안에는 상기 피드백 접속부를 인에이블시키고 상기 홀드 모드 동안에는 상기 피드백 접속부를 디스에이블시키는 상기 수단은 상기 피드백 접속부 내의 제 2 pn-접합 스위치(T₁₀)와, 상기 스위칭 신호를 상기 제 2 pn 접합 스위치(T₁₀)에 제공하는 제 2 수단(T₁₁, T₁₂)을 포함하는 것을 특징으로 하는

   트랙 및 홀드 증폭기.
3. 제 2 항에 있어서,

   상기 입력 버퍼(I_B)와 상기 제 2 pn 접합 스위치(T₁₀) 사이에서 상기 피드백 접속부에 클램핑 수단(T₁₃, R₁)이 접속되는 것을 특징으로 하는

   트랙 및 홀드 증폭기.
4. 제 1 항에 있어서,

   상기 피드백 접속부의 안정성을 증가시키기 위해 상기 제 1 pn 접합 스위치(T₃)의 상기 에미터와 상기 홀드 캐패시터(C_H) 사이에 저항성 수단(R₂)을 포함하는 것을 특징으로 하는

   트랙 및 홀드 증폭기.

Images