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KR100723527B1 - 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자 - Google Patents

수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자 Download PDF

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KR100723527B1
KR100723527B1 KR1020060013711A KR20060013711A KR100723527B1 KR 100723527 B1 KR100723527 B1 KR 100723527B1 KR 1020060013711 A KR1020060013711 A KR 1020060013711A KR 20060013711 A KR20060013711 A KR 20060013711A KR 100723527 B1 KR100723527 B1 KR 100723527B1
Authority
KR
South Korea
Prior art keywords
channel
forming
impurity region
source
active pillars
Prior art date
Application number
KR1020060013711A
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English (en)
Inventor
서형원
윤재만
박동건
김성구
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US11/638,797 priority patent/US7759198B2/en
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Publication of KR100723527B1 publication Critical patent/KR100723527B1/ko
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Abstract

수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및 그에 의해 제조된 반도체 소자를 제공한다. 상기 제조방법에 있어서 먼저, 기판 상에 제1방향의 행(row)과 상기 제1방향에 교차하는 제2방향의 열(column)로 배열된 활성 필라들을 형성한다. 상기 각 활성 필라는 채널부를 구비한다. 상기 채널부에 채널 불순물 영역을 형성한다. 상기 채널 불순물 영역이 형성된 채널부의 외주에 상기 채널부를 둘러싸는 게이트 전극을 형성한다. 이와 같이, 상기 채널부를 물리적으로 정의한 후, 상기 채널 불순물 영역을 형성함으로써 상기 채널 불순물 영역을 상기 채널부에 자기정렬되도록 형성할 수 있다.

Description

수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및 그에 의해 제조된 반도체 소자{Method of manufacturing semiconductor device including vertical channel transistor and semiconductor device fabricated using the same}
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 레아아웃도들이다.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 일부파쇄 사시도들이다.
도 3a 내지 도 3j는 도 1a 내지 도 1f의 절단선 X-X를 따라 취해진 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 단면도들이다.
도 4a 내지 도 4j는 도 1a 내지 도 1f의 절단선 Y-Y를 따라 취해진 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 단면도들이다.
(도면의 주요 부위에 대한 부호의 설명)
100 : 기판 B/L : 비트 라인
100a : 소자분리 트렌치 P : 활성 필라
110 : 채널부 110c : 채널 불순물 영역
105 : 소오스부 231 : 게이트 전극
240 : 콘택 패드 245 : 스토리지 전극
225 : 매립 절연막 220 : 제1 층간절연막
G : 그루브 235 : 제2 층간절연막
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법에 관한 것이다.
게이트 전극이 반도체 기판 상에 형성되고 게이트 전극 양측에 접합 영역이 형성되는 플래너 타입(plannar type)의 트랜지스터를 채용하는 반도체 소자에 있어서, 반도체 소자의 집적 밀도가 증가함에 따라 채널 길이를 감소시키고자 하는 시도가 계속되고 있다. 그러나, 채널 길이를 감소시키면 드레인 유기 장벽 저하(DIBL:drain induced barrier lowering), 핫 캐리어 효과(hot carrier effect) 및 펀치 스루(punch through)와 같은 단채널 효과(short channel effect)가 발생할 수 있다. 이러한 단채널 효과를 방지하기 위하여, 접합 영역의 깊이를 감축시키는 방법 및 채널부에 그루브(groove)를 형성하여 상대적으로 채널 길이를 연장하는 방법 등 다양한 방법이 제안되었다.
그러나, 반도체 메모리 소자, 특히, DRAM(dynamic random access memory)의 집적 밀도가 기가 비트(giga bit)에 육박함에 따라, 단채널 효과를 방지하기 위한 상기 시도들도 한계에 다다르고 있다.
이를 해결하기 위해, 수직 채널을 구비하는 트랜지스터들이 개시되었다.
미국등록특허 제5,817,552호는 수직 채널을 갖는 트랜지스터를 구비하는 디램 셀(DRAM cell) 및 그의 제조방법을 개시한다. 상기 디램 셀의 제조방법에 있어서, 제1 도전성 타입으로 도우핑된 제1층, 상기 제1 도전성 타입과 반대의 제2 도전성 타입으로 도우핑된 제2층 및 상기 제1 도전성 타입으로 도우핑된 제3층을 포함하는 반도체 기판이 제공된다. 그 후, 상기 반도체 기판에 상기 제3층, 상기 제2층 및 상기 제1층을 관통하는 제1 트렌치를 형성하고, 상기 제1 트랜치를 가로지르면서 상기 제3층과 상기 제2층을 관통하는 제2 트렌치를 형성한다. 적어도 상기 제2층의 노출된 표면을 커버하는 게이트 산화막을 형성하고, 상기 게이트 산화막 상에 상기 제2층을 둘러싸는 게이트 전극을 형성한다. 그 후, 상기 제3층 상에 상기 제3층에 전기적으로 연결되는 저장 캐패시터를 형성한다. 상기 제1 내지 제3층들은 단결정 실리콘 기판 상에 에피텍셜(epitaxial) 성장되되 소정 타입의 불순물이 도우핑된 층들로서, 상기 제1층과 상기 제3층은 소오스/드레인 불순물 영역들에 해당하고, 상기 제2층은 채널 불순물 영역에 해당한다.
살펴본 바와 같이, 상기 미국등록특허에서는 단결정 실리콘 기판 전면에 제1 소오스/드레인 불순물 영역에 해당하는 제1층, 채널 불순물 영역에 해당하는 제2층 및 제2 소오스/드레인 불순물 영역에 해당하는 제3층을 형성하고, 트렌치들을 형성하여 활성기둥을 형성한 후, 상기 채널 불순물 영역를 둘러싸는 게이트 전극을 형성한다. 이와 같이, 상기 채널 불순물 영역은 상기 활성 기둥을 형성하기 전에 정의되므로, 상기 활성 기둥을 형성할 때 상기 채널 불순물 영역을 특정위치에 위치 시키는 것은 매우 어렵다. 따라서, 상기 채널 불순물 영역과 상기 게이트 전극을 정확하게 정렬시키는 것은 어려울 수 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 전극과 채널 불순물 영역의 정렬 오차를 줄일 수 있을 뿐 아니라, 상기 채널 불순물 영역과 소오스/드레인 영역 간의 정렬 오차를 줄일 수 있는 반도체 소자의 제조방법 및 그에 의해 제조된 반도체 소자를 제공함에 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 반도체 소자의 제조방법을 제공한다. 먼저, 기판 상에 제1방향의 행(row)과 상기 제1방향에 교차하는 제2방향의 열(column)로 배열된 활성 필라들을 형성한다. 상기 각 활성 필라는 채널부를 구비한다. 상기 채널부에 채널 불순물 영역을 형성한다. 상기 채널 불순물 영역이 형성된 채널부의 외주에 상기 채널부를 둘러싸는 게이트 전극을 형성한다. 이와 같이, 상기 채널부를 물리적으로 정의한 후, 상기 채널 불순물 영역을 형성함으로써 상기 채널 불순물 영역을 상기 채널부에 자기정렬되도록 형성할 수 있다.
상기 채널 불순물 영역을 형성하기 전에, 상기 채널부를 등방성 식각할 수 있다. 상기 채널 불순물 영역은 플라즈마 도우핑법을 사용하여 형성될 수 있다.
상기 채널 불순물 영역을 형성하기 전에, 상기 활성 필라들에 의해 노출된 기판 내에 비트 라인 불순물을 도우핑하고, 상기 비트 라인 불순물이 도우핑되고 상기 활성 필라들의 열들 사이에 노출된 기판 내에 소자분리 트렌치를 형성하여, 상기 각 활성 필라를 감싸고 상기 활성 필라들의 열을 따라 연장된 매몰(buried) 비트 라인을 한정할 수 있다. 이로써, 상기 비트 라인 즉, 드레인 영역과 상기 채널 불순물 영역 간의 중첩을 최소화할 수 있다.
상기 게이트 전극은 상기 활성 필라들의 행을 따라 연장되어 상기 행 내에 위치하는 활성 필라들의 채널부들을 감싸도록 형성할 수 있다. 이 경우, 상기 게이트 전극은 워드라인의 역할을 병행한다. 그 결과, 게이트 전극을 형성한 후 상기 게이트 전극에 접속하는 워드라인을 따로 형성하는 경우 발생하는 상기 게이트 전극과 상기 워드라인 간의 접촉저항을 제거할 수 있다.
상기 각 활성 필라는 상기 채널부 상에 위치하는 소오스부를 더 포함하고, 상기 게이트 전극을 형성한 후, 상기 소오스부에 소오스 불순물을 도우핑하여 소오스 영역을 형성할 수 있다. 이로써, 상기 소오스 영역과 상기 채널 불순물 영역과의 중첩을 최소화할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 반도체 소자를 제공한다. 상기 반도체 소자는 기판을 구비한다. 상기 기판 상에 제1 방향의 행(row)과 상기 제1 방향에 교차하는 제2 방향의 열(column)로 활성 필라들이 배열된다. 상기 각 활성 필라는 채널부를 구비하고, 상기 채널부는 상기 채널부의 표면에 위치하는 채널 불순물 영역을 구비한다. 상기 채널부의 외주에 상기 채널부를 둘러싸는 게이트 전극이 위치한다.
상기 채널부는 그의 외주가 리세스(recess)될 수 있다. 상기 채널 불순물 영역은 플라즈마 도우핑법에 의해 형성될 수 있다.
상기 기판 내에 상기 활성 필라를 감싸고, 상기 활성 필라들의 각 열을 따라 연장된 매몰 비트 라인이 위치할 수 있다. 한편, 상기 게이트 전극은 상기 활성 필라들의 각 행을 따라 연장되어 상기 행 내에 위치하는 활성 필라들의 채널부들을 감쌀 수 있다. 상기 기판 상에 상기 활성 필라들의 각 행을 노출시키는 그루브를 갖는 절연막이 위치하고, 상기 게이트 전극은 상기 그루브 내에 위치할 수 있다.
상기 각 활성 필라는 상기 채널부 상에 소오스부가 위치할 수 있다. 상기 소오스부 상에 상기 소오스부에 접속하는 스토리지 전극이 위치할 수 있다. 상기 소오스부와 상기 스토리지 전극 사이에 콘택 패드가 개재될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 내지 도 1f는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 레아아웃도들이다. 도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 일부 파쇄 사시도들이다. 도 3a 내지 도 3j는 도 1a 내지 도 1f의 절단선 X-X를 따라 취해진 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 단면도들이다. 도 4a 내지 도 4j는 도 1a 내지 도 1f의 절단선 Y-Y를 따라 취해진 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 순차적으로 나타낸 단면도들이다.
도 1a, 도 2a, 도 3a 및 도 4a를 참조하면, 기판(100)을 제공한다. 상기 기판(100)은 실리콘 단결정 기판 또는 에스오아이(Silicon On Insulator; SOI) 기판일 수 있다.
상기 기판(100) 상에 패드 산화막을 형성한다. 상기 패드 산화막은 열산화 방식으로 형성될 수 있다. 상기 패드 산화막 상에 하드 마스크막을 적층한다. 상기 하드 마스크막은 상기 패드 산화막 및 상기 기판(100)에 대해 식각 선택비를 갖는 물질인 것이 바람직하다. 상기 하드 마스크막은 예를 들어, 실리콘 질화막 또는 실리콘 산질화막(silicon oxynitride)일 수 있다. 이어서, 상기 하드 마스크막 상에 포토레지스트막을 형성하고, 상기 포토레지스트막을 노광하여 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 하드 마스크막 및 상기 패드 산화막을 식각한다. 그 결과, 제1 방향 및 상기 제1 방향에 교차하는 제2 방향으로 배열된 하드 마스크 패턴(210) 및 그 하부의 패드 산화막 패턴(205)이 형성된다. 그 후, 상기 포토레지스트 패턴을 제거하여 상기 하드 마스크 패턴(210)을 노출시킨다.
도 1a에는 단위 셀 영역(C)이 표시된다. 상기 단위 셀 영역(C)의 한 변은 상기 하드 마스크 패턴(210)의 제1방향인 피치(pitch)인 2F(F:minimum feature size)의 피쳐 사이즈를 가지며, 다른 한 변은 상기 하드 마스크 패턴(210)의 제2방향 피치인 2F의 피쳐 사이즈를 갖는다. 그 결과, 단위 셀 영역(C)의 제곱 피쳐 사이즈는 4F2가 된다. 한편, 도 1a에는 상기 하드 마스크 패턴(210)을 사각형으로 도시하였으나, 공정 진행 과정 즉, 상기 노광 및 상기 식각 과정에서 마모된 결과 상기 하드 마스크 패턴(210)은 도 2a에 도시된 바와 같이 상부면이 원형일 수 있다.
도 2b, 도 3b 및 도 4b를 참조하면, 상기 하드 마스크 패턴(210)을 마스크로 하여 상기 기판(100)을 소정 깊이만큼 식각하여, 기판 물질로 이루어진 기둥 형태의 소오스부(105)을 형성한다. 이러한 식각은 비등방성 식각(anisotropic etch)일 수 있다. 따라서 상기 소오스부(105)의 폭은 상기 하드 마스크 패턴(210)의 폭과 같을 수 있다. 상기 소오스부(105)은 상기 하드 마스크 패턴(210)과 마찬가지로 상기 제1 방향 및 상기 제2 방향으로 배열된다. 다시 말해서, 상기 소오스부는 상기 제1 방향의 행(row)과 상기 제2 방향의 열(column)을 갖도록 배열된다.
이어서, 상기 소오스부(105)가 형성된 기판(100) 상에 스페이서 물질을 적층하고 상기 스페이서 물질을 에치백(etch back)함으로써, 상기 소오스부(105)의 측벽들 상에 스페이서(215)를 형성한다. 상기 스페이서(215)는 상기 하드 마스크 패턴(210)의 측벽들 상에도 형성될 수 있다. 상기 스페이서 물질은 상기 기판(100)에 대해 식각선택비를 갖는 물질로 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
도 1b, 도 2c, 도 3c 및 도 4c를 참조하면, 상기 하드 마스크 패턴(210) 및 상기 스페이서(215)을 마스크로 하여, 상기 기판(100)을 소정 깊이만큼 식각한다. 이러한 식각은 비등방성 식각일 수 있다. 그 결과, 상기 소오스부(105)와 일체로서 그의 하부로 연장되고, 기판 물질로 이루어진 기둥 형태의 채널부(110)가 형성된다. 상기 채널부(110) 및 상기 채널부(110) 상에 위치하는 소오스부(105)는 활성 필라(P)를 형성한다.
이어서, 상기 활성 필라(P)에 의해 노출된 기판(100) 내에 비트라인 불순물을 도우핑하여 비트라인 불순물 영역(100_B)을 형성한다. 상기 비트라인 불순물은 제1형 불순물일 수 있다. 구체적으로 상기 비트라인 불순물은 n형 불순물 예컨대, 인(P) 또는 비소(As)일 수 있으며, 상기 도우핑은 이온주입법(ion implantation method)을 사용하여 수행할 수 있다. 일반적으로 이온주입법의 경우, 주입되는 이온빔이 직진성을 가지므로 상기 채널부(110)에는 비트라인 불순물이 도우핑되지 않을 수 있다. 상기 비트라인 불순물은 면저항을 감소시킬 수 있는 충분히 높은 도우즈로 도우핑되는 것이 바람직하다.
도 1c, 도 2d, 도 3d 및 도 4d를 참조하면, 상기 기판(100) 상에 제1 층간절연막(220)을 적층한다. 상기 제1 층간절연막(220)을 상기 하드 마스크 패턴(210)이 노출될 때까지 평탄화할 수 있다. 그 후, 상기 제1 층간절연막(220) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 제1 층간절연막(220)을 식각하여 상기 기판(100)을 노출시킨 후, 상기 노출된 기판(100)을 소정 깊이만큼 식각한다. 그 결과, 상기 활성 필라(P)의 열들 사이의 기판(100) 내에 제2방향으로 연장된 소자분리 트렌치(100a)가 형성된다. 상기 소자분리 트렌치(100a)는 상기 비트라인 불순물 영역(도 1b, 도 2c, 도 3c 및 도 4c의 100_B)을 관통한다. 그 결과, 상기 각 활성 필라(P)를 감싸고 상기 활성 필라(P)의 각 열을 따라 연장된 매몰 비트 라인(burried bit line; B/L)이 한정된다. 이 때, 상기 소자분리 트렌치의 폭(W1)은 상기 활성 필라들(P)의 제1 방향 간격(W2)과 같거나 그보다 작을 수 있다. 상기 매몰 비트 라인(B/L)은 하나의 트랜지스터에 대해 드레인 영역이 된다.
도 2e, 도 3e 및 도 4e를 참조하면, 상기 소자분리 트렌치(100a)가 형성된 기판(100) 상에 상기 소자분리 트렌치(100a)를 매립하는 매립절연막(225)을 적층한다. 상기 매립절연막(225)에 의해 매립된 소자분리 트렌치(100a)는 소자분리부가 된다. 이어서, 상기 매립절연막(225)을 상기 하드 마스크 패턴(210)이 노출될 때까지 평탄화할 수 있다.
도 1d, 도 2f, 도 3f 및 도 4f를 참조하면, 상기 제1 층간절연막(220) 및 상기 매립절연막(225) 상에 포토레지스트 패턴(미도시)을 형성하고, 상기 포토레지스트 패턴을 마스크로 하여 상기 제1 층간절연막(220) 및 상기 매립절연막(225)을 식각한다. 그 결과, 상기 제1 층간절연막(220) 및 상기 매립절연막(225) 내에 상기 활성 필라(P)의 각 행을 노출시키면서 상기 제1 방향으로 연장된 그루브(Groove; G)가 형성된다. 상기 그루브(G)의 바닥에는 상기 비트 라인(B/L)을 덮는 절연막이 잔존하며, 상기 그루브(G) 내에는 상기 채널부(110)를 포함한 상기 활성 필라(P)가 노출된다.
이어서, 상기 하드 마스크 패턴(210) 및 상기 스페이서(215)를 마스크로 하여 상기 노출된 채널부(110)의 측벽을 소정 폭 만큼 식각한다. 그 결과, 상기 채널부(110)는 상기 채널부(110)의 중심축 방향으로 소정 폭만큼 리세스되어, 상기 기판(100)과 상기 소오스부(105) 사이에 공간부(110a)가 형성되며, 상기 채널부(110)의 폭은 줄어들 수 있다. 상기 채널부(110)의 측벽을 식각하는 것은 등방성 식각인 것이 바람직하다.
상기 리세스된 채널부(110)의 표면 상에 게이트 절연막(112)을 형성한다. 상기 게이트 절연막(112)은 열산화법을 사용하여 형성된 열산화막인 것이 바람직하나, 이에 한정되지 않고 증착산화막일 수도 있다. 한편, 상기 게이트 절연막(112)은 실리콘 산화막(SiO2), 하프늄 산화막(HfO2), 탄탈륨 산화막(Ta2O5) 또는 ONO(oxide/nitride/oxide)막일 수 있다.
이어서, 상기 그루브(G) 내에 노출된 채널부(110)에 채널 불순물을 도우핑함으로써, 채널 불순물 영역(110c)을 형성한다. 상기 채널 불순물은 제1형 불순물과 반대 도전형을 갖는 제2형 불순물일 수 있다. 구체적으로, 상기 채널 불순물은 p형 불순물 예를 들어, 보론(B)일 수 있다. 이러한 채널 불순물 영역(110c)은 트랜지스터의 단채널 효과(short channel effect)를 억제하는 기능을 할 수 있다.
이와 같이, 상기 채널부(110)를 물리적으로 정의한 후, 상기 물리적으로 정의된 채널부(110)에 상기 채널 불순물 영역(110c)을 형성함으로써, 상기 채널 불순물 영역(110c)은 상기 채널부(110)에 자기 정렬(self align)되어 형성될 수 있다. 상기 채널부(110)는 드레인 영역인 상기 비트 라인(B/L) 및 상기 소오스부(105)에 정렬되어 형성된다. 따라서, 상기 채널 불순물 영역(110c)은 상기 드레인 영역 및 상기 소오스부(105)에 자기 정렬되어 형성될 수 있다.
나아가, 상술한 바와 같이 활성 필라(P)를 형성한 후 상기 드레인 영역인 비트라인(B/L)을 형성함으로써, 상기 드레인 영역과 상기 활성 필라(P)를 자기 정렬시킬 수 있고, 그 결과, 상기 드레인 영역과 상기 채널 불순물 영역(110c)의 중첩(overlap)을 최소화할 수 있다.
또한, 상기 채널부(110)를 물리적으로 정의한 후, 상기 물리적으로 정의된 채널부(110)에 상기 채널 불순물 영역(110c)을 형성함으로써, 상기 채널 불순물 영역(110c)은 상기 채널부(110)의 표면에 위치할 수 있다. 부연하면, 상기 채널 불순물 영역(110c) 내의 불순물의 농도는 상기 채널부(110)의 표면 근처에서 최대값을 보이며, 상기 최대값을 보이는 지점으로부터 상기 채널부(110)의 중앙부로 갈수록 감소한다. 그 결과, 상기 채널 불순물 영역(110c)이 형성된 표면에서는 단채널 효과가 억제되며, 상기 채널 불순물 영역(110c)가 형성되지 않은 중앙부에서는 채널 형성이 촉진되어 채널 전류가 증가될 수 있다.
한편, 상기 채널 불순물 영역(110c)을 형성하는 것은 플라즈마 도우핑법을 사용하여 수행할 수 있다. 그 결과, 상기 채널부(110)의 표면 전체에 걸쳐 거의 균일한 불순물 농도를 가지면서 얕은 접합 깊이를 갖는 채널 불순물 영역(110c)을 형성할 수 있다.
도 1e, 도 2g, 도 3g 및 도 4g를 참조하면, 상기 채널 불순물 영역(110c)이 형성된 기판 상에 게이트 도전막을 적층한다. 상기 게이트 도전막은 상기 그루부(G) 내에 매립될 수 있다. 상기 게이트 도전막은 n형 또는 p형 불순물이 도핑된 폴리실리콘막 또는 실리콘 게르마늄막일 수 있다.
상기 게이트 도전막을 에치백한다. 그 결과, 상기 그루브(G) 내에 게이트 전극(231)이 형성된다. 자세하게는, 상기 게이트 전극(231)은 상기 채널부(110)의 외주에 상기 채널부(110)를 둘러싸도록 형성되며, 상기 활성 필라들(P)의 행을 따라 연장되어 상기 행 내에 위치하는 활성 필라들(P)의 채널부들(110)을 감싸도록 형성된다. 그 결과, 상기 게이트 전극(231)은 상기 채널부(110)에 자기정렬되도록 형성된 채널 불순물 영역(110c)에 자기정렬될 수 있다.
또한, 상기 게이트 전극(231)은 하나의 트랜지스터에 대해서 게이트 전극의 역할을 수행할 뿐 아니라, 워드라인의 역할을 병행한다. 이와 같이, 게이트 전극과 워드라인을 동시에 형성함으로써, 게이트 전극을 형성한 후 상기 게이트 전극에 접속하는 워드라인을 따로 형성하는 경우 발생하는 상기 게이트 전극과 상기 워드라인 간의 접촉저항을 제거할 수 있다.
한편, 상기 채널부(110)를 중심축 방향으로 소정 폭 만큼 리세스되도록 형성한 경우, 상기 채널부(110)를 둘러싸는 상기 게이트 전극(231)에 동작 전압이 인가되면 상기 리세스된 채널부(110) 즉, 좁은 폭을 갖는 채널부(110)는 완전 공핍 (fully depleted)될 수 있다. 그 결과, 상기 채널부(110)를 통해 흐르는 전류의 양 즉, 채널 전류를 증가시킬 수 있다.
도 2h, 도 3h 및 도 4h를 참조하면, 상기 게이트 전극(231)이 형성된 기판 상에 상기 그루브(G)를 매립하는 제2 층간 절연막(235)를 적층한다. 그 후, 상기 제2 층간 절연막(235)을 상기 하드 마스크 패턴(210)이 노출될 때까지 평탄화한다.
도 1f, 도 2i, 도 3i 및 도 4i를 참조하면, 상기 노출된 하드 마스크 패턴(210)과 그의 하부에 위치한 패드 산화막 패턴(205)을 제거하여, 상기 소오스부(105)를 노출시킨다. 이 과정에서, 상기 스페이서(215)의 일부 즉, 상기 하드 마스크 패턴(210) 및 상기 패드 산화막 패턴(205)의 측벽 상에 형성된 부분도 제거될 수 있다. 그 결과, 상기 제2 층간 절연막(235) 내에 상기 소오스부(105)를 노출시키는 콘택홀(235a)이 형성된다.
이어서, 상기 노출된 소오스부(105)을 구비하는 기판 상에 절연 스페이서막을 적층하고, 상기 절연 스페이서막을 상기 상부 소오스부(110)의 표면이 노출되도록 에치백하여, 상기 콘택홀(235a)의 측벽 상에 절연 스페이서(미도시)를 형성할 수 있다. 상기 절연 스페이서막은 상기 제2 층간 절연막(235) 및 상기 소오스부(105)에 대해 식각선택비를 갖는 물질로 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
도 2j, 도 3j 및 도 4j를 참조하면, 상기 노출된 소오스부(105)에 소오스 불순물을 도우핑하여 소오스 영역(미도시)을 형성한다. 상기 소오스 불순물은 상기 제1형 불순물일 수 있다. 구체적으로 상기 소오스 불순물은 n형 불순물 예컨대, 인(P) 또는 비소(As)일 수 있다.
이어서, 상기 콘택홀(230a)을 충분히 매립하도록 패드 도전막을 적층한다. 상기 패드 도전막을 상기 제 2 층간 절연막(235)의 표면이 노출될 때까지 평탄화하여, 상기 콘택홀(235a) 내에 상기 소오스부(105)에 접속하는 콘택 패드(240)를 형성한다. 상기 패드 도전막은 n형 불순물이 포함된 폴리실리콘막일 수 있다.
상기 콘택 패드(240)가 형성된 기판 상에 공지의 방법으로 스토리지 전극(245)을 형성한다. 상기 스토리지 전극(245)는 상기 콘택 패드(240)에 접속한다. 상기 스토리지 전극(245)은 n형 불순물이 도핑된 폴리실리콘막, 티타늄막, 니켈막, 티타늄 질화막 또는 루테늄막을 사용하여 형성할 수 있다. 그러나, 본 발명의 다른 실시예에서는 상기 콘택 패드(240)를 형성하는 것은 생략될 수 있고, 이 경우 상기 스토리지 전극(245)는 상기 소오스부(105)에 직접 접속하도록 형성될 수 있다.
이어서, 상기 스토리지 전극(245)의 표면 상에 유전체막(미도시)을 적층하고, 상기 유전체막 상에 상기 상부 스토리지 전극(245)을 감싸는 플레이트 전극(미도시)을 형성한다.
이하, 도 1f, 도 2j, 도 3j 및 도 4j를 다시 참조하여, 본 발명의 일 실시예에 따른 반도체 소자를 설명한다.
먼저 기판(100)이 제공된다. 상기 기판(100) 상에 제1방향의 행과 상기 제1방향에 교차하는 제2방향의 열로 배열된 활성 필라(P)들이 위치한다. 상기 활성 필라(P)는 상기 기판(100)을 형성하는 물질 즉, 기판 물질로 형성된다. 상기 제1방향은 도 1f의 X-X 방향과 평행한 방향이고, 상기 제2방향은 도 1f의 Y-Y 방향과 평행한 방향이다. 상기 각 활성 필라(P)는 채널부(110)를 구비한다. 나아가, 상기 활성 필라(P)는 상기 채널부(110) 상에 위치하는 소오스부(105)를 더 구비할 수 있다.
상기 채널부(110)는 상기 채널부(110)의 표면에 위치하는 채널 불순물 영역(110c)을 구비한다. 부연하면, 상기 채널 불순물 영역(110c) 내의 불순물의 농도는 상기 채널부(110)의 표면 근처에서 최대값을 보이며, 상기 최대값을 보이는 지점으로부터 상기 채널부(110)의 중앙부로 갈수록 감소한다. 따라서, 상기 채널 불순물 영역(110c)이 형성된 표면에서는 단채널 효과가 억제되며, 상기 채널 불순물 영역(110c)가 형성되지 않은 중앙부에서는 채널 형성이 촉진되어 채널 전류가 증가될 수 있다. 이러한 채널 불순물 영역(110c)은 플라즈마 도우핑법에 의해 형성되는 것이 바람직하다. 또한, 상기 채널부(110)는 상기 채널부(110)의 중심축 방향으로 소정 폭만큼 리세스될 수 있다. 이로써, 상기 채널부(110)의 폭은 얇아질 수 있다.
상기 기판 내에 상기 활성 필라(P)를 감싸고, 상기 활성 필라들(P)의 각 열을 따라 연장된 매몰 비트라인(B/L)이 위치한다. 자세하게는 상기 매몰 비트라인(B/L)은 상기 활성 필라(P) 사이의 기판 내에 형성된 불순물 영역으로서, 상기 활성 필라들(P)의 열들 사이에 각각 형성된 소자분리 트렌치(100a)에 의해서 서로 분리되어 한정된다.
상기 채널부(110)의 외주에 상기 채널부(110)를 둘러싸는 게이트 전극(231)이 위치한다. 상기 채널부(110)가 리세스되어 얇게 형성된 경우, 상기 채널부(110)를 둘러싸는 게이트 전극(231)에 동작전압이 인가되면 상기 채널부(110)는 완전히 공핍될 수 있다. 그 결과, 상기 채널부(110)를 통해 더 많은 전류가 흐를 수 있다.
상기 게이트 전극(231)은 상기 활성 필라들(P)의 각 행을 따라 연장되어 상기 행 내에 위치하는 상기 활성 필라들(P)의 채널부들(110)을 감싼다. 구체적으로, 상기 기판 상에 상기 활성 필라(P)들의 각 행을 노출시키는 그루브(도 2g의 G)를 갖는 절연막(220, 225)이 위치하고, 상기 게이트 전극(231)은 상기 그루브(G) 내에 위치할 수 있다.
한편, 상기 소오스부(105) 상에 상기 소오스부(105)에 접속하는 스토리지 전극(245)이 위치할 수 있다. 나아가, 상기 소오스부(105)와 상기 스토리지 전극(245) 사이에 콘택 패드(240)가 개재될 수 있으며, 이 경우 상기 스토리지 전극(245)과 상기 소오스부(105)는 상기 콘택 패드(240)을 통해 접속한다. 이와는 달리, 상기 활성 필라는 상기 소오스부(105)를 구비하지 않을 수도 있다. 이 경우, 상기 채널부(110)의 상부 일부에 소오스 영역이 형성되어, 상기 소오스부(105)의 역할을 대신할 수 있다. 그러나, 상기 소오스부(105)를 형성함으로써, 안정적인 소자동작을 구현할 수 있다.
상기 스토리지 전극(245) 상에 상기 스토리지 전극(245)을 감싸는 플레이트 전극(미도시)이 제공될 수 있다. 또한, 상기 스토리지 전극(245)과 상기 플레이트 전극 사이에는 유전체막(미도시)이 개재될 수 있다.
상술한 바와 같이 본 발명에 따르면, 활성 필라를 사용한 수직 채널 트랜지스터를 형성함에 있어서, 채널부를 물리적으로 정의한 후 상기 채널부에 선택적으로 채널 불순물 영역을 형성하고 상기 채널부를 감싸는 게이트 전극을 형성함으로써, 상기 채널 불순물 영역을 상기 채널부에 자기 정렬되도록 형성함과 아울러서, 상기 게이트 전극을 상기 채널 불순물 영역에 자기 정렬되도록 형성할 수 있다. 따라서, 수직 채널 트랜지스터의 성능을 향상시킬 수 있다.
또한, 비트 라인 불순물 영역을 상기 채널부를 구비하는 활성 필라를 형성한 후 상기 활성 필라들 사이에 노출된 기판 내에 형성함으로써, 상기 비트 라인 불순물 영역과 상기 채널 불순물 영역의 중첩을 최소화할 수 있다.

Claims (33)

  1. 기판 상에 제1방향의 행(row)과 상기 제1방향에 교차하는 제2방향의 열(column)로 배열된 활성 필라들을 형성하되, 상기 각 활성 필라는 채널부를 구비하고,
    상기 채널부에 채널 불순물 영역을 형성하고,
    상기 채널 불순물 영역이 형성된 채널부의 외주에 상기 채널부를 둘러싸는 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 채널 불순물 영역을 형성하기 전에, 상기 채널부를 등방성 식각하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 채널 불순물 영역은 플라즈마 도우핑법을 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 채널 불순물 영역을 형성하기 전에,
    상기 활성 필라들에 의해 노출된 기판 내에 비트 라인 불순물을 도우핑하고,
    상기 비트 라인 불순물이 도우핑되고 상기 활성 필라들의 열들 사이에 노출된 기판 내에 소자분리 트렌치를 형성하여, 상기 각 활성 필라를 감싸고 상기 활성 필라들의 열을 따라 연장된 매몰(buried) 비트 라인을 한정하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 게이트 전극은 상기 활성 필라들의 행을 따라 연장되어 상기 행 내에 위치하는 활성 필라들의 채널부들을 감싸도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 채널 불순물 영역을 형성하기 전에, 상기 기판 상에 상기 활성 필라들의 각 행을 노출시키는 그루브(groove)를 갖는 절연막을 형성하는 것을 포함하고,
    상기 그루브 내에 노출된 활성 필라의 채널부에 선택적으로 상기 채널 불순물 영역을 형성하고,
    상기 게이트 전극은 상기 그루브 내에 게이트 도전막을 매립하고, 상기 게이트 도전막을 에치백함으로써 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 채널 불순물 영역을 형성하기 전에, 상기 채널부를 선택적으로 등방성 식각하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 채널 불순물 영역은 플라즈마 도우핑법을 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 채널 불순물 영역을 형성하기 전에, 상기 활성 필라들에 의해 노출된 기판 내에 비트 라인 불순물을 도우핑하고, 상기 비트 라인 불순물이 도우핑되고 상기 활성 필라들의 열들 사이에 노출된 기판 내에 소자분리 트렌치를 형성하여, 상기 각 활성 필라를 감싸고 상기 활성 필라들의 열을 따라 연장된 매몰(buried) 비트 라인을 한정하고,
    상기 기판 상에 상기 활성 필라들의 각 행을 노출시키는 그루브를 갖는 절연막을 형성하고,
    상기 그루브 내에 노출된 활성 필라의 채널부에 선택적으로 상기 채널 불순물 영역을 형성하고,
    상기 게이트 전극은 상기 그루브 내에 게이트 도전막을 매립하고, 상기 게이트 도전막을 에치백함으로써 형성하는 것을 특징으로 하는 반도체 소자의 제조방 법.
  10. 제 1 항에 있어서,
    상기 각 활성 필라는 상기 채널부 상에 위치하는 소오스부를 더 포함하고,
    상기 게이트 전극을 형성한 후, 상기 소오스부에 소오스 불순물을 도우핑하여 소오스 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 10 항에 있어서,
    상기 소오스 영역이 형성된 소오스부 상에 위치하여 상기 소오스부에 접속하는 스토리지 노드 전극을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 스토리지 노드 전극을 형성하기 전에, 상기 소오스부 상에 상기 소오스부에 접속하는 스토리지 노드 콘택 패드를 형성하는 것을 더 포함하고,
    상기 스토리지 노드 전극은 상기 스토리지 노드 콘택 패드에 접속하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 기판 상에 제1방향 및 상기 제1방향에 교차하는 제2방향으로 배열된 하드 마 스크 패턴들을 형성하고,
    상기 하드 마스크 패턴들을 마스크로 하여 상기 기판을 식각하여, 상기 제1방향의 행(row)과 상기 제2방향의 열(column)로 배열된 된 필라 형태의 소오스부들을 형성하고,
    상기 각 소오스부의 측벽 상에 스페이서를 형성하고,
    상기 하드 마스크 패턴 및 상기 스페이서를 마스크로 하여 상기 기판을 더 식각하여, 상기 각 소오스부 하부로 연장된 필라 형태의 채널부를 형성하여, 상기 소오스부 및 및 상기 채널부를 구비하는 활성 필라를 형성하고,
    상기 활성 필라들에 의해 노출된 기판 내에 비트 라인 불순물을 도우핑하고,
    상기 비트 라인 불순물이 도우핑되고 상기 활성 필라들의 열들 사이에 노출된 기판 내에 소자분리 트렌치를 형성하여, 상기 각 활성 필라를 감싸고 상기 활성필라들의 열을 따라 연장된 매몰(buried) 비트 라인을 한정하고,
    상기 채널부에 선택적으로 채널 불순물 영역을 형성하고,
    상기 채널 불순물 영역이 형성된 채널부의 외주에 상기 채널부를 둘러싸는 게이트 전극을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 채널 불순물 영역을 형성하기 전에, 상기 채널부를 선택적으로 등방성 식각하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 13 항에 있어서,
    상기 채널 불순물 영역은 플라즈마 도우핑법을 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 13 항에 있어서,
    상기 게이트 전극은 상기 활성 필라들의 행을 따라 연장되어 상기 행 내에 위치하는 활성 필라들의 채널부들을 감싸도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 채널 불순물 영역을 형성하기 전에, 상기 기판 상에 상기 활성 필라들의 각 행을 노출시키는 그루브를 갖는 절연막을 형성하는 것을 포함하고,
    상기 그루브 내에 노출된 활성 필라의 채널부에 선택적으로 상기 채널 불순물 영역을 형성하고,
    상기 게이트 전극은 상기 그루브 내에 게이트 도전막을 매립하고, 상기 게이트 도전막을 에치백함으로써 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 채널 불순물 영역을 형성하기 전에, 상기 채널부를 선택적으로 등방성 식각하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 17 항에 있어서,
    상기 채널 불순물 영역은 플라즈마 도우핑법을 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 13 항에 있어서,
    상기 게이트 전극을 형성한 후, 상기 소오스부에 소오스 불순물을 도우핑하여 소오스 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 소오스 영역이 형성된 소오스부 상에 위치하여 상기 소오스부에 접속하는 스토리지 전극을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 스토리지 전극을 형성하기 전에, 상기 소오스부 상에 상기 소오스부에 접속하는 콘택 패드를 형성하는 것을 더 구비하고,
    상기 스토리지 전극은 상기 콘택 패드에 접속하도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 기판;
    상기 기판 상에 제1 방향의 행(row)과 상기 제1 방향에 교차하는 제2 방향의 열(column)로 활성 필라들이 배열되되, 상기 각 활성 필라는 채널부를 구비하고, 상기 채널부는 상기 채널부의 표면에 위치하는 채널 불순물 영역을 구비하고; 및
    상기 채널부의 외주에 위치하여 상기 채널부를 둘러싸는 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
  24. 제 23 항에 있어서,
    상기 채널부는 그의 외주가 리세스(recess)된 것을 특징으로 하는 반도체 소자.
  25. 제 23 항에 있어서,
    상기 채널 불순물 영역은 플라즈마 도우핑법에 의해 형성된 것을 특징으로 하는 반도체 소자.
  26. 제 23 항에 있어서,
    상기 기판 내에 상기 활성 필라를 감싸고, 상기 활성 필라들의 각 열을 따라 연장된 매몰 비트 라인이 위치하는 것을 특징으로 하는 반도체 소자.
  27. 제 23 항에 있어서,
    상기 게이트 전극은 상기 활성 필라들의 각 행을 따라 연장되어 상기 행 내에 위치하는 활성 필라들의 채널부들을 감싸는 것을 특징으로 하는 반도체 소자.
  28. 제 27 항에 있어서,
    상기 기판 상에 상기 활성 필라들의 각 행을 노출시키는 그루브를 갖는 절연막이 위치하고,
    상기 게이트 전극은 상기 그루브 내에 위치하는 것을 특징으로 하는 반도체 소자.
  29. 제 28 항에 있어서,
    상기 채널부는 그의 외주가 리세스(recess)된 것을 특징으로 하는 반도체 소자.
  30. 제 28 항에 있어서,
    상기 채널 불순물 영역은 플라즈마 도우핑법에 의해 형성된 것을 특징으로 하는 반도체 소자.
  31. 제 23 항에 있어서,
    상기 각 활성 필라는 상기 채널부 상에 위치하는 소오스부를 더 포함하는 것을 특징으로 하는 반도체 소자.
  32. 제 31 항에 있어서,
    상기 소오스부 상에 위치하여 상기 소오스부에 접속하는 스토리지 전극을 더 포함하는 것을 특징으로 하는 반도체 소자.
  33. 제 32 항에 있어서,
    상기 소오스부와 상기 스토리지 전극 사이에 개재된 콘택 패드를 더 포함하는 것을 특징으로 하는 반도체 소자.
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