JP2000277712A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JP2000277712A JP2000277712A JP11076932A JP7693299A JP2000277712A JP 2000277712 A JP2000277712 A JP 2000277712A JP 11076932 A JP11076932 A JP 11076932A JP 7693299 A JP7693299 A JP 7693299A JP 2000277712 A JP2000277712 A JP 2000277712A
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置およびその製造方法
において、チャネル長を小さくすることなくセル面積を縮小す
ること。 【解決手段】 隣接するMOSトランシ゛スタTR1、TR2のト゛レインDとソ
ースSとを接続した直列構造を有する不揮発性半導体記憶
装置であって、基板には複数の柱状部１が形成され、柱
状部には、側面部に形成されたチャネル部1aと、チャネル部の上
下位置に不純物拡散層2,3で形成されたト゛レインおよびソース
と、チャネル部の外側にケ゛ート酸化膜4を介して形成されたフロー
ティンク゛ケ゛ートFGと、フローティンク゛ケ゛ートの外側に絶縁分離膜5を介
して形成された制御ケ゛ートCGと、を備えた縦型のMOSトランシ゛
スタが一対形成され、これらは一方のソースと他方のト゛レインと
が柱状部の上部に不純物拡散層で一体に形成され、一方
のト゛レインおよび他方のソースが隣接する別の柱状部のトランシ゛ス
タの他方のソースおよび一方のト゛レインと互いの柱状部の下部
を結ぶ領域に不純物拡散層で一体に形成されている。
において、チャネル長を小さくすることなくセル面積を縮小す
ること。 【解決手段】 隣接するMOSトランシ゛スタTR1、TR2のト゛レインDとソ
ースSとを接続した直列構造を有する不揮発性半導体記憶
装置であって、基板には複数の柱状部１が形成され、柱
状部には、側面部に形成されたチャネル部1aと、チャネル部の上
下位置に不純物拡散層2,3で形成されたト゛レインおよびソース
と、チャネル部の外側にケ゛ート酸化膜4を介して形成されたフロー
ティンク゛ケ゛ートFGと、フローティンク゛ケ゛ートの外側に絶縁分離膜5を介
して形成された制御ケ゛ートCGと、を備えた縦型のMOSトランシ゛
スタが一対形成され、これらは一方のソースと他方のト゛レインと
が柱状部の上部に不純物拡散層で一体に形成され、一方
のト゛レインおよび他方のソースが隣接する別の柱状部のトランシ゛ス
タの他方のソースおよび一方のト゛レインと互いの柱状部の下部
を結ぶ領域に不純物拡散層で一体に形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
等の電気的にデータの書き込みおよび消去ができる構造
を有し、ＮＡＮＤ型回路に好適な不揮発性半導体記憶装
置およびその製造方法に関する。
等の電気的にデータの書き込みおよび消去ができる構造
を有し、ＮＡＮＤ型回路に好適な不揮発性半導体記憶装
置およびその製造方法に関する。
【０００２】
【従来の技術】従来より、不揮発性の半導体記憶装置と
して、電気的に情報の書き込みおよび消去ができるプロ
グラマブル・リード・オンリー・メモリ（ＥＥＰＲＯ
Ｍ）の中で一括消去型のフラッシュメモリが用いられる
ことが多い。このフラッシュメモリにおけるメモリセル
は、図９および図１０に示すように、周囲とは絶縁され
たフローティングゲートＦＧを制御ゲートＣＧとチャネ
ルが形成される基板ＳＵＢとの間に配置したＭＯＳトラ
ンジスタＴＲの構造を採用している。このメモリセルで
は、フローティングゲートＦＧにおける電荷の有無によ
り、「１」「０」の情報を判別している。
して、電気的に情報の書き込みおよび消去ができるプロ
グラマブル・リード・オンリー・メモリ（ＥＥＰＲＯ
Ｍ）の中で一括消去型のフラッシュメモリが用いられる
ことが多い。このフラッシュメモリにおけるメモリセル
は、図９および図１０に示すように、周囲とは絶縁され
たフローティングゲートＦＧを制御ゲートＣＧとチャネ
ルが形成される基板ＳＵＢとの間に配置したＭＯＳトラ
ンジスタＴＲの構造を採用している。このメモリセルで
は、フローティングゲートＦＧにおける電荷の有無によ
り、「１」「０」の情報を判別している。
【０００３】フラッシュメモリには、ＮＡＮＤ型回路に
より構成したものがあるが、このＮＡＮＤ型フラッシュ
メモリでは、複数のＭＯＳトランジスタ（メモリセルト
ランジスタ）ＴＲを、直列に接続することができる。こ
のためＮＡＮＤ型フラッシュメモリでは、隣接するＭＯ
ＳトランジスタＴＲのソースＳとドレインＤとを同一の
拡散層ＤＰで共通にして直接接続できるとともにコンタ
クトが不要になり、セル面積を小さくして大容量化を図
ることができるメリットがある。
より構成したものがあるが、このＮＡＮＤ型フラッシュ
メモリでは、複数のＭＯＳトランジスタ（メモリセルト
ランジスタ）ＴＲを、直列に接続することができる。こ
のためＮＡＮＤ型フラッシュメモリでは、隣接するＭＯ
ＳトランジスタＴＲのソースＳとドレインＤとを同一の
拡散層ＤＰで共通にして直接接続できるとともにコンタ
クトが不要になり、セル面積を小さくして大容量化を図
ることができるメリットがある。
【０００４】
【発明が解決しようとする課題】半導体デバイス、特に
半導体メモリの分野では、さらなる高集積化やチップサ
イズの小型化が要望されている。しかしながら、上記従
来のＮＡＮＤ型フラッシュメモリの場合、チャネル長を
縮小することによりセル面積をさらに小さくすることが
できるが、短チャネル効果によってチャネル長が律則さ
れるために、さらなるセル面積の縮小は困難であった。
また、フローティングゲートの単位体積当たりに蓄積で
きる電荷量はほぼ一定であるので、フローティングゲー
トの面積が小さくなると、蓄積できる電荷量が少なくな
る。全蓄積電荷量が少ないなかで少しの電荷がリークす
ると、読出電流など素子特性に与える影響が大きくな
る。フローティングゲートからは時間の経過とともに電
子が放電しているので、ある時間が経過すると、記憶情
報が変わってしまうことがある。このため、フローティ
ングゲートをある程度以下の面積にすることはできな
い。さらに、面積を小さくするには、不揮発性半導体記
憶装置を構成する素子のゲート酸化膜厚もそれに従って
薄くしなければならない。しかし、このゲート酸化膜厚
をあまり薄くすると、フローティングゲートに貯えられ
た電荷が、ゲート酸化膜を介したトンネル現象で漏洩し
てしまい、データの消失となる。このためゲート酸化膜
厚はトンネル現象が生じない程度の膜厚を確保する必要
があり、薄くできない。したがって、よく知られた縮小
則により、トランジスタ長の縮小すなわち、セル面積の
縮小も困難である。
半導体メモリの分野では、さらなる高集積化やチップサ
イズの小型化が要望されている。しかしながら、上記従
来のＮＡＮＤ型フラッシュメモリの場合、チャネル長を
縮小することによりセル面積をさらに小さくすることが
できるが、短チャネル効果によってチャネル長が律則さ
れるために、さらなるセル面積の縮小は困難であった。
また、フローティングゲートの単位体積当たりに蓄積で
きる電荷量はほぼ一定であるので、フローティングゲー
トの面積が小さくなると、蓄積できる電荷量が少なくな
る。全蓄積電荷量が少ないなかで少しの電荷がリークす
ると、読出電流など素子特性に与える影響が大きくな
る。フローティングゲートからは時間の経過とともに電
子が放電しているので、ある時間が経過すると、記憶情
報が変わってしまうことがある。このため、フローティ
ングゲートをある程度以下の面積にすることはできな
い。さらに、面積を小さくするには、不揮発性半導体記
憶装置を構成する素子のゲート酸化膜厚もそれに従って
薄くしなければならない。しかし、このゲート酸化膜厚
をあまり薄くすると、フローティングゲートに貯えられ
た電荷が、ゲート酸化膜を介したトンネル現象で漏洩し
てしまい、データの消失となる。このためゲート酸化膜
厚はトンネル現象が生じない程度の膜厚を確保する必要
があり、薄くできない。したがって、よく知られた縮小
則により、トランジスタ長の縮小すなわち、セル面積の
縮小も困難である。
【０００５】本発明は、前述の課題に鑑みてなされたも
ので、チャネル長を小さくすることなくセル面積を縮小
することができる不揮発性半導体記憶装置およびその製
造方法を提供することを目的とする。
ので、チャネル長を小さくすることなくセル面積を縮小
することができる不揮発性半導体記憶装置およびその製
造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、前記課題を解
決するため、以下の構成を採用した。すなわち、請求項
１記載の不揮発性半導体記憶装置では、半導体基板に形
成され互いに隣接するＭＯＳトランジスタのドレインと
ソースとを接続して複数のＭＯＳトランジスタを直列に
接続した構造を少なくとも一部に有する不揮発性半導体
記憶装置であって、前記半導体基板には、複数の柱状部
が形成され、前記柱状部には、その側面部に形成された
チャネル部と、該チャネル部にチャネルが形成されるよ
うにチャネル部の上下位置に不純物拡散層で形成された
ドレインおよびソースと、前記チャネル部の外側にそれ
ぞれゲート酸化膜を介して形成されたフローティングゲ
ートと、該フローティングゲートの外側にそれぞれ絶縁
分離膜を介して形成された制御ゲートと、を備えた縦型
の前記ＭＯＳトランジスタが一対形成され、前記一対の
ＭＯＳトランジスタは、その一方のソースと他方のドレ
インとが前記柱状部の上部に不純物拡散層で一体に形成
され、かつ一方のドレインおよび他方のソースがそれぞ
れ隣接する別の柱状部に形成された一対のＭＯＳトラン
ジスタのうち他方のソースおよび一方のドレインと互い
の柱状部の下部を結ぶ領域に不純物拡散層で一体にそれ
ぞれ形成されている技術が採用される。
決するため、以下の構成を採用した。すなわち、請求項
１記載の不揮発性半導体記憶装置では、半導体基板に形
成され互いに隣接するＭＯＳトランジスタのドレインと
ソースとを接続して複数のＭＯＳトランジスタを直列に
接続した構造を少なくとも一部に有する不揮発性半導体
記憶装置であって、前記半導体基板には、複数の柱状部
が形成され、前記柱状部には、その側面部に形成された
チャネル部と、該チャネル部にチャネルが形成されるよ
うにチャネル部の上下位置に不純物拡散層で形成された
ドレインおよびソースと、前記チャネル部の外側にそれ
ぞれゲート酸化膜を介して形成されたフローティングゲ
ートと、該フローティングゲートの外側にそれぞれ絶縁
分離膜を介して形成された制御ゲートと、を備えた縦型
の前記ＭＯＳトランジスタが一対形成され、前記一対の
ＭＯＳトランジスタは、その一方のソースと他方のドレ
インとが前記柱状部の上部に不純物拡散層で一体に形成
され、かつ一方のドレインおよび他方のソースがそれぞ
れ隣接する別の柱状部に形成された一対のＭＯＳトラン
ジスタのうち他方のソースおよび一方のドレインと互い
の柱状部の下部を結ぶ領域に不純物拡散層で一体にそれ
ぞれ形成されている技術が採用される。
【０００７】また、請求項５記載の不揮発性半導体記憶
装置の製造方法では、半導体基板に形成され互いに隣接
するＭＯＳトランジスタのドレインとソースとを接続し
て複数のＭＯＳトランジスタを直列に接続した構造を少
なくとも一部に有する不揮発性半導体記憶装置の製造方
法であって、前記半導体基板上面から前記ＭＯＳトラン
ジスタのチャネルを形成するために不純物を添加するチ
ャネル添加工程と、側面部が前記ＭＯＳトランジスタの
チャネル部となる複数の柱状部を半導体基板上にエッチ
ングにより形成する柱状部形成工程と、前記チャネル部
にチャネルが形成されるようにチャネル部の上下位置に
不純物を添加し前記ＭＯＳトランジスタのドレインおよ
びソースとなる不純物拡散層を形成する拡散層形成工程
と、前記チャネル部の外側にゲート酸化膜を介してフロ
ーティングゲートを形成するフローティングゲート形成
工程と、前記フローティングゲートの外側に絶縁分離膜
を介して制御ゲートを形成する制御ゲート形成工程と、
により柱状部に一対のＭＯＳトランジスタを形成し、前
記拡散層形成工程は、前記一対のＭＯＳトランジスタの
うち一方のソースと他方のドレインとを前記柱状部の上
部に不純物拡散層で一体に形成し、かつ一方のドレイン
および他方のソースをそれぞれ隣接する別の柱状部に形
成された一対のＭＯＳトランジスタのうち他方のソース
および一方のドレインと互いの柱状部の下部を結ぶ領域
に不純物拡散層で一体にそれぞれ形成する技術が採用さ
れる。
装置の製造方法では、半導体基板に形成され互いに隣接
するＭＯＳトランジスタのドレインとソースとを接続し
て複数のＭＯＳトランジスタを直列に接続した構造を少
なくとも一部に有する不揮発性半導体記憶装置の製造方
法であって、前記半導体基板上面から前記ＭＯＳトラン
ジスタのチャネルを形成するために不純物を添加するチ
ャネル添加工程と、側面部が前記ＭＯＳトランジスタの
チャネル部となる複数の柱状部を半導体基板上にエッチ
ングにより形成する柱状部形成工程と、前記チャネル部
にチャネルが形成されるようにチャネル部の上下位置に
不純物を添加し前記ＭＯＳトランジスタのドレインおよ
びソースとなる不純物拡散層を形成する拡散層形成工程
と、前記チャネル部の外側にゲート酸化膜を介してフロ
ーティングゲートを形成するフローティングゲート形成
工程と、前記フローティングゲートの外側に絶縁分離膜
を介して制御ゲートを形成する制御ゲート形成工程と、
により柱状部に一対のＭＯＳトランジスタを形成し、前
記拡散層形成工程は、前記一対のＭＯＳトランジスタの
うち一方のソースと他方のドレインとを前記柱状部の上
部に不純物拡散層で一体に形成し、かつ一方のドレイン
および他方のソースをそれぞれ隣接する別の柱状部に形
成された一対のＭＯＳトランジスタのうち他方のソース
および一方のドレインと互いの柱状部の下部を結ぶ領域
に不純物拡散層で一体にそれぞれ形成する技術が採用さ
れる。
【０００８】これらの不揮発性半導体記憶装置および不
揮発性半導体記憶装置の製造方法では、柱状部に形成さ
れる一対の縦型ＭＯＳトランジスタのうち一方のソース
と他方のドレインとが前記柱状部の上部に不純物拡散層
で一体に形成され、かつ一方のドレインおよび他方のソ
ースがそれぞれ隣接する別の柱状部に形成された一対の
ＭＯＳトランジスタのうち他方のソースおよび一方のド
レインと互いの柱状部の下部を結ぶ領域に不純物拡散層
で一体にそれぞれ形成されるので、隣接する縦型ＭＯＳ
トランジスタが柱状部の上部と下部とで互いのドレイン
とソースとを共有して交互に直列接続され、また各チャ
ネル部が柱状部の側面部に形成される（すなわち、チャ
ネル方向が半導体基板の厚さ方向となる）ことから、チ
ャネル長がセル面積とは独立のパラメータとなり、さら
に面積を縮小することができる。また、縦型ＭＯＳトラ
ンジスタが柱状部に一つだけ形成される場合では、隣接
する柱状部の縦型ＭＯＳトランジスタと直列接続するた
めに、柱状部の上部と下部とを配線により接続する必要
があるが、本発明では、一つの柱状部に縦型ＭＯＳトラ
ンジスタが一対設けられ、隣接するソースとドレインと
を共有しているので別個に配線を行う必要がない。
揮発性半導体記憶装置の製造方法では、柱状部に形成さ
れる一対の縦型ＭＯＳトランジスタのうち一方のソース
と他方のドレインとが前記柱状部の上部に不純物拡散層
で一体に形成され、かつ一方のドレインおよび他方のソ
ースがそれぞれ隣接する別の柱状部に形成された一対の
ＭＯＳトランジスタのうち他方のソースおよび一方のド
レインと互いの柱状部の下部を結ぶ領域に不純物拡散層
で一体にそれぞれ形成されるので、隣接する縦型ＭＯＳ
トランジスタが柱状部の上部と下部とで互いのドレイン
とソースとを共有して交互に直列接続され、また各チャ
ネル部が柱状部の側面部に形成される（すなわち、チャ
ネル方向が半導体基板の厚さ方向となる）ことから、チ
ャネル長がセル面積とは独立のパラメータとなり、さら
に面積を縮小することができる。また、縦型ＭＯＳトラ
ンジスタが柱状部に一つだけ形成される場合では、隣接
する柱状部の縦型ＭＯＳトランジスタと直列接続するた
めに、柱状部の上部と下部とを配線により接続する必要
があるが、本発明では、一つの柱状部に縦型ＭＯＳトラ
ンジスタが一対設けられ、隣接するソースとドレインと
を共有しているので別個に配線を行う必要がない。
【０００９】請求項６記載の不揮発性半導体記憶装置の
製造方法では、請求項５記載の不揮発性半導体記憶装置
の製造方法において、前記チャネル添加工程は、前記不
純物をイオン注入する第１のイオン注入工程と、該第１
のイオン注入工程とは異なるエネルギーで前記不純物を
イオン注入する第２のイオン注入工程とを備え、該第２
のイオン注入工程は、前記第１のイオン注入工程で生じ
た前記チャネル部の不純物濃度分布がチャネル部中心に
対して対称になるように前記エネルギーを設定する技術
が採用される。
製造方法では、請求項５記載の不揮発性半導体記憶装置
の製造方法において、前記チャネル添加工程は、前記不
純物をイオン注入する第１のイオン注入工程と、該第１
のイオン注入工程とは異なるエネルギーで前記不純物を
イオン注入する第２のイオン注入工程とを備え、該第２
のイオン注入工程は、前記第１のイオン注入工程で生じ
た前記チャネル部の不純物濃度分布がチャネル部中心に
対して対称になるように前記エネルギーを設定する技術
が採用される。
【００１０】この不揮発性半導体記憶装置の製造方法で
は、第２のイオン注入工程において、第１のイオン注入
工程で生じたチャネル部の不純物濃度分布がチャネル部
中心に対して対称になるようにエネルギーを設定するの
で、柱状部に形成される一対の縦型ＭＯＳトランジスタ
のしきい値電圧特性を同様にすることができる。
は、第２のイオン注入工程において、第１のイオン注入
工程で生じたチャネル部の不純物濃度分布がチャネル部
中心に対して対称になるようにエネルギーを設定するの
で、柱状部に形成される一対の縦型ＭＯＳトランジスタ
のしきい値電圧特性を同様にすることができる。
【００１１】請求項２記載の不揮発性半導体記憶装置で
は、請求項１記載の不揮発性半導体記憶装置において、
前記ＭＯＳトランジスタは、ＮＡＮＤ型回路のメモリセ
ルトランジスタである技術が採用される。
は、請求項１記載の不揮発性半導体記憶装置において、
前記ＭＯＳトランジスタは、ＮＡＮＤ型回路のメモリセ
ルトランジスタである技術が採用される。
【００１２】この不揮発性半導体記憶装置では、上記の
ＭＯＳトランジスタがＮＡＮＤ型回路のメモリセルトラ
ンジスタであるので、ＮＡＮＤ型フラッシュメモリのセ
ル面積をさらに小さくすることができる。
ＭＯＳトランジスタがＮＡＮＤ型回路のメモリセルトラ
ンジスタであるので、ＮＡＮＤ型フラッシュメモリのセ
ル面積をさらに小さくすることができる。
【００１３】請求項３記載の不揮発性半導体記憶装置で
は、請求項１または２記載の不揮発性半導体記憶装置に
おいて、前記ＭＯＳトランジスタは、前記制御ゲートと
前記柱状部の下部を結ぶ領域に形成されたドレインおよ
びソースとの間に酸化膜が形成され、該酸化膜は、前記
ゲート酸化膜に比べて厚く形成されている技術が採用さ
れる。
は、請求項１または２記載の不揮発性半導体記憶装置に
おいて、前記ＭＯＳトランジスタは、前記制御ゲートと
前記柱状部の下部を結ぶ領域に形成されたドレインおよ
びソースとの間に酸化膜が形成され、該酸化膜は、前記
ゲート酸化膜に比べて厚く形成されている技術が採用さ
れる。
【００１４】また、請求項７記載の不揮発性半導体記憶
装置の製造方法では、請求項５または６記載の不揮発性
半導体記憶装置の製造方法において、前記フローティン
グゲート形成工程は、前記制御ゲートと前記柱状部の下
部を結ぶ領域に形成されたドレインおよびソースとの間
にも酸化膜を形成し、該酸化膜を前記ゲート酸化膜に比
べて厚く形成する技術が採用される。
装置の製造方法では、請求項５または６記載の不揮発性
半導体記憶装置の製造方法において、前記フローティン
グゲート形成工程は、前記制御ゲートと前記柱状部の下
部を結ぶ領域に形成されたドレインおよびソースとの間
にも酸化膜を形成し、該酸化膜を前記ゲート酸化膜に比
べて厚く形成する技術が採用される。
【００１５】これらの不揮発性半導体記憶装置および不
揮発性半導体記憶装置の製造方法では、制御ゲートと柱
状部の下部を結ぶ領域に形成されたドレインおよびソー
スとの間にも酸化膜が形成され、該酸化膜がゲート酸化
膜に比べて厚く形成されるので、この部分の耐圧を向上
させることができる。
揮発性半導体記憶装置の製造方法では、制御ゲートと柱
状部の下部を結ぶ領域に形成されたドレインおよびソー
スとの間にも酸化膜が形成され、該酸化膜がゲート酸化
膜に比べて厚く形成されるので、この部分の耐圧を向上
させることができる。
【００１６】請求項８記載の不揮発性半導体記憶装置の
製造方法では、請求項７記載の不揮発性半導体記憶装置
の製造方法において、前記半導体基板は、シリコンで形
成され、前記拡散層形成工程は、シリコンに増速酸化性
を付与する不純物を添加して前記柱状部の下部を結ぶ領
域の不純物拡散層を形成し、前記フローティングゲート
形成工程は、前記拡散層形成工程後に前記不純物拡散層
を酸化させて酸化膜を形成する増速酸化工程を備えてい
る技術が採用される。
製造方法では、請求項７記載の不揮発性半導体記憶装置
の製造方法において、前記半導体基板は、シリコンで形
成され、前記拡散層形成工程は、シリコンに増速酸化性
を付与する不純物を添加して前記柱状部の下部を結ぶ領
域の不純物拡散層を形成し、前記フローティングゲート
形成工程は、前記拡散層形成工程後に前記不純物拡散層
を酸化させて酸化膜を形成する増速酸化工程を備えてい
る技術が採用される。
【００１７】この不揮発性半導体記憶装置の製造方法で
は、拡散層形成工程において、シリコンに増速酸化性を
付与する不純物を添加して柱状部の下部を結ぶ領域の不
純物拡散層を形成し、フローティングゲート形成工程に
おいて、拡散層形成工程後に不純物拡散層を酸化させて
酸化膜を形成する増速酸化工程を備えているので、制御
ゲートと柱状部の下部を結ぶ領域の不純物拡散層（ドレ
インまたはソース）との間に介在する酸化膜を、増速酸
化によりチャネル部上に形成されるゲート酸化膜に比べ
て選択的に厚くすることができる。
は、拡散層形成工程において、シリコンに増速酸化性を
付与する不純物を添加して柱状部の下部を結ぶ領域の不
純物拡散層を形成し、フローティングゲート形成工程に
おいて、拡散層形成工程後に不純物拡散層を酸化させて
酸化膜を形成する増速酸化工程を備えているので、制御
ゲートと柱状部の下部を結ぶ領域の不純物拡散層（ドレ
インまたはソース）との間に介在する酸化膜を、増速酸
化によりチャネル部上に形成されるゲート酸化膜に比べ
て選択的に厚くすることができる。
【００１８】請求項９記載の不揮発性半導体記憶装置の
製造方法では、請求項８記載の不揮発性半導体記憶装置
の製造方法において、前記拡散層形成工程は、前記不純
物としてＡｓを１×１０15／ｃｍ2以上添加した不純物
拡散層を形成する技術が採用される。
製造方法では、請求項８記載の不揮発性半導体記憶装置
の製造方法において、前記拡散層形成工程は、前記不純
物としてＡｓを１×１０15／ｃｍ2以上添加した不純物
拡散層を形成する技術が採用される。
【００１９】この不揮発性半導体記憶装置の製造方法で
は、拡散層形成工程において、不純物としてＡｓ（ヒ
素）を１×１０15／ｃｍ2以上添加した不純物拡散層を
形成するので、十分な増速酸化性を得ることができ、ま
た不純物としてＰ（リン）等を用いた場合よりもＡｓの
方が熱拡散し難い利点がある。
は、拡散層形成工程において、不純物としてＡｓ（ヒ
素）を１×１０15／ｃｍ2以上添加した不純物拡散層を
形成するので、十分な増速酸化性を得ることができ、ま
た不純物としてＰ（リン）等を用いた場合よりもＡｓの
方が熱拡散し難い利点がある。
【００２０】請求項４記載の不揮発性半導体記憶装置で
は、請求項１から３のいずれかに記載の不揮発性半導体
記憶装置において、前記ＭＯＳトランジスタの制御ゲー
トは、その前記柱状部の側面周方向の寸法が前記フロー
ティングゲートより長くされて該フローティングゲート
よりも面積が大きく設定されている技術が採用される。
は、請求項１から３のいずれかに記載の不揮発性半導体
記憶装置において、前記ＭＯＳトランジスタの制御ゲー
トは、その前記柱状部の側面周方向の寸法が前記フロー
ティングゲートより長くされて該フローティングゲート
よりも面積が大きく設定されている技術が採用される。
【００２１】また、請求項１０記載の不揮発性半導体記
憶装置の製造方法では、請求項５から９のいずれかに記
載の不揮発性半導体記憶装置の製造方法において、前記
制御ゲート形成工程は、前記制御ゲートを、その前記柱
状部の側面周方向の寸法を前記フローティングゲートよ
り長くして該フローティングゲートよりも面積を大きく
形成する技術が採用される。
憶装置の製造方法では、請求項５から９のいずれかに記
載の不揮発性半導体記憶装置の製造方法において、前記
制御ゲート形成工程は、前記制御ゲートを、その前記柱
状部の側面周方向の寸法を前記フローティングゲートよ
り長くして該フローティングゲートよりも面積を大きく
形成する技術が採用される。
【００２２】これらの不揮発性半導体記憶装置および不
揮発性半導体記憶装置の製造方法では、制御ゲートが、
その柱状部の側面周方向の寸法をフローティングゲート
より長くして該フローティングゲートよりも面積が大き
く形成されるので、セル面積の増加を抑えて制御ゲート
の面積を大きくすることができ、制御ゲートにおける容
量をフローティングゲートにおける容量に比べて大きく
することができる。
揮発性半導体記憶装置の製造方法では、制御ゲートが、
その柱状部の側面周方向の寸法をフローティングゲート
より長くして該フローティングゲートよりも面積が大き
く形成されるので、セル面積の増加を抑えて制御ゲート
の面積を大きくすることができ、制御ゲートにおける容
量をフローティングゲートにおける容量に比べて大きく
することができる。
【００２３】
【発明の実施の形態】以下、本発明に係る不揮発性半導
体記憶装置およびその製造方法の一実施形態を、図１か
ら図８を参照しながら説明する。これらの図において、
符号ＴＲ１，ＴＲ２はメモリセルトランジスタ、１は柱
状部、２は上部拡散層、３は下部拡散層である。
体記憶装置およびその製造方法の一実施形態を、図１か
ら図８を参照しながら説明する。これらの図において、
符号ＴＲ１，ＴＲ２はメモリセルトランジスタ、１は柱
状部、２は上部拡散層、３は下部拡散層である。
【００２４】本実施形態の不揮発性半導体記憶装置は、
ＮＡＮＤ型回路を有するフラッシュメモリであって、図
１および図２に示すように、直列に接続された複数のＭ
ＯＳトランジスタであるメモリセルトランジスタＴＲ
１、ＴＲ２を複数列備えている。各メモリセルトランジ
スタＴＲ１、ＴＲ２は、シリコン基板（半導体基板）Ｓ
ＵＢに形成された複数の柱状部１にそれぞれ一対づつ設
けられた縦型ＭＯＳトランジスタである。
ＮＡＮＤ型回路を有するフラッシュメモリであって、図
１および図２に示すように、直列に接続された複数のＭ
ＯＳトランジスタであるメモリセルトランジスタＴＲ
１、ＴＲ２を複数列備えている。各メモリセルトランジ
スタＴＲ１、ＴＲ２は、シリコン基板（半導体基板）Ｓ
ＵＢに形成された複数の柱状部１にそれぞれ一対づつ設
けられた縦型ＭＯＳトランジスタである。
【００２５】同一の柱状部１に形成された一対のメモリ
セルトランジスタＴＲ１，ＴＲ２は、柱状部１の上部で
互いに接続されているとともに、それぞれのメモリセル
トランジスタＴＲ１，ＴＲ２に隣接する別の柱状部１の
メモリセルトランジスタＴＲ１，ＴＲ２と互いの柱状部
１の下部を結ぶ領域でそれぞれ直列に接続されている。
セルトランジスタＴＲ１，ＴＲ２は、柱状部１の上部で
互いに接続されているとともに、それぞれのメモリセル
トランジスタＴＲ１，ＴＲ２に隣接する別の柱状部１の
メモリセルトランジスタＴＲ１，ＴＲ２と互いの柱状部
１の下部を結ぶ領域でそれぞれ直列に接続されている。
【００２６】すなわち、柱状部１には、その側面部に形
成されたチャネル部１ａと、該チャネル部１ａにチャネ
ルが形成されるようにチャネル部１ａの上下位置の上部
拡散層（不純物拡散層）２および下部拡散層（不純物拡
散層）３で形成されたドレインＤおよびソースＳと、チ
ャネル部１ａの外側にそれぞれゲート酸化膜４を介して
形成されたフローティングゲートＦＧと、該フローティ
ングゲートＦＧの外側にそれぞれインタポリ膜（絶縁分
離膜）５を介して形成された制御ゲートＣＧと、を備え
たメモリセルトランジスタＴＲ１，ＴＲ２が形成されて
いる。
成されたチャネル部１ａと、該チャネル部１ａにチャネ
ルが形成されるようにチャネル部１ａの上下位置の上部
拡散層（不純物拡散層）２および下部拡散層（不純物拡
散層）３で形成されたドレインＤおよびソースＳと、チ
ャネル部１ａの外側にそれぞれゲート酸化膜４を介して
形成されたフローティングゲートＦＧと、該フローティ
ングゲートＦＧの外側にそれぞれインタポリ膜（絶縁分
離膜）５を介して形成された制御ゲートＣＧと、を備え
たメモリセルトランジスタＴＲ１，ＴＲ２が形成されて
いる。
【００２７】そして、一対のメモリセルトランジスタＴ
Ｒ１、ＴＲ２は、そのメモリセルトランジスタＴＲ１の
ソースＳとメモリセルトランジスタＴＲ２のドレインＤ
とが柱状部１の上部に上部拡散層２で一体に形成され、
かつメモリセルトランジスタＴＲ１のドレインＤおよび
メモリセルトランジスタＴＲ２のソースＳがそれぞれ隣
接する別の柱状部１に形成された一対のメモリセルトラ
ンジスタＴＲ１、ＴＲ２のうちメモリセルトランジスタ
ＴＲ２のソースＳおよびメモリセルトランジスタＴＲ１
のドレインＤと互いの柱状部１の下部を結ぶ領域に下部
拡散層３で一体にそれぞれ形成されている。
Ｒ１、ＴＲ２は、そのメモリセルトランジスタＴＲ１の
ソースＳとメモリセルトランジスタＴＲ２のドレインＤ
とが柱状部１の上部に上部拡散層２で一体に形成され、
かつメモリセルトランジスタＴＲ１のドレインＤおよび
メモリセルトランジスタＴＲ２のソースＳがそれぞれ隣
接する別の柱状部１に形成された一対のメモリセルトラ
ンジスタＴＲ１、ＴＲ２のうちメモリセルトランジスタ
ＴＲ２のソースＳおよびメモリセルトランジスタＴＲ１
のドレインＤと互いの柱状部１の下部を結ぶ領域に下部
拡散層３で一体にそれぞれ形成されている。
【００２８】これらのメモリセルトランジスタＴＲ１、
ＴＲ２は、ドレインＤとソースＳが接続されるととも
に、各制御ゲートＣＧは、金属配線からなるグローバル
なワード線（図示略）に接続される。なお、直列接続さ
れたトランジスタＴＲ１、ＴＲ２の一端側のドレインＤ
は選択トランジスタ（図示略）を介してビット線（図示
略）に接続され、他端側のソースＳは接地、またはソー
ス線（図示略）と接続される。また、各メモリセルトラ
ンジスタＴＲ１、ＴＲ２は、図７の（ｉ）に示すよう
に、制御ゲートＣＧと下部拡散層３（柱状部１の下部を
結ぶ領域に形成されたドレインＤおよびソースＳ）との
間にゲート酸化膜４と同時に形成された増速酸化膜６が
形成され、該増速酸化膜６は、ゲート酸化膜４に比べて
厚く形成されている。
ＴＲ２は、ドレインＤとソースＳが接続されるととも
に、各制御ゲートＣＧは、金属配線からなるグローバル
なワード線（図示略）に接続される。なお、直列接続さ
れたトランジスタＴＲ１、ＴＲ２の一端側のドレインＤ
は選択トランジスタ（図示略）を介してビット線（図示
略）に接続され、他端側のソースＳは接地、またはソー
ス線（図示略）と接続される。また、各メモリセルトラ
ンジスタＴＲ１、ＴＲ２は、図７の（ｉ）に示すよう
に、制御ゲートＣＧと下部拡散層３（柱状部１の下部を
結ぶ領域に形成されたドレインＤおよびソースＳ）との
間にゲート酸化膜４と同時に形成された増速酸化膜６が
形成され、該増速酸化膜６は、ゲート酸化膜４に比べて
厚く形成されている。
【００２９】さらに、制御ゲートＣＧは、その柱状部１
の側面周方向の寸法がフローティングゲートＦＧより長
くされて該フローティングゲートＦＧよりも面積が大き
く設定されている。すなわち、制御ゲートＣＧは、図１
および図３に示すように、横断面コ字状に形成されたフ
ローティングゲートＦＧを外側から覆うように横断面コ
字状に形成されている。また、制御ゲートＣＧの周囲
は、図７の（ｉ）に示すように、層間絶縁膜７で覆われ
ている。なお、図１において２点鎖線の斜線で示された
領域は、Ａｓ（ヒ素）が注入された上部拡散層２および
下部拡散層３である。
の側面周方向の寸法がフローティングゲートＦＧより長
くされて該フローティングゲートＦＧよりも面積が大き
く設定されている。すなわち、制御ゲートＣＧは、図１
および図３に示すように、横断面コ字状に形成されたフ
ローティングゲートＦＧを外側から覆うように横断面コ
字状に形成されている。また、制御ゲートＣＧの周囲
は、図７の（ｉ）に示すように、層間絶縁膜７で覆われ
ている。なお、図１において２点鎖線の斜線で示された
領域は、Ａｓ（ヒ素）が注入された上部拡散層２および
下部拡散層３である。
【００３０】図５は、本実施形態の不揮発性半導体記憶
装置において４セルアレイを構成した場合の回路であっ
て、この例では、図６に示すように、一方の列のメモリ
セルトランジスタＴＲ１と他方の列のメモリセルトラン
ジスタＴＲ１との間に、下部拡散層３を分離する分離酸
化膜８が形成されている。
装置において４セルアレイを構成した場合の回路であっ
て、この例では、図６に示すように、一方の列のメモリ
セルトランジスタＴＲ１と他方の列のメモリセルトラン
ジスタＴＲ１との間に、下部拡散層３を分離する分離酸
化膜８が形成されている。
【００３１】本実施形態では、ＮＡＮＤ型回路の縦型Ｍ
ＯＳトランジスタである隣接するメモリセルトランジス
タＴＲ１、ＴＲ２が、柱状部１の上部と下部とで互いの
ドレインＤとソースＳとを共有して交互に直列接続さ
れ、また各チャネル部１ａが柱状部１の側面部に形成さ
れることから、チャネル長がセル面積とは独立のパラメ
ータとなり、ＮＡＮＤ型フラッシュメモリの面積をさら
に縮小することができる。また、一つの柱状部１に縦型
ＭＯＳトランジスタが一対設けられ、ソースＳとドレイ
ンＤとを共有しているので、直列接続するために上部拡
散層２と下部拡散層３とを別個に配線する必要がない。
ＯＳトランジスタである隣接するメモリセルトランジス
タＴＲ１、ＴＲ２が、柱状部１の上部と下部とで互いの
ドレインＤとソースＳとを共有して交互に直列接続さ
れ、また各チャネル部１ａが柱状部１の側面部に形成さ
れることから、チャネル長がセル面積とは独立のパラメ
ータとなり、ＮＡＮＤ型フラッシュメモリの面積をさら
に縮小することができる。また、一つの柱状部１に縦型
ＭＯＳトランジスタが一対設けられ、ソースＳとドレイ
ンＤとを共有しているので、直列接続するために上部拡
散層２と下部拡散層３とを別個に配線する必要がない。
【００３２】さらに、制御ゲートＣＧが、その柱状部１
の側面周方向の寸法をフローティングゲートＦＧより長
くして該フローティングゲートＦＧよりも面積が大きく
形成されているので、セル面積の増加を抑えて制御ゲー
トＣＧの面積を大きくすることができ、制御ゲートの容
量を大きくして制御ゲートＣＧへの印加電圧を下げるこ
とができる。
の側面周方向の寸法をフローティングゲートＦＧより長
くして該フローティングゲートＦＧよりも面積が大きく
形成されているので、セル面積の増加を抑えて制御ゲー
トＣＧの面積を大きくすることができ、制御ゲートの容
量を大きくして制御ゲートＣＧへの印加電圧を下げるこ
とができる。
【００３３】すなわち、ＮＡＮＤ型フラッシュメモリで
ホットエレクトロン効果による書き込みを行うとする
と、直列接続されたＭＯＳトランジスタの全てでホット
エレクトロンを発生させるために大電流が必要となって
しまうため、書き込みにはトンネル効果を用いている。
このため、確実な書き込みを行うために、フローティン
グゲートＦＧに印加される電圧ＶFG（フローティングゲ
ートＦＧと基板ＳＵＢ間の電圧）をできるだけ高くする
必要があるが、単に制御ゲートＣＧに印加する電圧ＶCG
を高くすることは、周辺回路の負担が大きくなり望まし
くない。
ホットエレクトロン効果による書き込みを行うとする
と、直列接続されたＭＯＳトランジスタの全てでホット
エレクトロンを発生させるために大電流が必要となって
しまうため、書き込みにはトンネル効果を用いている。
このため、確実な書き込みを行うために、フローティン
グゲートＦＧに印加される電圧ＶFG（フローティングゲ
ートＦＧと基板ＳＵＢ間の電圧）をできるだけ高くする
必要があるが、単に制御ゲートＣＧに印加する電圧ＶCG
を高くすることは、周辺回路の負担が大きくなり望まし
くない。
【００３４】したがって、フローティングゲートＦＧに
印加する電圧ＶFGをできるだけ高くするとともに制御ゲ
ートＣＧに印加する電圧ＶCGを低くするには、下記の式
（１）の関係から分かるように、フローティングゲート
ＦＧと基板ＳＵＢ間の容量Ｃ１より制御ゲートＣＧとフ
ローティングゲートＦＧ間の容量Ｃ２を大きくする必要
がある。 ＶFG＝ＶCG×Ｃ２／（Ｃ１＋Ｃ２） （１）
印加する電圧ＶFGをできるだけ高くするとともに制御ゲ
ートＣＧに印加する電圧ＶCGを低くするには、下記の式
（１）の関係から分かるように、フローティングゲート
ＦＧと基板ＳＵＢ間の容量Ｃ１より制御ゲートＣＧとフ
ローティングゲートＦＧ間の容量Ｃ２を大きくする必要
がある。 ＶFG＝ＶCG×Ｃ２／（Ｃ１＋Ｃ２） （１）
【００３５】例えば、ＶFG＝１０Ｖでトンネル効果によ
って書き込みが行われるとするならば、Ｃ１＝Ｃ２のと
きにＶCG＝２０Ｖを必要とする場合、Ｃ１＞Ｃ２とする
ことができれば、ＶFG＝１０ＶとするのにＶCGを２０Ｖ
より下げることが可能になる。しかし、制御ゲートＣＧ
の容量Ｃ２を大きくするために制御ゲートＣＧの面積を
フローティングゲートＦＧより大きくすると、従来の横
型のＭＯＳトランジスタ（図１０）では、制御ゲートＣ
Ｇの面積増大が直接的にセル面積の増大となってしまう
不都合があった。
って書き込みが行われるとするならば、Ｃ１＝Ｃ２のと
きにＶCG＝２０Ｖを必要とする場合、Ｃ１＞Ｃ２とする
ことができれば、ＶFG＝１０ＶとするのにＶCGを２０Ｖ
より下げることが可能になる。しかし、制御ゲートＣＧ
の容量Ｃ２を大きくするために制御ゲートＣＧの面積を
フローティングゲートＦＧより大きくすると、従来の横
型のＭＯＳトランジスタ（図１０）では、制御ゲートＣ
Ｇの面積増大が直接的にセル面積の増大となってしまう
不都合があった。
【００３６】そこで、本実施形態では、縦型のメモリセ
ルトランジスタＴＲ１、ＴＲ２を採用し、制御ゲートＣ
Ｇを柱状部１の側面部に形成するとともに、制御ゲート
ＣＧにおける柱状部１の側面周方向の寸法をフローティ
ングゲートＦＧより長くすることにより、面積の増大を
図っている。すなわち、制御ゲートＣＧがフローティン
グゲートＦＧの外側（外周）に位置するので、セル面積
を増大させずに容易に制御ゲートＣＧの面積を広げるこ
とができ、制御ゲートＣＧにおける容量Ｃ２をフローテ
ィングゲートＦＧにおける容量Ｃ１に比べて大きくする
ことができる。
ルトランジスタＴＲ１、ＴＲ２を採用し、制御ゲートＣ
Ｇを柱状部１の側面部に形成するとともに、制御ゲート
ＣＧにおける柱状部１の側面周方向の寸法をフローティ
ングゲートＦＧより長くすることにより、面積の増大を
図っている。すなわち、制御ゲートＣＧがフローティン
グゲートＦＧの外側（外周）に位置するので、セル面積
を増大させずに容易に制御ゲートＣＧの面積を広げるこ
とができ、制御ゲートＣＧにおける容量Ｃ２をフローテ
ィングゲートＦＧにおける容量Ｃ１に比べて大きくする
ことができる。
【００３７】次に、本実施形態の不揮発性半導体記憶装
置の製造方法について、図７および図８を参照して説明
する。
置の製造方法について、図７および図８を参照して説明
する。
【００３８】〔チャネル注入〕まず、ｐ型のシリコン基
板ＳＵＢに、図７の（ａ）に示すように、上面からＢ
（ホウ素）をイオン注入によってドーピングする。この
際、イオン注入は異なるエネルギーで２回行うものと
し、本実施形態では、１回目を３０ＫｅＶで４×１０12
／ｃｍ2注入（第１のイオン注入工程）し、２回目を６
０ＫｅＶで４×１０1 2／ｃｍ2注入（第２のイオン注入
工程）する。
板ＳＵＢに、図７の（ａ）に示すように、上面からＢ
（ホウ素）をイオン注入によってドーピングする。この
際、イオン注入は異なるエネルギーで２回行うものと
し、本実施形態では、１回目を３０ＫｅＶで４×１０12
／ｃｍ2注入（第１のイオン注入工程）し、２回目を６
０ＫｅＶで４×１０1 2／ｃｍ2注入（第２のイオン注入
工程）する。
【００３９】すなわち、１回目のイオン注入では、図８
に示すように、表面から比較的浅い部分に濃度分布のピ
ークが位置しているため、後に形成する柱状部１のチャ
ネル部１ａの中心面Ｃに対して非対称の不純物濃度分布
Ｂ１となってしまう。このため、本実施形態では、２回
目のイオン注入によって、この注入のみの不純物濃度分
布Ｂ２のピークが表面から比較的深い部分に位置するよ
うに加速電圧を上げて高エネルギーにして注入すること
により、１回目と２回目とのイオン注入を合わせた不純
物濃度分布Ｂ３がチャネル部１ａの中心面Ｃに対して面
対称になるようにしている。
に示すように、表面から比較的浅い部分に濃度分布のピ
ークが位置しているため、後に形成する柱状部１のチャ
ネル部１ａの中心面Ｃに対して非対称の不純物濃度分布
Ｂ１となってしまう。このため、本実施形態では、２回
目のイオン注入によって、この注入のみの不純物濃度分
布Ｂ２のピークが表面から比較的深い部分に位置するよ
うに加速電圧を上げて高エネルギーにして注入すること
により、１回目と２回目とのイオン注入を合わせた不純
物濃度分布Ｂ３がチャネル部１ａの中心面Ｃに対して面
対称になるようにしている。
【００４０】〔柱状部形成〕次に、フォトリソグラフィ
技術によるレジストマスク形成後に、図７の（ｂ）に示
すように、シリコン基板ＳＵＢ上面にドライエッチング
によって柱状部１を形成する。このとき、柱状部１の高
さは、０．５〜０．８μｍ程に設定する。
技術によるレジストマスク形成後に、図７の（ｂ）に示
すように、シリコン基板ＳＵＢ上面にドライエッチング
によって柱状部１を形成する。このとき、柱状部１の高
さは、０．５〜０．８μｍ程に設定する。
【００４１】〔拡散層形成〕柱状部１を形成した後、図
７の（ｃ）に示すように、図１に示す斜線領域以外にフ
ォトリソグラフィ技術によるレジストマスク形成後に、
Ａｓを選択的にイオン注入し、柱状部１の上部および隣
接する柱状部１の下部を結ぶ領域に、ドレインＤとソー
スＳになる上部拡散層２および下部拡散層３をそれぞれ
形成する。このとき、Ａｓは７０ＫｅＶのエネルギーで
５×１０15／ｃｍ2注入される。
７の（ｃ）に示すように、図１に示す斜線領域以外にフ
ォトリソグラフィ技術によるレジストマスク形成後に、
Ａｓを選択的にイオン注入し、柱状部１の上部および隣
接する柱状部１の下部を結ぶ領域に、ドレインＤとソー
スＳになる上部拡散層２および下部拡散層３をそれぞれ
形成する。このとき、Ａｓは７０ＫｅＶのエネルギーで
５×１０15／ｃｍ2注入される。
【００４２】なお、イオン注入後にウェット酸化（水蒸
気雰囲気で９５０℃に加熱）を行い、４０ｎｍ程度の犠
牲酸化膜を形成する。これにより、下部拡散層３は、活
性化され不純物濃度１０20／ｃｍ3程度に形成される。
気雰囲気で９５０℃に加熱）を行い、４０ｎｍ程度の犠
牲酸化膜を形成する。これにより、下部拡散層３は、活
性化され不純物濃度１０20／ｃｍ3程度に形成される。
【００４３】〔ゲート酸化膜形成〕犠牲酸化膜を除去し
た後、図７の（ｄ）に示すように、ウェット酸化（水蒸
気雰囲気で８５０℃に加熱）を行い、ゲート酸化膜４を
１０ｎｍ程度形成する。また、このとき上部拡散層２お
よび下部拡散層３上には、増速酸化膜６が形成され、こ
の増速酸化膜６は、添加された高濃度のＡｓによる増速
酸化性によって、ゲート酸化膜４に比べて大幅に厚い９
０ｎｍ以上に形成される。
た後、図７の（ｄ）に示すように、ウェット酸化（水蒸
気雰囲気で８５０℃に加熱）を行い、ゲート酸化膜４を
１０ｎｍ程度形成する。また、このとき上部拡散層２お
よび下部拡散層３上には、増速酸化膜６が形成され、こ
の増速酸化膜６は、添加された高濃度のＡｓによる増速
酸化性によって、ゲート酸化膜４に比べて大幅に厚い９
０ｎｍ以上に形成される。
【００４４】〔フローティングゲート形成〕次に、図７
の（ｅ）に示すように、ゲート酸化膜４上および増速酸
化膜６上にＣＶＤ法によってポリシリコンを膜厚１５０
ｎｍ程度に堆積し、さらにリン拡散（ＰＯＣｌ3雰囲気
で８５０℃程度で加熱）を行い、不純物としてＰが添加
されたポリシリコン膜ＰＳを形成する。
の（ｅ）に示すように、ゲート酸化膜４上および増速酸
化膜６上にＣＶＤ法によってポリシリコンを膜厚１５０
ｎｍ程度に堆積し、さらにリン拡散（ＰＯＣｌ3雰囲気
で８５０℃程度で加熱）を行い、不純物としてＰが添加
されたポリシリコン膜ＰＳを形成する。
【００４５】そして、フォトリソグラフィ技術によりレ
ジストマスク形成後、図７の（ｆ）に示すように、ＲＩ
Ｅ等による異方性ドライエッチングでポリシリコン膜Ｐ
Ｓを選択的に除去し、柱状部１の両側面部のゲート酸化
膜４上にそれぞれフローティングゲートＦＧを形成す
る。なお、フローティングゲートＦＧは、図１および図
３に示すように、断面コ字状に形成される。
ジストマスク形成後、図７の（ｆ）に示すように、ＲＩ
Ｅ等による異方性ドライエッチングでポリシリコン膜Ｐ
Ｓを選択的に除去し、柱状部１の両側面部のゲート酸化
膜４上にそれぞれフローティングゲートＦＧを形成す
る。なお、フローティングゲートＦＧは、図１および図
３に示すように、断面コ字状に形成される。
【００４６】〔コントロールゲート形成〕次に、図７の
（ｇ）に示すように、インタポリ膜５を表面上に堆積さ
せる。なお、インタポリ膜５は、例えばＳｉＯ2（６ｎ
ｍ）、Ｓｉ3Ｎ4（８ｎｍ）、ＳｉＯ2（６ｎｍ）の３層
を積層する。そして、その上にＣＶＤ法によりポリシリ
コンを１５０ｎｍ程度の膜厚で堆積し、ＰＯＣｌ3雰囲
気で８５０℃程度に加熱することでＰ拡散を行う。さら
に、ＷＳｉ膜を１５０ｎｍ程度の膜厚で堆積することに
より、ポリシリコンとＷＳｉ膜とからなる２層構造のポ
リサイド膜ＳＷを形成する。
（ｇ）に示すように、インタポリ膜５を表面上に堆積さ
せる。なお、インタポリ膜５は、例えばＳｉＯ2（６ｎ
ｍ）、Ｓｉ3Ｎ4（８ｎｍ）、ＳｉＯ2（６ｎｍ）の３層
を積層する。そして、その上にＣＶＤ法によりポリシリ
コンを１５０ｎｍ程度の膜厚で堆積し、ＰＯＣｌ3雰囲
気で８５０℃程度に加熱することでＰ拡散を行う。さら
に、ＷＳｉ膜を１５０ｎｍ程度の膜厚で堆積することに
より、ポリシリコンとＷＳｉ膜とからなる２層構造のポ
リサイド膜ＳＷを形成する。
【００４７】この後、フォトリソグラフィ技術によりレ
ジストマスク形成後、図７の（ｈ）に示すように、ＲＩ
Ｅ等による異方性ドライエッチングでポリシリコン膜Ｐ
Ｓを選択的に除去し、柱状部１の両側面部のインタポリ
膜５上にかつ各フローティングゲートＦＧに対応した位
置にそれぞれ制御ゲートＣＧを形成する。なお、これら
一対の制御ゲートＣＧは、図１および図３に示すよう
に、断面コ字状に形成される。
ジストマスク形成後、図７の（ｈ）に示すように、ＲＩ
Ｅ等による異方性ドライエッチングでポリシリコン膜Ｐ
Ｓを選択的に除去し、柱状部１の両側面部のインタポリ
膜５上にかつ各フローティングゲートＦＧに対応した位
置にそれぞれ制御ゲートＣＧを形成する。なお、これら
一対の制御ゲートＣＧは、図１および図３に示すよう
に、断面コ字状に形成される。
【００４８】したがって、柱状部１の両側面部（チャネ
ル部１ａ）上には、ゲート酸化膜４、フローティングゲ
ートＦＧ、インタポリ膜５および制御ゲートＣＧが順に
堆積され、各フローティングゲートＦＧは、ゲート酸化
膜４を介したチャネル部１ａとインタポリ膜５を介した
制御ゲートＣＧとに挟まれている。
ル部１ａ）上には、ゲート酸化膜４、フローティングゲ
ートＦＧ、インタポリ膜５および制御ゲートＣＧが順に
堆積され、各フローティングゲートＦＧは、ゲート酸化
膜４を介したチャネル部１ａとインタポリ膜５を介した
制御ゲートＣＧとに挟まれている。
【００４９】〔層間膜形成〕次に、図７の（ｉ）に示す
ように、表面上にＢＰＳＧからなる層間絶縁膜７を膜厚
７００ｎｍ程度堆積し、リフロー（９００℃、３０分）
を行う。なお、この後、柱状部１の上部拡散層２上にコ
ンタクトホールを形成して埋め込みを行う等のコンタク
ト形成を行う必要はない。
ように、表面上にＢＰＳＧからなる層間絶縁膜７を膜厚
７００ｎｍ程度堆積し、リフロー（９００℃、３０分）
を行う。なお、この後、柱状部１の上部拡散層２上にコ
ンタクトホールを形成して埋め込みを行う等のコンタク
ト形成を行う必要はない。
【００５０】以上の工程によって、一つの柱状部１に一
対のメモリセルトランジスタＴＲ１、ＴＲ２が形成さ
れ、直列接続される互いのドレインＤとソースＳとが上
部拡散層２および下部拡散層３で一体に形成されたＮＡ
ＮＤ型フラッシュメモリが形成される。
対のメモリセルトランジスタＴＲ１、ＴＲ２が形成さ
れ、直列接続される互いのドレインＤとソースＳとが上
部拡散層２および下部拡散層３で一体に形成されたＮＡ
ＮＤ型フラッシュメモリが形成される。
【００５１】本実施形態の製造方法では、チャネル形成
のためのイオン注入において、図８に示すように、１回
目のイオン注入で生じたチャネル部１ａの不純物濃度分
布がチャネル部１ａ中心面Ｃに対して面対称になるよう
に２回目のイオン注入のエネルギーを設定するので、柱
状部１に形成される一対のメモリセルトランジスタＴＲ
１、ＴＲ２のしきい値電圧特性をほぼ一致させることが
できる。
のためのイオン注入において、図８に示すように、１回
目のイオン注入で生じたチャネル部１ａの不純物濃度分
布がチャネル部１ａ中心面Ｃに対して面対称になるよう
に２回目のイオン注入のエネルギーを設定するので、柱
状部１に形成される一対のメモリセルトランジスタＴＲ
１、ＴＲ２のしきい値電圧特性をほぼ一致させることが
できる。
【００５２】すなわち、１回のイオン注入だけでは縦型
メモリセルトランジスタＴＲ１、ＴＲ２のチャネル部１
ａにおけるチャネル濃度分布がチャネル部１ａ中心面Ｃ
に対して非対称となってしまい（図８、Ｂ１またはＢ
２）、ＭＯＳトランジスタではソース側の濃度でしきい
値電圧が変わることから、柱状部１に形成される一対の
縦型メモリセルトランジスタＴＲ１，ＴＲ２のしきい値
特性が両者で変わってしまう不都合がある。
メモリセルトランジスタＴＲ１、ＴＲ２のチャネル部１
ａにおけるチャネル濃度分布がチャネル部１ａ中心面Ｃ
に対して非対称となってしまい（図８、Ｂ１またはＢ
２）、ＭＯＳトランジスタではソース側の濃度でしきい
値電圧が変わることから、柱状部１に形成される一対の
縦型メモリセルトランジスタＴＲ１，ＴＲ２のしきい値
特性が両者で変わってしまう不都合がある。
【００５３】この際、互いに異なるしきい値電圧を有す
ると、両ＭＯＳトランジスタの一方が情報読み出しにお
いて誤認識するおそれがあるとともに、書き込み／読み
込みスピードが互いに異なってしまうことが考えられ
る。しかしながら本実施形態では、２回目のイオン注入
で濃度分布を調整し対称化させることにより（図８のＢ
３）、一対の縦型メモリセルトランジスタＴＲ１、ＴＲ
２のしきい値特性をほぼ一致させることができ、上記不
都合を解消することが可能である。
ると、両ＭＯＳトランジスタの一方が情報読み出しにお
いて誤認識するおそれがあるとともに、書き込み／読み
込みスピードが互いに異なってしまうことが考えられ
る。しかしながら本実施形態では、２回目のイオン注入
で濃度分布を調整し対称化させることにより（図８のＢ
３）、一対の縦型メモリセルトランジスタＴＲ１、ＴＲ
２のしきい値特性をほぼ一致させることができ、上記不
都合を解消することが可能である。
【００５４】また、シリコンに増速酸化性を付与する不
純物としてＡｓを添加して下部拡散層３を形成し、下部
拡散層３を酸化させて増速酸化膜６を形成するので、制
御ゲートＣＧと下部拡散層３（ドレインＤまたはソース
Ｓ）との間に介在する絶縁層である酸化膜を、増速酸化
によりゲート酸化膜４に比べて選択的に厚くすることが
でき、この部分の耐圧を向上させることができる。すな
わち、書き込み時に制御ゲートＣＧに高電圧を加えて
も、下部拡散層３のリークを抑制することができる。
純物としてＡｓを添加して下部拡散層３を形成し、下部
拡散層３を酸化させて増速酸化膜６を形成するので、制
御ゲートＣＧと下部拡散層３（ドレインＤまたはソース
Ｓ）との間に介在する絶縁層である酸化膜を、増速酸化
によりゲート酸化膜４に比べて選択的に厚くすることが
でき、この部分の耐圧を向上させることができる。すな
わち、書き込み時に制御ゲートＣＧに高電圧を加えて
も、下部拡散層３のリークを抑制することができる。
【００５５】さらに、不純物としてＡｓを１×１０15／
ｃｍ2以上添加した下部拡散層３を形成するので、十分
な増速酸化性を得ることができ、また不純物としてＰ
（リン）等を用いた場合よりもＡｓの方が熱拡散し難
く、良好な酸化膜形成を行うことができる。
ｃｍ2以上添加した下部拡散層３を形成するので、十分
な増速酸化性を得ることができ、また不純物としてＰ
（リン）等を用いた場合よりもＡｓの方が熱拡散し難
く、良好な酸化膜形成を行うことができる。
【００５６】
【発明の効果】本発明によれば、以下の効果を奏する。 （１）請求項１記載の不揮発性半導体記憶装置および請
求項５記載の不揮発性半導体記憶装置の製造方法によれ
ば、柱状部に形成される一対の縦型ＭＯＳトランジスタ
のうち一方のソースと他方のドレインとが柱状部の上部
に不純物拡散層で一体に形成され、かつ一方のドレイン
および他方のソースがそれぞれ隣接する別の柱状部に形
成された一対のＭＯＳトランジスタのうち他方のソース
および一方のドレインと互いの柱状部の下部を結ぶ領域
に不純物拡散層で一体にそれぞれ形成されるので、チャ
ネル部が柱状部の側面部に形成された縦型ＭＯＳトラン
ジスタが互いのドレインとソースとを共有し直列接続さ
れることから、チャネル長を小さくすることなくセル面
積をより縮小することができ、高集積化をさらに図るこ
とができる。また、一つの柱状部に縦型ＭＯＳトランジ
スタが一対設けられ、隣接するソースとドレインとを共
有しているので、別個に配線を行う必要がなく、簡便な
配線構造で実現することができる。
求項５記載の不揮発性半導体記憶装置の製造方法によれ
ば、柱状部に形成される一対の縦型ＭＯＳトランジスタ
のうち一方のソースと他方のドレインとが柱状部の上部
に不純物拡散層で一体に形成され、かつ一方のドレイン
および他方のソースがそれぞれ隣接する別の柱状部に形
成された一対のＭＯＳトランジスタのうち他方のソース
および一方のドレインと互いの柱状部の下部を結ぶ領域
に不純物拡散層で一体にそれぞれ形成されるので、チャ
ネル部が柱状部の側面部に形成された縦型ＭＯＳトラン
ジスタが互いのドレインとソースとを共有し直列接続さ
れることから、チャネル長を小さくすることなくセル面
積をより縮小することができ、高集積化をさらに図るこ
とができる。また、一つの柱状部に縦型ＭＯＳトランジ
スタが一対設けられ、隣接するソースとドレインとを共
有しているので、別個に配線を行う必要がなく、簡便な
配線構造で実現することができる。
【００５７】（２）請求項６記載の不揮発性半導体記憶
装置の製造方法によれば、第２のイオン注入工程におい
て、第１のイオン注入工程で生じたチャネル部の不純物
濃度分布がチャネル部中心に対して対称になるようにエ
ネルギーを設定するので、柱状部に形成される一対の縦
型ＭＯＳトランジスタのしきい値特性を同様にでき、情
報読み出しの誤認識を防ぐとともに、書き込み／読み込
みスピードへの影響を低減して、高い信頼性で動作する
メモリを実現することができる。
装置の製造方法によれば、第２のイオン注入工程におい
て、第１のイオン注入工程で生じたチャネル部の不純物
濃度分布がチャネル部中心に対して対称になるようにエ
ネルギーを設定するので、柱状部に形成される一対の縦
型ＭＯＳトランジスタのしきい値特性を同様にでき、情
報読み出しの誤認識を防ぐとともに、書き込み／読み込
みスピードへの影響を低減して、高い信頼性で動作する
メモリを実現することができる。
【００５８】（３）請求項２記載の不揮発性半導体記憶
装置によれば、上記のＭＯＳトランジスタがＮＡＮＤ型
回路のメモリセルトランジスタであるので、ＮＡＮＤ型
フラッシュメモリのセル面積をさらに小さくすることが
できる。
装置によれば、上記のＭＯＳトランジスタがＮＡＮＤ型
回路のメモリセルトランジスタであるので、ＮＡＮＤ型
フラッシュメモリのセル面積をさらに小さくすることが
できる。
【００５９】（４）請求項３記載の不揮発性半導体記憶
装置および請求項７記載の不揮発性半導体記憶装置の製
造方法によれば、制御ゲートと柱状部の下部を結ぶ領域
に形成されたドレインおよびソースとの間にも酸化膜が
形成され、該酸化膜がゲート酸化膜に比べて厚く形成さ
れるので、この部分の耐圧を向上させることができ、書
き込み時に制御ゲートに高電圧を加えても、拡散層のリ
ークを抑制することができる。
装置および請求項７記載の不揮発性半導体記憶装置の製
造方法によれば、制御ゲートと柱状部の下部を結ぶ領域
に形成されたドレインおよびソースとの間にも酸化膜が
形成され、該酸化膜がゲート酸化膜に比べて厚く形成さ
れるので、この部分の耐圧を向上させることができ、書
き込み時に制御ゲートに高電圧を加えても、拡散層のリ
ークを抑制することができる。
【００６０】（５）請求項８記載の不揮発性半導体記憶
装置の製造方法によれば、拡散層形成工程において、シ
リコンに増速酸化性を付与する不純物を添加して柱状部
の下部を結ぶ領域の不純物拡散層を形成し、フローティ
ングゲート形成工程において、拡散層形成工程後に不純
物拡散層を酸化させて酸化膜を形成する増速酸化工程を
備えているので、制御ゲートとドレインまたはソースと
の間に介在する酸化膜を、増速酸化により工程を増加さ
せずに選択的に厚くすることができ、この部分の耐圧を
容易に向上させることができる。
装置の製造方法によれば、拡散層形成工程において、シ
リコンに増速酸化性を付与する不純物を添加して柱状部
の下部を結ぶ領域の不純物拡散層を形成し、フローティ
ングゲート形成工程において、拡散層形成工程後に不純
物拡散層を酸化させて酸化膜を形成する増速酸化工程を
備えているので、制御ゲートとドレインまたはソースと
の間に介在する酸化膜を、増速酸化により工程を増加さ
せずに選択的に厚くすることができ、この部分の耐圧を
容易に向上させることができる。
【００６１】（６）請求項９記載の不揮発性半導体記憶
装置の製造方法によれば、拡散層形成工程において、不
純物としてＡｓを１×１０15／ｃｍ2以上添加した不純
物拡散層を形成するので、熱拡散し難いとともに、十分
な増速酸化性を得ることができ、良好な酸化膜形成を行
うことができる。
装置の製造方法によれば、拡散層形成工程において、不
純物としてＡｓを１×１０15／ｃｍ2以上添加した不純
物拡散層を形成するので、熱拡散し難いとともに、十分
な増速酸化性を得ることができ、良好な酸化膜形成を行
うことができる。
【００６２】（７）請求項４記載の不揮発性半導体記憶
装置および請求項１０記載の不揮発性半導体記憶装置の
製造方法によれば、制御ゲートが、その柱状部の側面周
方向の寸法をフローティングゲートより長くして該フロ
ーティングゲートよりも面積が大きく形成されるので、
セル面積の増加を抑えて制御ゲートの面積を大きくする
とともに、制御ゲートの容量をフローティングゲートよ
り大きくすることができ、制御ゲートに印加する電圧を
低くして周辺回路の負担を軽減することことができる。
装置および請求項１０記載の不揮発性半導体記憶装置の
製造方法によれば、制御ゲートが、その柱状部の側面周
方向の寸法をフローティングゲートより長くして該フロ
ーティングゲートよりも面積が大きく形成されるので、
セル面積の増加を抑えて制御ゲートの面積を大きくする
とともに、制御ゲートの容量をフローティングゲートよ
り大きくすることができ、制御ゲートに印加する電圧を
低くして周辺回路の負担を軽減することことができる。
【図１】本発明に係る不揮発性半導体記憶装置の一実施
形態を示す平面図である。
形態を示す平面図である。
【図２】図１のＡ−Ａ線矢視断面図である。
【図３】本発明に係る不揮発性半導体記憶装置の一実施
形態における一つの柱状部を示す平面図である。
形態における一つの柱状部を示す平面図である。
【図４】図３のＢ−Ｂ線矢視断面図である。
【図５】本発明に係る不揮発性半導体記憶装置の一実施
形態における４セルアレイの場合を示す回路図である。
形態における４セルアレイの場合を示す回路図である。
【図６】本発明に係る不揮発性半導体記憶装置の一実施
形態における４セルアレイの場合を示す断面図である。
形態における４セルアレイの場合を示す断面図である。
【図７】本発明に係る不揮発性半導体記憶装置の製造方
法の一実施形態を工程順に示す断面図である。
法の一実施形態を工程順に示す断面図である。
【図８】本発明に係る不揮発性半導体記憶装置の製造方
法の一実施形態におけるチャネル形成のイオン注入によ
る濃度分布を示す説明図である。
法の一実施形態におけるチャネル形成のイオン注入によ
る濃度分布を示す説明図である。
【図９】本発明に係る不揮発性半導体記憶装置の従来例
におけるＮＡＮＤセルアレイの構成を示す回路図であ
る。
におけるＮＡＮＤセルアレイの構成を示す回路図であ
る。
【図１０】本発明に係る不揮発性半導体記憶装置の従来
例におけるＮＡＮＤセルアレイの構成を示す断面図であ
る。
例におけるＮＡＮＤセルアレイの構成を示す断面図であ
る。
１ 柱状部 １ａ チャネル部 ２ 上部拡散層（不純物拡散層） ３ 下部拡散層（不純物拡散層） ４ ゲート酸化膜 ５ インタポリ膜（絶縁分離膜） ６ 増速酸化膜 ＣＧ 制御ゲート ＦＧ フローティングゲート Ｄ ドレイン Ｓ ソース ＳＵＢ シリコン基板（半導体基板） ＴＲ１、ＴＲ２ メモリセルトランジスタ（ＭＯＳトラ
ンジスタ）
ンジスタ）
Claims (10)
- 【請求項１】 半導体基板に形成され互いに隣接するＭ
ＯＳトランジスタのドレインとソースとを接続して複数
のＭＯＳトランジスタを直列に接続した構造を少なくと
も一部に有する不揮発性半導体記憶装置であって、 前記半導体基板には、複数の柱状部が形成され、 前記柱状部には、その側面部に形成されたチャネル部
と、該チャネル部にチャネルが形成されるようにチャネ
ル部の上下位置に不純物拡散層で形成されたドレインお
よびソースと、前記チャネル部の外側にそれぞれゲート
酸化膜を介して形成されたフローティングゲートと、該
フローティングゲートの外側にそれぞれ絶縁分離膜を介
して形成された制御ゲートと、を備えた縦型の前記ＭＯ
Ｓトランジスタが一対形成され、 前記一対のＭＯＳトランジスタは、その一方のソースと
他方のドレインとが前記柱状部の上部に不純物拡散層で
一体に形成され、かつ一方のドレインおよび他方のソー
スがそれぞれ隣接する別の柱状部に形成された一対のＭ
ＯＳトランジスタのうち他方のソースおよび一方のドレ
インと互いの柱状部の下部を結ぶ領域に不純物拡散層で
一体にそれぞれ形成されていることを特徴とする不揮発
性半導体記憶装置。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
において、 前記ＭＯＳトランジスタは、ＮＡＮＤ型回路のメモリセ
ルトランジスタであることを特徴とする不揮発性半導体
記憶装置。 - 【請求項３】 請求項１または２記載の不揮発性半導体
記憶装置において、 前記ＭＯＳトランジスタは、前記制御ゲートと前記柱状
部の下部を結ぶ領域に形成されたドレインおよびソース
との間に酸化膜が形成され、 該酸化膜は、前記ゲート酸化膜に比べて厚く形成されて
いることを特徴とする不揮発性半導体記憶装置。 - 【請求項４】 請求項１から３のいずれかに記載の不揮
発性半導体記憶装置において、 前記ＭＯＳトランジスタの制御ゲートは、その前記柱状
部の側面周方向の寸法が前記フローティングゲートより
長くされて該フローティングゲートよりも面積が大きく
設定されていることを特徴とする不揮発性半導体記憶装
置。 - 【請求項５】 半導体基板に形成され互いに隣接するＭ
ＯＳトランジスタのドレインとソースとを接続して複数
のＭＯＳトランジスタを直列に接続した構造を少なくと
も一部に有する不揮発性半導体記憶装置の製造方法であ
って、 前記半導体基板上面から前記ＭＯＳトランジスタのチャ
ネルを形成するために不純物を添加するチャネル添加工
程と、 側面部が前記ＭＯＳトランジスタのチャネル部となる複
数の柱状部を半導体基板上にエッチングにより形成する
柱状部形成工程と、 前記チャネル部にチャネルが形成されるようにチャネル
部の上下位置に不純物を添加し前記ＭＯＳトランジスタ
のドレインおよびソースとなる不純物拡散層を形成する
拡散層形成工程と、 前記チャネル部の外側にゲート酸化膜を介してフローテ
ィングゲートを形成するフローティングゲート形成工程
と、 前記フローティングゲートの外側に絶縁分離膜を介して
制御ゲートを形成する制御ゲート形成工程と、により柱
状部に一対のＭＯＳトランジスタを形成し、 前記拡散層形成工程は、前記一対のＭＯＳトランジスタ
のうち一方のソースと他方のドレインとを前記柱状部の
上部に不純物拡散層で一体に形成し、かつ一方のドレイ
ンおよび他方のソースをそれぞれ隣接する別の柱状部に
形成された一対のＭＯＳトランジスタのうち他方のソー
スおよび一方のドレインと互いの柱状部の下部を結ぶ領
域に不純物拡散層で一体にそれぞれ形成することを特徴
とする不揮発性半導体記憶装置の製造方法。 - 【請求項６】 請求項５記載の不揮発性半導体記憶装置
の製造方法において、 前記チャネル添加工程は、前記不純物をイオン注入する
第１のイオン注入工程と、 該第１のイオン注入工程とは異なるエネルギーで前記不
純物をイオン注入する第２のイオン注入工程とを備え、 該第２のイオン注入工程は、前記第１のイオン注入工程
で生じた前記チャネル部の不純物濃度分布がチャネル部
中心に対して対称になるように前記エネルギーを設定す
ることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項７】 請求項５または６記載の不揮発性半導体
記憶装置の製造方法において、 前記フローティングゲート形成工程は、前記制御ゲート
と前記柱状部の下部を結ぶ領域に形成されたドレインお
よびソースとの間にも酸化膜を形成し、該酸化膜を前記
ゲート酸化膜に比べて厚く形成することを特徴とする不
揮発性半導体記憶装置の製造方法。 - 【請求項８】 請求項７記載の不揮発性半導体記憶装置
の製造方法において、 前記半導体基板は、シリコンで形成され、 前記拡散層形成工程は、シリコンに増速酸化性を付与す
る不純物を添加して前記柱状部の下部を結ぶ領域の不純
物拡散層を形成し、 前記フローティングゲート形成工程は、前記拡散層形成
工程後に前記不純物拡散層を酸化させて酸化膜を形成す
る増速酸化工程を備えていることを特徴とする不揮発性
半導体記憶装置の製造方法。 - 【請求項９】 請求項８記載の不揮発性半導体記憶装置
の製造方法において、 前記拡散層形成工程は、前記不純物としてＡｓを１×１
０15／ｃｍ2以上添加した不純物拡散層を形成すること
を特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項１０】 請求項５から９のいずれかに記載の不
揮発性半導体記憶装置の製造方法において、 前記制御ゲート形成工程は、前記制御ゲートを、その前
記柱状部の側面周方向の寸法を前記フローティングゲー
トより長くして該フローティングゲートよりも面積を大
きく形成することを特徴とする不揮発性半導体記憶装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07693299A JP3434724B2 (ja) | 1999-03-19 | 1999-03-19 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07693299A JP3434724B2 (ja) | 1999-03-19 | 1999-03-19 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000277712A true JP2000277712A (ja) | 2000-10-06 |
| JP3434724B2 JP3434724B2 (ja) | 2003-08-11 |
Family
ID=13619512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07693299A Expired - Fee Related JP3434724B2 (ja) | 1999-03-19 | 1999-03-19 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3434724B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657910B1 (ko) | 2004-11-10 | 2006-12-14 | 삼성전자주식회사 | 멀티비트 플래시 메모리 소자, 그 동작 방법, 및 그 제조방법 |
| KR100673105B1 (ko) | 2005-03-31 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법 |
| KR100723527B1 (ko) | 2006-02-13 | 2007-05-30 | 삼성전자주식회사 | 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자 |
| JP2012028678A (ja) * | 2010-07-27 | 2012-02-09 | Unisantis Electronics Singapore Pte Ltd | 不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法 |
-
1999
- 1999-03-19 JP JP07693299A patent/JP3434724B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657910B1 (ko) | 2004-11-10 | 2006-12-14 | 삼성전자주식회사 | 멀티비트 플래시 메모리 소자, 그 동작 방법, 및 그 제조방법 |
| KR100673105B1 (ko) | 2005-03-31 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 수직형 트랜지스터 및 그의 형성 방법 |
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