JP2011187652A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】隣接する埋め込みビット線が短絡（ショート）することを防止した半導体装置を提供する。
【解決手段】半導体基板２の面内に枠状に形成された第１の溝部３と、第１の溝部３に絶縁膜４を埋め込むことによって形成された素子分離領域５と、素子分離領域５の内側に形成された素子形成領域６と、素子形成領域６において第１の方向Ｙに延在し、且つ、格子状に複数並んで形成された第２の溝部７と、第２の溝部７の両側面に不純物を拡散させることによって形成された埋め込みビット線１０とを備え、第２の溝部７の両端が素子分離領域５に至るまで第１の方向Ｙに延在して設けられている。
【選択図】図１Ａ

Description

本発明は、半導体装置及びその製造方法に関する。
に関する。

半導体装置は、主にトランジスタの微細化によって集積度の向上を達成してきた。しかしながら、トランジスタの微細化はもはや限界に近づいてきており、これ以上トランジスタのサイズを縮小すると、短チャネル効果などによって正しく動作しなくなる虞れがある。

このような問題を根本的に解決する方法として、半導体基板を立体加工し、トランジスタを３次元的に形成する方法が提案されている（例えば、特許文献１，２を参照。）。例えば、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いる縦型トランジスタがある。この縦型トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点があり、いわゆる４Ｆ２（Ｆは最小加工寸法）の最密レイアウトも実現可能である。

このシリコンピラーを用いた縦型トランジスタによりＤＲＡＭ（Dynamic Random Access Memory）のメモリーセルを構成する場合、ソース又はドレインとなる不純物拡散層の一方がビット線に接続され、他方がメモリーセルを構成するキャパシタに接続されるのが一般的である。

通常、メモリーセルを構成する縦型トランジスタとキャパシタのうち、キャパシタが縦型トランジスタの上方に配置されるため、シリコンピラーの上方にキャパシタ、シリコンピラーの下方にビット線が配置されることになる。このため、シリコンピラーを形成する半導体基板にビット線を埋め込み形成する必要がある。

特開２００９−１６４５９７号公報 特開２００７−４８９４１号公報

ここで、従来の縦型トランジスタを備えた半導体装置の平面レイアウトを図１６に示す。
この半導体装置は、図１６に示すように、半導体基板１００の表層に矩形枠状に形成された素子分離用の溝部１０１と、この素子分離用の溝部１０１に絶縁膜１０２を埋め込むことによって形成された素子分離領域１０３と、この素子分離領域１０３の内側に形成された矩形状の素子形成領域１０４とを備えている。

素子形成領域１０４内には、第１の方向Ｙに延在するビット線形成用の溝部１０５が格子状に複数並んで形成されている。そして、これらビット線形成用の溝部１０５の間からは、複数のピラー部１０６が突出形成されている。また、各ピラー部１０６の両側面には、不純物を拡散させることによって、不純物拡散層からなる埋め込みビット線１０７が形成されている。さらに、ビット線形成用の溝部１０５には、絶縁膜１０８が埋め込まれている。

素子形成領域１０４内には、第１の方向と交差（直交）する第２の方向に延在するゲート電極形成用の溝部１０９が格子状に複数並んで形成されている。これにより、複数のピラー部１０６は、溝部１０５，１０９によって区画された領域から柱状に突出され、この部分が縦型トランジスタＴｒ’を構成することになる。

ゲート電極形成用の溝部１０９の両側面には、ゲート絶縁膜１１０が形成されている。また、ゲート電極形成用の溝部１０９の両側面には、ゲート絶縁膜１１０を介してゲート電極（ワード線）１１１が形成されている。すなわち、縦型トランジスタＴｒ’は、ゲート絶縁膜１１０を介して一対のゲート電極１１１がピラー部１０６の両側面と対向する、いわゆるダブルゲート構造を有している。さらに、各ピラー部１０６の上面には、不純物を拡散させることによって不純物拡散層１１２が形成されている。

ところで、上述した従来の半導体装置では、素子分離領域１０３によって周囲が囲まれた素子形成領域１０４内に埋め込みビット線１０７を複数並べて形成した場合に、これらビット線１０７が埋め込まれる各溝部１０５の端部（図１６中の囲み部分Ｚ’で示す。）において、隣接するビット線１０７が短絡（ショート）してしまうといった問題があった。

すなわち、従来の半導体装置の平面レイアウトでは、埋め込みビット線１０７を形成するため、溝部１０５の両側面に不純物を拡散させた際に、この溝部１０５の端部にも不純物が拡散されるために、ピラー部１０５の両側面に形成された埋め込みビット線１０７が溝部１０５の端部で繋がった状態となってしまう。

本発明に係る半導体装置は、半導体基板の面内に枠状に形成された第１の溝部と、第１の溝部に絶縁膜を埋め込むことによって形成された素子分離領域と、素子分離領域の内側に形成された素子形成領域と、素子形成領域において第１の方向に延在し、且つ、格子状に複数並んで形成された第２の溝部と、第２の溝部の両側面に不純物を拡散させることによって形成された埋め込みビット線とを備え、第２の溝部の両端が素子分離領域に至るまで第１の方向に延在して設けられていることを特徴とする。

また、本発明に係る半導体装置の製造方法は、半導体基板の面内に第１の溝部を枠状に形成する工程と、第１の溝部に絶縁膜を埋め込むことによって素子分離領域と、この素子分離領域の内側に素子形成領域とを形成する工程と、素子形成領域において第１の方向に延在し、且つ、格子状に並ぶ複数の第２の溝部を形成する工程と、第２の溝部の両側面に不純物を拡散させることによって埋め込みビット線を形成する工程とを有し、第２の溝部を形成する際に、その両端が素子分離領域に至るまで第１の方向に延在された溝部を形成することを特徴とする。

以上のように、本発明では、素子形成領域において第１の方向に延在する第２の溝部の両端が素子分離領域に至ることで、この第２の溝部の両側面に不純物を拡散させることによって形成された埋め込みビット線の両端を絶縁分離することができる。これにより、隣接する埋め込みビット線が短絡（ショート）することを防ぐことが可能である。

本発明を適用した半導体装置の平面レイアウトを示す平面図である。 図１Ａ中に示す線分Ｙ−Ｙ’による半導体装置の断面図である。 図１Ａ中に示す線分Ｘ−Ｘ’による半導体装置の断面図である。 本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。 本発明を適用した半導体装置の製造工程を説明するための図２Ａ中に示す線分Ｙ−Ｙ’による断面図である。 本発明を適用した半導体装置の製造工程を説明するための図２Ａ中に示す線分Ｘ−Ｘ’による断面図である。 本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。 本発明を適用した半導体装置の製造工程を説明するための図３Ａ中に示す線分Ｙ−Ｙ’による断面図である。 本発明を適用した半導体装置の製造工程を説明するための図３Ａ中に示す線分Ｘ−Ｘ’による断面図である。 本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。 本発明を適用した半導体装置の製造工程を説明するための図４Ａ中に示す線分Ｙ−Ｙ’による断面図である。 本発明を適用した半導体装置の製造工程を説明するための図４Ａ中に示す線分Ｘ−Ｘ’による断面図である。 本発明を適用した半導体装置の製造工程を説明するための図４Ａ中に示す線分Ｙ−Ｙ’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図４Ａ中に示す線分Ｘ−Ｘ’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図４Ａ中に示す線分Ｙ−Ｙ’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図４Ａ中に示す線分Ｘ−Ｘ’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図４Ａ中に示す線分Ｙ−Ｙ’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図４Ａ中に示す線分Ｘ−Ｘ’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図４Ａ中に示す線分Ｙ−Ｙ’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図４Ａ中に示す線分Ｘ−Ｘ’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。 本発明を適用した半導体装置の製造工程を説明するための図９Ａ中に示す線分Ｙ１−Ｙ１’による断面図である。 本発明を適用した半導体装置の製造工程を説明するための図９Ａ中に示す線分Ｙ２−Ｙ２’による断面図である。 本発明を適用した半導体装置の製造工程を説明するための図９Ａ中に示す線分Ｘ１−Ｘ１’による断面図である。 本発明を適用した半導体装置の製造工程を説明するための図９Ａ中に示す線分Ｘ２−Ｘ２’による断面図である。 本発明を適用した半導体装置の製造工程を説明するための図９Ａ中に示す線分Ｙ１−Ｙ１’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図９Ａ中に示す線分Ｙ２−Ｙ２’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図９Ａ中に示す線分Ｘ１−Ｘ１’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図９Ａ中に示す線分Ｘ２−Ｘ２’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための本工程における平面図である。 本発明を適用した半導体装置の製造工程を説明するための図１１Ａ中に示す線分Ｙ１−Ｙ１’による断面図である。 本発明を適用した半導体装置の製造工程を説明するための図１１Ａ中に示す線分Ｙ２−Ｙ２’による断面図である。 本発明を適用した半導体装置の製造工程を説明するための図１１Ａ中に示す線分Ｘ１−Ｘ１’による断面図である。 本発明を適用した半導体装置の製造工程を説明するための図１１Ａ中に示す線分Ｘ２−Ｘ２’による断面図である。 本発明を適用した半導体装置の製造工程を説明するための図１１Ａ中に示す線分Ｙ１−Ｙ１’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図１１Ａ中に示す線分Ｙ２−Ｙ２’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図１１Ａ中に示す線分Ｘ１−Ｘ１’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図１１Ａ中に示す線分Ｘ２−Ｘ２’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図１１Ａ中に示す線分Ｙ２−Ｙ２’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図１１Ａ中に示す線分Ｙ２−Ｙ２’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図１１Ａ中に示す線分Ｙ２−Ｙ２’による本工程の断面図である。 本発明を適用した半導体装置の製造工程を説明するための図１１Ａ中に示す線分Ｘ２−Ｘ２’による本工程の断面図である。 従来の半導体装置の平面レイアウトを示す平面図である。

以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。

（半導体装置）
先ず、図１Ａ〜図１Ｃに示す本発明を適用した半導体装置１の構造について説明する。
なお、図１Ａは、この半導体装置１の平面レイアウトを示す平面図、図１Ｂは、図１Ａ中に示す線分Ｙ−Ｙ’による半導体装置１の断面図、図１Ｃは、図１Ａ中に示す線分Ｘ−Ｘ’による半導体装置１の断面図である。但し、図１Ａにおいては、この半導体装置１の特徴部分を見易くするために、一部の構成を省略して示している。

本発明を適用した半導体装置１は、図１Ａ〜図１Ｃに示すように、最終的にＤＲＡＭとして機能させるものであり、この半導体装置は、半導体基板２の面内に矩形枠状に形成された素子分離用の溝部（第１の溝部）３と、この素子分離用の溝部３に素子分離絶縁膜４（シリコン酸化膜２０）を埋め込むことによって形成された矩形枠状の素子分離領域(ＳＴＩ：Shallow Trench Isolation)５と、この素子分離領域５の内側に形成された矩形状の素子形成領域６とを備えている。

半導体基板２は、所定濃度の不純物を含有する基板、例えばシリコン基板からなり、この半導体基板２の面内のうち、素子分離領域５は、ＳＴＩ(Shallow Trench Isolation)と呼ばれる領域であり、素子形成領域６は、この素子分離領域５によって絶縁分離された活性領域である。

素子形成領域６には、第１の方向Ｙに延在するストライプ状のビット線形成用の溝部（第２の溝部）７が格子状に複数並んで形成されている。そして、これらビット線形成用の溝部７の間からは、複数のピラー部８がフィン状に突出形成されている。また、各ピラー部８（ビット線形成用の溝部７）の両側面には、上面開口部から深さ方向の中途部に亘ってサイドウォール膜９が設けられている。そして、このサイドウォール膜９の下には、各ビット線形成用の溝部７（ピラー部８）の両側面に不純物を拡散させることによって、不純物拡散層２５からなる埋め込みビット線１０が形成されている。

埋め込みビット線１０は、ピラー部８の両側面から不純物を拡散させることによって、不純物拡散層２５がピラー部８内で結合した状態で形成されている。なお、この埋め込みビット線１０は、ピラー部８内で不純物拡散層２５が分離した状態で形成されていてもよい。なお、図１Ａに示す埋め込みビット線１０は、上記図１６に示す従来の半導体装置との比較を行い易くするため、不純物拡散層２５がピラー部８内で分離した状態を示している。

ビット線形成用の溝部７の底面は、この埋め込みビット線１０よりも下方に位置し、なお且つ、素子分離用の溝部３の底面よりも上方に位置している。そして、このビット線形成用の溝部７には、第１の埋め込み絶縁膜１１が埋め込まれている。

素子形成領域６には、埋め込みビット線１０よりも上方に位置して、第１の方向Ｙと交差（直交）する第２の方向Ｘに延在するストライブ状のゲート電極形成用の溝部（第３の溝部）１２が格子状に複数並んで形成されている。これにより、複数のピラー部８は、溝部７，１２によって区画された矩形領域から柱状に突出され、この部分が縦型トランジスタＴｒを構成することになる。なお、第２の方向Ｘに延在するピラー部８の両端と素子分離領域５との間には、第１の方向Ｙに延在する溝部１２Ａが上記ゲート電極形成用の溝部１２と同じ深さで設けられている。

ゲート電極形成用の溝部１２の両側面及び底面には、ゲート絶縁膜１３が形成されている。また、ゲート電極形成用の溝部１２の両側面には、ゲート絶縁膜１３を介してゲート電極（ワード線）１４が形成されている。すなわち、この縦型トランジスタＴｒは、ゲート絶縁膜１３を介して一対のゲート電極１４がピラー部８の両側面と対向する、いわゆるダブルゲート構造を有している。また、第２の方向Ｘに延在する一対のゲート電極１４の両端は、第２の方向Ｘの両端にあるピラー部８の外側で連結されている。これにより、ゲート電極１４は、全体としてループ状を為して、第２の方向Ｘに並ぶ各ピラー部８の周囲を囲むように形成されている。

各ピラー部８の上面には、不純物を拡散させることによって不純物拡散層１５が形成されている。また、ゲート電極形成用の溝部１２には、第２の埋め込み絶縁膜１６が埋め込まれている。

この半導体装置１では、各ピラー部８の側面に設けられた埋め込みビット線１０の不純物拡散層２５が縦型トランジスタＴｒのソース又はドレインとして機能し、各ピラー部８の上面に設けられた不純物拡散層１５が、縦型トランジスタＴｒのドレイン又はソースとして機能する。これにより、素子形成領域６内にマトリックス状に配置されたピラー部８毎に１つの縦型トランジスタＴｒが構成されている。

この縦型トランジスタＴｒは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点がある。したがって、半導体装置１では、このような縦型トランジスタＴｒを備えることによって、いわゆる４Ｆ２（Ｆは最小加工寸法）の最密レイアウトが実現可能となっている。

半導体装置１は、各縦型トランジスタＴｒの不純物拡散層１５とコンタクトプラグ１７を介して接続される複数のキャパシタ１８を備えている。キャパシタ１８は、下部電極膜３０と容量絶縁膜３１と上部電極膜３２とが順に積層されて構成されている。このうち、下部電極膜３０は、底面を有して上面が開口した中空円筒状のシリンダ形状を有している。各キャパシタ１８は、この下部電極膜３０の間に配置された第１の層間絶縁膜３３によって絶縁分離されている。容量絶縁膜３１は、下部電極膜３０及び第１の層間絶縁膜３３の表面を覆うように形成されている。上部電極膜３２は、下部電極膜３０の内側に埋め込まれた状態で容量絶縁膜３１の面上を覆うように形成されている。なお、キャパシタ１８については、このような下部電極膜３０の内面のみを電極として利用するシリンダー型に限らず、下部電極膜３０の内面及び外面を電極として利用するクラウン型などであってもよく、その構造について特に限定されるものではない。

半導体装置１は、上部電極膜３２の面上を覆う第２の層間絶縁膜３４と、この第２の層間絶縁膜３４上に形成された配線層（バリア層３７及び主配線層３８）３５と、この配線層３５が形成された面上を覆う第３の層間絶縁膜３６とを備えている。

この半導体装置１では、上述した縦型トランジスタＴｒとキャパシタ１８とから１つのメモリーセルが構成されている。そして、素子形成領域６の面内には、このようなメモリーセルが第１及び第２の方向Ｙ，Ｘに亘ってマトリックス状に複数並んで配置されている。

なお、上記素子形成領域６には、実際はメモリーセルが多数並んで形成されているものの、図１Ａに示す半導体装置１の平面レイアウトでは、これらのメモリーセルを全て図示することが困難なことから、便宜上、素子形成領域６内においてメモリーセルの数を減らした状態で模式的に示している（上記図１６においても同様である。）。

ところで、本発明を適用した半導体装置１では、上記ゲート線形成用の溝部７の両端が素子分離領域５に至るまで第１の方向Ｙに延在して設けられている。換言すると、このゲート線形成用の溝部７は、図１Ａ中の囲み部分Ｚで示すように、素子形成領域６を第１の方向Ｙに分断するように素子分離領域５側にはみ出して形成されており、その両端は素子分離絶縁膜４内に形成されている。

この場合、上記ゲート線形成用の溝部７の両側面に不純物を拡散させることによって形成された埋め込みビット線１０の両端を素子分離絶縁膜４により絶縁分離することができる。すなわち、この溝部７の両端の側面からは、素子分離絶縁膜４が露出しているため、不純物を拡散させた際に自己整合的に拡散を抑えることができ、隣接する埋め込みビット線１０の両端を絶縁分離することが可能となる。

以上により、本発明を適用した半導体装置１では、隣接する埋め込みビット線１０が短絡（ショート）することを防止することが可能となり、縦型トランジスタＴｒの更なる微細化に対応することが可能となっている。

（半導体装置の製造方法）
次に、上記半導体装置１の製造方法について説明する。
上記半導体装置１を製造する際は、先ず、図２Ａ〜図２Ｃに示すように、加工前の半導体基板２を用意し、この半導体基板２の面内に上記素子分離用の溝部３を矩形枠状に形成した後、この溝部３に上記素子分離絶縁膜４としてシリコン酸化膜２０を埋め込むことによって、矩形枠状の上記素子分離領域５と、この素子分離領域５の内側に矩形状の上記素子形成領域６とを形成する。なお、本例では、半導体基板２として、Ｐ型のシリコン基板を用いた。また、上記素子分離用の溝部３の深さｄｉを３５０ｎｍとした。
なお、図２Ａは、本工程における平面図、図２Ｂは、図２Ａ中に示す線分Ｙ−Ｙ’による断面図、図２Ｃは、図２Ａ中に示す線分Ｘ−Ｘ’による断面図である。

次に、図３Ａ〜図３Ｃに示すように、ＣＶＤ法を用いて半導体基板２の全面を覆うシリコン酸化膜２１とシリコン窒化膜２２とを順次積層した後、この上にフォトリソグラフィ技術を用いて上記ビット線形成用の溝部７を形成する位置に開口部２３ａを有するレジストパターン２３を形成する。この開口部２３ａは、上記ビット線形成用の溝部７に対応して、第１の方向Ｙに延在するストライプ形状を有し、素子形成領域６を第１の方向Ｙに分断するように素子分離領域５側にはみ出して形成されている。なお、シリコン酸化膜２１は、熱酸化法により形成することも可能である。

なお、本例では、レジストパターン２３の開口部２３ａの幅を５０ｎｍ、隣接する開口部２３ａの間隔を５０ｎｍ、開口部２３ａの素子形成領域６から素子分離領域５へのはみ出し量Ｌを、レジストパターン２３を重ね合わせる際の位置ずれを考慮して６０ｎｍとした。
なお、図３Ａは、本工程における平面図、図３Ｂは、図３Ａ中に示す線分Ｙ−Ｙ’による断面図、図３Ｃは、図３Ａ中に示す線分Ｘ−Ｘ’による断面図である。

次に、図４Ａ〜図４Ｃに示すように、このレジストパターン２３を用いた異方性ドライエッチングによりシリコン窒化膜２２及びシリコン酸化膜２１をパターニングする。このとき、レジストパターン２３は、エッチングの進行に伴って、シリコン窒化膜２２の上から除去されるが、このレジストパターン２３の形状がシリコン窒化膜２２及びシリコン酸化膜２１にそのまま転写される。これにより、シリコン窒化膜２２及びシリコン酸化膜２１をレジストパターン２３に対応した形状にパターニングすることができ、これらシリコン窒化膜２２及びシリコン酸化膜２１には、上記ビット線形成用の溝部７を形成する位置に開口部２２ａ，２１ａが形成される。

さらに、このパターニングされたシリコン窒化膜２２及びシリコン酸化膜２１を用いた異方性ドライエッチングにより、開口部２２ａ，２１ａから露出した素子形成領域６及び素子分離領域５をパターニングする。これにより、半導体基板２の面内には、第１の方向Ｙに延在するストライプ状のビット線形成用の溝部７が格子状に複数並んで形成される。また、各ビット線形成用の溝部７の間からは、それぞれ上記ピラー部８がフィン状に突出形成される。
なお、図４Ａは、本工程における平面図、図４Ｂは、図４Ａ中に示す線分Ｙ−Ｙ’による断面図、図４Ｃは、図４Ａ中に示す線分Ｘ−Ｘ’による断面図である。

ここで、上記ビット線形成用の溝部７のうち、素子形成領域６に形成される溝部７ａと素子分離領域５に形成される溝部７ｂとは同じ深さで形成する、若しくは、溝部７ｂを溝部７ａよりも深く形成する必要がある。これは、溝部７ａを溝部７ｂよりも深く形成すると、後述する図５に示す工程において、これら溝部７ａ，７ｂの間に形成される段差部分に、サイドウォール膜９を形成するためのシリコン窒化膜２４が堆積することになる。この場合、後述する図７に示す工程において、このシリコン窒化膜２４で覆われた部分の溝部７を掘り下げて、埋め込みビット線１０となる不純物拡散層２５を分断することができなくなる。これにより、第２の方向Ｘにおいて隣接する埋め込みビット線１０が短絡（ショート）するといった問題が発生するからである。

また、素子形成領域６に形成される溝部７ａの深さｄａとし、この溝部７ａの底面と上記素子分離用の溝部３の底面との高低差をｔａとした場合、上記素子分離用の溝部３の深さｄｉは、ｄａ＋ｔａで表される。このうち、ｄａの値は、後述する図１１に示す工程で形成されるゲート電極１４のゲート長に合わせて設定される。一方、ｔａの値は、第２の方向Ｘにおいて隣接する埋め込みビット線１０の間で、素子分離用の溝部３の底面に位置する半導体基板２を介して電気的耐圧が確保できるように設定される。好ましくは、埋め込みビット線１０よりも素子分離用の溝部３の方が低くなるように設定する。なお、本例では、ｄａの値を２００ｎｍとし、ｔａの値が１５０ｎｍとなるようにｄｉの値を設定した。

なお、後述する図７に示す工程において、サイドウォール膜９をマスクにして、溝部７をエッチングにより掘り下げる際に、等方性を有するエッチング条件でサイドウォール膜９の下の側面をエッチングにより除去する場合には、上記問題は発生しないため、素子形成領域６に形成される溝部７ａを、必ずしも素子分離領域５に形成される溝部７ｂと同じ深さ若しくはそれよりも深く形成する必要はない。また、この場合は、上記ビット線形成用の溝部７として、素子分離領域５に溝部７ｂを形成する必要はなく、素子形成領域６にだけ溝部７ａを形成すればよい。

次に、図５Ａ及び図５Ｂに示すように、ビット線形成用の溝部７の両側面に上記サイドウォール膜９を形成する。このサイドウォール膜９は、溝部７の内側に完全に埋め込まれない厚みでシリコン窒化膜２４を成膜した後、このシリコン窒化膜２４を異方性のドライエッチングによりエッチバックし、溝部７の側面のみにシリコン窒化膜２４を残すことで形成される。
なお、図５Ａは、図４Ａ中に示す線分Ｙ−Ｙ’による本工程の断面図、図５Ｂは、図４Ａ中に示す線分Ｘ−Ｘ’による本工程の断面図である。

次に、図６Ａ及び図６Ｂに示すように、イオン注入法を用いて、ビット線形成用の溝部７の底面に不純物を拡散させた不純物拡散層２５を形成する。このとき、不純物拡散層２５は、溝部７の底面からピラー部８側に広がりながら拡散される。

不純物拡散層２５の不純物濃度は、ピラー部８側に拡散される部分の不純物濃度が、デバイス上必要とされる拡散層抵抗を満足できるように設定され、そのような不純物濃度となるようにイオン注入のドーズ量が設定される。また、不純物をイオン注入する際は、素子分離領域５に形成された溝部７ｂの底面にも不純物が導入されるため、素子分離絶縁膜４を突き抜けて、その下の半導体基板２に不純物が導入されないように、注入エネルギー及び上記ｔａの値が設定される。すなわち、溝部７は素子分離用の溝部３よりも浅く形成する。なお、本例では、不純物として砒素を用い、注入エネルギーを５ＫｅＶ、ドーズ量を１×１０１５atoms／ｃｍ２とした。

なお、本工程では、ピラー部８側に拡散される部分の不純物濃度を高めるために、注入後に熱処理を行い、溝部７の底面に注入された不純物をピラー部８側に拡散させてもよい。また、不純物を導入する方法としては、上述したイオン注入法以外にも、例えば拡散法やプラズマドープ法などを用いることができる。
なお、図６Ａは、図４Ａ中に示す線分Ｙ−Ｙ’による本工程の断面図、図６Ｂは、図４Ａ中に示す線分Ｘ−Ｘ’による本工程の断面図である。

次に、図７Ａ及び図７Ｂに示すように、溝部７を異方性エッチングにより更に掘り下げることによって不純物拡散層２５を分断する。これにより、不純物拡散層２５からなる上記埋め込みビット線１０が形成される。また、この埋め込みビット線１０は、サイドウォール膜９の下に位置するピラー部８内で、不純物拡散層２５が分離した状態で形成されている。

また、この溝部７を掘り下げる深さｄｂは、埋め込みビット線１０よりも深くなるように、なお且つ、第２の方向Ｘにおいて隣接する埋め込みビット線１０が短絡（ショート）することがないよう分離特性が確保できる深さに設定される。なお、本例では、本工程で溝部７を掘り下げる深さｄｂを１２０ｎｍに設定した。
なお、図７Ａは、図４Ａ中に示す線分Ｙ−Ｙ’による本工程の断面図、図７Ｂは、図４Ａ中に示す線分Ｘ−Ｘ’による本工程の断面図である。

次に、図８Ａ及び図８Ｂに示すように、半導体基板２の全面に亘って、ＨＤＰ−ＣＶＤ(High Density Plasma−Chemical Vapor Deposition）法によりシリコン酸化膜２６を溝部７（７ａ，７ｂ）に埋め込むのに十分な厚みで成膜した後に、このシリコン酸化膜２６が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、ストッパとなる上記シリコン窒化膜２２の表面が露出するまで平坦化を行う。これにより、ビット線形成用の溝部７には、シリコン酸化膜２６からなる上記第１の埋め込み絶縁膜１１が形成される。

その後、熱処理を行い、不純物拡散層２５の活性化を行い、ピラー部８の両側面から不純物を拡散させることによって、不純物拡散層２５がピラー部８内で結合した埋め込みビット線１０が形成される。なお、本例では、急速熱処理法を用いて、１０００℃、１０秒の条件で熱処理を行った。また、この熱処理を行った後の埋め込みビット線１０の厚みは、最も不純物拡散層２５が厚く形成される部分（ピラー部８の側面部分）において、約７０ｎｍであった。

なお、この熱処理は、必要に応じて上記図６に示す不純物を導入する工程以降の工程において、後述する不純物拡散層１５やコンタクトプラグ１７への影響を考慮して条件を調整して行うことができる。また、このような熱処理を個別に設定するのではなく、例えば絶縁膜のアニール工程や、高温で行う成膜工程などと同時に行うようにしてもよい。また、本工程後の熱処理を低温で行うことにより、埋め込みビット線１０を構成する不純物拡散層２５の再拡散を小さく抑えることができる。
なお、図８Ａは、図４Ａ中に示す線分Ｙ−Ｙ’による本工程の断面図、図８Ｂは、図４Ａ中に示す線分Ｘ−Ｘ’による本工程の断面図である。

次に、図９Ａ〜図９Ｅに示すように、半導体基板２の上にフォトリソグラフィ技術を用いて、素子形成領域６において第２の方向Ｘに延在し、且つ、格子状に並ぶ複数の第１のレジストパターン２７ａと、素子分離領域５において複数の第１のレジストパターン２７ａの周囲を囲む矩形枠状の第２のレジストパターン２７ｂとを形成する。そして、これらレジストパターン２７ａ，２７ｂの間には、上記ゲート電極形成用の溝部１２及び溝部１２Ａを形成するための開口部２７ｃが形成される。なお、本例では、第１のレジストパターン２７ａの幅を５０ｎｍ、隣接する第１のレジストパターン２７ａの間隔を５０ｎｍとした。
なお、図９Ａは、本工程における平面図、図９Ｂは、図９Ａ中に示す線分Ｙ１−Ｙ１’による断面図、図９Ｃは、図９Ａ中に示す線分Ｙ２−Ｙ２’による断面図、図９Ｄは、図９Ａ中に示す線分Ｘ１−Ｘ１’による断面図、図９Ｅは、図９Ａ中に示す線分Ｘ２−Ｘ２’による断面図である。

次に、図１０Ａ〜図１０Ｄに示すように、第１及び第２のレジストパターン２７ａ，２７ｂを用いた異方性ドライエッチングにより、開口部２７ｃから露出した素子形成領域６及び素子分離領域５をパターニングする。このとき、埋め込みビット線１０（不純物拡散層２５）が露出する深さまで掘り下げる。なお、本例では、２２０ｎｍ掘り下げた。これにより、埋め込みビット線１０は、上部が約２０ｎｍ削られて除去された。

これにより、素子形成領域５には、第２の方向Ｘに延在するストライブ状のゲート電極形成用の溝部１２が格子状に複数並んで形成される。また、複数のピラー部８は、溝部７，１２によって区画された矩形領域から柱状に突出形成される。さらに、第２の方向Ｘに延在するピラー部８の両端と素子分離領域５との間には、第１の方向Ｙに延在する溝部１２Ａが上記ゲート電極形成用の溝部１２と同じ深さで形成される。これら溝部１２，１２Ａの底面の高さを同じとすることで、後述する図１１に示す工程で形成されるゲート電極１４に段差部が生じ、ゲート電極１４間で短絡（ショート）が生じるのを防ぐことができる。
なお、図１０Ａは、図９Ａ中に示す線分Ｙ１−Ｙ１’による本工程の断面図、図１０Ｂは、図９Ａ中に示す線分Ｙ２−Ｙ２’による本工程の断面図、図１０Ｃは、図９Ａ中に示す線分Ｘ１−Ｘ１’による本工程の断面図、図１０Ｄは、図９Ａ中に示す線分Ｘ２−Ｘ２’による本工程の断面図である。

次に、図１１Ａ〜図１１Ｅに示すように、第１及び第２のレジストパターン２７ａ，２７ｂを除去した後、溝部１２，１２Ａの両側面及び底面のうち、半導体基板（シリコン基板）２が露出した部分を熱酸化（ＩＳＳＧ：In Situ Steam Generation）により酸化させることによって、上記ピラー部８の両側面にシリコン酸化膜からなる上記ゲート絶縁膜１３を形成する。なお、本例では、シリコン酸化膜の厚みを５ｎｍとした。また、ゲート絶縁膜１３は、ＣＶＤ法を用いて形成することも可能である。

その後、ゲート電極形成用の溝部１２の両側面にゲート絶縁膜１３を介してゲート電極（ワード線）１４を形成する。このゲート電極１４は、被覆性に優れたＣＶＤ法を用いて、溝部１２，１２Ａの内側に完全に埋め込まれない厚み（本例では１２ｎｍ）でドープシリコン膜２８を成膜した後、このドープシリコン膜２８を異方性のドライエッチングによりエッチバックし、溝部１２，１２Ａの側面のみにドープシリコン膜２８を残すことで形成される。これにより、ゲート電極１４（ドープシリコン膜２８）は、全体としてループ状を為して、第２の方向Ｘに並ぶ各ピラー部８の周囲を囲むように形成される。また、ドープシリコン膜２８は、溝部１２，１２Ａによって形成される外周側面を囲むように形成される。
なお、図１１Ａは、本工程における平面図、図１１Ｂは、図１１Ａ中に示す線分Ｙ１−Ｙ１’による断面図、図１１Ｃは、図１１Ａ中に示す線分Ｙ２−Ｙ２’による断面図、図１１Ｄは、図１１Ａ中に示す線分Ｘ１−Ｘ１’による断面図、図１１Ｅは、図１１Ａ中に示す線分Ｘ２−Ｘ２’による断面図である。

次に、図１２Ａ〜図１２Ｄに示すように、半導体基板２の全面に亘って、ＨＤＰ−ＣＶＤ(High Density Plasma−Chemical Vapor Deposition）法によりシリコン酸化膜２９を溝部１２，１２Ａに埋め込むのに十分な厚みで成膜した後に、このシリコン酸化膜２９が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、ストッパとなる上記シリコン窒化膜２２の表面が露出するまで平坦化を行う。これにより、ゲート電極形成用の溝部１２及び溝部１２Ａには、シリコン酸化膜２９からなる上記第２の埋め込み絶縁膜１６が形成される。
なお、図１２Ａは、図１１Ａ中に示す線分Ｙ１−Ｙ１’による本工程の断面図、図１２Ｂは、図１１Ａ中に示す線分Ｙ２−Ｙ２’による本工程の断面図、図１２Ｃは、図１１Ａ中に示す線分Ｘ１−Ｘ１’による本工程の断面図、図１２Ｄは、図１１Ａ中に示す線分Ｘ２−Ｘ２’による本工程の断面図である。

次に、図１３に示すように、各ピラー部８上のシリコン窒化膜２２及びシリコン酸化膜２１を除去した後、露出したピラー部８の上面にイオン注入法を用いて、不純物を拡散させた上記不純物拡散層１５を形成する。なお、本例では、不純物として砒素を用い、注入エネルギーを１０ＫｅＶ、ドーズ量を１×１０１５atoms／ｃｍ２とした。
なお、図１３は、図１１Ａ中に示す線分Ｙ２−Ｙ２’による本工程の断面図である。

次に、図１４に示すように、ＣＶＤ法を用いてドープシリコン膜を第２の埋め込み絶縁膜１６の間に埋め込むのに十分な厚みで成膜した後に、このドープシリコン膜が成膜された面を化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing)により研磨しながら、第２の埋め込み絶縁膜１６の表面が露出するまで平坦化を行う。これにより、不純物拡散層１５上に上記コンタクトプラグ１７が埋め込み形成される。
なお、図１４は、図１１Ａ中に示す線分Ｙ２−Ｙ２’による本工程の断面図である。

次に、図１５Ａ及び図１５Ｂに示すように、半導体基板２上に上記第１の層間絶縁膜３３を形成した後、この第１の層間絶縁膜３３のコンタクトプラグ１７に臨む位置にキャパシタホールを形成する。そして、この上にキャパシタホールの内側に完全に埋め込まれない厚みで下部電極膜３０と容量絶縁膜３１とを順に積層した後、キャパシタホールの内側に埋め込まれた状態で半導体基板２の面上を覆う上部電極膜３２を形成することによって、上記キャパシタ１８が形成される。
なお、図１５Ａは、図１１Ａ中に示す線分Ｙ２−Ｙ２’による本工程の断面図、図１５Ｂは、図１１Ａ中に示す線分Ｘ２−Ｘ２’による本工程の断面図である。

その後、上部電極膜２１の面上を覆う上記第２の層間絶縁膜３４と、この第２の層間絶縁膜３４上に、バリア層３７及び主配線層３８を積層した後にパターニングすることによって上記配線層３５と、この配線層３５が形成された面上を覆う第３の層間絶縁膜３６とを形成する。
以上の工程を経ることによって、上記図１に示す半導体装置１を製造することができる。

以上のように、本発明を適用した半導体装置１の製造方法では、上記ゲート線形成用の溝部７を形成する際に、その両端が素子分離領域６に至るまで第１の方向Ｙに延在された溝部７ａ，７ｂを形成する。すなわち、上記ゲート線形成用の溝部７として、素子形成領域６を第１の方向Ｙに分断する溝部７ａと、更に素子分離領域５側にはみ出した溝部７ｂとを形成する。

この場合、上記埋め込みビット線１０を形成する際に、上記ゲート線形成用の溝部７のうち、素子形成領域６に形成された溝部７ａでは、その両側面に不純物が拡散しながら不純物拡散層２５が形成される一方、素子分離領域５に形成された溝部７ｂでは、素子分離絶縁膜４によって不純物拡散層２５の端部が自己整合的に画定されることになる。これにより、埋め込みビット線１０の両端を素子分離絶縁膜４により絶縁分離することができ、隣接する埋め込みビット線１０が短絡（ショート）することを防止することが可能となる。

１…半導体装置 ２…半導体基板 ３…素子分離用の溝部（第１の溝部） ４…素子分離絶縁膜 ５…素子分離領域 ６…素子形成領域 ７…ビット線形成用の溝部（第２の溝部） ８…ピラー部 ９…サイドウォール膜 １０…埋め込みビット線 １１…第１の埋め込み絶縁膜 １２…ゲート電極形成用の溝部（第３の溝部） １３…ゲート絶縁膜 １４…ゲート電極 １５…不純物拡散層 １６…第２の埋め込み絶縁膜 １７…コンタクトプラグ １８…キャパシタ ２０…シリコン酸化膜 ２１…シリコン酸化膜 ２２…シリコン窒化膜 ２３…レジストパターン ２４…シリコン窒化膜 ２５…不純物拡散層 ２６…シリコン酸化膜 ２７ａ…第１のレジストパターン ２７ｂ…第２のレジストパターン ２８…ドープシリコン膜 ２９…シリコン酸化膜 ３０…下部電極膜 ３１…容量絶縁膜 ３２…上部電極膜 ３３…第１の層間絶縁膜 ３４…第２の層間絶縁膜 ３５…配線層 ３６…第３の層間絶縁膜 ３７…バリア層 ３８…主配線層 Ｔｒ…縦型トランジスタ

Claims (10)

1. 半導体基板の面内に枠状に形成された第１の溝部と、
   前記第１の溝部に絶縁膜を埋め込むことによって形成された素子分離領域と、
   前記素子分離領域の内側に形成された素子形成領域と、
   前記素子形成領域において第１の方向に延在し、且つ、格子状に複数並んで形成された第２の溝部と、
   前記第２の溝部の両側面に不純物を拡散させることによって形成された埋め込みビット線とを備え、
   前記第２の溝部の両端が前記素子分離領域に至るまで前記第１の方向に延在して設けられていることを特徴とする半導体装置。
2. 前記第２の溝部は、前記素子分離用の溝部よりも浅く形成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第２の溝部の側面にサイドウォール膜が設けられ、このサイドウォール膜の下に前記埋め込みビット線が設けられていることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第２の溝部に埋め込まれた絶縁膜と、
   前記素子形成領域において前記第１の方向と交差する第２の方向に延在し、且つ、格子状に複数並んで形成された第３の溝部と、
   前記第３の溝部の側面に形成されたゲート絶縁膜と、
   前記第３の溝部の側面に前記ゲート絶縁膜を介して形成されたゲート電極と、
   前記第２及び第３の溝部によって区画された領域から突出された複数のピラー部と、
   前記ピラー部の上面に不純物を拡散させることによって形成された不純物拡散層とを備えることを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
5. 前記不純物拡散層とコンタクトプラグを介して接続されるキャパシタを備えることを特徴とする請求項４に記載の半導体装置。
6. 半導体基板の面内に第１の溝部を枠状に形成する工程と、
   前記第１の溝部に絶縁膜を埋め込むことによって素子分離領域と、この素子分離領域の内側に素子形成領域とを形成する工程と、
   前記素子形成領域において第１の方向に延在し、且つ、格子状に並ぶ複数の第２の溝部を形成する工程と、
   前記第２の溝部の両側面に不純物を拡散させることによって埋め込みビット線を形成する工程とを有し、
   前記第２の溝部を形成する際に、その両端が前記素子分離領域に至るまで前記第１の方向に延在された溝部を形成することを特徴とする半導体装置の製造方法。
7. 前記第２の溝部を形成する際に、前記第１の溝部よりも浅く形成することを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記第２の溝部を形成した後に、当該第２の溝部の側面にサイドウォール膜を形成する工程と、
   前記第２の溝部の底面に不純物を拡散させて不純物拡散層を形成する工程と、
   前記不純物拡散層を分断するように前記第２の溝部を更に掘り下げる工程とを有することを特徴とする請求項６又は７に記載の半導体装置の製造方法。
9. 前記第２の溝部に絶縁膜を埋め込む工程と、
   前記素子形成領域において前記第１の方向と交差する第２の方向に延在し、且つ、格子状に並ぶ複数の第３の溝部を形成する工程と、
   前記第３の溝部の側面にゲート絶縁膜を形成する工程と、
   前記第３の溝部の側面に前記ゲート絶縁膜を介してゲート電極を形成する工程と、
   前記第２及び第３の溝部によって区画された領域から突出された複数のピラー部の上面に不純物を拡散させることによって不純物拡散層を形成する工程とを有することを特徴とする請求項６〜８の何れか一項に記載の半導体装置の製造方法。
10. 前記上部不純物拡散層とコンタクトプラグを介して接続されるキャパシタを形成する工程を有することを特徴とする請求項９に記載の半導体装置の製造方法。

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