KR100691932B1 - 플래시 메모리 소자의 플로팅 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, SA-STI(Self-Aligned Shallow Trench Isolation) 공정으로 소자 분리 영역에 상부가 돌출되도록 소자 분리막을 형성하고 돌출부 사이의 물질을 제거한 후, 터널 산화막을 형성하고 금속층을 형성하여 플로팅 게이트를 형성함으로써, 소자 분리막이 식각되는 것을 방지하면서 단차를 제거하고, 소자 분리막의 돌출부로 플로팅 게이트를 완전하게 자동 정렬시킬 수 있으며, 소자 동작 시 플로팅 게이트에 공핍층이 형성되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
플래시 메모리, SA-STI, 소자 분리막, 금속 플로팅 게이트
Description
도 1은 종래 기술에 따른 난드 플래시 메모리 셀의 플로팅 게이트 형성 방법과 구조를 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202, 208 : 터널 산화막
103, 203 : 제1 폴리실리콘층 104, 207 : 소자 분리막
104a : 과도 식각부 207a : 소자 분리막 돌출부
204 : 버퍼 산화막 105 : 제2 폴리실리콘층
205 : 패드 질화막 106, 210 : 유전체막
206 : 트렌치 107 : 제3 폴리실리콘층
108, 212 : 금속층 209 : 플로팅 게이트용 금속층
211 : 콘트롤 게이트용 폴리실리콘층
본 발명은 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것으로, 특히 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 적용하여 플로팅 게이트를 형성하는 플래시 메모리 소자의 플로팅 게이트 형성 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라, 난드 플래시 소자의 제조 공정에서는 SA-STI(Self Aligned Shallow Trench Isolation) 방식을 이용하여 소자 분리막을 형성하면서 플로팅 게이트의 일부를 동시에 형성한다. 소자 분리막을 SA-STI 방식으로 형성한 난드 플래시 메모리 셀의 구조를 형성하면 다음과 같다.
도 1은 종래 기술에 따른 난드 플래시 메모리 셀의 플로팅 게이트 형성 방법과 구조를 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(101) 상에 터널 산화막(102)과, 플로팅 게이트를 형성하기 위한 제1 폴리실리콘층(103), 버퍼산화막(도시되지 않음), 패드 질화막(도시되지 않음) 및 하드마스크용 산화질화막(도시되지 않음)을 순차적으로 형성한다. 이어서, 소자 분리 영역이 정의되도록 하드마스크용 산화질화막(도시되지 않음), 패드 질화막을 패터닝한다. 이후, 하드마스크용 산화질화막을 식각 마스크로 사용하여, 버퍼산화막(도시되지 않음), 제1 폴리실리콘층(103) 및 터널 산화막(102)을 식각한다. 식각 공정에 의해 반도체 기판(101)의 소자 분리 영역이 노출된다.
계속해서, 반도체 기판(101)의 소자 분리 영역을 식각하여 트렌치를 형성한 후, 트렌치를 절연 물질로 매립하여 소자 분리막(104)을 형성하고, 화학적 기계적 연마 공정을 실시한다. 이로써, 소자 분리 영역에는 소자 분리막(104)이 형성되고 활성 영역에는 플로팅 게이트용 제1 폴리실리콘층(103)이 형성되면서 자체 정렬된다. 이러한 공정을 SA-STI 공정이라 한다.
이어서, 전체 상부에 플로팅 게이트를 형성하기 위한 제2 폴리실리콘층(105)을 형성한 후, 식각 공정으로 소자 분리막(104) 상부의 제2 폴리실리콘층(105)을 일부 제거하여 워드라인과 수직 방향으로 패터닝한다. 이때, 소자 분리막(104)의 상부에서 제2 폴리실리콘층(105)의 일부만이 제거되기 때문에, 제2 폴리실리콘층(105)의 가장자리는 소자 분리막(104)과 중첩된다. 제2 폴리실리콘층(105)은 제1 폴리실리콘층(103)과 전기적/물리적으로 접촉하며, 최종적으로 플로팅 게이트의 전체 표면적을 증가시켜 콘트롤 게이트(107)와의 커플링 비를 증가시키는 역할을 한다.
계속해서, 제2 폴리실리콘층(105)을 포함한 전체 구조 상에 유전체막(106) 및 콘트롤 게이트용 제3 폴리실리콘층(107)과 콘트롤 게이트 전극용 금속층(108)을 순차적으로 형성한다. 그리고, 워드라인 패턴으로 콘트롤 게이트 전극용 금속층(108) 및 제3 폴리실리콘층(107)을 패터닝한 다음, 유전체막(106), 제2 폴리실리콘층(105) 및 제1 폴리실리콘층(104)을 자기정렬 식각 방식으로 패터닝한다. 도 1에서는 패터닝되는 상태는 도시되어 있지 않다.
이로써, 플래시 메모리 소자의 셀 어레이가 제조된다.
상기의 제조 공정을 살펴보면, 제2 폴리실리콘층(105)을 형성한 후 소자 분리 영역의 방향으로 패터닝하는 과정에서 제2 폴리실리콘층(105)의 완전한 격리를 위하여 과도 식각이 진행되기 때문에 소자 분리막(104)의 중앙부가 과도 식각(104a)되어 단차가 발생된다. 이로 인하여, 후속 공정에서 평탄화 특성이 저하되고 소자 분리막(104)의 중앙부(104a)에서 후속 물질의 증착 특성이 저하되는 문제점이 발생될 수 있다. 이는 소자의 집적도가 높아질수록 심해진다.
그리고, 집적도가 높아져 디자인 룰이 작아질수록 제2 폴리실리콘층(105)의 간격이 좁아져 제2 폴리실리콘층(105)의 간격을 조절하기가 쉽지 않다. 더욱이, 제2 폴리실리콘층(105)의 정렬 오차가 발생할 경우 제2 폴리실리콘층(105)이 인접한 제1 폴리실리콘층(103)과 연결될 수 있어 불량이 발생될 수 있다.
한편, 소자 분리 영역에 트렌치를 형성한 후 식각 손상을 완화하기 위한 열공정이나 기타 후속 열공정에 의해, 터널 산화막(102)의 가장 자리가 재산화되면서 스마일링 현상이 발생되기도 한다.
난드 플래시 메모리 소자의 또 다른 문제점으로는, 플로팅 게이트가 제1 및 제2 폴리실리콘층(103 및 105)으로 이루어지기 때문에, 동작 시 인가되는 전압에 따라 플로팅 게이트에 공핍층이 형성되어 소자의 동작 특성이 저하되기도 한다.
이에 대하여, 본 발명이 제시하는 플래시 메모리 소자의 플로팅 게이트 형성 방법은 SA-STI(Self-Aligned Shallow Trench Isolation) 공정으로 소자 분리 영역에 상부가 돌출되도록 소자 분리막을 형성하고 돌출부 사이의 물질을 제거한 후, 터널 산화막을 형성하고 금속층을 형성하여 플로팅 게이트를 형성함으로써, 소자 분리막이 식각되는 것을 방지하면서 단차를 제거하고, 소자 분리막의 돌출부로 플로팅 게이트를 완전하게 자동 정렬시킬 수 있으며, 소자 동작 시 플로팅 게이트에 공핍층이 형성되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법은 반도체 기판의 소자 분리 영역에 상부가 돌출된 소자 분리막을 형성하는 단계와, 소자 분리막의 돌출부를 소정의 두께만큼 식각하여 돌출부의 간격을 넓히는 단계, 및 단차가 발생되지 않도록 돌출부 사이의 공간에만 플로팅 게이트용 금속층을 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법은 반도체 기판 상에 희생막을 형성하는 단계와, 소자 분리 영역의 희생막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 트렌치에 소자 분리막을 형성하는 단계와, 희생막을 제거하여 소자 분리막의 상부를 돌출시키는 단계와, 소자 분 리막의 돌출부를 소정의 두께만큼 식각하여 돌출부의 간격을 넓히는 단계, 및 단차가 발생되지 않도록 돌출부 사이의 공간에만 플로팅 게이트용 금속층을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법은 반도체 기판 상에 제1 산화막, 폴리실리콘층, 제2 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 소자 분리 영역의 패드 질화막, 제2 산화막, 폴리실리콘층, 제1 산화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 트렌치에 소자 분리막을 형성하는 단계와, 패드 질화막을 제거하여 소자 분리막의 상부를 돌출시키는 단계와, 제2 산화막을 제거하면서 소자 분리막의 돌출부를 소정의 두께만큼 식각하여 돌출부의 간격을 넓히는 단계와, 폴리실리콘층 및 제1 산화막을 제거하는 단계, 및 단차가 발생되지 않도록 돌출부 사이의 공간에만 플로팅 게이트용 금속층을 형성하는 단계를 포함한다.
상기에서, 폴리실리콘층은 습식 식각 방식이나 SF6와 같은 식각 가스를 공급하고 플라즈마를 발생시켜 식각하는 건식 식각 방식으로 제거하는 것이 바람직하다.
금속층은 텅스텐으로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 이온주입 공정에 의해 웰(도시되지 않음)이 형성되고 플래시 메모리 셀이나 트랜지스터의 문턱 전압을 조절하기 위한 이온주입층(도시되지 않음)이 형성된 반도체 기판(201) 상에 터널 산화막(202), 폴리실리콘층(203), 버퍼 산화막(204) 및 패드 질화막(205)을 순차적으로 형성한다. 그리고, 패드 질화막(205) 상에는 하드 마스크용 산화질화막(도시되지 않음)을 추가로 형성할 수 있다. 하드 마스크용 산화질화막을 형성할 경우, 하드 마스크용 산화질화막이 트렌치를 형성하기 위한 식각 마스크로 사용된다.
상기에서, 폴리실리콘층(203) 및 패드 질화막(205)의 두께에 따라 후속 공정에서 형성될 플로팅 게이트의 높이가 결정되므로, 이를 고려하여 폴리실리콘층(203) 및 패드 질화막(205)의 두께를 조절하는 것이 바람직하다.
한편, 상기에서는 SA-STI(Self-Aligned Shallow Trench Isolation) 공정으로 상부가 돌출된 소자 분리막을 형성하기 위하여, 반도체 기판(201) 상에 터널 산화막(202), 폴리실리콘층(203), 버퍼 산화막(204) 및 패드 질화막(205)을 순차적으로 형성한다. 하지만, 소자 분리막을 상부가 돌출된 형태로 형성하는 것이 목적이므 로, 단일막만을 두껍게 형성할 수도 있다. 뿐만 아니라, 산화막/질화막/산화막/질화막의 적층 구조로 형성할 수도 있다. 이때, 반도체 기판(201)의 계면 특성을 고려하여, 반도체 기판(201)의 표면에는 산화막을 먼저 형성하는 것이 바람직하다.
그러나 이 경우에도, 반도체 기판(201) 상에 형성되는 막들이 주변 회로 영역의 트랜지스터를 형성하는데 사용될 수도 있기 때문에, 주변 회로 영역에 형성되는 소자의 종류와 방식을 고려하여 반도체 기판(201) 상에 형성될 막의 종류를 결정하는 것이 바람직하다.
결국, 도 1에서 형성되는 막들은 상부가 돌출된 소자 분리막을 형성하는데 사용된 후 완전히 제거되므로 희생막이라 칭할 수 있다.
본 발명에서는, 상기에서와 같이, 필요에 의해 희생막으로 터널 산화막(202), 폴리실리콘층(203), 버퍼 산화막(204) 및 패드 질화막(205)이 순차적으로 형성되는 경우를 예로써 설명하기로 한다.
도 2b를 참조하면, 패드 질화막(205)을 패터닝하여 소자 분리 영역을 정의한다. 이어서, 패드 질화막(205)을 식각 마스크로 사용하는 식각 공정으로 버퍼 산화막(204), 폴리실리콘층(203) 및 터널 산화막(202)을 순차적으로 식각한다. 이로써, 반도체 기판(201)의 소자 분리 영역이 노출된다.
계속해서, 반도체 기판(201)의 소자 분리 영역을 식각하여 트렌치(206)를 형성한다. 트렌치(206)를 형성한 후, 식각 손상을 보상하거나 트렌치(206)의 상부 모서리를 둥글게 라운딩 처리하기 위하여 열공정을 실시할 수 있다.
도 2c를 참조하면, 트렌치(206)가 완전히 매립되도록 전체 구조 상에 절연물 질층을 형성한 후, 패드 질화막(205) 상부의 절연물질층을 제거하고 트렌치(206)에만 절연물질층을 잔류시켜 소자 분리막(207)을 형성한다. 이때, 소자 분리막(207)은 고밀도 플라즈마 산화물로 형성할 수 있다.
도 2d를 참조하면, 패드 질화막(도 2c의 205)을 제거한다. 패드 질화막(도 2c의 205)이 제거되면서, 패드 질화막(도 2c의 205)의 두께만큼 소자 분리막(207)의 상부가 돌출(207a)된다.
도 2e를 참조하면, 식각 공정으로 소자 분리막(207)의 돌출부(207a)를 소정의 두께만큼 식각한다. 식각 공정에 의해 돌출부(207a)의 사이즈가 작아지면서 폭도 감소한다. 이로써, 돌출부(207a)의 간격이 넓어지고 플로팅 게이트가 형성될 영역이 보다 더 넓게 확보된다.
여기서, 식각 공정의 시간, 화학제 등과 같은 공정 조건을 조절하여 돌출부(207a)의 식각 두께를 조절하면, 돌출부(207a)의 간격을 제어할 수 있다. 이를 통해, 후속 공정에서 형성될 플로팅 게이트의 간격을 정확하게 제어하고 커패시턴스도 제어할 수 있다.
한편, 돌출부(207a)가 식각되면서 버퍼 산화막(도 2d의 204)도 제거되며, 폴리실리콘층(203)이 노출된다.
도 2f를 참조하면, 소자 분리막(207) 사이에 잔류하는 폴리실리콘층(도 2e의 203)과 터널 산화막(도 2e의 202)을 제거한다. 이로써, 희생막이 모두 제거되면서 반도체 기판(201)의 활성 영역이 노출된다.
여기서, 폴리실리콘층(도 2e의 203)은, 활성 영역의 가장자리 부분에 손상을 주지 않기 위하여, 습식 식각 방식이나 SF6와 같은 식각 가스를 공급하고 플라즈마를 발생시켜 식각하는 건식 식각 방식으로 제거하는 것이 바람직하다. 마찬가지로, 터널 산화막(도 2e의 202)도 활성 영역의 가장자리 부분에 손상을 주지 않기 위하여, 습식 식각 방식으로 제거하는 것이 바람직하다.
폴리실리콘층(도 2e의 203)과 터널 산화막(도 2e의 202)이 제거되면서, 폴리실리콘층(도 2e의 203) 사이에 매립되어 있던 부분의 소자 분리막(207)도 노출된다.
이로써, 소자 분리막(207)의 돌출부(207a)는 마치 트렌치와 비아홀로 이루어진 듀얼 다마신 패턴과 비슷한 형태로 남겨진다. 그리고, 돌출부(207a) 사이의 공간은 플로팅 게이트가 형성될 영역으로 정의된다.
도 2g를 참조하면, 반도체 기판(201)의 활성 영역에 터널 산화막(208)을 다시 형성한 후, 돌출부(207a) 사이의 공간을 금속 물질로 매립하여 플로팅 게이트용 금속층(209)을 형성한다.
여기서, 이전에 형성되었던 터널 산화막(도 2e의 202)은 도 2b에서 트렌치(206)를 형성한 후 식각 손상을 완화하기 위한 열공정이나 기타 후속 열공정을 진행하는 과정에서 가장 자리가 재산화되면서 스마일링 현상이 발생되기도 한다. 따라서, 보다 우수한 터널 산화막을 형성하기 위하여, 이전에 형성되었던 터널 산화막(도 2e의 202)을 제거하고 터널 산화막(208)을 다시 형성한다.
이로써, 보다 더 우수한 막질의 터널 산화막(208)을 형성할 수 있다.
한편, 금속층(209)은 소자 분리막(207)의 돌출부(207a) 사이가 완전히 매립되도록 전체 구조 상에 금속층을 형성한 후, 화학적 기계적 연마 공정으로 돌출부(207a) 사이에만 금속층(209)을 잔류시키는 방식으로 형성할 수 있다. 여기서, 금속층은 텅스텐으로 형성할 수 있다. 이러한 방식을 통해, 본원발명은 플로팅 게이트용 금속층(209)을 형성하더라도 단차가 발생하지 않도록 플로팅 게이트용 금속층(209)을 형성할 수 있다.
도 2h를 참조하면, 금속층(209)을 포함한 전체 구조 상에 유전체막(210), 콘트롤 게이트용 폴리실리콘층(211), 콘트롤 게이트 전극용 금속층(212)을 순차적으로 형성한다. 이어서, 금속층(212) 및 콘트롤 게이트용 폴리실리콘층(211)을 워드라인 패턴으로 식각하고, 하부의 유전체막(210) 및 금속층(209)을 자기정렬 식각 방식으로 패터닝한다.
이로써, 플래시 메모리 셀 어레이가 제조된다.
상기에서는 패드 질화막(205)을 제거하고 소자 분리막(207)의 돌출부(207a)를 식각하여 플로팅 게이트용 금속층(209)이 형성될 영역을 넓게 확보하였으나, 폴리실리콘층(203)까지 제거한 후 소자 분리막(207)의 돌출부(207a)를 식각하여 플로팅 게이트용 금속층(209)이 형성될 영역을 보다 더 넓게 확보할 수 있다.
상술한 바와 같이, 본 발명은 SA-STI(Self-Aligned Shallow Trench Isolation) 공정으로 소자 분리 영역에 상부가 돌출되도록 소자 분리막을 형성하고 돌출부 사이의 물질을 제거한 후, 터널 산화막을 형성하고 금속층을 형성하여 플로팅 게이트를 형성함으로써, 소자 분리막이 식각되는 것을 방지하면서 단차를 제거하고, 소자 분리막의 돌출부로 플로팅 게이트를 완전하게 자동 정렬시킬 수 있으며, 소자 동작 시 플로팅 게이트에 공핍층이 형성되는 것을 방지하여 공정의 신뢰성 및 소자의 전기적 특성을 향상시킬 수 있다.
Claims (5)
- 반도체 기판의 소자 분리 영역에 상부가 돌출된 소자 분리막을 형성하는 단계;돌출된 상기 소자 분리막의 상부 폭이 하부 폭보다 좁아지도록 상기 소자 분리막의 돌출부를 소정의 두께만큼 식각하는 단계;상기 소자 분리막의 돌출부 사이가 매립되도록 전체 구조 상에 플로팅 게이트용 금속층을 형성하는 단계; 및단차가 발생되지 않도록 화학적 기계적 연마 공정으로 상기 돌출부 사이의 공간에만 상기 플로팅 게이트용 금속층을 잔류시키는 단계를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
- 반도체 기판 상에 희생막을 형성하는 단계;소자 분리 영역의 상기 희생막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치에 소자 분리막을 형성하는 단계;상기 희생막을 제거하여 상기 소자 분리막의 상부를 돌출시키는 단계;돌출된 상기 소자 분리막의 상부 폭이 하부 폭보다 좁아지도록 상기 소자 분리막의 돌출부를 소정의 두께만큼 식각하는 단계;상기 소자 분리막의 돌출부 사이가 매립되도록 전체 구조 상에 플로팅 게이트용 금속층을 형성하는 단계; 및단차가 발생되지 않도록 화학적 기계적 연마 공정으로 상기 돌출부 사이의 공간에만 상기 플로팅 게이트용 금속층을 잔류시키는 단계를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
- 반도체 기판 상에 제1 산화막, 폴리실리콘층, 제2 산화막 및 패드 질화막을 순차적으로 형성하는 단계;소자 분리 영역의 상기 패드 질화막, 상기 제2 산화막, 상기 폴리실리콘층, 상기 제1 산화막 및 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치에 소자 분리막을 형성하는 단계;상기 패드 질화막을 제거하여 상기 소자 분리막의 상부를 돌출시키는 단계;상기 제2 산화막을 제거하면서 돌출된 상기 소자 분리막의 상부 폭이 하부 폭보다 좁아지도록 상기 소자 분리막의 돌출부를 소정의 두께만큼 식각하는 단계;상기 폴리실리콘층 및 상기 제1 산화막을 제거하는 단계;상기 소자 분리막의 돌출부 사이가 매립되도록 전체 구조 상에 플로팅 게이트용 금속층을 형성하는 단계; 및단차가 발생되지 않도록 화학적 기계적 연마 공정으로 상기 돌출부 사이의 공간에만 상기 플로팅 게이트용 금속층을 잔류시키는 단계를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
- 제 3 항에 있어서,상기 폴리실리콘층이 습식 식각 방식이나 SF6와 같은 식각 가스를 공급하고 플라즈마를 발생시켜 식각하는 건식 식각 방식으로 제거되는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 금속층이 텅스텐으로 형성되는 플래시 메모리 소자의 플로팅 게이트 형성 방법.
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