KR100671583B1 - 반도체 소자 및 그 제조 방법 - Google Patents
반도체 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100671583B1 KR100671583B1 KR1020040084179A KR20040084179A KR100671583B1 KR 100671583 B1 KR100671583 B1 KR 100671583B1 KR 1020040084179 A KR1020040084179 A KR 1020040084179A KR 20040084179 A KR20040084179 A KR 20040084179A KR 100671583 B1 KR100671583 B1 KR 100671583B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- region
- forming
- film
- polysilicon layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 98
- 229910052751 metal Inorganic materials 0.000 claims abstract description 76
- 239000002184 metal Substances 0.000 claims abstract description 76
- 230000004888 barrier function Effects 0.000 claims abstract description 39
- 230000002093 peripheral effect Effects 0.000 claims abstract description 30
- 229910008482 TiSiN Inorganic materials 0.000 claims abstract description 23
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 claims abstract description 23
- 239000010410 layer Substances 0.000 claims description 335
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 117
- 229920005591 polysilicon Polymers 0.000 claims description 117
- 238000002955 isolation Methods 0.000 claims description 65
- 239000000758 substrate Substances 0.000 claims description 53
- 150000004767 nitrides Chemical class 0.000 claims description 52
- 238000005530 etching Methods 0.000 claims description 50
- 239000011810 insulating material Substances 0.000 claims description 20
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 16
- 239000011229 interlayer Substances 0.000 claims description 13
- 229910052757 nitrogen Inorganic materials 0.000 claims description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 238000009751 slip forming Methods 0.000 claims 2
- 239000007769 metal material Substances 0.000 abstract description 4
- 238000005498 polishing Methods 0.000 description 6
- 238000007517 polishing process Methods 0.000 description 5
- 238000000059 patterning Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- -1 spacer nitride Chemical class 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 장벽 금속층으로 전기적 특성 및 스트레스 특성이 우수한 금속 물질을 사용함과 동시에, 셀 영역에 형성되는 메모리 셀과 주변 회로 영역에 형성되는 트랜지스터의 단차를 최소화하고 메모리 셀의 게이트 높이를 최소함으로써, 후속 공정을 용이하게 하고 게이트가 높게 형성되어 발생되던 문제들을 해결하며 소자의 전기적 특성을 향상시킬 수 있다.
난드플래시, 단차, 다마신, 장벽 금속층, TiSiN
Description
도 1은 본 발명의 실시예에 따른 반도체 소자의 장벽 금속층을 설명하기 위한 단면도이다.
도 2a 및 도 2b는 TiSiN의 전기적 특성을 설명하기 위한 특성 그래프이다.
도 3은 본 발명의 반도체 소자에서 플래시 메모리 셀 영역의 레이 아웃도이다.
도 4 내지 도 21은 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 104 : 층간 절연막
103 : 하부 도전층 105 : 장벽 금속층
106 : 금속층 202 : 패드 산화막
203 : 패드 질화막 204 : 트렌치
205 : 라이너 산화막 206 : 소자 분리막
206a : 돌출부 207 : 게이트 절연막
208 : 제1 폴리실리콘층 209 : 식각 정지막
210 : 희생 절연막 211 : 유전체막
212 : 제2 폴리실리콘층 213 : 장벽층
214 : 금속층 215 : 소오스/드레인
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 메모리 셀과 트랜지스터의 단차를 줄일 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
난드 플래시 메모리 소자의 제조 공정에서는 SAFG(Self-Aligned Floating Gate; SAFG) 방식이 적용되고 있다. SAFG 방식은 기판 상에 터널 산화막 및 폴리실리콘층을 순차적으로 형성한 후, 소자 분리 영역의 폴리실리콘층 및 터널 산화막을 제거하고 워드라인 방향으로 반도체 기판을 식각하여 소자 분리 영역에 트렌치를 형성한 다음, 트렌치를 절연물질로 매립하여 소자 분리막을 형성함과 동시에 폴리실리콘층을 패터닝하는 기술이다.
이러한 공정이 적용되는 제조 방식의 문제점을 설명하면 다음과 같다.
첫째, SAFG 방식은 워드라인 방향으로는 강점이 있지만, 비트라인 방향으로 는 기존의 RIE 방식을 이용하기 때문에 소자를 축소시키는데 어려움이 있다. 즉, Poly1/ONO/Poly2/WSi/Nitride/Oxynitride 등으로 구성되는 고단차의 적층 구조를 동시에 식각하는 과정에서 디자인 룰이 작은 경우 기존의 식각 기술로 이들을 식각하는데 어려움이 있다.
둘째, 주변 소자 영역에 트랜지스터를 형성하기 위해서는 자기정렬 플로팅 게이트와 터널 산화막을 제거한 후에 게이트 산화막을 형성하기 위한 산화 공정부터 다시 실시해야 하는 어려움이 있다.
셋째, 콘트롤 게이트용 폴리실리콘층까지 형성하고 하드 마스크를 이용한 식각 공정으로 콘트롤 게이트용 폴리실리콘층을 식각한 후 자기 정렬 식각 방식으로 하부의 플로팅 게이트용 폴리실리콘층을 식각하는 공정은, 플로팅 게이트를 정렬시킨다는 점에서 장점이 있지만, 여러 종류의 층들을 동시에 식각하면서 부산물(By-Product)에 의한 레시듀(Residue) 발생 및 후세정(Post_Cleaning)을 위한 화학제(Chemical) 선정에 한계가 있다.
넷째, 기존의 반응성 이온 식각(Reactive Ion Etch; RIE) 방식으로 플로팅 게이트용 폴리실리콘층까지 식각할 경우, 높은 단차에 의해 식각 두께가 증가함에 따라 목표 식각 두께나 식각 종료 시점을 설정하기가 어려워 반도체 기판에 식각 손상이 발생할 수 있을 뿐만 아니라, 게이트 라인 사이의 갭이 깊어져 게이트 라인 사이를 절연 물질로 매립하기가 어려워진다.
다섯째, RIE 방식으로 자기 정렬 식각 공정을 실시할 경우, 일반적으로 스페이서 질화막(Space Nitride)을 사용하여 게이트 라인을 보호하고 메탈 콘택(Metal Contact)을 형성(SAC 공정)함에 있어, 산화물(Oxide)과 질화물(Nitride)간의 높은 선택비를 갖는 식각 기술이 필요하다.
여섯째, SAC 공정을 적용하면 스페이서 질화막 두께에 의한 메탈 콘택 저면의 면적이 감소하여 목표치까지 저항을 낮추는데 어려움이 있다.
일곱 번째, 메모리 셀과 주변회로 영역에 형성되는 트랜지스터의 구조 및 높이 차이에 의하여 주변 회로 영역에는 상대적으로 층간 절연막이 두껍게 형성되기 때문에, 콘택홀을 형성하는 과정에서 주변 회로 영역에는 층간 절연막이 잔류하여 콘택홀이 형성되지 않는 문제점이 발생된다.
이에 대하여, 본 발명이 제시하는 반도체 소자 및 그 제조 방법은, 장벽 금속층으로 전기적 특성 및 스트레스 특성이 우수한 금속 물질을 사용함과 동시에, 셀 영역에 형성되는 메모리 셀과 주변 회로 영역에 형성되는 트랜지스터의 단차를 최소화하고 메모리 셀의 게이트 높이를 최소함으로써, 후속 공정을 용이하게 하고 게이트가 높게 형성되어 발생되던 문제들을 해결하며 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자는 전체 구조 상에 형성되며 다마신 패턴이 형성된 층간 절연막과, 다마신 패턴에 형성된 금속층, 및 금속층 및 층간 절연막 사이에 형성되며, TiSiN으로 이루어진 장벽 금속층을 포함한다.
상기에서, TiSiN의 질소 함유율은 25% 내지 35%로 설정하는 것이 바람직하다.
본 발명의 다른 실시예에 따른 반도체 소자는 반도체 기판의 소자 분리 영역에 형성되며 상부가 반도체 기판보다 높게 돌출된 소자 분리막과, 소자 분리막의 돌출부 사이의 반도체 기판 상에 형성된 게이트 절연막과, 소자 분리막의 돌출부 사이의 게이트 절연막 상에 형성되는 실린더 구조의 형태의 제1 폴리실리콘층과, 제 1 폴리실리콘층의 오목한 부분 상부에 실린더 구조로 형성된 내벽에 형성된 제2 폴리실리콘층과, 제2 폴리실리콘층의 내부에 형성된 금속층, 및 제1 폴리실리콘층 가장자리의 반도체 기판 상에 형성된 소오스/드레인을 포함한다.
상기에서, 플래시 메모리의 경우, 제1 폴리실리콘층 및 제2 폴리실리콘층 사이에는 유전체막을 더 형성될 수 있다. 이때, 유전체막은 제2 폴리실리콘층의 외벽 전체에 형성될 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 절연 물질로 반도체 기판의 소자 분리 영역에는 상부가 돌출된 소자 분리막을 형성하면서, 활성 영역 상에서 플로팅 게이트 영역이 개구부 형태로 정의된 절연막 패턴을 형성하는 단계와, 플로팅 게이트 영역의 반도체 기판 상에 절연막 패턴 및 소자 분리막의 돌출부에 의해 격리되는 게이트 절연막 및 제1 폴리실리콘층의 적층 구조를 형성하는 단계 와, 제1 폴리실리콘층을 포함한 전체 구조 상에 워드라인 영역이 정의된 희생 절연막을 형성하는 단계와, 희생 절연막을 포함한 전체 구조 상에 유전체막, 제2 폴리실리콘층 및 금속층을 순차적으로 형성하는 단계와, 유전체막, 제2 폴리실리콘층 및 금속층을 희생 절연막 사이의 공간에만 잔류시키는 단계와, 희생 절연막 및 절연막 패턴을 제거하는 단계, 및 제1 폴리실리콘층 가장자리의 반도체 기판에 소오스/드레인을 형성하는 단계를 포함한다.
상기에서, 소자 분리막 및 절연막 패턴을 형성하는 단계는, 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계와, 비트라인 방향으로 소자 분리 영역의 패드 질화막 및 패드 산화막을 식각하는 단계와, 소자 분리 영역의 반도체 기판에 트렌치를 형성하는 단계와, 패드 질화막 및 패드 산화막을 워드라인 방향으로 식각하여 플로팅 게이트가 형성될 영역에만 패드 질화막을 잔류시키는 단계와, 패드 질화막 사이의 공간과 트렌치를 절연물질로 매립하여 소자 분리막 및 절연막 패턴을 형성하는 단계, 및 패드 질화막 및 패드 산화막을 제거하여 플로팅 게이트가 형성될 영역을 노출시키는 단계를 포함한다.
한편, 트렌치를 형성한 후, 트렌치의 측벽 및 저면에 발생된 식각 손상을 완화하기 위하여 산화 공정을 실시하는 단계를 더 포함할 수 있다.
패드 질화막 및 패드 산화막을 제거한 후, 플로팅 게이트가 형성될 영역을 넓히기 위하여 반도체 기판 상부로 돌출된 부분의 소자 분리막과 절연막 패턴을 식각하는 단계를 더 포함할 수 있다. 이때, 소자 분리막의 돌출된 부분과 절연막 패턴은 습식 식각 공정으로 식각할 수 있다.
희생 절연막을 형성하기 전에, 제1 폴리실리콘층을 포함한 전체 구조 상에 식각 정지막을 형성하는 단계를 더 포함할 수 있으며, 이 경우 식각 정지막은 희생 절연막과 동일한 패턴으로 식각된다.
유전체막을 형성하기 전에 희생 절연막을 식각 마스크로 사용하는 식각 공정으로 제1 폴리실리콘층을 식각하여 제1 폴리실리콘층을 실린더 구조로 형성하는 단계를 더 포함할 수 있다.
금속층은 텅스텐으로 형성할 수 있다. 한편, 금속층을 형성하기 전에, 제2 폴리실리콘층을 포함한 전체 구조 상에 장벽 금속층을 형성하는 단계를 더 포함할 수 있다. 이러한 장벽 금속층은 TiSiN으로 형성할 수 있다. 이때, TiSiN의 N2 함유율은 25% 내지 35%로 설정되는 것이 바람직하다. 그리고, 장벽 금속층과 금속층은 동일한 챔버 내에서 연속적으로 형성하는 것이 바람직하다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 절연 물질로 반도체 기판의 소자 분리 영역에는 상부가 돌출된 소자 분리막을 형성하면서, 셀 영역에서는 플로팅 게이트 영역이 개구부 형태로 정의되고 주변 회로 영역에서는 게이트 영역이 개구부 형태로 정의된 절연막 패턴을 형성하는 단계와, 플로팅 게이트 영역 및 게이트 영역의 반도체 기판 상에 절연막 패턴 및 소자 분리막의 돌출부에 의해 격리되는 게이트 절연막 및 제1 폴리실리콘층의 적층 구조를 형성하는 단계와, 제1 폴리실리콘층을 포함한 전체 구조 상에 워드라인 영역 및 게이트 영역이 정의된 희생 절연막을 형성하는 단계와, 희생 절연막을 포함한 셀 영역 상에 유전체막을 형성하는 단계와, 희생 절연막을 포함한 전체 구조 상에 제2 폴리실리콘층 및 금속층을 순차적으로 형성하는 단계와, 유전체막, 제2 폴리실리콘층 및 금속층을 희생 절연막 사이의 공간에만 잔류시키는 단계와, 희생 절연막 및 절연막 패턴을 제거하는 단계, 및 제1 폴리실리콘층 가장자리의 반도체 기판에 소오스/드레인을 형성하는 단계를 포함한다.
상기에서, 소자 분리막 및 절연막 패턴을 형성하는 단계는, 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계와, 소자 분리 영역의 패드 질화막 및 패드 산화막을 식각하는 단계와, 소자 분리 영역의 반도체 기판에 트렌치를 형성하는 단계와, 셀 영역 중 플로팅 게이트 영역과 주변회로 영역 중 게이트 영역의 패드 질화막을 제거하는 단계와, 패드 질화막 사이의 공간과 트렌치를 절연물질로 매립하여 소자 분리막 및 절연막 패턴을 형성하는 단계, 및 패드 질화막 및 패드 산화막을 제거하여 플로팅 게이트 영역과 게이트 영역을 노출시키는 단계를 포함한다.
한편, 게이트 절연막은 셀 영역과 주변 회로 영역에 서로 다른 두께로 형성된다.
트렌치를 형성한 후, 트렌치의 측벽 및 저면에 발생된 식각 손상을 완화하기 위하여 산화 공정을 실시하는 단계를 더 포함할 수 있다.
패드 질화막 및 패드 산화막을 제거한 후, 플로팅 게이트가 형성될 영역을 넓히기 위하여 소자 분리막의 돌출된 부분과 절연막 패턴을 식각하는 단계를 더 포 함할 수 있다. 이때, 소자 분리막의 돌출된 부분과 절연막 패턴은 습식 식각 공정으로 식각할 수 있다.
희생 절연막을 형성하기 전에, 제1 폴리실리콘층을 포함한 전체 구조 상에 식각 정지막을 형성하는 단계를 더 포함할 수 있으며, 이 경우 식각 정지막은 희생 절연막과 동일한 패턴으로 식각된다.
유전체막을 형성하기 전에 희생 절연막을 식각 마스크로 사용하는 식각 공정으로 셀 영역의 제1 폴리실리콘층을 식각하여 셀 영역의 제1 폴리실리콘층을 실린더 구조로 형성하는 단계를 더 포함할 수 있다.
금속층은 텅스텐으로 형성할 수 있다. 한편, 금속층을 형성하기 전에, 제2 폴리실리콘층을 포함한 전체 구조 상에 장벽 금속층을 형성하는 단계를 더 포함할 수 있다. 이러한 장벽 금속층은 TiSiN으로 형성할 수 있다. 이때, TiSiN의 N2 함유율은 25% 내지 35%로 설정되는 것이 바람직하다. 그리고, 장벽 금속층과 금속층은 동일한 챔버 내에서 연속적으로 형성하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 장벽 금속층을 설명하기 위한 단면도이다.
도 1을 참조하면, 일반적으로 하부 도전층(103)이 형성된 반도체 기판(101) 상에는 층간 절연막(104)이 형성되며, 층간 절연막(104)에는 트렌치나 비아홀과 같은 다마신 패턴(104a)이 형성된다. 하부 도전층(103)은 폴리실리콘으로 형성되거나, 일반 금속 물질로 형성될 수 있다. 여기서 미설명된 도면부호 102는 하부 층간 절연막이다.
다마신 패턴(104a)에는 하부 도전층(103)을 주변 요소들(도시되지 않음)과 연결하기 위하여 금속층(106)을 형성한다. 이때, 금속층(106)은 주로 텅스텐으로 형성한다. 하지만, 구리나 알루미늄으로 금속층(106)을 형성할 수도 있다.
한편, 금속층(106)의 금속 성분이 층간 절연막(104)으로 확산되어 전기적 특성이 저하되는 것을 방지하기 위하여, 금속층(106)과 층간 절연막(104) 사이에는 장벽 금속층(105)을 형성한다.
일반적으로, 장벽 금속층(105)은 Ti/TiN의 적층 구조로 형성하는데, 본 발명에서는 TiSiN으로 형성한다. 이 중에서도, TiSiN은 Ti/TiN의 적층 구조보다 전기적인 특성이나 스트레스에 관한 특성이 우수한 물질로써, 질소 함유율을 조절하여 TiSiN막의 비저항 특성 및 스트레스 특성을 조절할 수 있다.
도 2a 및 도 2b는 TiSiN의 전기적 특성을 설명하기 위한 특성 그래프이다.
도 2a를 참조하면, TiSiN막에서 질소 함유율이 적을수록 비저항이 낮아지는 것을 알 수 있다.
한편, 도 2b를 참조하면, TiSiN막에서 질소 함유율이 약 30% 정도일 때 스트레스가 가장 적은 것을 알 수 있으며, 30%를 전후로 스트레스 특성이 급격히 열악해지는 것을 알 수 있다.
상기의 특성에 따라, 비저항 특성을 우선으로 고려하는 경우에는 질소 함유율을 최소화하고, 스트레스 특성을 우선으로 고려하는 경우에는 질소 함유율을 약 30%로 설정하는 것이 바람직하다. 비저항 특성과 스트레스 특성을 동시에 고려하는 경우에는, 질소 함유율을 25% 내지 35%로 설정하는 것이 바람직하다.
삭제
이렇듯, 본 발명은 장벽 금속층(105)을 TiSiN으로 형성함으로써, Ti/TiN의 적층 구조로 이루어진 종래의 장벽 금속층보다 우수한 전기적 특성을 얻을 수 있다.
이하, 상기의 장벽 금속층이 적용되는 플래시 메모리 소자의 제조 방법을 설 명하기로 한다.
도 3은 본 발명의 반도체 소자에서 플래시 메모리 셀 영역의 레이 아웃도이다.
도 4 내지 도 22는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
도 4를 참조하면, 반도체 기판(201) 상에 패드 산화막(201)과 패드 질화막(202)을 순차적으로 형성한다. 여기서, 패드 질화막(202)의 두께는 후속 공정에서 형성될 소자 분리막이 반도체 기판(201)보다 높게 돌출되는 정도를 결정하므로, 이를 고려하여 패드 질화막(203)의 두께를 결정하는 것이 바람직하다. 예를 들면, 패드 질화막(202)은 500Å 내지 1500Å의 두께로 형성할 수 있다.
도 5를 참조하면, 패드 질화막(203) 및 패드 산화막(202)을 패터닝하여 소자 분리막이 형성될 소자 분리 영역의 반도체 기판(201)을 노출시킨다. 이때, 셀 영역에서는 패드 질화막(203)이 비트라인 방향으로 패터닝된다. 패드 질화막(203)을 패터닝한 후, 노출된 반도체 기판(201)을 식각하여 트렌치(204)를 형성한다. 이로써, 셀 영역과 주변회로 영역의 소자 분리 영역에는 트렌치(204)가 형성된다.
이어서, 패드 질화막(203)을 다시 한번 패터닝한다. 즉, 도 6에서와 같이, 셀 영역에서 패드 질화막(203)이 워드라인 방향으로도 패터닝되도록 패드 질화막(203)을 2차 식각한다. 이때, 주변회로 영역에서는 트랜지스터의 게이트 영역이 개구 형태로 정의되도록 패드 질화막(203)을 식각한다. 이때, 패드 산화막(202)도 함 께 식각할 수 있다. 이로써, 셀 영역의 패드 질화막(203)은 워드라인 방향(A-A')과 비트라인 방향(B-B')으로 모두 패터닝되며, 셀 영역에서는 패드 질화막(203)이 워드라인 방향으로 한번 더 식각되면서 반도체 기판(201)이 일부 노출된다.
상기에서, 셀 영역의 패드 질화막(203)을 워드라인 방향(A-A')으로 다시 한번 패터닝하는 것은, 셀 영역에서 플로팅 게이트용 폴리실리콘층이 형성될 영역을 정의하기 위한 것이다. 즉, 셀 영역에서 패드 질화막(203)이 잔류하는 영역이 플래시 메모리의 플로팅 게이트가 형성될 영역으로 정의된다. 한편, 주변회로 영역에서는 패드 질화막(203)이 잔류하는 영역이 트랜지스터의 게이트용 폴리실리콘층이 형성될 영역으로 정의된다.
도 7을 참조하면, 트렌치(204)를 형성하기 위한 식각 공정 시 발생된 식각 손상을 보상하기 위하여 트렌치(204)의 측벽을 산화시켜 라이너 산화막(205)을 형성한다. 이로 인해, 트렌치(204)의 측벽 및 저면에 발생된 손상층이 라이너 산화막(205)으로 형성되면서 손상층이 제거되며, 라이너 산화막(205)은 소자 분리막의 일부가 된다.
도 8을 참조하면, 트렌치(204)를 절연 물질로 매립하여 소자 분리막(206)을 형성한다. 이때, 소자 분리막(206)은 고밀도 플라즈마 산화물(High Density Plasma Oxide)로 트렌치(204)를 매립하여 형성할 수 있다. 그리고, 패드 질화막(203) 상부에 증착된 절연 물질은 화학적 기계적 연마 공정으로 제거할 수 있으며, 연마제로 HSS(High Selective Slurry)를 사용할 수 있다.
한편, 셀 영역에서는, 도 9에서와 같이, 패드 질화막(203)이 비트라인 방향 (B-B')으로도 패터닝된 상태에서 트렌치(204)가 절연물질로 매립되기 때문에, 비트라인 방향(B-B')으로는 패드 질화막(203) 사이의 공간도 소자 분리막용 절연 물질(206)로 매립된다. 이렇게, 패드 질화막(203) 사이의 공간에 매립된 소자 분리막용 절연 물질(206)은 후속 공정에서 플로팅 게이트가 형성될 영역을 정의하기 위한 절연막 패턴이 된다.
도 10을 참조하면, 패드 질화막(도 8 및 도 9의 203)을 제거한다. 패드 질화막(도 8 및 도 9의 203)이 제거되면서, 소자 분리막(206)은 상부(206a)가 반도체 기판(201)보다 높게 돌출된 형태로 잔류된다. 그리고, 셀 영역에서 비트 라인 방향으로 반도체 기판(201) 상에 절연 물질층(도 9의 206)이 잔류되며, 이는 플로팅 게이트 영역이 개구 형태로 정의된 절연막 패턴 형태로 잔류된다.
주변 회로 영역에서도 동일하게 적용된다. 즉, 도시되어 있지는 않지만, 주변회로 영역의 활성 영역 상에도 절연 물질층이 잔류되며, 트랜지스터의 게이트 영역이 개구 형태로 정의된 절연막 패턴의 형태로 잔류된다.
도 11을 참조하면, 반도체 기판(201)보다 높게 돌출된 소자 분리막(206)의 돌출부(206a)를 소정의 두께만큼 식각한다. 소자 분리막(206)의 돌출부(206a)는 습식 식각 공정으로 식각할 수 있으며, 습식 식각 공정 시 불산 계열을 용액을 식각액으로 사용할 수 있다.
이로써, 소자 분리막(206)의 돌출부(206a) 폭이 좁아지고 높이도 낮아진다. 이때, 도 12에서와 같이, 셀 영역에서 비트라인 방향(B-B')으로 잔류하는 절연 물질(206)의 폭도 좁아지고 높이도 낮아진다. 이렇게, 소자 분리막(206)의 돌출부 (206a) 폭이 좁아져 인접한 돌출부(206a)와의 간격이 넓어지면서 플로팅 게이트용 폴리실리콘층이 형성될 면적이 증가된다.
한편, 소자 분리막(206)의 돌출부(206a)를 식각하는 과정에서 반도체 기판(201) 상에 잔류하던 패드 산화막(도 11의 202)도 함께 제거된다.
도 13을 참조하면, 돌출부(206a) 사이의 반도체 기판(201) 상에 게이트 절연막(207) 및 제1 폴리실리콘층(208)을 순차적으로 형성한다. 좀 더 구체적으로 설명하면, 돌출부(206a) 사이의 반도체 기판(201) 상에 게이트 절연막(207)을 형성한다. 그리고, 돌출부(206a) 사이의 공간이 완전히 매립되도록 전체 구조 상에 폴리실리콘층을 형성한 후, 화학적 기계적 연마 공정으로 패드 질화막(203) 상부의 폴리실리콘층을 제거하여 돌출부(206a) 사이의 공간에만 제1 폴리실리콘층(208)을 잔류시킨다.
여기서, 셀 영역에 형성되는 게이트 절연막(207)은 플래시 메모리 셀의 터널 산화막이 되고, 주변회로 영역에 형성되는 게이트 절연막(207)은 트랜지스터의 게이트 산화막이 된다. 터널 산화막과 게이트 산화막은 두께가 상이하므로, 서로 다른 공정으로 형성하는 것이 바람직하다. 이렇게 터널 산화막과 게이트 산화막을 서로 다른 공정으로 형성하는 방법은 이미 널리 공지된 기술이므로 자세한 설명은 생략하기로 한다.
한편, 도 14에서와 같이, 셀 영역의 제1 폴리실리콘층(208)은 소자 분리막(206)의 돌출부(206a)와 반도체 기판(201) 상에 잔류하는 절연 물질(206)에 의해 워드라인 방향뿐만 아니라 비트라인 방향(B-B')으로도 동시에 격리된다. 따라서, 더 이상의 패터닝 공정 없이도 제1 폴리실리콘층(208)을 플로팅 게이트로 사용할 수 있다.
뿐만 아니라, 제1 폴리실리콘층(208)은 가장가리가 소자 분리막(206)과 중첩되도록 형성되며 비트라인 방향(B-B')으로도 보다 좁은 간격으로 형성되기 때문에, 제1 폴리실리콘층(208)의 면적을 극대화할 수 있다.
상기의 방법을 통해, 소자 분리 영역에는 소자 분리막(206)을 형성하면서, 워드라인 방향(A-A')과 비트라인 방향(B-B')으로 동시에 격리된 제1 폴리실리콘층(208)을 반도체 기판(201) 상에 형성할 수 있다. 이러한 방법을 SAFG(Self Aligned Floating Gate) 공정이라 한다.
여기서, 셀 영역에 형성되는 제1 폴리실리콘층(208)은 플래시 메모리 셀의 플로팅 게이트를 형성하기 위한 것이고, 주변회로 영역에 형성되는 제1 폴리실리콘층(208)은 트랜지스터의 게이트를 형성하기 위한 것이다.
도 15를 참조하면, 제1 폴리실리콘층(208)을 포함한 전체 구조 상에 식각 정지막(209) 및 희생 절연막(210)을 순차적으로 형성한다. 여기서, 희생 절연막(210)은 후속 공정에서 형성될 제2 폴리실리콘층이 형성될 영역을 정의하기 위한 것이다. 그리고, 희생 절연막(210)의 두께에 따라 후속 공정에서 형성될 제2 폴리실리콘층의 두께가 결정되므로, 이를 고려하여 희생 절연막(210)의 두께를 결정하는 것이 바람직하다.
한편, 식각 정지막(209)은 후속 식각 공정 시 하부 요소(예를 들면, 폴리실리콘층)가 식각되는 것을 방지하기 위하여 형성된다. 하지만, 희생 절연막(210) 식 각 시 하부 요소와의 식각 선택비를 조절한다면, 식각 정지막(209)은 생략할 수 있다.
이하, 이해를 돕기 위하여 도 3의 레이 아웃도에서 비트라인 방향(B-B')으로 절취단 상태의 단면도로 설명하기로 한다. 따라서, 이후이 도면에서는 소자 분리막이 도시되지 않는다.
도 16을 참조하면, 게이트 마스크를 이용한 식각 공정으로 희생 절연막(210)을 패터닝한다. 이때, 식각 정지막(209)이 형성된 경우 식각 정지막(209)을 식각 정지층으로 사용하며, 희생 절연막(210)을 식각한 후 식각 정지막(209)을 추가로 식각한다. 이로써, 셀 영역에서는 희생 절연막(210)이 식각된 영역이 콘트롤 게이트가 형성될 영역으로 정의된다.
도 17을 참조하면, 희생 절연막(210)을 식각 마스크로 사용하는 식각 공정으로 셀 영역에서 제1 폴리실리콘층(208)의 노출된 부분을 소정의 두께만큼 식각한다. 이로써, 셀 영역의 제1 폴리실리콘층(208)은 '凹'형태로 형성되며, 표면적이 증가하여 플래시 메모리 셀의 커플링 비를 증가시킬 수 있다.
이러한 공정은 셀 영역에만 실시할 수 있으며, 주변 회로 영역에도 동시에 실시할 수 있다.
도 18을 참조하면, 셀 영역에 유전체막(211)을 형성한다. 여기서, 주변회로 영역에도 유전체막(211)을 형성하면, 후속 공정에서 형성될 폴리실리콘층과 제1 폴리실리콘층(208)이 전기적으로 격리되어 플래시 메모리 셀과 동일한 구조가 된다. 따라서, 주변회로 영역에서는 후속 공정에서 형성될 폴리실리콘층과 제1 폴리실리 콘층(208)이 전기적으로 연결될 수 있도록, 유전체막(211)을 셀 영역에만 형성한다.
이러한 유전체막(211)은 ONO(Oxide-Nitride-Oxide) 구조로 형성할 수 있다.
도 19를 참조하면, 셀 영역과 주변회로 영역의 전체 구조 상에 콘트롤 게이트용 제2 폴리실리콘층(212)을 형성한 후, 그 상부에는 금속층(214)을 형성한다.
상기에서, 제2 폴리실리콘층(212)은 희생 절연막(210) 사이의 공간이 완전히 매립되지 않고 희생 절연막(210)에 의한 단차를 유지하면서 오목한 형태로 형성될 수 있을 정도의 두께로 형성하는 것이 바람직하며, 예들 들어 300Å 내지 1000Å으로 형성할 수 있다.
한편, 셀 영역에서는 제2 폴리실리콘층(212)이 오목한 구조의 제1 폴리실리콘층(208) 상에 형성되기 때문에, 제1 폴리실리콘층(208)의 내부 측벽에서도 제1 폴리실리콘층(208)과 제2 폴리실리콘층(212)이 중첩되어 플래시 메모리 셀의 전체적인 커플링 비를 증가시킬 수 있다. 그리고, 주변 회로 영역에서는 유전체막(211)이 형성되지 않은 상태에서 제2 폴리실리콘층(212)이 형성되기 때문에, 제2 폴리실리콘층(212)과 제1 폴리실리콘층(208)이 직접 접촉된다. 따라서, 제1 폴리실리콘층(208) 및 제2 폴리실리콘층(212)이 트랜지스터의 게이트로 형성된다.
한편, 금속층(214)은 텅스텐으로 형성하는 것이 바람직하며, 이 경우 금속층(214)과 제2 폴리실리콘층(212)의 사이에 장벽층(213)을 형성하는 것이 바람직하다. 장벽층(213)으로는 TiSiN으로 형성하는 것이 바람직하다.
삭제
장벽층(213)을 TiSiN으로 형성하는 경우에는, 증착 장비에서 공급 가스만을 교체해주면서 TiSiN을 먼저 증착한 후 진공 파괴나 시간의 지연 없이 인-시투로 금속층(214)을 바로 형성할 수 있다. 장벽층(213)을 TiSiN으로 형성하는 경우, 20Å 내지 200Å의 두께로 형성할 수 있으며, 도 2a 및 도 2b에서 설명한 것처럼, N2의 함유율을 조절하여 비저항이나 스트레스 특성을 조절한다.
도 20을 참조하면, 희생 절연막(210) 상부의 금속층(214), 장벽층(213) 및 제2 폴리실리콘층(212)을 제거하여 희생 절연막(210) 사이의 공간에만 제2 폴리실리콘층(212), 장벽층(213) 및 금속층(214)을 잔류시킨다. 이러한 공정은 셀 영역의 유전체막(211)이나 주변회로 영역의 희생 절연막(210)에 포함된 절연막의 표면이 노출될 때까지 화학적 기계적 연마 공정으로 금속층(214) 및 장벽층(213) 및 제2 폴리실리콘층(212)을 연마하는 방식으로 진행할 수 있다.
이때, 연마 공정은 금속층(214) 및 장벽층(213) 연마시 제2 폴리실리콘층(212)을 1차 식각 정지막으로 사용하고, 금속층(214) 및 장벽층(213) 연마 후 과도 연마를 실시하여 제2 폴리실리콘층(212)까지 연마하는 방식으로 진행할 수도 있다. 한편, 제2 폴리실리콘층(212) 연마 시 연마 선택비를 최대로 확보하여 금속층(214)에 연마 손실(Dishing 또는 Erosion)이 발생되는 방지하는 것이 바람직하다.
이로써, 셀 영역에서는 금속층(214), 장벽층(213) 및 제2 폴리실리콘층(212)이 희생 절연막(210)에 의해 소정의 패턴으로 격리되며, 이들은 플래시 메모리 셀의 콘트롤 게이트가 된다. 그리고, 주변회로 영역에서는 금속층(214), 장벽층(213), 제2 폴리실리콘층(212) 및 제1 폴리실리콘층(208)이 트랜지스터의 게이트가 된다.
도 21을 참조하면, 제1 폴리실리콘층(208) 사이의 반도체 기판(201) 상에 잔류하는 물질들을 모두 제거하고, 노출된 반도체 기판(201)의 활성 영역에 불순물을 주입하여 소오스/드레인(215)을 형성한다. 이때, 주변회로 영역에서도 절연물질에 제거되면서 노출된 반도체 기판(201)에 불순물이 주입되어 트랜지스터의 소오스/드레인이 형성된다. 이로써, 셀 영역에는 플래시 메모리 셀이 형성되고, 주변 회로 영역에는 트랜지스터가 형성된다.
최종적으로 형성된 플래시 메모리 셀과 트랜지스터를 살펴보면, 단차는 거의 발생되지 않는 것을 알 수 있다. 단지, 유전체막(211)의 두께 차이 정도로만 단차가 발생된다. 만일, 희생 절연막(210) 상부의 유전체막(211)까지 제거한다면, 플래시 메모리 셀과 트랜지스터의 단차를 동일하게 할 수 있다.
뿐만 아니라, 콘트롤 게이트가 제1 폴리실리콘층(208)의 오목한 부분에 형성되기 때문에 플래시 메모리 셀의 전체적인 높이를 감소시킬 수 있으며, 금속층(214) 역시 제2 폴리실리콘층(212)의 오목한 부분에만 형성되므로 높이를 보다 더 감소시킬 수 있다. 따라서, 후속 공정을 보다 용이하게 할 수 있다.
또한, 콘트롤 게이트를 형성하기 위한 패터닝 공정을 식각 공정이 아닌 연마 공정으로만 진행할 뿐만 아니라, 제1 폴리실리콘층(208)은 미리 다 패터닝되어 있기 때문에 금속층(214) 및 제2 폴리실리콘층(212)만 연마하면 된다. 따라서, 패터닝 공정의 식각 부담을 줄이고, 식각 부산물에 의한 레시듀 발생을 억제할 수 있다.
한편, 후속 공정으로 전체 구조 상에 층간 절연막을 형성한 후 콘택홀을 형성하고 전도성 물질을 매립하여 콘택 플러그를 형성하는데, 이러한 공정은 제2 폴리실리콘층(212)의 측벽이 유전체막(211)으로 둘러싸여진 상태에서 실시된다. 따라서, 제2 폴리실리콘층(212)의 측벽에 식각 손상이 발생되거나 제2 폴리실리콘층(212)과 콘택 플러그가 접촉하는 것을 방지할 수 있다. 즉, 본 발명에서는 유전체막(211)이 제2 폴리실리콘층(212)의 절연막 스페이서의 역할까지 한다.
상술한 바와 같이, 본 발명은 장벽 금속층으로 전기적 특성 및 스트레스 특성이 우수한 금속 물질을 사용함과 동시에, 셀 영역에 형성되는 메모리 셀과 주변 회로 영역에 형성되는 트랜지스터의 단차를 최소화하고 메모리 셀의 게이트 높이를 최소함으로써, 후속 공정을 용이하게 하고 게이트가 높게 형성되어 발생되던 문제들을 해결하며 소자의 전기적 특성을 향상시킬 수 있다.
Claims (30)
- 전체 구조 상에 형성되며 다마신 패턴이 형성된 층간 절연막;상기 다마신 패턴에 형성된 금속층; 및상기 금속층 및 상기 층간 절연막 사이에 형성되며, TiSiN으로 이루어진 장벽 금속층을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 TiSiN의 질소 함유율이 25% 내지 35%인 반도체 소자.
- 반도체 기판의 소자 분리 영역에 형성되며 상부가 상기 반도체 기판보다 높게 돌출된 소자 분리막;상기 소자 분리막의 돌출부 사이의 상기 반도체 기판 상에 형성된 게이트 절연막;상기 소자 분리막의 돌출부 사이의 상기 게이트 절연막 상에 형성되는 실린더 구조의 형태의 제1 폴리실리콘층;상기 제 1 폴리실리콘층의 오목한 부분 상부에 실린더 구조로 형성된 내벽에 형성된 제2 폴리실리콘층;상기 제2 폴리실리콘층의 내부에 형성된 금속층; 및상기 제1 폴리실리콘층 가장자리의 상기 반도체 기판 상에 형성된 소오스/드레인을 포함하는 반도체 소자.
- 제 3 항에 있어서,상기 제1 폴리실리콘층 및 상기 제2 폴리실리콘층 사이에 형성된 유전체막을 더 포함하는 반도체 소자.
- 제 4 항에 있어서,상기 유전체막이 상기 제2 폴리실리콘층의 외벽 전체에 형성된 반도체 소자.
- 절연 물질로 반도체 기판의 소자 분리 영역에는 상부가 돌출된 소자 분리막을 형성하면서, 활성 영역 상에서 플로팅 게이트 영역이 개구부 형태로 정의된 절연막 패턴을 형성하는 단계;상기 플로팅 게이트 영역의 상기 반도체 기판 상에 상기 절연막 패턴 및 상기 소자 분리막의 돌출부에 의해 격리되는 게이트 절연막 및 제1 폴리실리콘층의 적층 구조를 형성하는 단계;상기 제1 폴리실리콘층을 포함한 전체 구조 상에 워드라인 영역이 정의된 희생 절연막을 형성하는 단계;상기 희생 절연막을 포함한 전체 구조 상에 유전체막, 제2 폴리실리콘층 및 금속층을 순차적으로 형성하는 단계;상기 유전체막, 상기 제2 폴리실리콘층 및 상기 금속층을 상기 희생 절연막 사이의 공간에만 잔류시키는 단계;상기 희생 절연막 및 상기 절연막 패턴을 제거하는 단계; 및상기 제1 폴리실리콘층 가장자리의 상기 반도체 기판에 소오스/드레인을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 소자 분리막 및 상기 절연막 패턴을 형성하는 단계는,상기 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계;상기 비트라인 방향으로 소자 분리 영역의 상기 패드 질화막 및 패드 산화막을 식각하는 단계;상기 소자 분리 영역의 상기 반도체 기판에 트렌치를 형성하는 단계;상기 패드 질화막 및 패드 산화막을 워드라인 방향으로 식각하여 플로팅 게이트가 형성될 영역에만 상기 패드 질화막을 잔류시키는 단계;상기 패드 질화막 사이의 공간과 상기 트렌치를 절연물질로 매립하여 상기 소자 분리막 및 상기 절연막 패턴을 형성하는 단계; 및상기 패드 질화막 및 상기 패드 산화막을 제거하여 상기 플로팅 게이트가 형성될 영역을 노출시키는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서, 상기 트렌치를 형성한 후,상기 트렌치의 측벽 및 저면에 발생된 식각 손상을 완화하기 위하여 산화 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 7 항에 있어서, 상기 패드 질화막 및 상기 패드 산화막을 제거한 후,상기 플로팅 게이트가 형성될 영역을 넓히기 위하여 상기 반도체 기판 상부로 돌출된 부분의 상기 소자 분리막과 상기 절연막 패턴을 식각하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 9 항에 있어서,상기 소자 분리막의 돌출된 부분과 상기 절연막 패턴은 습식 식각 공정으로 식각되는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 희생 절연막을 형성하기 전에,상기 제1 폴리실리콘층을 포함한 전체 구조 상에 식각 정지막을 형성하는 단계를 더 포함하며, 상기 식각 정지막은 상기 희생 절연막과 동일한 패턴으로 식각되는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 유전체막을 형성하기 전에 상기 희생 절연막을 식각 마스크로 사용하는 식각 공정으로 상기 제1 폴리실리콘층을 식각하여 상기 제1 폴리실리콘층을 실린더 구조로 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 금속층은 텅스텐으로 형성되는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 금속층을 형성하기 전에,상기 제2 폴리실리콘층을 포함한 전체 구조 상에 장벽 금속층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 14 항에 있어서,상기 장벽 금속층은 TiSiN으로 형성되는 반도체 소자의 제조 방법.
- 제 15 항에 있어서,상기 TiSiN의 N2 함유율이 25% 내지 35%인 반도체 소자의 제조 방법.
- 제 14 항에 있어서,상기 장벽 금속층과 상기 금속층은 동일한 챔버 내에서 연속적으로 형성되는 반도체 소자의 제조 방법.
- 절연 물질로 반도체 기판의 소자 분리 영역에는 상부가 돌출된 소자 분리막을 형성하면서, 셀 영역에서는 플로팅 게이트 영역이 개구부 형태로 정의되고 주변 회로 영역에서는 게이트 영역이 개구부 형태로 정의된 절연막 패턴을 형성하는 단계;상기 플로팅 게이트 영역 및 상기 게이트 영역의 상기 반도체 기판 상에 상기 절연막 패턴 및 상기 소자 분리막의 돌출부에 의해 격리되는 게이트 절연막 및 제1 폴리실리콘층의 적층 구조를 형성하는 단계;상기 제1 폴리실리콘층을 포함한 전체 구조 상에 워드라인 영역 및 상기 게이트 영역이 정의된 희생 절연막을 형성하는 단계;상기 희생 절연막을 포함한 상기 셀 영역 상에 유전체막을 형성하는 단계;상기 희생 절연막을 포함한 전체 구조 상에 제2 폴리실리콘층 및 금속층을 순차적으로 형성하는 단계;상기 유전체막, 상기 제2 폴리실리콘층 및 상기 금속층을 상기 희생 절연막 사이의 공간에만 잔류시키는 단계;상기 희생 절연막 및 상기 절연막 패턴을 제거하는 단계; 및상기 제1 폴리실리콘층 가장자리의 상기 반도체 기판에 소오스/드레인을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 18 항에 있어서, 상기 소자 분리막 및 상기 절연막 패턴을 형성하는 단계는,상기 반도체 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계;소자 분리 영역의 상기 패드 질화막 및 패드 산화막을 식각하는 단계;상기 소자 분리 영역의 상기 반도체 기판에 트렌치를 형성하는 단계;상기 셀 영역 중 상기 플로팅 게이트 영역과 상기 주변회로 영역 중 상기 게이트 영역의 상기 패드 질화막을 제거하는 단계;상기 패드 질화막 사이의 공간과 상기 트렌치를 절연물질로 매립하여 상기 소자 분리막 및 상기 절연막 패턴을 형성하는 단계; 및상기 패드 질화막 및 상기 패드 산화막을 제거하여 상기 플로팅 게이트 영역과 상기 게이트 영역을 노출시키는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 18 항에 있어서,상기 게이트 절연막이 상기 셀 영역과 상기 주변 회로 영역에 서로 다른 두께로 형성되는 반도체 소자의 제조 방법.
- 제 19 항에 있어서, 상기 트렌치를 형성한 후,상기 트렌치의 측벽 및 저면에 발생된 식각 손상을 완화하기 위하여 산화 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 19 항에 있어서, 상기 패드 질화막 및 상기 패드 산화막을 제거한 후,상기 플로팅 게이트가 형성될 영역을 넓히기 위하여 상기 소자 분리막의 돌 출된 부분과 상기 절연막 패턴을 식각하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 22 항에 있어서,상기 소자 분리막의 돌출된 부분과 상기 절연막 패턴은 습식 식각 공정으로 식각되는 반도체 소자의 제조 방법.
- 제 18 항에 있어서, 상기 희생 절연막을 형성하기 전에,상기 제1 폴리실리콘층을 포함한 전체 구조 상에 식각 정지막을 형성하는 단계를 더 포함하며, 상기 식각 정지막은 상기 희생 절연막과 동일한 패턴으로 식각되는 반도체 소자의 제조 방법.
- 제 18 항에 있어서,상기 유전체막을 형성하기 전에 상기 희생 절연막을 식각 마스크로 사용하는 식각 공정으로 상기 셀 영역의 상기 제1 폴리실리콘층을 식각하여 상기 셀 영역의 상기 제1 폴리실리콘층을 실린더 구조로 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 18 항에 있어서,상기 금속층은 텅스텐으로 형성되는 반도체 소자의 제조 방법.
- 제 18 항에 있어서, 상기 금속층을 형성하기 전에,상기 제2 폴리실리콘층을 포함한 전체 구조 상에 장벽 금속층을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 27 항에 있어서,상기 장벽 금속층은 TiSiN으로 형성되는 반도체 소자의 제조 방법.
- 제 28 항에 있어서,상기 TiSiN의 N2 함유율이 25% 내지 35%인 반도체 소자의 제조 방법.
- 제 27 항에 있어서,상기 장벽 금속층과 상기 금속층은 동일한 챔버 내에서 연속적으로 형성되는 반도체 소자의 제조 방법.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW093138675A TWI252512B (en) | 2004-10-20 | 2004-12-14 | Semiconductor device and method of manufacturing the same |
| DE102004060668A DE102004060668A1 (de) | 2004-10-20 | 2004-12-15 | Halbleiterbauelement und Verfahren zur Herstellung desselben |
| JP2004375284A JP5090619B2 (ja) | 2004-10-20 | 2004-12-27 | 半導体素子およびその製造方法 |
| US11/027,153 US7365430B2 (en) | 2004-10-20 | 2004-12-30 | Semiconductor device and method of manufacturing the same |
| CNB2005100057778A CN100573874C (zh) | 2004-10-20 | 2005-01-25 | 半导体器件及其制造方法 |
| US11/728,504 US7303958B2 (en) | 2004-10-20 | 2007-03-26 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20040034448 | 2004-05-14 | ||
| KR1020040034448 | 2004-05-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050109032A KR20050109032A (ko) | 2005-11-17 |
| KR100671583B1 true KR100671583B1 (ko) | 2007-01-18 |
Family
ID=37285031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040084179A KR100671583B1 (ko) | 2004-05-14 | 2004-10-20 | 반도체 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100671583B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003273209A (ja) | 2002-03-20 | 2003-09-26 | Nec Electronics Corp | 半導体装置の製造方法 |
-
2004
- 2004-10-20 KR KR1020040084179A patent/KR100671583B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003273209A (ja) | 2002-03-20 | 2003-09-26 | Nec Electronics Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20050109032A (ko) | 2005-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6781193B2 (en) | Non-volatile memory device having floating trap type memory cell and method of forming the same | |
| KR100476934B1 (ko) | 트렌치 소자분리막을 갖는 반도체소자 형성방법 | |
| KR100554516B1 (ko) | 반도체 장치의 제조 방법 | |
| US20020130350A1 (en) | Flash memory device and a method for fabricating the same | |
| US7303958B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR20120030173A (ko) | 반도체 소자 제조 방법 | |
| US7410870B2 (en) | Methods of forming non-volatile memory devices and devices formed thereby | |
| US6930001B2 (en) | Method for manufacturing NAND flash device | |
| US8338878B2 (en) | Flash memory device with isolation structure | |
| US20080003799A1 (en) | Method for forming contact plug in semiconductor device | |
| KR100538882B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100671583B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR100671603B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100554835B1 (ko) | 플래시 소자의 제조 방법 | |
| US20060081909A1 (en) | Semiconductor device and manufacturing method therefor | |
| KR100691932B1 (ko) | 플래시 메모리 소자의 플로팅 게이트 형성 방법 | |
| KR20060012695A (ko) | 반도체 장치의 제조 방법 | |
| KR100673195B1 (ko) | 플래쉬 메모리 소자의 게이트 패턴 형성방법 | |
| US20090004854A1 (en) | Method of Fabricating Flash Memory Device | |
| KR20020075008A (ko) | 반도체 장치의 트렌치 트렌치 격리 구조 및 그 형성 방법 | |
| KR20070067563A (ko) | 플로팅 게이트 형성 방법 | |
| KR20040040693A (ko) | 트렌치 소자분리막을 갖는 반도체 소자의 형성방법 | |
| KR20080101378A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR20020075067A (ko) | 플래쉬 메모리 소자의 콘택 및 비트라인 형성방법 | |
| KR20050075178A (ko) | 낸드 플래시 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111221 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20121224 Year of fee payment: 7 |
|
| LAPS | Lapse due to unpaid annual fee |