KR100671603B1 - 플래시 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 서로 인접한 플로팅 게이트 사이에 존재하는 소자 분리막의 돌출부 두께를 최소화하여 기생 커패시터의 발생의 억제함으로써, 문턱 전압의 변화를 방지하여 회로의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
SAFG, 기생 커패시터, 소자 분리막
Description
도 1은 SA-STI 공정이 완료된 상태의 단면도이다.
도 2a 내지 도 2g은 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반도체 기판 102, 202 : 터널 산화막
103, 203 : 제1 폴리실리콘층 104 : 소자 분리막
204, 207 : 버퍼 산화막 105, 208 : 제2 폴리실리콘층
205 : 패드 질화막 206 : 트렌치
209 : 홈 210 : 유전체막
211 : 콘트롤 게이트
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 적용하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라, 플래시 메모리 소자의 제조 공정에서는 플로팅 게이트와 소자 분리막을 정렬시키기가 어려워져 SAFG(Self Aligned Floating Gate) 공정으로 플로팅 게이트를 정렬시킨다. SAFG 공정은 기판에 먼저 플로팅 게이트용 폴리실리콘층을 형성하고, 식각 공정으로 폴리실리콘층과 반도체 기판을 순차적으로 식각하여 트렌치를 형성한 후, 트렌치를 절연물질로 매립하여 폴리실리콘층을 패터닝함과 동시에 소자 분리막을 형성하는 공정이다.
도 1은 SAFG 공정이 완료된 상태의 단면도이다.
도 1을 참조하면, 반도체 기판(101)의 소자 분리 영역에는 상부가 반도체 기판(101)보다 높게 돌출되는 트렌치형 소자 분리막(104)이 형성되며, 소자 분리막(104)의 돌출부 사이의 반도체 기판(101) 상에 터널 산화막(102) 및 제1 폴리실리콘층(103)이 형성된다. 이렇게, 터널 산화막(102) 및 제1 폴리실리콘층(103)은 소자 분리막(104)의 돌출부에 의해 자체 정렬되어 반도체 기판(101) 상에 형성된다. 제1 폴리실리콘층(103) 상에는 플로팅 게이트의 표면적과 커플링 비를 증가시키기 위하여 제2 폴리실리콘층(105)이 추가로 형성된다. 이때, 제2 폴리실리콘층(105)은 표면적과 커플링 비를 보다 더 증가시키기 위하여 가장자리가 소자 분리막(104)과 중첩되도록 패터닝된다.
한편, 도면에는 도시되어 있지 않지만, 제2 폴리실리콘층(105)을 포함한 전체 구조 상에는 유전체막과 콘트롤 게이트용 물질층(예를 들면, 폴리실리콘층, 텅스텐층, 하드 마스크)이 형성된다.
상기의 공정이 적용된 플래시 메모리 소자의 경우, 인접한 플로팅 게이트용 제1 폴리실리콘층(103)의 간격이 좁아짐에 따라, 연속적으로 인접한 제1 전도막(A)/절연막(B)/제2 전도막(C)에 의해 기생 커패시터가 형성된다. 이러한 기생 커패시터에 의해 게이트의 문턱 전압이 변하거나 전체적인 문턱 전압의 레벨이 불균일해지는 문제점이 발생될 수 있다.
이로 인해, 프로그램 동작 속도가 저하될 수 있으며, 심한 경우 불량이 발생될 수 있다.
이에 대하여, 본 발명이 제시하는 플래시 메모리 소자의 제조 방법은 서로 인접한 플로팅 게이트 사이에 존재하는 소자 분리막의 돌출부 두께를 최소화하여 기생 커패시터의 발생의 억제함으로써, 문턱 전압의 변화를 방지하여 회로의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방법은 SAFG 공정으로 반도체 기판의 소자 분리 영역에는 상부가 돌출된 트렌치형 소자 분리막을 형성하고, 활성 영역에는 소자 분리막의 돌출부에 의해 격리되는 터널 산화막 및 제1 폴리실리콘층을 적층 구조로 형성하는 단계와, 제1 폴리실리콘층을 포함한 전체 구조 상에 제2 폴리실리콘층을 형성하는 단계와, 제1 폴리실리콘층 상에서 소자 분리막의 가장자리와 중첩되도록 제2 폴리실리콘층을 패터닝하는 단계와, 소자 분리막의 중앙에 식각 공정으로 제1 폴리실리콘층보다 더 깊게 홈을 형성하는 단계, 및 제2 폴리실리콘층을 포함한 전체 구조 상에 유전체막 및 콘트롤 게이트용 물질층을 형성하는 단계를 포함하여, 제1 폴리실리콘층 사이의 기생커패시턴스를 최소화한다.
상기에서, SAFG 공정은, 반도체 기판 상에 터널 산화막, 제1 폴리실리콘층, 버퍼 산화막 및 패드 질화막을 순차적으로 형성하는 단계와, 소자 분리 영역의 패드 질화막, 버퍼 산화막, 제1 폴리실리콘층 및 터널 산화막을 식각하는 단계와, 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계와, 트렌치가 매립되도록 전체 구조 상에 절연층을 형성하는 단계와, 화학적 기계적 연마 공정으로 절연층을 연마하여 소자 분리 영역에만 절연층을 잔류시키는 단계, 및 패드 질화막 및 버퍼 산화막을 제거하는 단계를 포함한다.
이때, 트렌치를 형성한 후, 트렌치의 측벽 및 저면에 발생된 식각 손상을 제거하고 절연층의 접착 특성을 향상시키기 위하여 트렌치의 측벽 및 저면에 산화막을 형성하는 단계를 더 포함할 수 있다. 산화막은 열산화 공정으로 형성할 수 있다.
제2 폴리실리콘층의 패터닝 공정과 홈을 형성하는 식각 공정을 동일 챔버 내 에서 실시할 수 있으며, 제2 폴리실리콘층의 패터닝 공정은 TCP, ICP, MERIE, DPS를 기본으로 하는 플라즈마 소오스를 사용하는 장비에서 실시할 수 있다.
제2 폴리실리콘층 패터닝 시 O2가 포함되지 않은 Cl2/HBr/N2 혼합 가스나 Cl2/N2 혼합 가스를 식각제로 사용하는 것이 바람직하며, 홈을 형성하는 식각 공정 시 식각제로 C2F6/HBr, C2F6 및 CF4 계열의 가스를 독립적으로 사용하거나 혼합하여 사용할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 플래시 메모리 소자의 제조 방 법을 설명하기 위한 소자의 단면도들이다.
도 2a를 참조하면, 반도체 기판(201)에 웰(도시되지 않음)을 형성하고, 트랜지스터이나 플래시 메모리 셀의 문턱 전압을 조절하기 위한 이온주입 공정을 실시한 후에, 반도체 기판(201)의 전체 상부에 터널 산화막(202)과 플로팅 게이트를 형성하기 위한 제1 폴리실리콘층(203)을 순차적으로 형성한다. 그리고, 그 상부에 폴리실리콘층(203) 상부에 버퍼 산화막(204) 및 패드 질화막(205)을 순차적으로 형성한 다. 한편, 패드 질화막(205) 상부에는 하드 마스크(도시되지 않음)가 형성될 수 있으며, 하드 마스크가 형성되는 경우 패드 질화막(205)과 동일한 형태로 패터닝 된다.
도 2b를 참조하면, 소자 분리 영역의 패드 질화막(205), 버퍼 산화막(204), 폴리실리콘층(203) 및 터널 산화막(202)을 순차적으로 식각하여 반도체 기판(201)의 소자 분리 영역을 노출시킨다. 이후, 노출된 소자 분리 영역의 반도체 기판(201)을 소정 깊이까지 식각하여 트렌치(206)를 형성한다. 이때, 트렌치(206)는 2000Å 내지 15000Å의 깊이로 형성되며, 측벽이 75도 내지 85도의 경사각을 갖도록 형성한다.
트렌치(206)를 형성한 후에는 세정 공정을 실시하고 산소(O2) 분위기에서 PET(Post Etch Treatment) 공정을 실시하여 트렌치(206)의 측벽 및 저면에 발생된 식각 손상을 보상한다. 이어서, 식각 손상을 보상할 뿐만 아니라 트렌치(206)에 형성될 절연물질과의 계면 특성 및 접착 특성을 향상시키기 위하여, 산화 공정으로 트렌치(206)를 포함한 전체 구조 상에 산화막(되지 않음)을 형성할 수 있다.
도 2c를 참조하면, 터널 산화막(202), 폴리실리콘층(203) 및 패드 질화막(205) 사이의 공간과 트렌치(도 2b의 206)가 완전히 매립되도록 전체 상부에 절연 물질층(도시되지 않음)을 형성한다. 절연 물질층은 고밀도 플라즈마(High Density Plasma; HDP) 산화물로 형성하는 것이 바람직하다.
절연 물질층을 형성한 후에는 화학적 기계적 연마를 실시하여 패드 질화막(205) 상부의 절연 물질층을 제거한다. 산화막(207)과 절연 물질층으로 이루어진 소자 분리막(207)이 형성된다.
도 2d를 참조하면, 패드 질화막(도 2c의 205) 및 버퍼 산화막(도 2c의 204)을 제거한다. 패드 질화막(도 2c의 205)이 제거되면서 패드 질화막(도 2c의 205) 사이에 형성된 소자 분리막(207)의 상부가 노출되며, 하부의 제1 폴리실리콘층(203)도 노출된다.
이로써, 반도체 기판(201)의 소자 분리 영역에는 상부가 돌출된 트렌치형 소자 분리막(207)이 형성되며, 활성 영역에는 소자 분리막(207)의 돌출부에 의해 격리되는 터널 산화막(202) 및 제1 폴리실리콘층(203)이 형성된다. 이를 SAFG(Self Aligned Floating gate) 공정이라 한다.
도 2e를 참조하면, 제1 폴리실리콘층(203)을 포함한 전체 구조 상에 제2 폴리실리콘층(208)을 형성한다. 이때, 제2 폴리실리콘층(208)은 소자 분리막(207)의 돌출부 사이가 완전히 매립되도록 소자 분리막(207)의 돌출부 높이보다 두껍게 형성한다.
도 2f를 참조하면, 식각 공정으로 소자 분리막(104) 상부의 제2 폴리실리콘층(208)을 일부 식각하여 제1 폴리실리콘층(203)과 평행하게 패터닝한다. 이때, 제2 폴리실리콘층(208)의 면적을 증가시키기 위하여 제2 폴리실리콘층(208)의 가장자리가 소자 분리막(207)과 중첩되도록 제2 폴리실리콘층(208)을 패터닝한다.
제1 폴리실리콘층(203)과 제2 폴리실리콘층(208)은 플래시 메모리 셀의 플로팅 게이트가 된다.
한편, 제2 폴리실리콘층(208)을 식각 공정으로 패터닝하는 과정에서 과도 식각을 실시하거나, 제2 폴리실리콘층(208)을 패터닝한 후 추가로 식각 공정을 실시하여 제2 폴리실리콘층(208) 사이에 노출된 소자 분리막(207)에 홈(209)을 형성한다. 이때, 제2 폴리실리콘층(208) 패터닝 시 폴리실리콘:산화물의 식각 선택비를 20:1 이하로 설정하는 것이 바람직하며, 소자 분리막(207) 식각 시 폴리실리콘:산화물의 식각 선택비를 1.5:1 내지 2:1로 설정하여 홈(209)을 형성할 수 있다.
구체적으로 설명하면, 제2 폴리실리콘층(208) 패터닝 시 식각 선택비를 확보하기 위하여 Cl2/HBr/N2 혼합 가스나 Cl2/N2 혼합 가스를 식각제로 사용할 수 있다. 여기서, O2를 식각제로 사용하지 않는 것은 제2 폴리실리콘층(208)을 패터닝하거나 홈(209) 형성 시 제2 폴리실리콘층(208) 상에 형성된 포토레지스트 패턴(도시되지 않음)이 식각되는 것을 방지하기 위한 것이다.
그리고, 홈(209) 형성 시 식각제로 C2F6/HBr, C2F6 및 CF4
계열의 가스를 독립적으로 사용하거나 혼합하여 사용할 수 있다. 이때, 제2 폴리실리콘층(208) 패터닝 시 O2를 사용하지 않아 포토레지스트 패턴이 거의 식각되지 않고 잔류하기 때문에, 홈(209)을 형성하는 식각 공정 시 포토레지스트 패턴에 의해 제2 폴리실리콘층(208)에 식각 손상이 거의 발생되지 않는다.
상기의 조건을 통해, 제1 폴리실리콘층(203) 사이에 존재하는 소자 분리막(207)의 상부를 최소화하는 것이 바람직하며, 이를 위해 최소한 반도체 기판(201)의 표면 깊이까지 홈(209)을 형성하는 것이 바람직하다.
홈(209)은 제2 폴리실리콘층(208)이 패터닝된 식각 장비에서 시간의 지연없이 연속 식각 공정으로 형성하거나, 다른 식각 장비에서 형성할 수 있다. 여기서, 제2 폴리실리콘층(208)은 TCP, ICP, MERIE, DPS를 기본으로 하는 플라즈마 소오스를 사용하는 장비에서 패터닝할 수 있다.
이로써, 제1 폴리실리콘층(203) 사이에 잔류하는 소자 분리막(207)의 두께가 최소화된다.
도 2g를 참조하면, 홈(209)을 포함한 전체 구조 상에 유전체막(210) 및 콘트롤 게이트(211)를 순차적으로 형성한다. 콘트롤 게이트(211)는 폴리실리콘층/텅스텐층/하드마스크의 적층 구조로 형성될 수 있다.
한편, 도면에서는 나타나지 않지만, 소자 분리막(207)과 수직 방향으로 콘트롤 게이트(211) 및 유전체막(210)을 패터닝한 후, 제2 폴리실리콘층(208) 및 제1 폴리실리콘층(203)을 자기 정렬 식각 방식으로 패터닝한다. 이때, 홈(209)에 형성된 콘트롤 게이트(211)가 제거되어여 하는 영역에서 콘트롤 게이트(211)를 쉽게 제 거할 수 있도록, 제2 폴리실리콘층(208)을 패터닝하기 위한 식각 공정은 유전체막(210)과의 식각 선택비가 1:1 정도로 낮은 조건에서 실시하는 것이 바람직하다.
콘트롤 게이트(211)게 형성된 후의 구조를 살펴보면, 제1 폴리실리콘층(203) 사이에 콘트롤 게이트(211)가 형성되어 전도막(A)/절연막(B)/전도막(C)/절연막(D)/전도막(E)이 평행하게 형성된다. 이때, 콘트롤 게이트(211)에 해당하는 전도막(C)이 제1 폴리실리콘층(203)에 해당하는 전도막(A 및 E) 사이에 형성되면서 절연막(B 및 D)의 두께가 최소화되기 때문에, 유전상수가 낮아져 기생 커패시터의 발생을 최대한 억제할 수 있다.
고집적화된 메모리 셀에서의 게이트 라인간에 대한 셀 간섭 효과(cell interference effect)는 셀 피치 사이즈(cell pitch size)가 90 by 90nm 총 180nm 이하의 피치 사이즈를 갖는 메모리 셀에서 간섭 효과가 존재한다. 간섭 효과는 하나의 셀을 기준으로 상하 좌우에서 모두 발생하며, 서로 인접한 플로팅 게이트와 그 사이에 존재하는 절연막(소자 분리막의 돌출부)으로 이루어진 기생 커패시터에 의해 발생된다.
본 발명은 서로 인접한 플로팅 게이트 사이에 존재하는 소자 분리막의 돌출부 두께를 최소화하여 기생 커패시터의 발생의 억제함으로써, 문턱 전압의 변화를 방지하여 회로의 전기적 특성 및 신뢰성을 향상시킬 수 있다.
또한, 본 발명에서는 인접한 게이트 라인 사이에서 발생하는 간섭 효과를 개 선함과 동시에 하나의 게이트 라인에서 1비트 셀간의 간섭 효과를 개선하는데 더 효과가 있다.
Claims (8)
- SAFG 공정으로 반도체 기판의 소자 분리 영역에는 상부가 돌출된 트렌치형 소자 분리막을 형성하고, 활성 영역에는 상기 소자 분리막의 돌출부에 의해 격리되는 터널 산화막 및 제1 폴리실리콘층을 적층 구조로 형성하는 단계;상기 제1 폴리실리콘층을 포함한 전체 구조 상에 제2 폴리실리콘층을 형성하는 단계;상기 제1 폴리실리콘층 상에서 상기 소자 분리막의 가장자리와 중첩되도록 상기 제2 폴리실리콘층을 패터닝하는 단계;상기 소자 분리막의 중앙에 식각 공정으로 상기 제1 폴리실리콘층보다 더 깊게 홈을 형성하는 단계; 및상기 제2 폴리실리콘층을 포함한 전체 구조 상에 유전체막 및 콘트롤 게이트용 물질층을 형성하는 단계를 포함하여,상기 제1 폴리실리콘층 사이의 기생커패시턴스를 최소화하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서, 상기 SAFG 공정은,상기 반도체 기판 상에 상기 터널 산화막, 상기 제1 폴리실리콘층, 버퍼 산화막 및 패드 질화막을 순차적으로 형성하는 단계;상기 소자 분리 영역의 상기 패드 질화막, 상기 버퍼 산화막, 상기 제1 폴리실리콘층 및 상기 터널 산화막을 식각하는 단계;상기 반도체 기판의 상기 소자 분리 영역에 트렌치를 형성하는 단계;상기 트렌치가 매립되도록 전체 구조 상에 절연층을 형성하는 단계;화학적 기계적 연마 공정으로 상기 절연층을 연마하여 상기 소자 분리 영역에만 상기 절연층을 잔류시키는 단계; 및상기 패드 질화막 및 상기 버퍼 산화막을 제거하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 2 항에 있어서, 상기 트렌치를 형성한 후,상기 트렌치의 측벽 및 저면에 발생된 식각 손상을 제거하고 상기 절연층의 접착 특성을 향상시키기 위하여 상기 트렌치의 측벽 및 저면에 산화막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.
- 제 3 항에 있어서,상기 산화막은 열산화 공정으로 형성하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 폴리실리콘층의 패터닝 공정과 상기 홈을 형성하는 상기 식각 공정을 동일 챔버 내에서 실시하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서,상기 제2 폴리실리콘층의 패터닝 공정은 TCP, ICP, MERIE, DPS를 기본으로 하는 플라즈마 소오스를 사용하는 장비에서 실시하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제2 폴리실리콘층 패터닝 시 O2가 포함되지 않은 Cl2/HBr/N2 혼합 가스나 Cl2/N2 혼합 가스를 식각제로 사용하는 플래시 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 홈을 형성하는 상기 식각 공정 시 식각제로 C2F6/HBr, C2F6 및 CF4 계열의 가스를 독립적으로 사용하거나 혼합하여 사용하는 플래시 메모리 소자의 제조 방법.
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