KR100685722B1

KR100685722B1 - 역률 개선 회로

Info

Publication number: KR100685722B1
Application number: KR1020057004587A
Authority: KR
Inventors: 마모루 츠루야
Original assignee: 산켄덴키 가부시키가이샤
Priority date: 2003-04-22
Filing date: 2004-03-30
Publication date: 2007-02-26
Also published as: CN101436829B; KR20050057401A; JPWO2004095682A1; CN101436828B; CN101436829A; WO2004095682A1; US20050226015A1; CN1701496A; CN101436828A; CN100514812C; JP3966351B2; DE112004000034T5; US7183753B2

Abstract

교류 전압(Vac1)의 교류 전원 전압을 정류하는 전파 정류 회로(B1)의 양극 측 출력단(P1)과 음극 측 출력단(P2)의 사이에 접속되고, 승압 리액터(L1)에 권회된 승압 코일(5a) 및 권상 코일(5b)과 다이오드(D1)와 평활 콘덴서(C1)로 이루어지는 직렬 회로와, 양극 측 출력단(P1)과 음극 측 출력단(P2)의 사이에 접속되고, 승압 코일(5a)과 ZCS 리액터(L2)와 스위치(Q1)로 이루어지는 직렬 회로와, 스위치(Q1)와 ZCS 리액터(L2)와의 접속점과 평활 콘덴서(C1)의 사이에 접속된 다이오드(D2)와, 스위치(Q1)를 온/오프 제어함으로써 평활 콘덴서(C1)의 출력 전압을 소정 전압으로 제어하는 제어 회로(10)를 갖는다.

Description

역률 개선 회로{POWER FACTOR IMPROVING CIRCUIT}

본 발명은, 고 효율, 저 노이즈, 고 역률인 스위칭 전원에 사용하는 역률 개선 회로에 관한 것이다.

도 1은, 일본국 특개 2000-37072호에 기재된 역률 개선 회로의 회로 구성도를 도시한다. 도 1에 도시하는 역률 개선 회로에서, 교류 전원(Vac1)의 교류 전원 전압을 정류하는 전파(全波) 정류 회로(B1)의 출력 양단에는, 승압 리액터(L1)와 MOSFET로 이루어지는 스위치(Q1)와 전류 검출 저항(R)으로 이루어지는 직렬 회로가 접속되어 있다. 스위치(Q1)의 양단에는, 다이오드(D1)와 평활 콘덴서(C1)로 이루어지는 직렬 회로가 접속되고, 평활 콘덴서(C1)의 양단에는, 부하(RL)가 접속되어 있다. 스위치(Q1)는, 제어 회로(100)의 PWM 제어에 의해 온/오프하도록 되어 있다.

전류 검출 저항(R)은, 전파 정류 회로(B1)에 흐르는 입력 전류를 검출한다.

제어 회로(100)는, 오차 증폭기(111), 승산기(112), 오차 증폭기(113), 발진기(OSC)(114), PWM 콤퍼레이터(116)를 가지고 구성된다.

오차 증폭기(111)는, 기준 전압(E1)이 +단자에 입력되고, 평활 콘덴서(C1)의 전압이 -단자에 입력되어, 평활 콘덴서(C1)의 전압과 기준 전압(E1)의 오차가 증폭 되어, 오차 전압 신호를 생성하여 승산기(112)에 출력한다. 승산기(112)는, 오차 증폭기(111)로부터의 오차 전압 신호와 전파 정류 회로(B1)의 양극 측 출력단(P1)으로부터의 전파 정류 전압을 승산하여 승산 출력 전압을 오차 증폭기(113)의 +단자에 출력한다.

오차 증폭기(113)는, 전류 검출 저항(R)에서 검출한 입력 전류에 비례한 전압이 -단자에 입력되고, 승산기(112)로부터의 승산 출력 전압이 +단자에 입력되어, 전류 검출 저항(R)에 의한 전압과 승산 출력 전압의 오차가 증폭되어, 오차 전압 신호를 생성하여 이 오차 전압 신호를 피드백 신호(FB)로서 PWM 콤퍼레이터(116)에 출력한다. OSC(114)는, 일정 주기의 삼각파 신호를 생성한다.

PWM 콤퍼레이터(116)는, OSC(114)로부터의 삼각파 신호가 -단자에 입력되고, 오차증폭기(113)로부터의 피드백 신호(FB)가 +단자에 입력되고, 피드백 신호(FB)의 값이 삼각파 신호의 값 이상일 때에 온이, 피드백 신호(FB)의 값이 삼각파 신호의 값 미만일 때에 오프가 되는 펄스 신호를 생성하여, 상기 펄스 신호를 스위치(Q1)의 게이트에 인가한다.

즉, PWM 콤퍼레이터(116)는, 스위치(Q1)에 대하여, 오차 증폭기(113)에 의한 전류 검출 저항(R)의 출력과 승산기(112)의 출력의 차(差) 신호에 따른 듀티 펄스를 제공한다. 이 듀티 펄스는, 교류 전원 전압 및 직류 부하 전압의 변동에 대하여 일정 주기로 연속적으로 보상하는 펄스 폭 제어 신호이다. 이러한 구성에 의해, 교류 전원 전류 파형이 교류 전원 전압 파형에 일치하도록 제어되어, 역률이 대폭적으로 개선된다.

다음으로, 이와 같이 구성된 역률 개선 회로의 동작을 도 2에 도시하는 타이밍 차트를 참조하면서 설명한다. 또, 도 2에서는, 스위치(Q1)의 양단간의 전압(Q1v), 스위치(Q1)에 흐르는 전류(Q1i), 다이오드(D1)에 흐르는 전류(D1i)를 도시하고 있다.

우선, 시각(t31)에서, 스위치(Q1)가 온하고, 전파 정류 회로(B1)로부터 승압 리액터(L1)를 통하여 스위치(Q1)에 전류(Q1i)가 흐른다. 이 전류는, 시각(t32)까지 시간의 경과와 동시에 직선적으로 증대해 간다. 또한, 시각(t31)으로부터 시각(t32)에서는, 다이오드(D1)에 흐르는 전류(D1i)는 영이 된다.

다음으로, 시각(t32)에서, 스위치(Q1)는, 온 상태로부터 오프 상태로 변한다. 이 때, 승압 리액터(L1)에 유기(誘起)된 여자(勵磁) 에너지에 의해 스위치(Q1)의 전압(Q1v)이 상승한다. 또한, 시각(t32)∼시각(t33)에서는, 스위치(Q1)가 오프이기 때문에, 스위치(Q1)에 흐르는 전류(Q1i)는 영이 된다. 또, 시각(t32)으로부터 시각(t33)에서는, L1 → D1 → C1로 전류(D1i)가 흘러, 부하(RL)에 전력이 공급된다.

그러나, 도 1에 도시하는 승압형의 역률 개선 회로에서는, 스위치(Q1)의 턴 온 또는 턴 오프 시에, 스위치(Q1)의 전압(Q1v)과 전류(Q1i)와의 중복 부분이 발생하고, 이 중복 부분에 의해 큰 스위칭 손실이 발생하는 결점이 있었다.

또한, 스위치(Q1)를 온하였을 때(예컨대 시각(t31, t33, t35)에는, C1→D1→Q1의 경로로 다이오드 리커버리에 의한 스파이크 전류(RC)가 흐른다. 또한, 스위치(Q1)를 오프하였을 때(예컨대 시각(t32, t34, t 36))에는, 배선의 인덕턴스에 의한 스파이크 전압(SP)이 발생한다.

리커버리 시간 동안에는, 다이오드(D1)는 쇼트 상태이기 때문에, 스위치(Q1)의 손실은 증대한다. 또한, 스위치(Q1)가 오프 시의 스파이크 전압을 억제하기 위해서 저항 및 콘덴서로 이루어지는 CR 업소버(absorber) 등을 추가하기 때문에, CR 업소버에 의한 손실도 증대하고 있었다.

또한, 스파이크 전압 및 스파이크 전류는, 노이즈를 발생한다. 이 노이즈를 저감하기 위해서 노이즈 필터도 대형화하여, 스위칭 전원의 소형, 고 효율화의 장애가 되고 있었다.

본 발명은, 스위치의 제로 전류 스위칭 및 제로 전압 스위칭을 가능하게 하여, 소형, 고 효율, 저 노이즈화할 수 있는 역률 개선 회로를 제공하는 것에 있다.

본 발명은 상기 과제를 해결하기 위해서 이루어진 것으로, 본 발명의 제1 측면은, 교류 전원의 교류 전원 전압을 정류 회로로 정류한 정류 전압을 승압 리액터를 통하여 입력하여 주 스위치에 의해 온/오프하여 입력 역률을 개선하는 동시에, 직류의 출력 전압으로 변환하는 역률 개선 회로로서, 상기 정류 회로의 한 쪽의 출력단과 다른 쪽의 출력단의 사이에 접속되고, 상기 승압 리액터에 권회된 승압 코일 및 권상 코일과 제1 다이오드와 평활 콘덴서로 이루어지는 제1 직렬 회로와, 상기 정류 회로의 한 쪽의 출력단과 다른 쪽의 출력단의 사이에 접속되고, 상기 승압 리액터의 승압 코일과 제로 전류 스위치 리액터와 상기 주 스위치로 이루어지는 제2 직렬 회로와, 상기 주 스위치와 상기 제로 전류 스위치 리액터와의 접속점과 상기 평활 콘덴서의 사이에 접속된 제2 다이오드와, 상기 주 스위치를 온/오프 제어함으로써 상기 평활 콘덴서의 출력 전압을 소정 전압으로 제어하는 제어 수단을 갖는 것을 특징으로 한다.

또한, 본 발명의 제2 측면은, 교류 전원의 교류 전원 전압을 정류 회로로 정류한 정류 전압을 승압 리액터를 통하여 입력하여 주 스위치에 의해 온/오프하여 입력 역률을 개선하는 동시에, 직류의 출력 전압으로 변환하는 역률 개선 회로로서, 상기 정류 회로의 한 쪽의 출력단과 다른 쪽의 출력단의 사이에 접속되고, 상기 승압 리액터에 권회된 승압 코일 및 권상 코일과 제로 전류 스위치 리액터와 제1 다이오드와 평활 콘덴서로 이루어지는 제1 직렬 회로와, 상기 정류 회로의 한 쪽의 출력단과 다른 쪽의 출력단의 사이에 접속되고, 상기 승압 리액터의 승압 코일과 상기 주 스위치로 이루어지는 제2 직렬 회로와, 상기 승압 리액터의 승압 코일과 권상 코일과의 접속점 및 상기 주 스위치와 상기 평활 콘덴서의 사이에 접속된 제2 다이오드와, 상기 주 스위치를 온/오프 제어함으로써 상기 평활 콘덴서의 출력 전압을 소정 전압으로 제어하는 제어 수단을 갖는 것을 특징으로 한다.

도 1은 종래의 역률 개선 회로를 도시하는 회로 구성도이다.

도 2는 종래의 역률 개선 회로의 각 부에서의 신호의 타이밍 차트이다.

도 3은 제1 실시형태에 따른 역률 개선 회로를 도시하는 회로 구성도이다.

도 4는 제1 실시형태에 따른 역률 개선 회로의 교류 전원 전압 파형과 정류 출력 전류 파형의 타이밍 차트이다.

도 5는 제1 실시형태에 따른 역률 개선 회로의 각 부에서의 신호의 타이밍 차트이다.

도 6은 제1 실시형태에 따른 역률 개선 회로의 스위치(Q1)의 턴 온 시의 각 부에서의 신호의 타이밍 차트이다.

도 7은 제1 실시형태에 따른 역률 개선 회로의 스위치(Q1)의 턴 오프 시의 각 부에서의 신호의 타이밍 차트이다.

도 8은 제1 실시형태에 따른 역률 개선 회로의 변형예를 도시하는 회로 구성도이다.

도 9는 제2 실시형태에 따른 역률 개선 회로의 각 부에서의 신호의 타이밍 차트이다.

도 10은, 제2 실시형태에 따른 역률 개선 회로를 도시하는 회로 구성이다.

도 11은 제2 실시형태에 따른 역률 개선 회로에 설치된 승압 리액터의 구조도이다.

도 12는 제2 실시형태에 따른 역률 개선 회로의 그 밖의 실시예를 도시하는 회로 구성도이다.

도 13은 제3 실시형태에 따른 역률 개선 회로를 도시하는 회로 구성도이다.

도 14A, 14B는 제3 실시형태에 따른 역률 개선 회로에 설치된 승압 리액터의 구조도이다.

도 15는 제3 실시형태에 따른 역률 개선 회로의 각 부에서의 신호의 타이밍 차트이다.

도 16은 제3 실시형태에 따른 역률 개선 회로의 스위치(Q1)의 턴 온 시의 각 부에서의 신호의 타이밍 차트이다.

도 17은 제3 실시형태에 따른 역률 개선 회로의 스위치(Q1)의 턴 오프 시의 각 부에서의 신호의 타이밍 차트이다.

도 18은 제3 실시형태에 따른 역률 개선 회로의 그 밖의 실시예를 도시하는 회로 구성도이다.

도 19는 제4 실시형태에 따른 역률 개선 회로를 도시하는 회로 구성도이다.

도 20은 제3 실시형태에 따른 역률 개선 회로의 그 밖의 실시예를 도시하는 회로 구성도이다.

도 21은 제5 실시형태에 따른 역률 개선 회로의 제1 실시예를 도시하는 회로 구성도이다.

도 22는 제5 실시형태에 따른 역률 개선 회로의 제1 실시예의 교류 전원 전압 파형과 스위칭 주파수의 타이밍 차트이다.

도 23은 도 22에 도시하는 타이밍 차트의 A부에서의 100KHz의 스위칭 파형을 도시하는 도면이다.

도 24는 도 22에 도시하는 타이밍 차트의 B부에서의 20KHz의 스위칭 파형을 도시하는 도면이다.

도 25는 제5 실시형태에 따른 역률 개선 회로의 제1 실시예에 설치된 VC0의 상세한 회로 구성도이다.

도 26은 제5 실시형태에 따른 역률 개선 회로의 제1 실시예의 교류 전원 전 압 파형과 히스테리시스 콤퍼레이터에 입력되는 전압과 이 전압에 의해 변화하는 스위칭 주파수의 타이밍 차트이다.

도 27은 제5 실시형태에 따른 역률 개선 회로의 제1 실시예의 VCO의 특성을 도시하는 도면이다.

도 28은 제5 실시형태에 따른 역률 개선 회로의 제1 실시예의 VCO의 주파수의 변화에 따라서 PWM 콤퍼레이터의 펄스 주파수가 변화한 상태를 도시하는 도면이다.

도 29는 제5 실시형태에 따른 역률 개선 회로의 제2 실시예의 교류 전원 전압 파형과 히스테리시스 콤퍼레이터에 입력되는 전압에 의해 변화하는 스위칭 주파수의 타이밍 차트이다.

도 30은 제5 실시형태에 따른 역률 개선 회로의 제3 실시예의 VCO의 상세한 회로 구성도이다.

도 31은 제5 실시형태에 따른 역률 개선 회로의 제3 실시예의 교류 전원 전압 파형과 콘덴서의 전압과 이 전압에 의해 변화하는 스위칭 주파수의 타이밍 차트이다.

도 32는 제5 실시형태에 따른 역률 개선 회로의 그 밖의 실시예를 도시하는 회로 구성도이다.

도 33은 제6 실시형태에 따른 역률 개선 회로를 도시하는 회로 구성도이다.

도 34는 제6 실시형태에 따른 역률 개선 회로의 동작을 설명하기 위한 도면이다.

도 35는 제6 실시형태에 따른 역률 개선 회로의 각 부에서의 신호의 타이밍 차트이다.

도 36은 제6 실시형태에 따른 역률 개선 회로의 그 밖의 실시예를 도시하는 회로 구성도이다.

이하, 본 발명에 따른 역률 개선 회로의 실시형태를, 도면을 참조하여 상세히 설명한다.

(제1 실시형태)

제1 실시형태에 따른 역률 개선 회로는, 주 스위치에 직렬로 제로 전류 스위치 리액터를 접속하고, 주 스위치를 온 시에 ZCS(제로 전류 스위치)를 행하게 함으로써, 정류 다이오드의 리커버리에 의한 손실을 저감시켜, 전류의 변화를 완만하게 함으로써, 고 효율, 저 노이즈의 스위칭 동작을 행하게 하는 것이다.

도 3은 제1 실시형태에 따른 역률 개선 회로의 회로 구성도이다. 도 3에서, 전파 정류 회로(B1)는, 교류 전원(Vac1)에 접속되어, 교류 전원(Vac1)으로부터의 교류 전원 전압을 정류하여 양극 측 출력단(P1) 및 음극 측 출력단(P2)에 출력한다.

전파 정류 회로(B1)의 양극 측 출력단(P1)과 음극 측 출력단(P2)의 사이에는, 승압 리액터(L1)에 권회된 승압 코일(5a)(권수 n1) 및 권상 코일(5b)(권수 n2)과 다이오드(D1)와 평활 콘덴서(C1)와 전류 검출 저항(R)(본 발명의 전류 검출 수단에 대응)으로 이루어지는 제1 직렬 회로가 접속되어 있다.

또한, 전파 정류 회로(B1)의 양극 측 출력단(P1)과 음극 측 출력단(P2)의 사이에 접속되고, 승압 리액터(L1)의 승압 코일(5a)과 ZCS 리액터(L2)와 MOSFET로 이루어지는 스위치(Q1)(주 스위치)와 전류 검출 저항(R)으로 이루어지는 제2 직렬 회로가 접속되어 있다. 스위치(Q1)와 ZCS 리액터(L2)와의 접속점과, 평활 콘덴서(C1)의 사이에는 다이오드(D2)가 접속되어 있다.

스위치(Q1)는, 제어 회로(10)의 PWM 제어에 의해 온/오프한다. 다이오드(D1)와 평활 콘덴서(C1)로 정류 평활 회로를 구성한다. 평활 콘덴서(C1)에는 병렬로 부하(RL)가 접속되고, 평활 콘덴서(C1)는 다이오드(D1)의 정류 전압을 평활하여 직류 출력을 부하(RL)에 출력한다.

전류 검출 저항(R)은, 전파 정류 회로(B1)에 흐르는 입력 전류를 검출한다. 제어 회로(10)는, 오차 증폭기(111), 승산기(112), 오차 증폭기(113), OSC(114), PWM 콤퍼레이터(116)를 가지고 구성되어, 도 1에 도시하는 제어 회로(100)의 구성과 동일 구성이므로, 여기서는, 그 상세한 설명은 생략한다.

다음으로 이와 같이 구성된 제1 실시형태에 따른 역률 개선 회로의 동작을 도 4 내지 도 7에 도시하는 타이밍 차트를 참조하면서 설명한다. 도 4는 제1 실시형태에 따른 역률 개선 회로의 교류 전원 전압 파형과 정류 출력 전류 파형의 타이밍 차트이다. 도 5는 제1 실시형태에 따른 역률 개선 회로의 각 부에서의 신호의 타이밍 차트이다. 도 6은 제1 실시형태에 관한 역률 개선 회로의 스위치(Q1)의 턴 온 시의 각 부에서의 신호의 타이밍 차트이다. 도 7은 제1 실시형태에 관한 역률 개선 회로의 스위치(Q1)의 턴 오프 시의 각 부에서의 신호의 타이밍 차트이다.

또한, 도 4에서는, 교류 전원 전압(Vi), 정류 출력 전류(Io)를 도시하고 있다. 도 5에서는, 도 4의 A부의 상세를 도시하고 있다. 도 5 내지 도 7에서는, 교류 전원에 흐르는 입력 전류(Ii), 스위치(Q1)의 양단간의 전압(Q1v), 스위치(Q1)에 흐르는 전류(Q1i), 다이오드(D1)에 흐르는 전류(D1i), 다이오드(D2)에 흐르는 전류(D2i)를 도시하고 있다. Q1 제어 신호(Q1g)는 스위치(Q1)의 게이트에 인가되는 신호를 나타내고 있다.

우선, 시각(t2(t21))에서, 스위치(Q1)를 온시키면, 교류 전원 전압(Vi)을 정류한 전압에 의해, Vac1 → B1 → 5a → L2 → Q1 → R → B1 → Vac1로 전류가 흐른다. 이 때문에, ZCS 리액터(L2)에 전압이 인가되어, 시각(t21)부터 시각(t22)까지, 스위치(Q1)에 흐르는 전류(Q1i)는 Vac1/L2의 기울기로 증가한다. 따라서, 스위치(Q1)의 전류(Q1i)는 제로로부터 시작되므로, 스위치(Q1)는 ZCS 동작이 된다. 도 6으로부터 알 수 있듯이, 스위치(Q1)가 온한 후, 전류가 상승하여, ZCS 동작을 달성하고 있음을 알 수 있다.

또한, 시각(t21)부터 시각(t22)에서, ZCS 리액터(L2)의 전류가 증가하는 동시에, 다이오드(D1)에 흐르는 전류(D1i)는 감소하여 제로가 되어, 다이오드(D1)는 오프 상태가 된다. 리커버리 시간 동안에는, 다이오드(D1)의 리커버리에 의한 스파이크 전류가 스위치(Q1)에 흐르지만, 이 스파이크 전류는 ZCS 리액터(L2)의 임피던스에 의해 제한된다. 도 6에 도시하는 것과 같이, 시각(t22)에서, 다이오드 리커버리에 의한 스파이크 전류(RC)가 조금 보인다.

리커버리 시간이 종료하여, 다이오드(D1)의 역 방향이 회복하고, ZCS 리액터 (L2)의 전류의 증가율은 감소한다. 입력 전압은, 승압 리액터(L1)의 승압 코일(5a)의 전압이 가해져, Vac1 → B1 → 5a → L2 → Q1 → R → B 1 →Vac1로 전류(Q1i)가 흘러, 전류(Q1i)는 Vac1/5a의 기울기로 상승한다(시각(t22)∼시각(t3)).

다음으로, 시각(t3)(시각(t31))에서, 스위치(Q1)를 오프시키면, 승압 리액터(L1)의 승압 코일(5a)에 축적된 에너지에 의해, 5a → 5 b→ D1 → C1 → R → B1 → Vac1 → 5a로, 전류(D1i)가 시각(t3)으로부터 시각(t4)까지 흐른다. 이 때문에, 평활 콘덴서(C1)가 충전되는 동시에, 부하(RL)에 전력이 공급된다.

마찬가지로, 시각(t3)(시각(t31))에서, ZCS 리액터(L2)에 축적된 에너지에 의해 스위치(Q1)의 전압(Q1v)이 상승한다. 또한, ZCS 리액터(L2)에 축적된 에너지에 의해, L2 → D2 → C1 → R → B1 → Vac1 → 5a → L2로 전류(D2i)가 흐른다. 즉, 다이오드(D2)를 통하여 ZCS 리액터(L2)에 축적된 에너지를 부하(RL)에 회생한다. 이 때의 에너지량은, 승압 리액터(L1)의 권상 코일(5b)에 발생하는 전압과 ZCS 리액터(L2)의 전류로 결정되고, 승압 코일(5a)과 권상 코일(5b)의 접속점, 즉 탭이 입력에 가까울수록 발생 전압은 높아져, 짧은 시간에 방전은 종료한다.

이 방전이 완료한 시각(t32)에서, 다이오드(D2)의 전류(D2i)가 제로가 되어, 역(逆)특성이 회복한 후, 다시, 시각(t4)에서, 스위치(Q1)를 온하면, ZCS 동작을 계속할 수 있다. 또한, 제어 회로(10)는, 스위치(Q1)의 온 듀티를, 입력 교류 전원 전압(Vi)과 동일한 파형이 되도록 제어하므로, 승압형의 역률 개선 회로를 구성할 수 있다.

이와 같이 제1 실시형태에 따른 역률 개선 회로에 의하면, 스위치(Q1)에 직 렬로 ZCS 리액터(L2)를 접속하였으므로, 스위치(Q1)를 온하였을 때에 다이오드 리커버리에 의한 스파이크 전류가 흐르지 않게 된다. 이 때문에, 노이즈가 저감되고, 노이즈 필터도 소형화되므로, 스위칭 전원의 소형, 고 효율화를 도모할 수 있다.

또한, 스위치(Q1)를 온 시에 ZCS를 행하게 함으로써, 스위칭 손실 및 스위칭 노이즈를 저감할 수 있으므로, 고 효율, 저 노이즈화를 도모할 수 있다.

도 8은, 제1 실시형태에 따른 역률 개선 회로의 그 밖의 실시예를 도시하는 회로 구성도이다. 이 실시예의 역률 개선 회로는, 도 3에 도시하는 제1 실시형태의 역률 개선 회로의 구성에, 콘덴서(CX1), 다이오드(DX1), 다이오드(DX2)를 더 추가하여, 다이오드 리커버리에 의한 손실(즉, 다이오드(D1)의 리커버리 시에 발생하는 스파이크 전류나 스파이크 전압)을 저감한 것을 특징으로 한다.

승압 리액터(L1)의 권상 코일(5b)과 다이오드(D1)와의 접속점과, 스위치(Q1)와 전류 검출 저항(R)과의 접속점의 사이에는, 콘덴서(CX1)와 다이오드(DX1)로 이루어지는 직렬 회로가 접속되어 있다. 콘덴서(CX1)와 다이오드(DX1)와의 접속점과, 평활 콘덴서(C1)의 사이에는 다이오드(DX2)가 접속되어 있다.

또한, 그 밖의 구성은, 도 3에 도시하는 제1 실시형태에 따른 역률 개선 회로의 구성과 동일하므로, 동일 부분에는 동일 부호를 붙이고, 그 설명은 생략한다.

다음으로 이와 같이 구성된 제1 실시형태에 따른 그 밖의 역률 개선 회로의 동작을 도 9에 도시하는 타이밍 차트를 참조하면서 설명한다. 도 9는, 제1 실시형태에 따른 역률 개선 회로의 각 부에서의 신호의 타이밍 차트이다.

도 9에서는, 교류 전원에 흐르는 입력 전류(Ii), 스위치(Q1)의 양단간의 전압(Q1v), 스위치(Q1)에 흐르는 전류(Q1i), 다이오드(D1)에 흐르는 전류(D1i), 다이오드(D2)에 흐르는 전류(D2i), 콘덴서(CX1)의 양단 전압(VCX1), 콘덴서(CX1)에 흐르는 전류(CX1i)를 도시하고 있다. Q1 제어 신호(Q1g)는 스위치(Q1)의 게이트에 인가되는 신호를 나타내고 있다.

우선, 시각(t2)에서, 스위치(Q1)를 온시키면, 교류 전원 전압(Vi)을 정류한 전압에 의해, Vac1→B1→5a→L2→Q1→R→B1→Vac1로 전류가 흐른다. 이 때문에, ZCS 리액터(L2)에 전압이 인가되어, 스위치(Q1)에 흐르는 전류(Q1i)는 Vac1/L2의 기울기로 증가한다. 따라서, 스위치(Q1)의 전류(Q1i)는 제로로부터 시작되므로, 스위치(Q1)는 ZCS 동작이 된다.

또한, ZCS 리액터(L2)의 전류가 증가하는 동시에, 다이오드(D1)에 흐르는 전류(D1i)는 감소하여 제로가 되고, 다이오드(D1)는 오프 상태가 된다. 리커버리 시간 동안에는, 다이오드(D1)의 리커버리에 의한 스파이크 전류가 스위치(Q1)에 흐르지만, 이 스파이크 전류는 ZCS 리액터(L2)의 임피던스에 의해 제한된다.

또한, 5b→L2→Q1→DX1→CX1→5b와 콘덴서(CX1)에 전류(CX1i)가 흘러, 콘덴서(CX1)가 충전된다. 이 때, 콘덴서(CX1)의 다이오드(DX1) 측이 양극이 되기 때문에, 도 9에 도시하는 것과 같이, 콘덴서(CX1)의 양단 전압(VCX1)이 음 전압이 되고, 콘덴서(CX1)에 흐르는 전류(CX1i)가 음 전류가 된다.

즉, 다이오드(DX1)의 리커버리에 의한 스파이크 전류가 ZCS 리액터(L2)에 의해서 콘덴서(CX1)에 충전되기 때문에, 스파이크 전류를 더 작게 할 수 있다.

리커버리 시간이 종료하여, 다이오드(D1)의 역 방향이 회복하고, ZCS 리액터(L2)의 전류의 증가율은 감소한다. 입력 전압은, 승압 리액터(L1)의 승압 코일(5a)의 전압이 더해져, Vac1 → B1 → 5a → L2 → Q1 → R → B1 → Vac1로 전류(Q1i)가 흐르고, 전류(Q1i)는 Vac1/5a의 기울기로 상승한다.

다음으로, 시각(t3)에서, 스위치(Q1)를 오프시키면, 승압 리액터(L1)의 승압 코일(5a)에 축적된 에너지에 의해, 5a → 5b → D1 → C1 → R → B1 → Vac1 → 5a로, 전류(D1i)가 시각(t3)으로부터 시각(t4)까지 흐른다. 이 때문에, 평활 콘덴서(C1)가 충전되는 동시에, 부하(RL)에 전력이 공급된다.

마찬가지로, 시각(t3)에서, ZCS 리액터(L2)에 축적된 에너지에 의해 스위치(Q1)의 전압(Q1v)이 상승한다. 또한, ZCS 리액터(L2)에 축적된 에너지에 의해, L2 → D2 → C1 → R → B1 → Vac1 → 5a → L2로 전류(D2i)가 흐른다. 즉, 다이오드(D2)를 통하여 ZCS 리액터(L2)에 축적된 에너지를 부하(RL)에 회생한다.

또한, Vac1 → B1 → 5a → 5b → CX1 → DX2 → C1 → R → B1 → Vac1로 전류(CX1i)가 흘러, 콘덴서(CX1)가 방전된다. 이 때, 콘덴서(CX1)의 다이오드(DX1)측이 음극이 되기 때문에, 도 9에 도시하는 것과 같이, 콘덴서(CX1)의 양단 전압(VCX1)이 대략 제로 전압이 되고, 콘덴서(CX1)에 흐르는 전류(CX1i)가 양 전류가 된다.

시각(t32)에서, 다이오드(D2)의 전류(D2i)가 제로가 되고, 역 특성이 회복한 후, 다시, 시각(t4)에서, 스위치(Q1)를 온하면, ZCS 동작을 계속할 수 있다.

이와 같이, 제1 실시형태에 따른 역률 개선 회로의 그 밖의 실시예에 의하 면, 제1 실시형태에 따른 역률 개선 회로의 효과에 더하여, 다이오드 리커버리에 의한 손실을 더 저감할 수 있다.

(제2 실시형태)

도 10은 제2 실시형태에 따른 역률 개선 회로를 도시하는 회로 구성도이다. 도 10에 도시하는 제2 실시형태에 따른 역률 개선 회로는, 도 3에 도시하는 제1 실시형태에 따른 역률 개선 회로에 대하여, ZCS 리액터(L2)를 승압 리액터(L1)와 다이오드(D1)의 사이에 설치한 것을 특징으로 한다. ZCS 리액터(L2)는, 승압 리액터(L1)의 승압 코일(5a)과 권상 코일(5b) 사이의 누설 인덕터로 구성할 수도 있다.

도 11은, 제2 실시형태에 따른 역률 개선 회로에 설치된 승압 리액터(L1)의 구조를 도시하는 구조도이다. 도 11에 도시하는 승압 리액터(L1)는, 중앙 레그(30c) 및 사이드 레그(30a, 30b)를 가지고, 또한 자기 회로가 형성된 日자 형상의 자성 재료로 이루어지는 코어(철심)(30)를 가지고 있다. 코어(30)는, 페라이트와 같은 투자율이 높고 철손이 적은 자성체가 이용되고 있다. 코어(30)의 투자율은, 예컨대 3000∼4000이다. 코어(30)의 중앙 레그(30c) 및 사이드 레그(30a, 30b)의 각 레그에는, 동일한 두께의 갭(33a, 33b, 33c)이 설치되어 있다. 중앙 레그(30c)에는 승압 코일(5a)이 권회되고, 한 쪽의 사이드 레그(30a)에는 권상 코일(5b)이 권회되며, 다른 한 쪽의 사이드 레그(30b)는 패스 코어로서 이용된다. 이에 의해, 자속은 중앙 레그(30c)에서 만들어져 쌍방의 사이드 레그(30a,30b)에 동일하게 분배된다. 이와 같이, 코어(30)에 동일 두께의 갭(33a, 33b, 33c)을 설치함으로써, 중앙 레그(30c)의 단면적을 1로 하면, 쌍방의 사이드 레그(30a,30b) 모두 단면적은 1/2이 된다. 또한, 승압 코일(5a), 권상 코일(5b)의 자기 결합이 소(疎)(nondense)가 되기 때문에, 큰 누설 인덕턴스가 얻어지고, 이들 누설 인덕턴스로 L2를 구성할 수 있다. 또한, 각 갭(33a, 33b, 33c)에, 각 코일(5a, 5b)에 흐르는 전류에 따라서 투자율이 변화하는 자성체를 설치할 수 있다. 그와 같은 자성체로는, 예컨대, 플라스틱 중에 페라이트 등의 자성체 분말을 혼합한 플라스틱 자성체 등을 이용하면 된다. 이에 의해서, 소형이고 자기 포화하기 어려운 승압 리액터를 제작할 수 있다.

또, 도 10에 도시하는 그 밖의 구성은 도 3에 도시하는 것과 동일 구성이고, 동일 부분에는 동일 부호를 붙이고, 그 상세한 설명은 생략한다.

도 3에 도시하는 역률 개선 회로는, 도 10에 도시하는 역률 개선 회로와 등가이고, 도 10에 도시하는 역률 개선 회로의 동작과 동일하게 동작하지만, 그 동작을 간단히 설명한다.

우선, 시각(t2)에서, 스위치(Q1)를 온시키면, 교류 전원 전압(Vi)을 정류한 전압에 의해, Vac1 → B1 → 5a → Q1 → R → B1 → Vac1로 전류(Q1i)가 흐른다. 스위치(Q1)의 전류(Q1i)는 제로로부터 시작되므로, 스위치(Q1)는 ZCS 동작이 된다.

그리고, 다이오드(D1)에 흐르는 전류(D1i)는 감소하여 제로가 되어, 다이오드(D1)는 오프 상태가 된다. 리커버리 시간 동안에는, 다이오드(D1)의 리커버리에 의한 스파이크 전류가 스위치(Q1)에 흐르지만, 이 스파이크 전류는 ZCS 리액터(L2)의 임피던스에 의해 제한된다.

다음으로, 시각(t31)에서, 스위치(Q1)를 오프시키면, 스위치(Q1)를 온하였을 때에 승압 리액터(L1)에 축적된 에너지에 의해 승압 리액터(L1)에 흐르는 전류는, 급격하게는 ZCS 리액터(L2)에는 흐르지 않는다. 즉, 승압 리액터(L1)에 흐르는 전류와 ZCS 리액터(L2)에 흐르는 전류의 차의 전류가, 다이오드(D2)를 통하여 평활 콘덴서(C1)에 전류(D2i)로서 흘러 부하(RL)에 전력이 공급된다. 전류(D2i)는, 시각(t31)으로부터 시각(t32)에서, 직선적으로 감소한다.

또한, ZCS 리액터(L2)에 축적된 에너지에 의해 ZCS 리액터(L2)에 흐르는 전류는, 다이오드(D1)를 통하여 평활 콘덴서(C1)에 전류(D1i)로서 흘러 부하(RL)에 전력이 공급된다. 전류(D1i)는, 시각(t31)으로부터 시각(t32)에서, 직선적으로 증가한다.

그리고, ZCS 리액터(L2)에 흐르는 전류가 승압 리액터(L1)에 흐르는 전류와 동일해졌을 때(시각(t32)), 다이오드(D2)에 흐르는 전류(D2i)는 제로가 된다.

다음으로, 시각(t4)(시각(t2)도 동일)에서, 스위치(Q1)를 온시키면, ZCS 리액터(L2)의 전류는 직선적으로 감소하여, 제로가 되었을 때에 다이오드(D1)는 오프가 된다. 도 6에 도시하는 것과 같이, ZCS 리액터(L2)에 흐르는 전류(전류(D1i)와 동일)가 감소함에 따라서, 스위치(Q1)에 흐르는 전류(Q1i)는 증가하여, 승압 리액터(L1)에 흐르는 전류와 동일해졌을 때에, ZCS 리액터(L2)의 전류는 제로가 된다. 따라서, 도 6과 마찬가지로 ZCS 동작이 된다.

이와 같이 제2 실시형태에 따른 역률 개선 회로에 의하면, 제1 실시형태에 따른 역률 개선 회로의 효과와 동일한 효과가 얻어지는 동시에, 승압 리액터(L1)에 직렬로 접속된 ZCS 리액터(L2)가 승압 리액터(L1)의 승압 코일(5a)과 권상 코일 (5b) 사이의 누설 인덕터로 할 수도 있으므로, 승압 리액터(L1) 및 ZCS 리액터(L2)가 일체화하여, 리액터를 제작하기 쉽다는 이점이 있다.

도 12는, 제2 실시형태에 관한 역률 개선 회로의 그 밖의 실시예를 도시하는 회로 구성도이다. 이 실시예의 역률 개선 회로는, 도 10에 도시하는 역률 개선 회로의 구성에, 콘덴서(CX1), 다이오드(DX1), 다이오드(DX2)를 더 추가하여, 다이오드 리커버리(즉, 다이오드(D1)의 리커버리 시에 발생하는 스파이크 전류나 스파이크 전압)를 저감한 것을 특징으로 한다.

ZCS 리액터(L2)와 다이오드(D1)와의 접속점과, 스위치(Q1)와 전류 검출 저항(R)과의 접속점의 사이에는, 콘덴서(CX1)와 다이오드(DX1)로 이루어지는 직렬 회로가 접속되어 있다. 콘덴서(CX1)와 다이오드(DX1)와의 접속점과, 평활 콘덴서(C1)의 사이에는 다이오드(DX2)가 접속되어 있다.

또, 그 밖의 구성은, 도 10에 도시하는 제2 실시형태에 따른 역률 개선 회로의 구성과 동일하므로, 동일 부분에는 동일 부호를 붙이고, 설명을 생략한다.

다음으로, 이와 같이 구성된 제2 실시형태에 따른 그 밖의 역률 개선 회로의 동작을 설명한다.

스위치(Q1)가 턴 온하면 다이오드(D1)의 리커버리에 의해, C1 → D1→ L2→ 5b → Q1 → C1의 경로로 전류가 흐르고, 다이오드(D1)의 리커버리가 종료하면 이 전류는 차단된다. 이 때, ZCS 리액터(L2)에 다이오드(D1)를 역 바이어스하는 방향에 전압이 발생한다. 이 전압에 의해, L2→5b→Q1→DX1→CX1→L2의 경로로 전류가 흘러, 콘덴서(CX1)에 전하를 축적한다. 그리고, 스위치(Q1)가 턴 오프하면, Vac1 →B1→L1→L2→CX1→DX2→C1→R→B1→Vac1의 경로로 전류가 흘러, 이 전하를 부하로 환류시킨다.

이렇게 하여, 제2 실시형태에 따른 역률 개선 회로의 그 밖의 실시예에 의하면, 제2 실시형태에 따른 역률 개선 회로의 효과에 더하여, 다이오드 리커버리에 의한 손실을 더 저감할 수 있다.

(제3 실시형태)

도 13은 제3 실시형태에 따른 역률 개선 회로를 도시하는 회로 구성도이다. 도 13에 도시하는 제3 실시형태에 따른 역률 개선 회로는, 도 10에 도시하는 제2 실시형태에 따른 역률 개선 회로에 대하여, 스위치(Q1)를 온 시에 ZCS를 행하게 하고, 동시에 스너버(snubber) 콘덴서(C2)의 전하를 회수시켜, 스위치(Q1)를 오프하였을 때에 ZVS(제로 전압 스위치)를 행하게 함으로써, 정류 다이오드의 리커버리에 의한 손실을 저감시키고, 전류의 변화를 완만하게 함으로써, 고 효율, 저 노이즈의 스위칭 동작을 행하게 하는 것이다. 즉, 스위치(Q1)를 오프하였을 때에 다이오드(D5)를 통하여 스너버 콘덴서(C2)를 충전함으로써, 스위치(Q1)의 전압의 상승을 완만하게 하여 스위치(Q1)의 오프 시의 손실을 경감하는 동시에 노이즈의 발생도 경감한다.

도 13에 도시하는 역률 개선 회로에서, 스위치(Q1)에는 병렬로, 다이오드(D3)와 스너버 콘덴서(C2)로 이루어지는 제3 직렬 회로가 접속되어 있다. 또한, 스위치(Q1)에는 병렬로, 다이오드(D6)가 접속되어 있다. 이 다이오드(D6) 및 스너버 콘덴서(C2)는 스위치(Q1)의 기생 다이오드 및 기생 용량이어도 된다.

다이오드(D3)와 스너버 콘덴서(C2)와의 접속점과, 다이오드(D1)의 애노드의 사이에는, 다이오드(D4)와 승압 리액터(L1)에 권회된 회생 코일(5c)(권수 n3)과 한류(current-limiting) 리액터(L3)와 회생 콘덴서(C3)로 이루어지는 제4 직렬 회로가 접속되어 있다. 회생 콘덴서(C3)와 한류 리액터(L3)와의 접속점과, 다이오드(D1)의 캐소드와 평활 콘덴서(C1)와의 접속점의 사이에는, 다이오드(D5)가 접속되어 있다.

ZCS 리액터(L2)는, 승압 리액터(L1)의 승압 코일(5a)과 권상 코일(5b) 사이의 누설 인덕터로 이루어진다. 한류 리액터(L3)는, 승압 리액터(L1)의 승압 코일(5a)과 회선 코일(5c) 사이의 누설 인덕터로 이루어진다.

또, 도 13에 도시하는 그 밖의 구성은, 도 3에 도시하는 구성과 동일 구성이고, 동일부 부분에는 동일 부호를 붙이고, 그 상세한 설명은 생략한다.

도 14A에 도시하는 승압 리액터(L1)는, 口자형의 코어(철심)(20)를 가지고, 코어(20)의 A레그(20a)에는, 갭(21)이 1개소 형성되고 또한 승압 코일(5a)이 권회되어 있다. 코어(20)의 B레그(20b)에는, 권상 코일(5b)과 회생 코일(5c)이 권회되어 있다. 승압 코일(5a)에 대하여, 권상 코일(5b)과 회생 코일(5c)은, 소(疎) 결합이 되도록 코어(20)에 권회되어 있다.

이 때문에, 승압 리액터(L1)의 승압 코일(5a)과 권상 코일(5b) 사이의 누설 인덕터가 커지므로, 이 누설 인덕터를 ZCS 리액터(L2)에 사용할 수 있다. 또한, 승압 리액터(L1)의 승압 코일(5a)과 회선 코일(5c) 사이의 누설 인덕터가 커지므로, 이 누설 인덕터를 한류 리액터(L3)에 사용할 수 있다.

또한, 큰 인덕턴스가 필요한 경우에는, 승압 리액터(L1)의 권상 코일(5b)과, 승압 코일(5a) 및 회생 코일(5c) 사이에 패스 코어(20c)(도 14A에 도시하는 점선 부분)등의 자속 바이패스 루트를 형성하여도 된다. 즉, 자속 바이패스 루트를 권상 코일(5b)에만 형성하도록, 패스 코어(20c)를 권상 코일(5b)의 가까이 배치하고 있다. 이와 같이 하면, 자속을 패스 코어(20c)에 바이패스시킴으로써, 권상 코일(5b)을 관통하는 자속을 감소시킬 수 있으므로, 큰 누설 인덕터를 더 얻을 수 있다.

또한, 갭(21)에, 각 코일(5a, 5b)에 흐르는 전류에 따라서 투자율이 변화하는 자성체를 설치할 수 있다. 그와 같은 자성체로는, 예컨대, 플라스틱 중에 페라이트 등의 자성체 분말을 혼합한 플라스틱 자성체 등을 이용하면 된다. 이에 의해서, 소형이고 자기 포화하기 어려운 승압 리액터를 제작할 수 있다.

또한, 도 14B에 도시하는 승압 리액터(L1)는, 중앙 레그(30c) 및 사이드 레그(30a, 30b)를 가지고, 또한 자기 회로가 형성된 日자 형상의 자성 재료로 이루어지는 코어(철심)(30)를 가지고 있다. 코어(30)는, 페라이트와 같은 투자율이 높고 철손이 적은 자성체가 이용되고 있다. 코어(30)의 투자율은, 예컨대 3000∼4000이다. 코어(30)의 중앙 레그(30c) 및 사이드 레그(30a, 30b)에는 동일한 두께의 갭(33a, 33b, 33c)이 설치되어 있다. 중앙 레그에는 승압 코일(5a)이 권회되고, 한 쪽의 사이드 레그(30a)에는 권상 코일(5b)이 권회되고, 다른 한 쪽의 사이드 레그 (30b)에는 회생 코일(5c)이 권회되어 있다. 이에 의해, 자속은 중앙 레그(30c)에서 만들어져 쌍방의 사이드 레그(30a, 30b)에 동일하게 분배된다. 이와 같이, 코어(30)에 동일 두께의 갭(33a, 33b, 33c)을 설치함으로써, 중앙 레그(30c)의 단면적을 1로 하면, 쌍방의 사이드 레그(30a, 30b) 모두 단면적은 1/2이 된다. 또한, 승압 코일(5a), 권상 코일(5b) 및 승압 코일(5a), 회생 코일(5c)의 자기 결합이 소(疏)가 되기 때문에, 큰 누설 인덕턴스가 얻어지고, 이들 누설 인덕턴스로 L2, L3을 구성할 수 있다.

또한, 각 갭(33a, 33b, 33c)에, 각 코일(5a, 5b, 5c)에 흐르는 전류에 따라서 투자율이 변화하는 자성체를 설치할 수 있다. 그와 같은 자성체로는, 예컨대, 플라스틱 중에 페라이트 등의 자성체 분말을 혼합한 플라스틱 자성체 등을 이용하면 된다. 이에 의해서, 소형이고 자기 포화하기 어려운 승압 리액터를 제작할 수 있다.

다음으로 이와 같이 구성된 제3 실시형태에 따른 역률 개선 회로의 동작을 도 15 내지 도 17에 도시하는 타이밍 차트를 참조하면서 설명한다. 도 15는 제3 실시형태에 따른 역률 개선 회로의 각 부에서의 신호의 타이밍 차트이다. 도 16은 제3 실시형태에 따른 역률 개선 회로의 스위치(Q1)의 턴 온 시의 각 부에서의 신호의 타이밍 차트이다. 도 17은 제3 실시형태에 따른 역률 개선 회로의 스위치(Q1)의 턴 오프 시의 각 부에서의 신호의 타이밍 차트이다.

또, 도 15 내지 도 17에서는, 스위치(Q1)의 양단간의 전압(Q1v), 스위치(Q1)에 흐르는 전류(Q1i), 다이오드(D1)에 흐르는 전류(D1i), 다이오드(D2)에 흐르는 전류(D2i), 다이오드(D3)에 흐르는 전류(D3i), 다이오드(D4)에 흐르는 전류(D4i), 다이오드(D5)에 흐르는 전류(D5i), 스너버 콘덴서(C2)의 양단 전압(Vc2)을 도시하고 있다. Q1 제어 신호(Q1g)는 스위치(Q1)의 게이트에 인가되는 신호를 도시하고 있다.

우선, 시각(t2(t21))에서, 스위치(Q1)를 온시키면, 교류 전원 전압(Vi)을 정류한 전압에 의해, Vac1 → B1 → 5a → Q1 → R → B1 → Vac1로 전류(Q1i)가 흐른다. 스위치(Q1)의 전류(Q1i)는 제로로부터 시작되므로, 스위치(Q1)는 ZCS 동작이 된다.

이 때, 동시에 스너버 콘덴서(C2)의 전하가 C2 → D4 → 5c → L3 → C3 → L2 → 5b → Q1 → C2로 방출되어, 전류(D4i)가 흐른다. 이 때문에, 승압 리액터(L1)의 회생 코일(5c) 및 권상 코일(5b)을 통하여 승압 리액터(L1)와 회생 콘덴서(C3)에 에너지가 축적된다. 즉, 스너버 콘덴서(C2)의 전하가 승압 리액터(L1)와 회생 콘덴서(C3)에 회수된다.

회생 콘덴서(C3)의 용량은, 승압 리액터(L1)의 회생 코일(5c)의 전압이 스너버 콘덴서(C2)의 전압에 더해지기 때문에, 거의 동일한 용량으로 스너버 콘덴서(C2)의 양단 전압(Vc2)을 제로까지 방전할 수 있다. 이 때문에, 양단 전압(Vc2)은, 감소해가서 시각(t23)에서 제로가 된다.

다음으로, 시각(t3(t31))에서, 스위치(Q1)를 오프시키면, 승압 리액터(L1)의 에너지에 의해, 시각(t32)에서, 전류(D2i)가 다이오드(D2)를 통하여 평활 콘덴서(C1)에 흘러 부하(RL)에 전력이 공급된다. 또한, 승압 리액터(L1)의 에너지에 의 해, 시각(t33)에서, 전류(D1i)가 다이오드(D1)를 통하여 평활 콘덴서(C1)에 흘러 부하(RL)에 전력이 공급된다.

또한, 시각(t31)으로부터 시각(t33)에서, 회생 콘덴서(C3)의 에너지에 의해, 5a → 5b → L2 → C3 → D5 → C1 → R → B1 → Vac1 → B1 → 5a로 전류(D5i)가 흘러 부하(RL)에 전력이 공급된다.

또한, 시각(t31)부터 시각(t32)에서, 승압 리액터(L1)의 에너지에 의해, 다이오드(D3)를 통하여 스너버 콘덴서(C2)가 충전되기 때문에, 스너버 콘덴서(C2)의 전압(Vc2)이 제로로부터 상승한다. 이 때문에, 스위치(Q1)의 전압(Q1v)도 제로로부터 완만하게 상승하기 때문에, 스위치(Q1)가 오프하였을 때에 ZVS 동작이 된다. 따라서, 스위치(Q1)의 오프 시의 손실을 경감하는 동시에 노이즈의 발생도 경감할 수 있다. 도 17에서는, 스위치(Q1)가 오프하였을 때에 ZVS 동작이 달성되고 있음을 알 수 있다.

이와 같이 제3 실시형태에 따른 역률 개선 회로에 의하면, 스위치(Q1)를 온 시에 ZCS를 행하게 하고, 동시에 스너버 콘덴서(C2)의 전하를 회수시키고, 스위치(Q1)를 오프하였을 때에 ZVS를 행하게 함으로써, 정류 다이오드의 리커버리에 의한 손실을 저감시키고, 전류의 변화를 완만하게 함으로써, 고 효율, 저 노이즈의 스위칭 동작을 행할 수 있다.

또한, 스위치(Q1)를 온하였을 때에, ZCS 리액터(L2) 및 한류 리액터(L3)에 의해, 전류를 제한할 수 있기 때문에, 피크가 작은 전류가 된다.

즉, 스파이크 전압(RC)이 감소하고, 다이오드의 손실을 경감할 수 있다. 또 한, 한류 리액터(L3)를 ZCS 리액터(L2)보다 크게 함으로써, 스위치(Q1)를 온하였을 때의 다이오드(D1)의 역 바이어스 전압(스파이크 전압(RC))을 더 감소시킬 수 있다.

또, 도 13에 도시하는 제3 실시형태에서는, 제2 실시형태의 구성에, 회생 코일(5c), 한류 리액터(L3), 회생 콘덴서(C3), 다이오드(D3∼D6), 스너버 콘덴서(C2)의 새로운 구성을 더 추가하였으나, 제3 실시형태의 변형예로서, 제1 실시형태의 구성에, 회생 코일(5c), 한류 리액터(L3), 회생 콘덴서(C3), 다이오드(D3∼D6), 스너버 콘덴서(C2)의 새로운 구성을 더 추가하여도 동일한 효과가 얻어진다.

도 18은, 제3 실시형태에 따른 역률 개선 회로의 그 밖의 실시예를 도시하는 회로 구성도이다. 이 실시예의 역률 개선 회로는, 도 13에 도시하는 제3 실시형태에 따른 역률 개선 회로의 구성에, 콘덴서(CX1), 다이오드(DX1), 다이오드(DX2)를 더 추가하여, 다이오드 리커버리에 의한 손실(즉, 다이오드(D1)의 리커버리 시에 발생하는 스파이크 전류나 스파이크 전압)를 저감한 것을 특징으로 한다.

또, 그 밖의 구성은, 도 13에 도시하는 제3 실시형태에 관한 역률 개선 회로의 구성과 동일하므로, 동일 부분에는 동일 부호를 붙이고, 그 설명은 생략한다.

다음으로, 이와 같이 구성된 제3 실시형태에 따른 그 밖의 실시예의 역률 개선 회로의 동작을 설명한다.

스위치(Q1)가 턴 온하면 다이오드(D1)의 리커버리에 의해, C1 → D1 → L2 → 5b → Q1 → C1의 경로로 전류가 흐르고, 다이오드(D1)의 리커버리가 종료하면 이 전류는 차단된다. 이 때, ZCS 리액터(L2)에 다이오드(D1)를 역 바이어스하는 방향으로 전압이 발생한다. 이 전압에 의해, L2 → 5b → Q1 → DX1 → CX1 → L2의 경로로 전류가 흘러, 콘덴서(CX1)에 전하를 축적한다. 그리고, 스위치(Q1)가 턴 오프하면, Vac1 → B1 → L1 → L2 → CX1 → DX2 → C1 → R → B1 → Vac1의 경로로 전류가 흘러 이 전하를 부하로 환류시킨다.

이렇게 하여, 제3 실시형태에 따른 역률 개선 회로의 그 밖의 실시예에 의하면, 제3 실시형태에 관한 역률 개선 회로의 효과에 더하여, 다이오드 리커버리에 의한 손실을 더 저감할 수 있다.

(제4 실시형태)

도 19는 제4 실시형태에 따른 역률 개선 회로를 도시하는 회로 구성도이다. 도 19에 도시하는 제4 실시형태에 따른 역률 개선 회로는, 도 13에 도시하는 제3 실시형태에 따른 역률 개선 회로의 회생 코일(5c), 한류 리액터(L3)에 대신하여, 콘덴서(C4)를 이용한 점이 다르다. 즉, 다이오드(D3)와 스너버 콘덴서(C2)와의 접속점과, 다이오드(D1)의 애노드의 사이에는, 다이오드(D4)와 콘덴서(C4)와 회생 콘덴서(C3)로 이루어지는 제4 직렬 회로가 접속되어 있다.

또, 도 19에 도시하는 그 밖의 구성은, 도 13에 도시하는 구성과 동일 구성이고, 동일부 부분에는 동일 부호를 붙이고, 그 상세한 설명은 생략한다.

이와 같이 구성된 제4 실시형태에 따른 역률 개선 회로의 동작은, 제3 실시형태에 따른 역률 개선 회로의 동작에서 설명한 도 15 내지 도 17에 도시하는 타이밍 차트와 동일한 타이밍 차트로 동작한다. 따라서, 제3 실시형태에 따른 역률 개선 회로의 효과와 같은 효과가 얻어진다.

단, 콘덴서(C2)의 방전 전류의 한류는 ZCS 리액터(L2)만으로 행하여지기 때문에, 스위치(Q1)가 온 시에 피크 전류가 커진다.

또한, 도 19에 도시하는 제4 실시형태에서는, 제2 실시형태의 구성에, 콘덴서(C4), 회생 콘덴서(C3), 다이오드(D3∼D6), 스너버 콘덴서(C2)의 새로운 구성을 더 추가하였으나, 제4 실시형태의 변형예로서, 제1 실시형태의 구성에, 콘덴서(C4), 회생 콘덴서(C3), 다이오드(D3∼D6), 스너버 콘덴서(C2)의 새로운 구성을 더 추가하여도 동일한 효과가 얻어진다.

도 20은, 제4 실시형태에 따른 역률 개선 회로의 그 밖의 실시예를 도시하는 회로 구성도이다. 이 실시예의 역률 개선 회로는, 도 20은, 도 19에 도시하는 제4 실시형태에 따른 역률 개선 회로의 구성에, 콘덴서(CX1), 다이오드(DX1), 다이오드(DX2)를 더 추가하여, 다이오드 리커버리에 의한 손실(즉, 다이오드(D1)의 리커버리 시에 발생하는 스파이크 전류나 스파이크 전압)을 저감한 것을 특징으로 한다.

또한, 그 밖의 구성은, 도 19에 도시하는 제4 실시형태에 따른 역률 개선 회로의 구성과 동일하므로, 동일 부분에는 동일 부호를 붙이고, 그 설명은 생략한다.

다음으로, 이와 같이 구성된 제4 실시형태에 따른 그 밖의 실시예의 역률 개선 회로의 동작을 설명한다.

스위치(Q1)가 턴 온하면 다이오드(D1)의 리커버리에 의해, C1→D1→L2→5b→Q1→C1의 경로로 전류가 흐르고, 다이오드(D1)의 리커버리가 종료하면 이 전류는 차단된다. 이 때, ZCS 리액터(L2)에 D1을 역 바이어스하는 방향으로 전압이 발생한다. 이 전압에 의해, L2 → 5b → Q1 → DX1 → CX1 → L2의 경로로 전류가 흘 러, 콘덴서(CX1)에 전하를 축적한다. 그리고, 스위치(Q1)가 턴 오프하면, Vac1 → B1 → L1 → L2 → CX1 → DX2 → C1 → R → B1 → Vac1의 경로로 전류가 흘러 이 전하를 부하로 환류시킨다.

이렇게 하여, 제4 실시형태에 따른 역률 개선 회로의 그 밖의 실시예에 의하면, 제4 실시형태에 따른 역률 개선 회로의 효과에 더하여, 다이오드 리커버리에 의한 손실을 더 저감할 수 있다.

(제5 실시형태)

제5 실시형태에 따른 역률 개선 회로는, 제2 실시형태에 따른 역률 개선 회로에 대하여 제어 회로(10a)의 구성만이 상이하고, 교류 전원 전압값에 따라서 주 스위치의 스위칭 주파수를 변화시켜, 교류 전원 전압이 낮은 부분에서의 스위칭 주파수를 저하 또는 스위칭 동작을 정지시켜, 교류 전원 전압이 낮은 부분의 전력 손실을 저감하여, 소형, 고 효율, 저 노이즈화한 것을 특징으로 한다.

(제1 실시예)

제1 실시예에서는, 교류 전원 전압이 하한 설정 전압 이하인 경우에 주 스위치의 스위칭 주파수를 하한 주파수(예컨대 20KHz)에 설정하고, 교류 전원 전압이 상한 설정 전압 이상인 경우에 주 스위치의 스위칭 주파수를 상한 주파수(예컨대 100KHz)에 설정하고, 교류 전원 전압이 하한 설정 전압으로부터 상한 설정 전압까지의 범위인 경우에 주 스위치의 스위칭 주파수를 하한 주파수로부터 상한 주파수까지 서서히 변화시키는 것을 특징으로 한다.

도 21은 제5 실시형태에 따른 역률 개선 회로의 제1 실시예를 도시하는 회로 구성도이다. 도 22는 제5 실시형태에 따른 역률 개선 회로의 제1 실시예의 교류 전원 전압 파형과 스위칭 주파수의 타이밍 차트이다. 도 22는, 교류 전원 전압(Vi)이 제로로부터 최대값까지 변화한 경우에, 스위치(Q1)의 스위칭 주파수(f)가 제로로부터 예컨대 100KHz까지 변화하는 것을 도시하고 있다.

도 23에서는, 도 22에 도시하는 타이밍 차트의 A부(교류 전원 전압(Vi)이 최대값 부근)에서의 100KHz의 스위칭 파형을 도시하고 있다. 도 23에 도시하는 타이밍 차트는, 스위칭 주파수(f)가 100KHz이고, 도 5에 도시하는 타이밍 차트와 동일하다. 도 24에서는, 도 22에 도시하는 타이밍 차트의 B부(교류 전원 전압(Vi)이 낮은 부분)에서의 20KHz의 스위칭 파형을 도시하고 있다.

또한, 도 21에 도시하는 그 밖의 구성은, 도 10에 도시하는 구성과 동일 구성이므로, 동일 부분에는 동일 부호를 붙이고, 그 상세한 설명은 생략한다.

제어 회로(10a)는, 오차 증폭기(111), 승산기(112), 오차 증폭기(113), 전압 제어 발진기(VCO)(115), PWM 콤퍼레이터(116)를 가지고 구성된다. 또, 오차 증폭기(111), 승산기(112), 오차 증폭기(113) 및 PWM 콤퍼레이터(116)는, 도 10에 도시하는 것과 동일하므로, 이들의 설명은 생략한다.

VCO(115)(본 발명의 주파수 제어 수단에 대응)은, 전파 정류 회로(B1)로부터의 전파 정류 전압의 전압값에 따라서 스위치(Q1)의 스위칭 주파수(f)를 변화시킨 삼각파 신호(본 발명의 주파수 제어 신호에 대응)를 생성하는 것으로, 전파 정류 회로(B1)로부터의 전파 정류 전압이 증가함에 따라서 스위치(Q1)의 스위칭 주파수(f)가 증가하는 전압 주파수 변환 특성을 가지고 있다.

도 25는 제5 실시형태에 따른 역률 개선 회로의 제1 실시예에 설치된 VCO의 상세한 회로 구성도이다. VCO(115)에서, 전파 정류 회로(B1)의 양극 측 출력단(P1)에 저항(R1)이 접속되고, 저항(R1)에 직렬로 저항(R2)이 접속되어 있다. 저항(R1)과 저항(R2)과의 접속점에는 제너 다이오드(ZD)의 캐소드가 접속되고, 제너 다이오드(ZD)의 애노드는 제어 전원(EB)의 양극 및 히스테리시스 콤퍼레이터(115a)의 전원 단자(b)에 접속되어 있다. 저항(R1)과 저항(R2)과의 접속점은 히스테리시스 콤퍼레이터(115a)의 입력 단자(a)에 접속되고, 히스테리시스 콤퍼레이터(115a)의 접지 단자(c)는 제어 전원(EB)의 음극과 저항(R2)의 타단에 접속되어 있다. 히스테리시스 콤퍼레이터(115a)의 출력 단자(d)는 PWM 콤퍼레이터(116)의 일 단자에 접속되어 있다. 히스테리시스 콤퍼레이터(115a)는, 도 27에 도시하는 것과 같이, 입력 단자(a)에 인가되는 전압(Ea)이 증가함에 따라서 스위치(Q1)의 스위칭 주파수(f)가 증가하는 전압 주파수 변환 특성(CV)을 가진 삼각파 신호를 발생한다.

도 25에 도시하는 VCO(115)에서는, 도 23에 도시하는 교류 전원 전압(Vi)이 최대값 부근(A부)에 도달하였을 때, 제너 다이오드(ZD)가 항복하므로, 입력 단자(a)에 인가되는 전압(Ea)은, 제너 다이오드(ZD)의 항복 전압(VZ)과 제어 전원 전압(EB)의 합계 전압(VZ+EB), 즉 상한 설정 전압에 설정된다. 또한, 교류 전원 전압(Vi)이 낮은 부분(B부)에 도달하였을 때, 제어 전원(EB)으로부터 제너 다이오드(ZD)를 통하여 저항(R2)에 전류가 흐르므로, 입력 단자(a)에 인가되는 전압(Ea)은, 제어 전원 전압(EB), 즉 하한 설정 전압에 설정된다. 또한, 교류 전원 전압(Vi)이 최대값 부근과 낮은 부분까지의 범위인 경우에는, 입력 단자(a)에 인가되는 전 압(Ea)은, 합계 전압(VZ+EB)과 제어 전원 전압(EB)의 범위에서 서서히 변화한다.

이 때문에, 도 27에 도시하는 것과 같이, 교류 전원 전압(Vi)이 하한 설정 전압(EB) 이하인 경우에 스위치(Q1)의 스위칭 주파수(f)를 하한 주파수(f12)(예컨대 20KHz)에 설정하고, 교류 전원 전압(Vi)이 상한 설정 전압(VZ+EB) 이상인 경우에 스위치(Q1)의 스위칭 주파수(f)를 상한 주파수(f11)(예컨대 100KHz)에 설정하며, 교류 전원 전압(Vi)이 하한 설정 전압(EB)으로부터 상한 설정 전압(VZ+EB)까지의 범위인 경우에 스위치(Q1)의 스위칭 주파수(f)를 하한 주파수(f12)로부터 상한 주파수(f11)까지 서서히 변화시키도록 되어 있다.

PWM 콤퍼레이터(116)(본 발명의 펄스 폭 제어 수단에 대응)는, VCO(115)으로부터의 삼각파 신호가 -단자에 입력되고, 오차 증폭기(113)로부터의 피드백 신호(FB)가 +단자에 입력되고, 도 28에 도시하는 것과 같이, 피드백 신호(FB)의 값이 삼각파 신호의 값 이상일 때에 온으로, 피드백 신호(FB)의 값이 삼각파 신호의 값 미만 시에 오프가 되는 펄스 신호를 생성하고, 상기 펄스 신호를 스위치(Q1)에 인가하여 평활 콘덴서(C1)의 출력 전압을 소정 전압으로 제어한다.

또한, PWM 콤퍼레이터(116)는, 평활 콘덴서(C1)의 출력 전압이 기준 전압(E1)에 달하여, 피드백 신호(FB)가 저하하면, 피드백 신호(FB)의 값이 삼각파 신호의 값 이상이 되는 펄스 온 폭을 짧게 함으로써, 출력 전압을 소정 전압으로 제어한다. 즉, 펄스 폭을 제어하고 있다.

또한, VCO(115)로부터의 삼각파 신호의 전압의 최대값, 최소값은, 주파수에 의해 변화하지 않는다. 이 때문에, 오차 증폭기(113)의 피드백 신호(FB)에 의해, 주파수에 관계없이, 펄스 신호의 온/오프의 듀티비가 결정되도록 되어 있다. 또한, 스위칭 주파수(f)가 변함으로써, 펄스 신호의 온 폭이 변하더라도, 펄스 신호의 온/오프의 듀티비는 변하지 않는다.

다음으로, 이와 같이 구성된 제5 실시형태에 따른 역률 개선 회로의 제1 실시예의 동작을 도 22 내지 도 28을 참조하면서 설명한다. 여기에서는, 제어 회로(10a)의 동작에 대해서만 설명한다.

우선, 오차 증폭기(111)는, 평활 콘덴서(C1)의 전압과 기준 전압(E1)의 오차를 증폭하여, 오차 증폭 신호를 생성하여 승산기(112)에 출력한다. 승산기(112)는, 오차 증폭기(111)로부터의 오차 전압 신호와 전파 정류 회로(B1)의 양극 측 출력단(P1)으로부터의 전파 정류 전압을 승산하여 승산 출력 전압을 오차 증폭기(113)의 +단자에 출력한다.

다음으로, 오차 증폭기(113)는, 전류 검출 저항(R)(본 발명의 전류 검출 수단에 대응)에 의한 전압과 승산 출력 전압과의 오차를 증폭하여, 오차 전압 신호를 생성하여 이 오차 전압 신호를 피드백 신호(FB)로서 PWM 콤퍼레이터(116)에 출력한다.

한편, VCO(115)는, 전파 정류 회로(B1)로부터의 전파 정류 전압의 전압값에 따라서 스위치(Q1)의 스위칭 주파수(f)가 변화한 삼각파 신호를 생성한다.

여기서, 도 26의 타이밍 차트를 이용하여 설명하면, 교류 전원 전압(Vi)이 최대값 부근(예컨대 시각(t2~t3), 시각(t6~t7))에 도달했을 때에는, 도 25에 도시하는 제너 다이오드(ZD)가 항복하므로, 입력 단자(a)에 인가되는 전압(Ea)은, 제너 다이오드(ZD)의 항복 전압(VZ)과 제어 전원 전압(EB)과의 합계 전압(VZ+ EB), 즉 상한 설정 전압에 설정된다. 이 때문에, 교류 전원 전압(Vi)이 상한 설정 전압(VZ+ EB) 이상인 경우에는, VCO(115)에 의해, 스위치(Q1)의 스위칭 주파수(f)는, 상한 주파수(f11)(예컨대 100KHz)에 설정된다.

다음으로, 교류 전원 전압(Vi)이 낮은 부분(예컨대 시각(t0∼t1), 시각(t4∼t5))에 도달하였을 때에는, 도 25에 도시하는 제어 전원(EB)으로부터 제너 다이오드(ZD)를 통하여 저항(R2)에 전류가 흐르므로, 입력 단자(a)에 인가되는 전압(Ea)은, 제어 전원 전압(EB), 즉 하한 설정 전압에 설정된다. 이 때문에, 교류 전원 전압(Vi)이 하한 설정 전압(EB) 이하인 경우에는, VCO(115)에 의해, 스위치(Q1)의 스위칭 주파수(f)는, 하한 주파수(f12)(예컨대 20KHz)에 설정된다.

또한, 교류 전원 전압(Vi)이 최대값 부근과 낮은 부분까지의 범위(예컨대 시각(t1∼t2), 시각(t3∼t4), 시각(t5∼t6))인 경우에는, 입력 단자(a)에 인가되는 전압(Ea)은, 합계 전압(VZ+ EB)과 제어 전원 전압(EB)의 범위에서 서서히 변화한다. 이 때문에, 교류 전원 전압(Vi)이 하한 설정 전압(EB)으로부터 상한 설정 전압(VZ+ EB)까지의 범위인 경우에는, 스위치(Q1)의 스위칭 주파수(f)는 하한 주파수(f12)로부터 상한 주파수(f11)까지 서서히 변화한다.

다음으로, 교류 전원 전압(Vi)이 최대값 부근(예컨대 시각(t2∼t3), 시각(t6∼t7))인 경우에는, PWM 콤퍼레이터(116)는, 도 28에 도시하는 것과 같이, 피드백 신호(FB)의 값이 상한 주파수(f11)를 가지는 삼각파 신호의 값 이상일 때에 온이, 피드백 신호(FB)의 값이 상한 주파수(f11)를 가지는 삼각파 신호의 값 미만일 때에 오프가 되는 상한 주파수(f11)를 가지는 펄스 신호를 생성하고, 상기 펄스 신호를 스위치(Q1)에 인가한다.

한편, 교류 전원 전압(Vi)이 낮은 부분(예컨대 시각(t0∼t1), 시각(t4∼t5))인 경우에는, PWM 콤퍼레이터(116)는, 도 28에 도시하는 것과 같이, 피드백 신호(FB)의 값이 하한 주파수(f12)를 가지는 삼각파 신호의 값 이상일 때에 온이, 피드백 신호(FB)의 값이 하한 주파수(f12)를 가지는 삼각파 신호의 값 미만일 때에 오프가 되는 하한 주파수(f12)를 가지는 펄스 신호를 생성하고, 상기 펄스 신호를 스위치(Q1)에 인가한다.

또한, 교류 전원 전압(Vi)이 최대값 부근과 낮은 부분까지의 범위(예컨대 시각(t1∼t2), 시각(t3∼t4), 시각(t5∼t6))인 경우에는, PWM 콤퍼레이터(116)는, 하한 주파수(f12)로부터 상한 주파수(f11)까지의 범위에서 서서히 변화하는 주파수를 가지는 펄스 신호를 생성하고, 상기 펄스 신호를 스위치(Q1)에 인가한다.

이와 같이, 제1 실시예에 의하면, 제2 실시형태에 따른 역률 개선 회로의 효과가 얻어지는 동시에, 교류 전원 전압(Vi)에 따라서 스위치(Q1)의 스위칭 주파수(f)를 변화시켜, 교류 전원 전압(Vi)이 낮은 부분에서의 스위칭 주파수(f)를 저하시킴으로써, 도 24에 도시하는 것과 같이, 스위치(Q1)의 온 시간이 길어지고, 전류도 증가하여 부하(RL)에 전력을 공급할 수 있다. 또한, 스위칭 횟수가 감소하기 때문에, 스위칭 손실도 저감할 수 있다.

특히, 스위치(Q1)의 스위칭 주파수(f)로서 예컨대 100KHz를 상한 주파수로 하고, 인간이 들을 수 없는 주파수, 예컨대 20KHz를 하한 주파수로 하고, 다른 부 분을 교류 전원 전압(Vi)에 스위칭 주파수(f)를 비례시켰으므로, 스위칭 손실을 저감할 수 있으며, 또한, 가청 주파수 이하가 되어, 불쾌한 소음을 발생하는 일도 없다.

또한, 자속은 전류에 비례하기 때문에, 교류 전원 전압(Vi)이 최대값일 때(전류도 최대)에 최대 주파수로 하고, 다른 부분은 교류 전원 전압(Vi)에 비례시켜 주파수를 변화시키더라도, 승압 리액터(L1)의 자속은 최대값을 상회하지 않고, 승압 리액터(L1)는 대형화하지 않으며, 스위칭 손실을 저감할 수 있다.

또한, 스위치(Q1)의 스위칭 주파수(f)가 하한 주파수로부터 상한 주파수까지의 범위에 걸치므로, 발생하는 노이즈도 주파수에 대하여 분산하기 때문에, 노이즈를 저감할 수 있다. 이 때문에, 소형, 고 효율, 저 노이즈화할 수 있는 역률 개선 회로를 제공할 수 있다.

(제2 실시예)

도 29는 제5 실시형태에 따른 역률 개선 회로의 제2 실시예의 교류 전원 전압 파형과 VCO에 의해 변화하는 스위칭 주파수의 타이밍 차트이다.

도 26에 도시하는 제1 실시예에서는, 교류 전원 전압(Vi)이 낮은 부분에 도달하였을 때에, VCO(115)에 의해, 스위치(Q1)의 스위칭 주파수(f)를 하한 주파수(f12)(예컨대 20KHz)에 설정하였지만, 도 29에 도시하는 제2 실시예에서는, 교류 전원 전압(Vi)이 낮은 부분인 경우에, 하한 주파수(f12)미만에서는, VCO(115)에 의해, 주 스위치(Q1)의 동작을 정지시킨 것을 특징으로 한다. 이 정지 부분에서는, 입력 전류도 적기 때문에, 교류 전원 전류 파형의 왜곡도 최저한으로 억제된다.

(제3 실시예)

제3 실시예에서는, 교류 전원 전압이 설정 전압 이하인 경우에 주 스위치의 스위칭 주파수를 하한 주파수(예컨대 20KHz)에 설정하고, 교류 전원 전압이 설정 전압을 넘은 경우에 주 스위치의 스위칭 주파수를 상한 주파수(예컨대 100KHz)에 설정한 것을 특징으로 한다.

도 30은 제5 실시형태에 따른 역률 개선 회로의 제3 실시예의 VCO의 상세한 회로 구성도이다. 도 30에 도시하는 VCO(115A)에서, 전파 정류 회로(B1)의 양극 측 출력단(P1)에 저항(R1)이 접속되고, 저항(R1)에 직렬로 저항(R2)이 접속되어 있다. 콤퍼레이터(115b)는, 저항(R1)과 저항(R2)과의 접속점의 전압을 +단자에 입력하고, 기준 전압(Er1)을 -단자에 입력하여, 저항(R1)과 저항(R2)과의 접속점의 전압이 기준 전압(Er1)보다도 클 때 H레벨을 트랜지스터(TR1)의 베이스에 출력한다. 이 경우, 기준 전압(Er1)을 상기 설정 전압으로 설정한다.

트랜지스터(TR1)의 이미터는 접지되고, 트랜지스터(TR1)의 콜렉터는, 저항(R3)을 통하여 트랜지스터(TR2)의 베이스와 저항(R4)의 일단과 저항(R5)의 일단에 접속되어 있다. 저항(R4)의 타단은 전원(VB)에 접속되고, 저항(R5)의 타단은 접지되어 있다. 트랜지스터(TR2)의 이미터는 저항(R6)을 통하여 전원(VB)에 접속되고, 트랜지스터(TR2)의 콜렉터는 콘덴서(C)를 통하여 접지되어 있다.

콤퍼레이터(115c)에 히스테리시스를 갖게 하기 위해서, +단자와 출력 단자의 사이에는, 저항(R9)을 접속하고, +단자는, 저항(R8)을 통하여 접지되는 동시에, 저항(R10)을 통하여 전원(VB)에 접속되어 있다.

콤퍼레이터(115c)는, 콘덴서(C)의 전압을 일 단자에 입력하고 있다. 또한, 콘덴서(C)의 방전에, 출력 단자로부터 다이오드(D) 및 저항(R7)의 직렬 회로가 일 단자에 접속되어 있다. 도 31에 도시하는 것과 같이, 교류 전원 전압(Vi)이 설정 전압 이하인 경우에 스위치(Q1)의 스위칭 주파수(f)를 하한 주파수(f12)에 설정한 삼각파 신호를 생성하고, 교류 전원 전압(Vi)이 설정 전압을 넘은 경우에 스위치(Q1)의 스위칭 주파수(f)를 상한 주파수(f11)에 설정한 삼각파 신호를 생성한다.

다음으로, 이와 같이 구성된 제5 실시형태에 따른 역률 개선 회로의 제3 실시예의 동작을 도 30 및 도 31을 참조하면서 설명한다. 여기에서는, VCO(115A)의 동작에 관해서만 설명한다.

우선, VCO(115A)는, 전파 정류 회로(B1)로부터의 전파 정류 전압의 전압값에 따라서 스위치(Q1)의 스위칭 주파수(f)가 변화한 삼각파 신호를 생성한다.

여기서, 도 31의 타이밍 차트를 이용하여 설명하면 , 교류 전원 전압(Vi)이 설정 전압을 넘은 경우(예컨대 시각(t2∼t3), 시각(t5∼t6)), 콤퍼레이터(115b)로부터의 H레벨에 의해 트랜지스터(TR1)가 온한다. 이 때문에, 전원(VB)으로부터 저항(R4) 및 트랜지스터(TR2)의 베이스를 통하여 저항(R3)에 전류가 흐르기 때문에, 트랜지스터(TR2)의 콜렉터 전류가 증대한다. 그러면, 트랜지스터(TR2)의 콜렉터에 흐르는 전류에 의해 콘덴서(C)가 단시간에 충전된다. 즉, 콘덴서(C)의 전압(Ec)이 상승하여, 이 전압(Ec)이 콤퍼레이터(115c)에 입력되기 때문에, 콤퍼레이터(115c)는, 스위치(Q1)의 스위칭 주파수(f)를 상한 주파수(f11)(예컨대 100KHz)에 설정한 삼각파 신호를 생성한다.

한편, 교류 전원 전압(Vi)이 설정 전압 이하인 경우(예컨대 시각(t0∼t2), 시각(t3∼t5), 콤퍼레이터(115b)로부터 H레벨은 출력되지 않기 때문에, 트랜지스터(TR1)는 오프가 된다. 이 때문에, 트랜지스터(TR2)의 콜렉터 전류가 감소하기 때문에, 콘덴서(C)의 충전 시간은 길어진다. 즉, 콘덴서(C)의 전압(Ec)은 완만히 상승하여, 이 전압(Ec)이 콤퍼레이터(115c)에 입력되기 때문에, 콤퍼레이터(115c)는, 스위치(Q1)의 스위칭 주파수(f)를 하한 주파수(f12)(예컨대 20KHz)에 설정한 삼각파 신호를 생성한다.

다음으로, 교류 전원 전압(Vi)이 설정 전압을 넘은 경우(예컨대 시각(t2∼t3), 시각(t5∼t6)), PWM 콤퍼레이터(116)는, 피드백 신호(FB)의 값이 상한 주파수(f11)를 가지는 삼각파 신호의 값 이상일 때에 온으로, 피드백 신호(FB)의 값이 상한 주파수(f11)를 가지는 삼각파 신호의 값 미만일 때에 오프가 되는 상한 주파수(f11)를 가지는 펄스 신호를 생성하여, 펄스 신호를 스위치(Q1)에 인가한다.

한편, 교류 전원 전압(Vi)이 설정 전압 이하인 경우(예컨대 시각(t0∼t2), 시각(t3∼t5)), PWM 콤퍼레이터(116)는, 피드백 신호(FB)의 값이 하한 주파수(f12)를 가지는 삼각파 신호의 값 이상일 때에 온이, 피드백 신호(FB)의 값이 하한 주파수(f12)를 가지는 삼각파 신호의 값 미만일 때에 오프가 되는 하한 주파수(f12)를 가지는 펄스 신호를 생성하여, 펄스 신호를 스위치(Q1)에 인가한다.

이와 같이 제3 실시예에 의하면, 교류 전원 전압이 설정 전압 이하인 경우에 스위치(Q1)의 스위칭 주파수를 하한 주파수에 설정하고, 교류 전원 전압이 설정 전압을 넘은 경우에 스위치(Q1)의 스위칭 주파수를 상한 주파수에 설정하더라도, 제1 실시예의 효과와 거의 동등한 효과가 얻어진다.

또, 제5 실시형태에서는, 제2 실시형태의 제어 회로(10)를 제어 회로(10a)에 변경한 역률 개선 회로이지만, 본 발명은, 제5 실시형태의 제1 변형예로서, 제1 실시형태의 제어 회로(10)를 제어 회로(10a)로 변경한 역률 개선 회로에도 적용할 수 있다. 또한, 본 발명은, 제5 실시형태의 제2 변형예로서, 제3 실시형태의 제어 회로(10)를 제어 회로(10a)로 변경한 역률 개선 회로에도 적용할 수 있다.

(그 밖의 실시예)

도 32는, 제5 실시형태에 따른 역률 개선 회로의 그 밖의 실시예를 도시하는 회로 구성도이다. 이 실시예의 역률 개선 회로는, 도 32는, 도 21에 도시하는 제5 실시형태에 따른 역률 개선 회로의 구성에, 콘덴서(CX1), 다이오드(DX1), 다이오드(DX2)를 더 추가하여, 다이오드 리커버리에 의한 손실(즉, 다이오드(D1)의 리커버리 시에 발생하는 스파이크 전류나 스파이크 전압)을 저감한 것을 특징으로 한다.

또, 그 밖의 구성은, 도 21에 도시하는 제5 실시형태에 따른 역률 개선 회로의 구성과 동일하므로, 동일 부분에는 동일 부호를 붙이고, 그 설명은 생략한다.

다음으로, 이와 같이 구성된 제5 실시형태에 따른 그 밖의 실시예의 역률 개선 회로의 동작을 설명한다.

스위치(Q1)가 턴 온하면 다이오드(D1)의 리커버리에 의해, C1 → D1 → L2 → 5b → Q1 → C1의 경로로 전류가 흐르고, 다이오드(D1)의 리커버리가 종료하면 이 전류는 차단된다. 이 때, ZCS 리액터(L2)에 D1을 역 바이어스하는 방향으로 전압이 발생한다. 이 전압에 의해, L2 → 5b → Q1 → DX1 → CX1 → L2의 경로로 전류가 흘러, 콘덴서(CX1)에 전하를 축적한다. 그리고, 스위치(Q1)가 턴 오프하면, Vac1→B1→L1→L2→CX1→DX2→C1→R→B1→Vac1의 경로로 전류가 흐르고 이 전하를 부하로 환류시킨다.

이렇게 하여, 제5 실시형태에 따른 역률 개선 회로의 그 밖의 실시예에 의하면, 제5 실시형태에 따른 역률 개선 회로의 효과에 더하여, 다이오드 리커버리에 의한 손실을 더 저감할 수 있다.

(제6 실시형태)

다음으로 제6 실시형태에 따른 역률 개선 회로를 설명한다. 제1 내지 제5 실시형태에 따른 역률 개선 회로에서는, 주 스위치로서, 노멀리 오프 타입의 MOSFET 등을 이용하였다. 이 노멀리 오프 타입의 스위치는, 전원이 오프 시에 오프 상태가 되는 스위치이다.

한편, SIT(static induction transistor, 정전 유도 트랜지스터) 등의 노멀리 온 타입의 스위치는, 전원이 오프 시에 온 상태가 되는 스위치이다. 이 노멀리 온 타입의 스위치는, 스위칭 스피드가 빠르고, 온 저항도 낮아 스위칭 전원 등의 전력 변환 장치에 사용한 경우, 이상적인 소자이며, 스위칭 손실을 감소시켜 고 효율을 기대할 수 있다.

그러나, 노멀리 온 타입의 스위칭 소자에서는, 전원을 온 하면, 스위치가 온 상태이기 때문에, 스위치가 단락한다. 이 때문에, 노멀리 온 타입의 스위치를 기동할 수 없어, 특수한 용도 이외에는 사용할 수 없다.

그래서, 제6 실시형태에 따른 역률 개선 회로는, 제2 실시형태에 따른 역률 개선 회로의 구성을 갖는 동시에, 스위치(Q1)에 노멀리 온 타입의 스위치를 사용하기 때문에, 교류 전원 온 시에, 콘덴서의 돌입 전류를 경감할 목적으로 삽입되어 있는 돌입 전류 제한 저항의 전압 강하에 의한 전압을, 노멀리 온 타입의 스위치의 역 바이어스 전압으로 사용하여, 전원 온 시의 문제를 없애는 구성을 추가한 것을 특징으로 한다.

도 33은 제6 실시형태에 따른 역률 개선 회로를 도시하는 회로 구성도이다. 도 33에 도시하는 역률 개선 회로는, 도 10에 도시하는 제2 실시형태에 따른 역률 개선 회로의 구성을 갖는 동시에, 교류 전원(Vac1)으로부터 입력되는 교류 전원 전압을 전파 정류 회로(B1)로 정류하여, 얻어진 전압을 별도의 직류 전압으로 변환하여 출력하는 것으로, 전파 정류 회로(B1)의 음극 측 출력단(P2)과 전류 검출 저항(R)의 사이에는, 돌입 전류 제한 저항(R1)이 접속되어 있다.

전파 정류 회로(B1)의 양극 측 출력단(P1)에는, 승압 리액터(L1)의 승압 코일(5a)을 통하여 SIT 등의 노멀리 온 타입의 스위치(Q1n)가 접속되고, 스위치(Q1n)는, 제어 회로(11)의 PWM 제어에 의해 온/오프한다.

또한, 돌입 전류 제한 저항(R1)의 양단에는 스위치(S1)가 접속되어 있다. 이 스위치(S1)는, 예컨대 노멀리 오프 타입의 MOSFET, BJT(바이폴라 접합 트랜지스터) 등의 반도체 스위치이고, 제어 회로(11)로부터의 단락 신호에 의해 온 제어된다.

돌입 전류 제한 저항(R1)의 양단에는, 콘덴서(C6)와 저항(R2)과 다이오드(D5)로 이루어지는 기동 전원부(12)가 접속되어 있다. 이 기동 전원부(12)는, 돌 입 전류 제한 저항(R1)의 양단에 발생하는 전압을 취출하여, 콘텐서(C6)의 양단 전압을 스위치(Q1n)의 게이트로의 역 바이어스 전압으로서 사용하기 위해서, 제어 회로(11)에 출력한다. 또한, 평활 콘덴서(C1)에 충전된 충전 전압을 제어 회로(11)에 공급한다.

제어 회로(11)는, 교류 전원(Vac1)을 온 하였을 때에, 콘덴서(C6)로부터 공급된 전압에 의해 기동하고, 제어 신호로서 단자(b)로부터 스위치(Q1n)의 게이트에 역 바이어스 전압을 출력하여, 스위치(Q1n)를 오프시킨다. 이 제어 신호는, 예컨대, -15V와 0V의 펄스 신호로 이루어지고, -15V의 전압에 의해 스위치(Q1n)가 오프하고, 0V의 전압에 의해 스위치(Q1n)가 온 한다.

제어 회로(11)는, 평활 콘덴서(C1)의 충전이 완료한 후, 단자(b)로부터 제어 신호로서 0V와 -15V의 펄스 신호를 스위치(Q1n)의 게이트에 출력하고, 스위치(Q1n)를 스위칭 동작시킨다. 제어 회로(11)는, 스위치(Q1n)를 스위칭 동작시킨 후, 소정 시간 경과 후에 스위치(S1)의 게이트에 단락 신호를 출력하여, 스위치(S1)를 온시킨다.

또한, 승압 리액터(L1)에 설치된 보조 코일(5d)의 일단은, 스위치(Q1n)의 일단과 콘덴서(C7)의 일단과 제어 회로(11)에 접속되며, 보조 코일(5d)의 타단은, 다이오드(D7)의 캐소드에 접속되고, 다이오드(D7)의 애노드는 콘덴서(C7)의 타단 및 제어 회로(11)의 단자(c)에 접속되어 있다. 보조 코일(5d)과 다이오드(D7)와 콘덴서(C7)는 통상 동작 전원부(13)를 구성하고, 이 통상 동작 전원부(13)는, 보조 코일(5d)에서 발생한 전압을 다이오드(D7) 및 콘덴서(C7)를 통하여 제어 회로(11)에 공급한다.

또, 제어 회로(11)는, 제2 실시형태의 제어 회로(10)의 기능도 갖고 있다. 여기서는, 도면의 복잡화를 피하기 위해서, 제어 회로(10)를 구성하고 있는, 오차 증폭기(111), 승산기(112), 오차 증폭기(113), OSC(114), PWM 콤퍼레이터(116)를 생략하였다.

다음으로 이와 같이 구성된 제6 실시형태에 따른 역률 개선 회로의 동작을 도 33 내지 도 35를 참조하면서 설명한다.

또, 도 35에 있어서, Vac1은, 교류 전원(Vac1)의 교류 전원 전압을 나타내고, 입력 전류는, 교류 전원(Vac1)에 흐르는 전류를 나타내고, R1전압은, 돌입 전류 제한 저항(R1)에 발생하는 전압을 나타내며, C1전압은, 평활 콘덴서(C1)의 전압을 나타내고, C6전압은, 콘덴서(C6)의 전압을 나타내며, 제어 신호는, 제어 회로(11)의 단자(b)로부터 스위치(Q1n)의 게이트로 출력되는 신호를 나타낸다.

우선, 시각(t0)에서, 교류 전원(Vac1)을 인가(온)하면, 교류 전원(Vac1)의 교류 전원 전압은 전파 정류 회로(B1)로 전파 정류된다. 이 때, 노멀리 온 타입의 스위치(Q1n)는, 온 상태이고, 스위치(S1)는, 오프상태이다. 이 때문에, 전파 정류 회로(B1)로부터의 전압은, 평활 콘덴서(C1)를 통하여 돌입 전류 제한 저항(R1)에 인가된다(도 34중의 ①).

이 돌입 전류 제한 저항(R1)에 발생한 전압은, 다이오드(D5), 저항(R2)을 통하여 콘덴서(C6)에 축적된다(도 34중의 ②). 여기서, 콘덴서(C6)의 단자(f) 측이 예컨대 영 전위가 되고, 콘덴서(C6)의 단자(g) 측이 예컨대 음 전위가 된다. 이 때문에, 콘덴서(C6)의 전압은, 도 34에 도시하는 것과 같이, 음 전압(역 바이어스 전압)이 된다. 이 콘덴서(C6)의 음 전압이 단자(a)를 통하여 제어 회로(11)에 공급된다.

그리고, 콘덴서(C6)의 전압이, 스위치(Q1n)의 스레스홀드 전압(THL)이 된 시점(도 35의 시각(t1))에서, 제어 회로(11)는, 단자(b)로부터 -15V의 제어 신호를 스위치(Q1n)의 게이트에 출력한다(도 34중의 ③). 이 때문에, 스위치(Q1n)는, 오프 상태가 된다.

그러면, 전파 정류 회로(B1)로부터의 전압에 의해, 평활 콘덴서(C1)는, 충전되어(도 34중의 ④), 평활 콘덴서(C1)의 전압이 상승해가서, 평활 콘덴서(C1)의 충전이 완료한다.

다음으로, 시각(t2)에서, 제어 회로(11)는, 스위칭 동작을 개시시킨다.

처음에, 단자(b)로부터 0V의 제어 신호를 스위치(Q1n)의 게이트에 출력한다(도 34중의 ⑤). 이 때문에, 스위치(Q1n)는, 온 상태가 되기 때문에, 전파 정류 회로(B1)의 양극 측 출력단(P1)으로부터 승압 리액터(L1)의 승압 코일(5a)을 통하여 스위치(Q1n)에 전류가 흘러(도 34중의 ⑥), 승압 리액터(L1)에 에너지가 축적된다.

또한, 승압 리액터(L1)와 전자 결합하고 있는 보조 코일(5d)에도 전압이 발생하고, 발생한 전압은, 다이오드(D7) 및 콘덴서(C7)를 통하여 제어 회로(11)에 공급된다(도 34중의 ⑦). 이 때문에, 제어 회로(11)가 동작을 계속할 수 있으므로, 스위치(Q1n)의 스위칭 동작을 계속하여 행할 수 있다.

다음으로, 시각(t3)에서, 단자(b)로부터 -15V의 제어 신호를 스위치(Q1n)의 게이트에 출력한다. 이 때문에, 시각(t3)에 스위치(Q1n)가 오프하여, 전류(D2i)가 다이오드(D2)를 통하여 평활 콘덴서(C1)에 흘러 부하(RL)에 전력이 공급된다. 또한, ZCS 리액터(L2)에 축적된 에너지에 의해 전류(D1i)가 다이오드(D1)를 통하여 평활 콘덴서(C1)에 흘러 부하(RL)에 전력이 공급된다.

또한, 시각(t3)에 제어 회로(11)로부터 단락 신호를 스위치(S1)에 출력하면, 스위치(S1)가 온하여(도 34중의 ⑧), 돌입 전류 제한 저항(R1)의 양단이 단락된다. 이 때문에, 돌입 전류 제한 저항(R1)의 손실을 감소할 수 있다.

또, 시각(t3)은, 교류 전원(Vac1)을 온하였을 때(시각(t0))로부터의 경과 시간으로서 설정되고, 예컨대 평활 콘덴서(C1)와 돌입 전류 제한 저항(R1)의 시 정수(τ= C1·R1)의 약 5배 이상의 시간으로 설정된다. 이후, 스위치(Q1n)는 온/오프에 의한 스위칭 동작을 되풀이한다. 스위치(Q1)가 스위칭 동작을 개시한 후에는, 스위치(Q1n)는, 도 3에 도시하는 제1 실시형태에 따른 역률 개선 회로의 스위치(Q1)의 동작, 즉, 도 5 내지 도 7에 도시하는 타이밍 차트에 따른 동작과 동일하게 동작한다.

이와 같이 제6 실시형태에 따른 역률 개선 회로에 의하면, 제2 실시형태의 효과가 얻어지는 동시에, 제어 회로(11)는, 교류 전원(Vac1)이 온되었을 때에 돌입 전류 제한 저항(R1)에 발생한 전압에 의해 스위치(Q1n)를 오프시키고, 평활 콘덴서(C1)가 충전된 후, 스위치(Q1n)를 온/오프시키는 스위칭 동작을 개시시키므로, 전원 온 시에서의 문제도 없어진다. 따라서, 노멀리 온 타입의 반도체 스위치가 사용 가능해져, 손실이 적은, 즉, 고 효율인 역률 개선 회로를 제공할 수 있다.

또, 제6 실시형태는, 제2 실시형태의 구성에 도 33에 도시하는 것과 같은 노멀리 온 회로를 추가하였으나, 예컨대, 본 발명은, 제1 실시형태의 구성에 도 31에 도시하는 것과 같은 노멀리 온 회로를 추가하여도 되고, 또한, 제3 실시형태 또는 제4 실시형태 또는 제5 실시형태의 구성에 도 33에 도시하는 것과 같은 노멀리 온 회로를 추가하여도 된다.

도 36은 제6 실시형태에 따른 역률 개선 회로의 그 밖의 실시예를 도시하는 회로 구성도이다. 이 실시예의 역률 개선 회로는, 도 36은, 도 33에 도시하는 제6 실시형태에 따른 역률 개선 회로의 구성에, 콘덴서(CX1), 다이오드(DX1), 다이오드(DX2)를 더 추가하여, 다이오드 리커버리에 의한 손실(즉, 다이오드(D1)의 리커버리 시에 발생하는 스파이크 전류나 스파이크 전압)을 저감한 것을 특징으로 한다.

또, 그 밖의 구성은, 도 33에 도시하는 제6 실시형태에 따른 역률 개선 회로의 구성과 동일하므로, 동일 부분에는 동일 부호를 붙이고, 그 설명은 생략한다.

다음으로, 이와 같이 구성된 제6 실시형태에 따른 그 밖의 실시예의 역률 개선 회로의 동작을 설명한다.

스위치(Q1n)가 턴 온하면 다이오드(D1)의 리커버리에 의해, C1 → D1 → L2 → 5b → Q1n → C1의 경로로 전류가 흐르고, 다이오드(D1)의 리커버리가 종료하면 이 전류는 차단된다. 이 때, ZCS 리액터(L2)에 D1을 역 바이어스하는 방향으로 전압이 발생한다. 이 전압에 의해, L2 → 5b → Q1n → DX1 → CX1 → L2의 경로로 전류가 흘러, 콘덴서(CX1)에 전하를 축적한다. 그리고, 스위치(Q1n)가 턴 오프하면, Vac1 → B1 → L1 → L2 → CX1 → DX2 → C1 → R → B1 → Vac1의 경로로 전 류가 흘러 이 전하를 부하로 환류시킨다.

이렇게 하여, 제6 실시형태에 따른 역률 개선 회로의 그 밖의 실시예에 의하면, 제6 실시형태에 따른 역률 개선 회로의 효과에 더하여, 다이오드 리커버리에 의한 손실을 더 저감할 수 있다.

이상 설명한 것과 같이, 본 발명에 의하면, 스위치가 온 시에 ZCS 동작이 되어, 스위칭 손실이 저감하여, 효율이 향상한다. 또한, 스위치가 온 시에 ZCS 동작이 되고, 스위치가 오프 시에 ZVS 동작이 되어, 스위칭 손실이 더 저감하여, 효율이 향상한다. 또한, 스위칭 노이즈도 저감하고, 필터를 소형화할 수 있어, 소형, 저 노이즈, 고 효율인 승압형의 역률 개선 회로를 제공할 수 있다.

Claims

교류 전원의 교류 전원 전압을 정류 회로로 정류한 정류 전압을 승압 리액터를 통하여 입력하여 주 스위치에 의해 온/오프하여 입력 역률을 개선하는 동시에, 직류의 출력 전압으로 변환하는 역률 개선 회로로서,

상기 정류 회로의 한 쪽의 출력단과 다른 쪽의 출력단의 사이에 접속되고, 상기 승압 리액터에 권회된 승압 코일 및 권상 코일과 제1 다이오드와 평활 콘덴서로 이루어지는 제1 직렬 회로와,

상기 정류 회로의 한 쪽의 출력단과 다른 쪽의 출력단의 사이에 접속되고, 상기 승압 리액터의 승압 코일과 제로 전류 스위치 리액터와 상기 주 스위치로 이루어지는 제2 직렬 회로와,

상기 주 스위치와 상기 제로 전류 스위치 리액터와의 접속점과, 상기 평활 콘덴서의 사이에 접속된 제2 다이오드와,

상기 주 스위치를 온/오프 제어함으로써 상기 평활 콘덴서의 출력 전압을 소정 전압으로 제어하는 제어 수단을 갖는 것을 특징으로 하는 역률 개선 회로.
교류 전원의 교류 전원 전압을 정류 회로로 정류한 정류 전압을 승압 리액터를 통하여 입력하여 주 스위치에 의해 온/오프하여 입력 역률을 개선하는 동시에, 직류의 출력 전압으로 변환하는 역률 개선 회로로서,

상기 정류 회로의 한 쪽의 출력단과 다른 쪽의 출력단의 사이에 접속되고, 상기 승압 리액터에 권회된 승압 코일 및 권상 코일과 제로 전류 스위치 리액터와 제1 다이오드와 평활 콘덴서로 이루어지는 제1 직렬 회로와,

상기 정류 회로의 한 쪽의 출력단과 다른 쪽의 출력단의 사이에 접속되고, 상기 승압 리액터의 승압 코일과 상기 주 스위치로 이루어지는 제2 직렬 회로와,

상기 승압 리액터의 승압 코일과 권상 코일과의 접속점 및 상기 주 스위치와 상기 평활 콘덴서의 사이에 접속된 제2 다이오드와,

상기 주 스위치를 온/오프 제어함으로써 상기 평활 콘덴서의 출력 전압을 소정 전압으로 제어하는 제어 수단을 갖는 것을 특징으로 하는 역률 개선 회로.
제1항 또는 제2항에 있어서, 상기 주 스위치에 병렬로 접속되고, 제3 다이오드와 스너버 콘덴서로 이루어지는 제3 직렬 회로와,

상기 제3 다이오드와 상기 스너버 콘덴서와의 접속점과, 상기 제1 다이오드의 일단의 사이에 접속되고, 제4 다이오드와 상기 승압 리액터에 권회된 회생 코일과 한류(current-limiting) 리액터와 회생 콘덴서로 이루어지는 제4 직렬 회로와,

상기 회생 콘덴서와 상기 한류 리액터와의 접속점과, 상기 제1 다이오드의 타단과 상기 평활 콘덴서의 접속점의 사이에 접속된 제5 다이오드를 더 갖는 것을 특징으로 하는 역률 개선 회로.
제3항에 있어서, 상기 제로 전류 스위치 리액터 및 상기 한류 리액터는, 상기 승압 리액터의 코일간의 누설 인덕터로 이루어지는 것을 특징으로 하는 역률 개선 회로.
제4항에 있어서, 상기 승압 리액터는, 상기 승압 코일에 대하여, 상기 권상 코일 및 상기 회생 코일이 소(疎)(nondense) 결합이 되도록 코어에 권회되어 이루어지는 것을 특징으로 하는 역률 개선 회로.
제4항에 있어서, 상기 승압 리액터는, 상기 권상 코일과 상기 승압 코일 및 상기 회생 코일의 사이에 자속의 바이패스 루트를 설치하여 이루어지는 것을 특징으로 하는 역률 개선 회로.
제1항 또는 제2항에 있어서, 상기 주 스위치에 병렬로 접속되고, 제3 다이오드와 스너버 콘덴서로 이루어지는 제3 직렬 회로와,

상기 제3 다이오드와 상기 스너버 콘덴서와의 접속점과, 상기 제1 다이오드의 일단의 사이에 접속되고, 제4 다이오드와 콘덴서와 회생 콘덴서로 이루어지는 제4 직렬 회로와,

상기 회생 콘덴서와 상기 콘덴서와의 접속점과, 상기 제1 다이오드의 타단과 상기 평활 콘덴서와의 접속점의 사이에 접속된 제5 다이오드를 더 갖는 것을 특징으로 하는 역률 개선 회로.
제3항에 있어서, 상기 제어 수단은, 상기 주 스위치의 턴 온 시에 제로 전류 스위칭을 실행시키고, 상기 주 스위치의 턴 오프 시에 제로 전압 스위칭을 실행시키는 것을 특징으로 하는 역률 개선 회로.
제1항 또는 제2항에 있어서, 상기 제어 수단은, 상기 주 스위치의 스위칭 주파수를 상기 교류 전원의 교류 전원 전압값에 따라서 제어하는 것을 특징으로 하는 역률 개선 회로.
제9항에 있어서, 상기 제어 수단은,

상기 출력 전압과 기준 전압과의 오차를 증폭하여 제1 오차 전압 신호를 생성하는 제1 오차 전압 생성 수단과,

이 제1 오차 전압 생성 수단의 제1 오차 전압 신호와 상기 정류 회로의 정류 전압을 승산하여 승산 출력 전압을 생성하는 승산 출력 전압 생성 수단과,

상기 정류 회로에 흐르는 입력 전류를 검출하는 전류 검출 수단과,

이 전류 검출 수단으로 검출된 입력 전류에 따른 전압과 상기 승산 출력 전압 생성 수단의 승산 출력 전압의 오차를 증폭하여 제2 오차 전압 신호를 생성하는 제2 오차 전압 생성 수단과,

상기 정류 회로의 정류 전압값에 따라서 상기 주 스위치의 스위칭 주파수를 변화시키는 주파수 제어 신호를 생성하는 주파수 제어 수단과,

상기 제2 오차 전압 생성 수단의 제2 오차 전압 신호에 근거하여 펄스 폭을 제어하고 또한 상기 주파수 제어 수단으로 생성된 상기 주파수 제어 신호에 따라서 상기 주 스위치의 스위칭 주파수를 변화시키는 펄스 신호를 생성하고, 펄스 신호를 상기 주 스위치에 인가하여 상기 출력 전압을 소정 전압으로 제어하는 펄스 폭 제어 수단을 갖는 것을 특징으로 하는 역률 개선 회로.
제9항에 있어서, 상기 제어 수단은, 상기 교류 전원 전압이 하한 설정 전압 이하인 경우에, 상기 스위칭 주파수를 하한 주파수에 설정하고, 상기 교류 전원 전압이 상한 설정 전압 이상인 경우에 상기 스위칭 주파수를 상한 주파수에 설정하고, 상기 교류 전원 전압이 상기 하한 설정 전압으로부터 상기 상한 설정 전압까지의 범위인 경우에, 상기 스위칭 주파수를 상기 하한 주파수로부터 상기 상한 주파수까지 서서히 변화시키는 것을 특징으로 하는 역률 개선 회로.
제11항에 있어서, 상기 제어 수단은, 상기 교류 전원 전압이 상기 하한 설정 전압 미만인 경우에는, 상기 주 스위치의 스위칭 동작을 정지시키는 것을 특징으로 하는 역률 개선 회로.
제1항 또는 제2항에 있어서, 상기 정류 회로와 상기 평활 콘덴서의 사이에 접속되고, 상기 교류 전원이 온되었을 때에 상기 평활 콘덴서의 돌입 전류를 경감하는 돌입 전류 제한 저항을 가지고,

상기 주 스위치는, 노멀리 온(normally on) 타입의 스위치로 이루어지고,

상기 제어 수단은, 상기 교류 전원이 온되었을 때에 상기 돌입 전류 제한 저항에 발생한 전압에 의해 상기 주 스위치를 오프시키고, 상기 평활 콘덴서가 충전된 후, 상기 주 스위치를 온/오프시키는 스위칭 동작을 개시시키는 것을 특징으로 하는 역률 개선 회로.
제13항에 있어서, 상기 승압 리액터는, 보조 코일을 더 구비하고, 상기 보조 코일에 발생하는 전압을 상기 제어 수단에 공급하는 통상 동작 전원부를 갖는 것을 특징으로 하는 역률 개선 회로.
제13항에 있어서, 상기 돌입 전류 제한 저항에 병렬로 접속된 반도체 스위치를 가지고,

상기 제어 수단은, 상기 주 스위치의 스위칭 동작을 개시시킨 후, 상기 반도체 스위치를 온시키는 것을 특징으로 하는 역률 개선 회로.
제1항에 있어서, 상기 승압 리액터의 권상 코일과 상기 제1 다이오드와의 접속점과, 상기 평활 콘덴서의 사이에 접속된 제1 콘덴서와 제6 다이오드로 이루어지는 제5 직렬 회로와,

상기 제1 콘덴서와 상기 제6 다이오드와의 접속점과, 상기 평활 콘덴서의 사이에 접속된 제7 다이오드를 더 갖는 것을 특징으로 하는 역률 개선 회로.
제2항에 있어서, 상기 제로 전류 스위치 리액터와 상기 제1 다이오드와의 접 속점과, 상기 평활 콘덴서의 사이에 접속된 제1 콘덴서와 제6 다이오드로 이루어지는 제5 직렬 회로와,

상기 제1 콘덴서와 상기 제6 다이오드와의 접속점과, 상기 평활 콘덴서의 사이에 접속된 제7 다이오드를 더 갖는 것을 특징으로 하는 역률 개선 회로.
제1항 또는 제2항에 있어서, 상기 승압 리액터는, 자기 회로가 형성된 제1 레그 내지 제3 레그로 이루어지는 코어를 가지고, 상기 제1 레그에 상기 승압 코일이 권회되고, 상기 제2 레그에 상기 권상 코일이 권회되며, 상기 제3 레그는 패스 코어(pass core)로서 이용되는 것을 특징으로 하는 역률 개선 회로.
제3항에 있어서, 상기 승압 리액터는, 자기 회로가 형성된 제1 레그 내지 제3 레그로 이루어지는 코어를 가지고, 상기 제1 레그에 상기 승압 코일이 권회되고, 상기 제2 레그에 상기 권상 코일이 권회되며, 상기 제3 레그에 상기 회생 코일이 권회되어 이루어지는 것을 특징으로 하는 역률 개선 회로.
제18항에 있어서, 상기 코어의 각각의 레그는, 동일 두께의 갭을 갖는 것을 특징으로 하는 역률 개선 회로.
제20항에 있어서, 상기 코어에 형성된 각 갭에는, 각 코일에 흐르는 전류에 따라서 투자율이 변화하는 자성체가 설치되는 것을 특징으로 하는 역률 개선 회로.
제20항에 있어서, 상기 코어에 형성된 각 갭에는, 각 코일에 흐르는 전류에 따라서 투자율이 변화하는 자성체와 에어갭이 설치되는 것을 특징으로 하는 역률 개선 회로.
제7항에 있어서, 상기 제어 수단은, 상기 주 스위치의 턴 온 시에 제로 전류 스위칭을 실행시키고, 상기 주 스위치의 턴 오프 시에 제로 전압 스위칭을 실행시키는 것을 특징으로 하는 역률 개선 회로.
제19항에 있어서, 상기 코어의 각각의 레그는, 동일 두께의 갭을 갖는 것을 특징으로 하는 역률 개선 회로.
제24항에 있어서, 상기 코어에 형성된 각 갭에는, 각 코일에 흐르는 전류에 따라서 투자율이 변화하는 자성체가 설치되는 것을 특징으로 하는 역률 개선 회로.
제24항에 있어서, 상기 코어에 형성된 각 갭에는, 각 코일에 흐르는 전류에 따라서 투자율이 변화하는 자성체와 에어갭이 설치되는 것을 특징으로 하는 역률 개선 회로.
제5항에 있어서, 상기 승압 리액터는, 상기 권상 코일과 상기 승압 코일 및 상기 회생 코일의 사이에 자속의 바이패스 루트를 설치하여 이루어지는 것을 특징으로 하는 역률 개선 회로.