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KR101085620B1 - 불휘발성 메모리 소자의 게이트 패턴 형성방법 - Google Patents

불휘발성 메모리 소자의 게이트 패턴 형성방법 Download PDF

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KR101085620B1
KR101085620B1 KR1020090057125A KR20090057125A KR101085620B1 KR 101085620 B1 KR101085620 B1 KR 101085620B1 KR 1020090057125 A KR1020090057125 A KR 1020090057125A KR 20090057125 A KR20090057125 A KR 20090057125A KR 101085620 B1 KR101085620 B1 KR 101085620B1
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주식회사 하이닉스반도체
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Abstract

본 발명은 게이트 패턴의 측벽이 과도하게 식각되는 것을 방지할 수 있는 불휘발성 메모리 소자의 게이트 패턴 형성방법에 관한 것이다.
본 발명에 따른 불휘발성 메모리 소자의 게이트 패턴 형성방법은 도전막 및 게이트 절연막을 식각한 후, 도전막과 게이트 절연막의 측벽에 보호막을 형성한다. 이어서 본 발명에 따른 불휘발성 메모리 소자의 게이트 패턴 형성방법은 도전막과 게이트 절연막의 측벽이 보호막에 의해 보호되는 상태에서 트렌치를 형성하기 위한 반도체 기판의 식각 공정을 실시한다. 따라서 본 발명은 트렌치를 형성하기 위한 반도체 기판의 식각 공정 진행시 도전막의 측벽이 식각되는 것을 방지할 수 있다.
보호막, 게이트 절연막, 측벽, 산화

Description

불휘발성 메모리 소자의 게이트 패턴 형성방법{Manufacturing method of gate pattern for nonvolatile memory device}
본 발명은 불휘발성 메모리 소자의 제조 방법에 관한 것으로 특히, 불휘발성 메모리 소자의 게이트 패턴 형성방법에 관한 것이다.
불휘발성 메모리 소자는 메모리 셀 어레이 영역 및 주변 영역을 포함한다. 메모리 셀 어레이 영역에는 다수의 스트링 구조가 형성되며, 각각의 스트링 구조는 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 데이터를 저장하는 다수의 메모리 셀들이 직렬로 연결되어 구성된다. 또한 스트링 구조들은 반도체 기판의 소자 분리 영역에 형성된 소자 분리막을 사이에 두고 분리된다. 그리고 주변 영역은 전원 공급 회로와 메모리 셀의 프로그램, 소거 및 독출 동작을 제어하기 위한 제어 회로를 구성하는 회로 소자들이 형성되는 영역이다. 회로 소자들은 저전압 또는 고전압 NMOS트랜지스터와, PMOS트랜지스터를 포함한다.
고집적화에 유리한 낸드 플래시 메모리 소자의 경우, 메모리 셀들의 게이트 패턴은 전하 저장막으로 이용되는 폴리 실리콘막을 포함한다. 전하 저장막으로 이용되는 폴리 실리콘막은 메모리 셀 별로 분리된 패턴으로 형성된다. 이와 같이 전하 저장막으로 이용되는 폴리 실리콘막을 메모리 셀별로 분리된 패턴으로 형성하기 위해, 소자 분리막이 형성될 영역을 정의하는 트렌치 형성 공정을 이용할 수 있다. 이와 같이 소자 분리막이 형성될 영역을 정의하는 트렌치 형성 공정을 이용하여 전하 저장막으로 이용되는 폴리 실리콘막을 패터닝하는 경우, 전하 저장막과 소자 분리 영역의 정렬 오차를 개선할 수 있는 장점이 있다. 이하, 도 1을 참조하여 소자 분리막이 형성될 영역을 정의하는 트렌치 형성 공정을 이용하여 전하 저장막으로 이용되는 폴리 실리콘막을 패터닝하는 방법에 대해 설명한다.
도 1은 불휘발성 메모리 소자의 메모리 셀 어레이 영역 및 주변 영역을 나타내는 단면도이다. 특히, 도 1은 메모리 셀 어레이 영역 중 메모리 셀이 형성되는 일부 영역과, 주변 영역 중 고전압 회로 소자가 형성되는 일부 영역을 도시한 것이다.
도 1을 참조하면, 다수의 메모리 셀 들 및 회로 소자들은 트렌치(19)에 의해 정의되는 반도체 기판(11)의 활성 영역 상부에 형성된다. 트렌치(19)는 반도체 기판(11)을 식각하여 형성된 것으로서, 소자 분리 영역 및 활성 영역을 정의한다. 소자 분리 영역은 트렌치(19)가 형성된 영역으로서, 후속 공정에서 소자 분리막이 형성될 영역이다. 활성 영역은 트렌치(19)가 형성되지 않은 영역이다. 즉, 활성 영역은 트렌치(19)의 형성으로 인하여 서로 분리되는 영역으로서 트렌치(19)와 나란하게 트렌치(19)들 사이에 정의된다.
트렌치(19)의 형성 공정을 상세히 하면, 먼저 반도체 기판(11)의 상부에 게이트 절연막(13), 전하 저장막용 폴리 실리콘막(15) 및 소자 분리 하드 마스크 패턴(17)들을 적층한다. 이 후, 소자 분리 하드 마스크 패턴(17)을 식각 베리어로 이용한 식각 공정으로 전하 저장막용 폴리 실리콘막(15), 게이트 절연막(13), 및 반도체 기판(11)을 순차적으로 식각한다. 이로써, 반도체 기판(11) 중 소자 분리 하드 마스크 패턴(17)들 사이의 개구된 영역에는 트렌치(19)가 형성된다. 반면, 소자 분리 하드 마스크 패턴(17)들을 통해 차단된 영역에는 전하 저장막용 폴리 실리콘막(15) 및 게이트 절연막(13)이 잔여한다.
소자 분리 하드 마스크 패턴(17)을 식각 베리어로 이용한 식각 공정은 주변 영역과 메모리 셀 어레이 영역에서 동시에 실시될 수 있다. 그러나, 소자 분리 하드 마스크 패턴(17)을 식각 베리어로 이용하여 반도체 기판(11)을 식각하는 과정에서 전하 저장막용 폴리 실리콘막(15)의 측벽은 이미 노출된 상태이다. 이에 따라 반도체 기판(11)을 식각하는 과정에서 이용되는 식각 물질(Etchant)이 폴리 실리콘막(15)에 침투하여 폴리 실리콘막(15)의 측벽(X)이 식각될 수 있다. 이 때, 폴리 실리콘막(15)의 측벽(X)이 과도하게 식각되는 경우 소자의 결함을 유발한다.
본 발명은 게이트 패턴의 측벽이 과도하게 식각되는 것을 방지할 수 있는 불휘발성 메모리 소자의 게이트 패턴 형성방법을 제공한다.
본 발명의 실시 예에 따른 불휘발성 메모리 소자의 게이트 패턴 형성방법은 반도체 기판의 상부에 게이트 절연막 및 제1 도전막을 적층하는 단계, 상기 제1 도전막의 상부에 소자 분리 하드 마스크 패턴들을 형성하는 단계, 상기 소자 분리 하드 마스크 패턴을 식각 베리어로 이용하여 상기 게이트 절연막이 노출되도록 상기 제1 도전막을 식각하는 단계, 상기 소자 분리 하드 마스크 패턴을 식각 베리어로 이용하여 상기 반도체 기판이 노출되도록 상기 게이트 절연막을 식각하는 단계, 상기 반도체 기판이 노출된 후, 상기 제1 도전막의 측벽 및 상기 게이트 절연막의 측벽에 보호막을 형성하는 단계, 및 상기 보호막 및 상기 소자 분리 하드 마스크 패턴을 식각 베리어로 이용하여 상기 반도체 기판을 식각하여 상기 반도체 기판에 트렌치를 형성하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 불휘발성 메모리 소자의 게이트 패턴 형성방법은 반도체 기판의 상부에 게이트 절연막 및 제1 도전막을 적층하는 단계, 상기 제1 도전막 및 상기 게이트 절연막의 적층 구조가 다수의 적층 패턴으로 분리되어 상기 반도체 기판이 노출되도록 상기 제1 도전막 및 상기 게이트 절연막을 식각하 는 단계, 상기 적층 패턴의 측벽에 보호막을 형성하는 단계, 및 상기 반도체 기판을 식각하여 상부 모서리를 포함하는 트렌치를 형성하면서 상기 상부 모서리가 노출되어 식각되도록 상기 보호막을 식각하여 상기 상부 모서리를 라운딩 처리하는 단계를 포함한다.
상기 게이트 절연막은 CHF3 및 CF4를 포함하는 식각 물질을 이용하여 식각한다.
상기 반도체 기판은 메모리 셀 어레이 영역 및 주변 영역을 포함하고, 상기 게이트 절연막은 상기 메모리 셀 어레이 영역의 상부에서보다 상기 주변 영역의 상부에서 더 두꺼운 두께로 형성된다.
상기 보호막을 형성하는 단계는 산화 공정으로 실시된다. 상기 산화 공정은 200℃ 내지 300℃의 온도에서 실시되는 것이 바람직하다.
상기 보호막을 형성하는 단계는 O2가스를 이용하여 실시되거나, O2 및 N2 혼합가스를 이용하여 실시된다.
상기 트렌치를 형성하는 단계 이후, 상기 트렌치의 표면에 측벽 산화막이 형성되도록 산화 공정을 실시한다. 상기 측벽 산화막이 형성되도록 산화 공정을 실시하는 단계에서 상기 게이트 절연막의 가장자리의 두께가 두꺼워진다.
상기 보호막은 20Å 내지 50Å의 두께로 형성하는 것이 바람직하다.
상기 보호막의 두께는 상기 게이트 절연막의 두께보다 얇게 형성하는 것이 바람직하다.
상기 트렌치를 형성하는 단계 이후, 상기 트렌치 내부에 소자 분리막을 형성하는 단계, 상기 소자 분리 하드 마스크 패턴을 제거하는 단계, 상기 소자 분리막 및 상기 제1 도전막의 표면에 유전체막을 형성하는 단계, 및 상기 유전체막의 상부에 제2 도전막을 형성하는 단계를 포함한다.
본원 발명은 트렌치를 형성하기 위한 식각 공정을 실시하는 동안 제1 도전막의 측벽이 보호막을 통해 보호되도록 함으로써 전하 저장막으로 이용되는 제1 도전막의 측벽이 과도하게 식각되는 것을 방지할 수 있다. 그 결과 본원 발명은 제1 도전막의 측벽이 과도하게 식각됨으로써 발생하는 소자 결함을 방지할 수 있다.
이와 더불어 본원 발명은 트렌치를 형성하기 위한 식각 공정을 실시하는 동안 게이트 절연막의 측벽이 보호막을 통해 보호되도록 함으로써 게이트 절연막의 가장자리가 식각되어 얇아지는 현상을 방지할 수 있다. 그 결과 본원 발명은 게이트 절연막의 가장자리가 얇아짐으로써 발생하는 누설 전류를 개선하여 소자의 데이터 유지 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하 도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2h는 본 발명에 따른 불휘발성 메모리 소자의 게이트 패턴 형성방법을 설명하기 위한 단면도들이다.
불휘발성 메모리 소자는 메모리 셀 어레이 영역 및 주변 영역을 포함한다. 메모리 셀 어레이 영역은 데이터를 저장하는 메모리 셀들이 형성되는 영역이며, 주변 영역은 전원 공급 회로와 메모리 셀의 프로그램, 소거 및 독출 동작을 제어하기 위한 제어 회로를 구성하는 회로 소자들이 형성되는 영역이다.
도 2a를 참조하면, 웰(well; 미도시)이 형성되고 문턱전압 조절용 이온주입 공정이 실시된 반도체 기판(101)의 상부에 게이트 절연막(103) 및, 제1 도전막(105)을 적층한다.
게이트 절연막(103)은 산화막을 포함하며, 산화 공정 또는 증착 공정을 이용하여 형성할 수 있다. 한편, 게이트 절연막(103)은 메모리 셀 어레이 영역에서보다 주변 영역 중 일부분에서 더 두껍게 형성될 수 있다. 게이트 절연막(103)이 상대적으로 두껍게 형성되는 부분은 메모리 셀들에 비해 고전압으로 구동되는 고전압 회로 소자(예를 들어, 고전압NMOS 트랜지스터)가 형성되는 부분이다. 도면에 도시하진 않았으나, 고전압 회로 소자보다 저전압으로 구동되는 저전압 회로 소자(예를 들어, 저전압 PMOS 트랜지스터, 저전압 NMOS 트랜지스터)가 형성되는 주변 영역에서 게이트 절연막(103)의 두께는 고전압 회로 소자(예를 들어, 고전압NMOS 트랜지스터)가 형성되는 부분에서보다 얇다.
제1 도전막(105)은 전하 저장막으로 이용되는 플로팅 게이트막으로서, 언도프트(undoped) 폴리 실리콘막(105a) 및 도프트(doped) 폴리 실리콘막(105b)을 적층하여 형성할 수 있다.
이 후, 제1 도전막(105)의 상부에 소자 분리 하드 마스크 패턴(107)들을 형성한다. 소자 분리 하드 마스크 패턴(107)은 소자 분리 하드 마스크 패턴(107)은 보조막(107a) 및 하드 마스크막(107b)의 적층 구조로 형성될 수 있다. 보조막(107a)은 후속 산화 공정 시 제1 도전막(105)의 상부가 산화되는 것을 방지하기 위해 형성되는 막으로서 질화막을 이용하여 형성할 수 있다. 하드 마스크막(107b)은 후속 제1 도전막(105)의 식각 공정시 식각 베리어 역할을 하는 막으로서 SiON을 이용하여 형성할 수 있다. 소자 분리 하드 마스크 패턴(107)은 포토리소그래피 공정을 이용하여 형성된 포토레지스트 패턴(미도시)을 식각 베리어로 이용한 패터닝 공정을 통해 형성할 수 있다. 보다 구체적으로 포토레지스트 패턴은 제1 도전막(105)의 상부에 보조막(107a) 및 하드 마스크막(107b)을 적층한 후, 하드 마스크막(107b)의 상부에 형성된다. 이러한 포토레지스트 패턴을 식각 베리어로 이용하여 하드 마스크막(107b) 및 보조막(107a)을 순차적으로 식각함으로써 소자 분리 하드 마스크 패턴(107)을 형성할 수 있다. 이 후, 포토레지스트 패턴은 제거된다.
도 2b를 참조하면, 소자 분리 하드 마스크 패턴(107)을 식각 베리어로 이용한 식각 공정으로 제1 도전막(105)을 식각한다. 제1 도전막(105)의 식각 공정은 메모리 셀 어레이 영역 및 주변 영역에서 게이트 절연막(103)이 노출되도록 실시된다. 이러한 제1 도전막(105)의 식각 공정으로 제1 도전막(105)의 측벽이 노출되 고, 제1 도전막(105)이 소자 분리 하드 마스크 패턴(107)에 의해 정의되는 다수의 패턴으로 분리된다.
도 2c를 참조하면, 소자 분리 하드 마스크 패턴(107)을 식각 베리어로 이용한 식각 공정으로 메모리 셀 어레이 영역 및 주변 영역에서 반도체 기판(101)이 노출되도록 게이트 절연막(103)을 식각한다. 이러한 게이트 절연막(103)의 식각 공정으로 게이트 절연막(103)의 측벽이 노출되고, 게이트 절연막(103)이 소자 분리 하드 마스트 패턴(107)에 의해 정의되는 다수의 패턴으로 분리된다. 즉, 소자 분리 하드 마스크 패턴(107)을 식각 베리어로 이용하여 제1 도전막(105), 및 게이트 절연막(103)을 순차적으로 식각함으로써 게이트 절연막(103) 및 제1 도전막(105)의 적층 구조가 소자 분리 하드 마스크 패턴(107)에 의해 정의되는 다수의 적층 패턴들로 분리된다.
게이트 절연막(103)의 식각 공정은 상대적으로 두껍게 형성된 게이트 절연막(103)의 두께를 식각 타겟으로 하여 실시되는 것이 바람직하다. 이 때, 메모리 셀 어레이 영역의 게이트 절연막(103)이 상대적으로 두껍게 형성된 고전압 회로 소자의 게이트 절연막(103)보다 먼저 제거되어 메모리 셀 어레이 영역의 반도체 기판(101)이 먼저 노출될 수 있다. 메모리 셀 어레이 영역에서 노출된 반도체 기판(101)은 고전압 회로 소자의 게이트 절연막(103)이 식각되는 동안 식각될 수 있다. 이와 같이 게이트 절연막(103)을 식각하는 과정에서 반도체 기판(101)이 식각되는 경우, 후속 공정에서 반도체 기판(101)에 형성된 트렌치들간의 깊이를 변동시킬 수 있다. 이러한 트렌치들간의 깊이 변동을 최소화하기 위해 게이트 절연 막(103)을 식각하기 위한 식각 공정은 폴리 실리콘에 비해 산화막을 더 빠르게 식각하는 물질을 이용하여 식각하는 것이 바람직하다. 폴리 실리콘에 비해 산화막을 더 빠르게 식각하는 물질로는 CHF3 및 CF4를 혼합한 가스를 이용하는 것이 바람직하다.
한편, 제1 도전막(105)을 다수의 패턴으로 분리하기 위한 식각 공정을 실시한 후 그리고 게이트 절연막(103)을 다수의 패턴으로 분리하기 위한 식각 공정을 실시하기 전, 산화 공정을 실시하여 제1 도전막(105)의 측벽에 보호막을 형성할 수 있다. 산화 공정으로 형성되는 보호막의 두께는 소자의 특성 확보를 위해 메모리 셀 어레이 영역 및 고전압 소자의 게이트 절연막(103)보다 얇은 두께로 형성되는 것이 바람직하다. 따라서 보호막은 고전압 소자의 게이트 절연막(103) 두께를 식각 타겟으로 하는 게이트 절연막(103)의 식각 공정 진행시 CHF3 및 CF4에 포함된 플루오르(F)에 의해 제거될 수 있다. 그 결과 후속 반도체 기판(101)을 식각하는 과정에서 제1 도전막(105)의 측벽이 보호막을 통해 보호되지 못하여 과도하게 식각될 수 있다. 본원 발명에서는 이러한 문제를 고려하여 게이트 절연막(103)을 식각한 후 보호막을 형성한다. 본원 발명의 보호막에 대한 상세한 설명은 도 2d에서 후술하기로 한다.
도 2d를 참조하면, 게이트 절연막(103)의 식각 공정으로 반도체 기판(101)을 노출시킨 후, 게이트 절연막(103) 및 제1 도전막(105)의 적층 구조로 형성된 적층 패턴들을 포함하는 반도체 기판(101)의 표면에 보호막(109)을 형성한다. 보호 막(109)은 산화 공정을 통해 형성될 수 있다.
보호막(109)을 형성하기 위한 산화 공정은 200℃ 내지 300℃의 온도에서 실시되는 것이 바람직하다. 또한 보호막(109)을 형성하기 위한 산화 공정은 O2가스를 이용하여 실시되거나, O2 가스 이외에 활성화 가스인 N2가스를 추가하여 실시될 수 있다. O2및 N2 혼합가스를 이용하여 보호막(109)을 형성하는 경우 N2가스에 의해 산화 공정의 효율이 증대된다.
본원 발명에서는 게이트 절연막(103)을 다수의 패턴으로 분리하기 위한 식각 공정을 실시한 후, 보호막(109)을 형성하기 위한 산화 공정을 실시하므로 게이트 절연막(103)의 측벽에도 보호막(109)을 형성할 수 있다. 이에 따라 후속 반도체 기판(101)의 식각 공정시 게이트 절연막(103)의 가장자리(edge)가 손실되어 게이트 절연막(103)의 가장자리가 얇아짐으로써 누설전류가 발생하는 현상을 방지할 수 있다. 이와 같이 본원 발명은 게이트 절연막(103)의 가장자리가 얇아짐으로써 발생하는 누설 전류를 개선함으로써, 메모리 셀 어레이 영역에서 터널 절연막으로 이용되는 게이트 절연막(103)의 데이터 유지(retention) 특성 저하를 방지할 수 있다.
보호막(109)의 두께는 산화 공정을 오래 실시할수록 두껍게 형성될 수 있다. 이러한 보호막(109)의 두께는 후속 반도체 기판(101)을 식각하는 공정에서 제1 도전막(105)의 측벽을 보호할 수 있도록 25Å이상으로 형성되는 것이 바람직하다. 또한 보호막(109)을 형성하기 위한 산화 공정을 통해 전하 저장막으로 이용되는 제1 도전막(105)의 측벽이 산화될 수 있다. 따라서, 제1 도전막(105)의 측벽이 과도 하게 산화되는 것을 방지하여 소자의 특성을 확보하기 위해 보호막(109)의 두께는 50Å 이하로 형성되는 것이 바람직하다.
상술한 바와 같이 본원 발명에서 산화 시간을 제어하여 보호막(109)을 적절한 두께로 형성할 경우, 후속 공정에서 트렌치의 상부 모서리를 라운딩 처리할 수 있다. 트렌치의 상부 모서리가 라운딩 처리되는 것에 대한 상세한 설명은 도 2g에서 후술하기로 한다.
도 2e를 참조하면, 보호막(109)을 형성한 후 반도체 기판(101)을 식각하기 전 세정 공정을 실시한다. 세정 공정은 세정액을 통해 등방성으로 실시된다. 이에 따라 보호막(109)은 반도체 기판(101)의 표면에서 제거되어 반도체 기판(101)이 노출된다. 그리고, 보호막(109)은 게이트 절연막(103) 및 제1 도전막(105)의 적층 구조로 형성된 적층 패턴의 측벽에 잔여하여 게이트 절연막(103)의 측벽 및 제1 도전막(105)의 측벽을 보호한다.
도 2f를 참조하면, 소자 분리 하드 마스크 패턴(107)을 식각 베리어로 이용한 식각 공정으로 반도체 기판(101)을 식각한다. 이로써 반도체 기판(101)에 소자 분리 영역 및 활성 영역을 정의하는 트렌치(111)가 형성된다.
소자 분리 영역은 트렌치(111)가 형성된 영역으로서 후속 공정에서 소자 분리막이 형성될 영역이다. 활성 영역은 트렌치(111)가 형성되지 않은 영역이다. 보호막(109)은 트렌치(111)를 형성하기 위한 식각 공정을 진행하는 동안 제1 도전막(107)의 측벽 및 게이트 절연막(103)의 측벽을 보호하는 식각 베리어 역할을 한다. 이에 따라 본원 발명에서 보호막(109)은 제1 도전막(107)의 측벽이 과도하게 식각되는 것을 방지할 수 있을 뿐 아니라, 게이트 절연막(103)의 측벽이 식각되는 것을 방지할 수 있다. 그 결과, 본원 발명에서 보호막(109)은 제1 도전막(107)의 측벽이 과도하게 식각됨으로써 발생하는 소자 결함을 방지할 수 있다. 뿐만 아니라 본원 발명에서 보호막(109)은 게이트 절연막(103)의 측벽이 식각되어 게이트 절연막(103)의 가장자리 두께가 얇아짐으로써 발생하는 누설 전류도 개선할 수 있다.
또한 트렌치(111)를 형성하기 위한 식각 공정을 실시하는 동안 보호막(109)이 식각되면서 그 하부의 반도체 기판(101)이 노출된다. 그 결과 트렌치(111)를 형성하기 위한 식각 공정이 실시되는 동안 반도체 기판(101)의 상부 모서리가 노출된다. 한편, 반도체 기판(101)을 식각하여 트렌치(111)를 형성하는 공정은 플라즈마를 이용한 식각 공정을 통해 실시된다. 플라즈마를 이용한 식각 공정 진행시 플라즈마는 상부 모서리 부분에 집중되는 특징이 있다. 이에 따라 최종적으로 형성되는 트렌치(111)의 상부 모서리(A)가 라운딩(rouding)처리 된다. 트렌치(111)의 상부 모서리(A)가 라운딩 처리됨에 따라 소자의 구동시 트렌치(111)의 상부 모서리(A) 부분에 전계가 집중되는 현상을 개선할 수 있다.
도 2g를 참조하면, 트렌치(111)를 형성한 후 산화 공정을 실시하여 트렌치(111)를 통해 노출된 반도체 기판(101)의 표면을 포함한 게이트 절연막(103), 제1 도전막(105) 및 소자 분리 하드 마스크 패턴(107)의 노출된 표면에 측벽 산화막(112)을 형성한다. 측벽 산화막(112)은 트렌치(111)를 형성하기 위한 식각 공정 중 트렌치(111)의 측벽에 발생된 결함을 보상할 수 있다.
한편, 측벽 산화막(112) 형성 공정시 라운딩 처리된 트렌치(111)의 상부 모 서리가 산화되어 게이트 절연막(103)의 가장자리에 형성되는 산화막의 두께가 보상된다. 이에 따라 본 발명은 게이트 절연막(103)의 가장자리에서 발생하는 누설 전류를 개선할 수 있다. 그 결과 누설 전류를 통해 유발되는 데이터 유지 특성 저하를 방지할 수 있다.
도 2h를 참조하면, 측벽 산화막(112) 형성 후, 트렌치(111)가 매립되도록 충분한 두께로 절연물을 증착한 후 소자 분리 하드 마스크 패턴(도 2g의 107)이 노출되도록 평탄화 공정을 실시하여 소자 분리막(113)들을 형성한다. 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정을 이용하여 실시할 수 있다. 특히, 소자 분리 하드 마스크 패턴(도 2e의 107) 중 질화막으로 형성된 보조막(도 2g의 107a)은 평탄화 공정 진행시 평탄화 공정을 정지시키는 역할을 할 수 있다. 보조막(도 2g의 107a)은 평탄화 공정 후 제거된다.
이 후, 에치-백 등의 식각 공정으로 소자 분리막(113)의 높이를 낮추어 EFH(effective field oxide height)를 조절한다. 이 때, 소자 분리막(113)의 높이는 제1 도전막(105)보다 낮고, 게이트 절연막(103)보다 높게 형성되는 것이 바람직하다.
이 후, 소자 분리막(113) 및, 제1 도전막(105)의 표면에 유전체막(115)을 형성한다. 유전체막(115)은 제1 도전막(105)을 노출시키는 게이트 콘택홀(117)을 포함할 수 있다. 특히, 게이트 콘택홀(117)은 주변 영역의 회로 소자를 구성하는 제1 도전막(105)을 노출시키기 위해 형성될 수 있다.
이어서, 게이트 콘택홀(117)을 포함하는 유전체막(115)의 상부에 컨트롤 게 이트용 도전막으로 이용되는 제2 도전막(119)을 형성한다. 제2 도전막(119)은 게이트 콘택홀(117)을 통해 제1 도전막(105)과 전기적으로 연결될 수 있다.
상술한 바와 같이 본원 발명에서는 게이트 절연막(103)의 식각 공정을 실시하여 반도체 기판(101)을 노출시킨 후 트렌치(111)를 형성하기 전 제1 도전막(105)의 측벽 및 게이트 절연막(103)의 측벽에 보호막(109)을 형성한다. 이로써 본원 발명에서 보호막(109)은 제1 도전막(107)의 측벽이 과도하게 식각되는 것을 방지할 수 있을 뿐 아니라, 게이트 절연막(103)의 측벽이 식각되는 것을 방지할 수 있다. 그 결과, 본원 발명에서 보호막(109)은 제1 도전막(107)의 측벽이 과도하게 식각됨으로써 발생하는 소자 결함을 방지할 수 있다. 뿐만 아니라 본원 발명에서 보호막(109)은 게이트 절연막(103)의 측벽이 식각되어 게이트 절연막(103)의 가장자리의 두께가 얇아짐으로써 게이트 절연막(103)의 가장자리에서 발생하는 누설 전류도 개선할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 불휘발성 메모리 소자의 메모리 셀 어레이 영역 및 주변 영역을 나타내는 단면도.
도 2a 내지 도 2h는 본 발명에 따른 불휘발성 메모리 소자의 게이트 패턴 형성방법을 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 게이트 절연막
105 : 제1 도전막 107 : 소자 분리 하드 마스크 패턴
109 : 보호막 111 : 트렌치
112 : 측벽 산화막 113 : 소자 분리막
115 : 유전체막 119 : 제2 도전막

Claims (21)

  1. 반도체 기판의 상부에 게이트 절연막 및 제1 도전막을 적층하는 단계;
    상기 제1 도전막의 상부에 소자 분리 하드 마스크 패턴들을 형성하는 단계;
    상기 소자 분리 하드 마스크 패턴을 식각 베리어로 이용하여 상기 게이트 절연막이 노출되도록 상기 제1 도전막을 식각하는 단계;
    상기 소자 분리 하드 마스크 패턴을 식각 베리어로 이용하여 상기 반도체 기판이 노출되도록 상기 게이트 절연막을 식각하는 단계;
    상기 반도체 기판이 노출된 후, 상기 제1 도전막의 측벽 및 상기 게이트 절연막의 측벽에 보호막을 형성하는 단계; 및
    상기 보호막 및 상기 소자 분리 하드 마스크 패턴을 식각 베리어로 이용하여 상기 반도체 기판을 식각하여 상기 반도체 기판에 트렌치를 형성하는 단계를 포함하는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 게이트 절연막을 식각하는 단계는
    CHF3 및 CF4를 포함하는 식각 물질을 이용하여 실시되는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판은 메모리 셀 어레이 영역 및 주변 영역을 포함하고,
    상기 게이트 절연막은 상기 메모리 셀 어레이 영역의 상부에서보다 상기 주변 영역의 상부에서 더 두꺼운 두께로 형성되는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  4. 제 1 항에 있어서,
    상기 보호막을 형성하는 단계는 산화 공정으로 실시되는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  5. 제 4 항에 있어서,
    상기 산화 공정은 200℃ 내지 300℃의 온도에서 실시되는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  6. 제 1 항에 있어서,
    상기 보호막을 형성하는 단계는 O2가스를 이용하여 실시되는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  7. 제 1 항에 있어서,
    상기 보호막을 형성하는 단계는 O2 및 N2 혼합가스를 이용하여 실시되는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  8. 제 1 항에 있어서,
    상기 보호막은 20Å 내지 50Å의 두께로 형성하는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  9. 제 1 항에 있어서,
    상기 보호막의 두께는 상기 게이트 절연막의 두께보다 얇게 형성하는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  10. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계 이후,
    상기 트렌치 내부에 소자 분리막을 형성하는 단계;
    상기 소자 분리 하드 마스크 패턴을 제거하는 단계;
    상기 소자 분리막 및 상기 제1 도전막의 표면에 유전체막을 형성하는 단계; 및
    상기 유전체막의 상부에 제2 도전막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  11. 반도체 기판의 상부에 게이트 절연막 및 제1 도전막을 적층하는 단계;
    상기 제1 도전막 및 상기 게이트 절연막의 적층 구조가 다수의 적층 패턴으로 분리되어 상기 반도체 기판이 노출되도록 상기 제1 도전막 및 상기 게이트 절연막을 식각하는 단계;
    상기 적층 패턴의 측벽에 보호막을 형성하는 단계; 및
    플라즈마 식각 공정에 의해 이웃한 상기 적층 패턴들 사이의 상기 보호막 및 상기 반도체 기판을 식각하여, 상기 반도체 기판의 상부 모서리가 라운딩 처리된 트렌치를 형성하는 단계를 포함하는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  12. 제 11 항에 있어서,
    상기 반도체 기판은 메모리 셀 어레이 영역 및 주변 영역을 포함하고,
    상기 게이트 절연막은 상기 메모리 셀 어레이 영역의 상부에서보다 상기 주변 영역의 상부에서 더 두꺼운 두께로 형성되는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  13. 제 11 항에 있어서,
    상기 보호막을 형성하는 단계는 산화 공정으로 실시되는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  14. 제 13 항에 있어서,
    상기 산화 공정은 200℃ 내지 300℃의 온도에서 실시되는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  15. 제 11 항에 있어서,
    상기 보호막을 형성하는 단계는 O2가스를 이용하여 실시되는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  16. 제 11 항에 있어서,
    상기 보호막을 형성하는 단계는 O2 및 N2 혼합가스를 이용하여 실시되는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  17. 제 11 항에 있어서,
    상기 트렌치를 형성하는 단계 이후,
    상기 트렌치의 표면에 측벽 산화막이 형성되도록 산화 공정을 실시하는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  18. 제 17 항에 있어서,
    상기 산화 공정을 실시하는 단계에서 상기 게이트 절연막의 가장자리의 두께가 두꺼워지는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  19. 제 11 항에 있어서,
    상기 보호막은 20Å 내지 50Å의 두께로 형성하는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  20. 제 11 항에 있어서,
    상기 보호막의 두께는 상기 게이트 절연막의 두께보다 얇게 형성하는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
  21. 제 11 항에 있어서,
    상기 트렌치를 형성하는 단계 이후,
    상기 트렌치 내부에 소자 분리막을 형성하는 단계;
    상기 소자 분리 하드 마스크 패턴을 제거하는 단계;
    상기 소자 분리막 및 상기 제1 도전막의 표면에 유전체막을 형성하는 단계; 및
    상기 유전체막의 상부에 제2 도전막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 게이트 패턴 형성방법.
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