KR100763102B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체기판 상부에 터널 산화막, 플로팅게이트용 도전층, 버퍼산화막 및 제 1 질화막을 형성하는 단계; 상기 제 1 질화막, 버퍼산화막, 플로팅게이트용 도전층, 터널 산화막 및 반도체 기판의 일부를 순차적으로 제거하여 트렌치를 형성하는 단계; 절연막으로 갭필 공정을 실시한 후 평탄화 하는 단계; 상기 절연막을 제 1 식각목표지점까지 식각하는 제 1 리세스 공정을 실시하는 단계; 전체구조물 상부에 제 2 질화막을 형성한 후, 상기 절연막이 노출되도록 전면식각 하여 상기 제 1 질화막의 양측면에 질화막 스페이서를 형성하는 단계; 상기 제 1 질화막 및 질화막 스페이서를 마스크로 상기 노출된 절연막을 제 2 식각목표지점까지 식각하는 제 2 리세스 공정을 실시하는 단계; 상기 제 1 질화막 및 질화막 스페이서를 제거한 다음, 제 3 리세스 공정을 실시한 후, 상기 제 3 리세스 공정을 실시한 후의 전체구조상부에 유전체막 및 컨트롤 게이트용 도전층을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 개시한다.
셀 간섭현상(Cell Interference), 리세스(Recess) 공정, EFH(Effective Field Height), 질화막 스페이서(Nitride Spacer)
Description
도 1은 종래 반도체 소자의 제조공정의 문제점을 설명하기 위한 단면도 이다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
200 : 반도체 기판 202 : 터널 산화막
204 : 플로팅게이트용 도전층 206 : 버퍼 산화막
208 : 제 1 질화막 210 : 절연막
212 : 제 2 질화막 212a : 질화막 스페이서
214 : 유전체막 216 : 컨트롤게이트용 도전층
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 디바이스의 셀 간섭현상(Cell Interference)을 줄일 수 있고 게이트 패터닝을 용이하게 할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 기판 상에 트랜지스터와 커패시터 등 반도체 소자를 형성하기 위하여 기판에 소자 분리막을 형성함으로써 전기적으로 통전이 가능한 액티브 영역(Active region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하도록 하는 소자분리 영역(Isolation region)이 정의 된다.
도 1은 종래 반도체 소자의 제조공정의 문제점을 설명하기 위한 단면도 이다. 도 1을 참조하면, 반도체 기판(100)에 에스티아이(STI: Shallow Trench Isolation) 공정을 통해 소자분리막(10)을 형성하여 액티브 영역과 필드 영역을 확정한다.
다음, 상기 액티브 영역 위에는 터널 산화막(102)이 일정 두께로 형성되며, 이 터널 산화막(102) 상부에는 플로팅 게이트용 도전층(104)이 형성된다. 상기 플로팅 게이트용 도전층(104) 상부에는 유전체막(106)이 형성되는데, 이 유전체막(106)은 산화막, 질화막, 산화막이 순차적으로 적층되어 형성되며, 유전체막(106) 상부에는 컨트롤 게이트용 도전층(108)이 형성된다.
이후, 컨트롤 게이트용 도전층(108)의 상부에는 텅스텐층(미도시)이 증착되어 컨트롤 게이트 전극(미도시)이 형성되고, 컨트롤 게이트 전극(미도시)의 상부에 게이트 하드마스크(미도시)를 증착한 후 사진 및 식각 공정으로 게이트들을 형성한다.
일반적으로, 게이트 형성 식각공정을 실시하는 반도체 소자의 제조공정에서는 컨트롤 게이트용 도전층(108) 식각시, 유전체막(106) 상부에서 식각 공정을 멈춘 후, 유전체막(106)과 플로팅 게이트용 도전층(104)을 식각한다.
그러나, 상기와 같은 종래 반도체 제조공정은 유전체막(106) 식각시, 셀의 엣지(Edge)에서 서브 어택(Sub Attack)이 발생하여 셀 간섭현상(Cell Interference)이 발생하는 문제점이 있다.
즉, 셀의 간섭현상을 방지하기 위해서는 도 1의 EFH(Effective Field Height)를 낮추어 컨트롤 게이트용 도전층(108)이 셀을 완전히 분리시켜야 하지만 종래의 반도체 소자에서는 셀 엣지와 컨트롤 게이트용 도전층(108)이 가깝기 때문에 사이클링 결함(Cycling Fail)이 발생하는 문제점이 있다.
본 발명은 유전체막 형성전에 질화막의 양측벽에 질화막 스페이서(Nitride Spacer)를 형성한 다음, EFH를 낮추는 리세스(Recess) 공정을 실시하여, 셀과 셀 사이를 완전히 분리시킴으로써, 디바이스의 셀 간섭현상(Cell Interference)을 줄이고 게이트 패터닝(Gate Patterning)을 용이하게 할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은, 반도체기판 상부에 터널 산화막, 플로팅게이트용 도전층, 버퍼산화막 및 제 1 질화막을 형성하는 단계; 상기 제 1 질화막, 버퍼산화막, 플로팅게이트용 도전층, 터널 산화막 및 반도체 기판의 일부를 순차적으로 제거하여 트렌치를 형성하는 단계; 절연막으로 갭필 공정을 실시한 후 평탄화 하는 단계; 상기 절연막을 제 1 식각목표지점까지 식각하는 제 1 리세스 공정을 실시하는 단계; 전체구조물 상부에 제 2 질화막을 형성한 후, 상기 절연막 이 노출되도록 전면식각 하여 상기 제 1 질화막의 양측면에 질화막 스페이서를 형성하는 단계; 상기 제 1 질화막 및 질화막 스페이서를 마스크로 상기 노출된 절연막을 제 2 식각목표지점까지 식각하는 제 2 리세스 공정을 실시하는 단계; 상기 제 1 질화막 및 질화막 스페이서를 제거한 다음, 제 3 리세스 공정을 실시한 후, 상기 제 3 리세스 공정을 실시한 후의 전체구조상부에 유전체막 및 컨트롤 게이트용 도전층을 형성하는 단계를 포함한다.
상기 플로팅게이트용 도전층은 800 내지 1200 Å 의 두께로 형성한다. 상기 플로팅게이트용 도전층은 상기 터널 산화막 상부에 도핑되지 않은 폴리실리콘을 증착한 후, 도핑된 폴리실리콘을 상기 도핑되지 않은 폴리실리콘 상부에 증착하는 방법으로 형성한다.
상기 버퍼산화막은 50 내지 100 Å 두께로 형성한다. 상기 제 1 질화막은 300 내지 500 Å 의 두께로 형성한다.
상기 제 1 리세스 공정 및 제 3 리세스 공정 각각은 HF 를 이용한 용액으로 실시한다. 상기 제 1 식각목표지점은 상기 절연막 상부에서 200 내지 300 Å 깊이이다.
상기 제 2 질화막은 80 내지 150 Å 두께로 형성한다. 상기 제 2 리세스 공정은 플라즈마(Plasma)를 이용한 드라이(Dry) 방식으로 실시하며, 옥사이드(Oxide)와 나이트라이드(Nitride)의 선택비를 10:1 내지 20:1 로 조절하여 실시한다.
상기 제 2 리세스 공정은 10 내지 30 SCCM 의 C5F8, 10 내지 40 SCCM 의 O2, 200 내지 900 SCCM 의 Ar 및 50 내지 200 SCCM 의 CO 를 혼합한 가스, 10 내지 50 mT 의 압력, 1000 내지 2000 W 의 탑파워(Top Power), 1000 내지 2200 W 의 바텀파워(Bottom Power) 하에서 실시한다.
상기 C5F8 에 갈음하여, C4 및 F8 혼합가스 또는 C4F6 을 사용할 수 있다.
상기 제 2 리세스 공정에 사용되는 식각 장비의 타입은 CCP 또는 ICP 타입 이다. 상기 제 2 식각목표지점은 반도체 기판 상부로부터 100 내지 200 Å 위의 지점에 있는 절연막까지 이다.
상기 제 2 리세스 공정에 의해 식각된 절연막의 경사각은 80 내지 85도 이다. 상기 제 3 리세스 공정은 절연막의 가장 높은 위치가 반도체 기판의 상부에서 200 내지 400 Å 떨어진 위치가 되도록 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조 공정을 나타낸 단면도 이다.
도 2a를 참조하면, 반도체기판(200) 상부에 소정두께를 갖는 터널 산화막(Tunnel Oxide)(202)을 형성한 다음 플로팅게이트용 도전층(204)을 형성한다.
이때, 플로팅게이트용 도전층(204)은 800 내지 1200 Å 의 두께로 형성하며, 터널 산화막(202) 상부에는 먼저 도핑되지 않은 폴리실리콘을 증착한 후, 도핑된 폴리실리콘을 상기 도핑되지 않은 폴리실리콘 상부에 증착하는 방법으로 플로팅게이트용 도전층(204)을 형성한다.
플로팅게이트용 도전층(204) 상부에는 50 내지 100 Å 두께의 버퍼산화막(206), 300 내지 500 Å 의 제 1 질화막(208) 및 하드 마스크(미도시)를 순차적으로 형성하고, 상기 하드 마스크(미도시) 상부에 감광막을 도포한 후, 노광 및 현상하여 감광막 패턴을 형성한다. 감광막 패턴을 마스크로하여 하드 마스크 패턴을 형성한다.
다음, 하드 마스크 패턴을 마스크로 하여 노출된 제 1 질화막(208), 버퍼산화막(206), 플로팅게이트용 도전층(204), 터널 산화막(202) 및 반도체 기판(200)의 일부분을 제거하여 트렌치를 형성한다.
트렌치를 절연막(210)으로 채우는 갭필(Gap Fill) 공정을 실시한 후, 화학적 기계적 연마(CMP) 공정을 실시하여 평탄화 한다.
다음, 절연막(210)을 제 1 식각목표지점까지 리세스(Recess)하는 제 1 리세스 공정을 실시 한다. 제 1 리세스 공정은 HF가 포함된 습식 용액으로 실시하며, 제 1 식각목표지점은 절연막(210) 상부에서 200 내지 300 Å 깊이 이다. 전체구조상부에 80 내지 150 Å 두께의 제 2 질화막(212)을 형성한다.
도 2b는 도 2a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 2b를 참조하면, 제 2 질화막(212)을 절연막(210)이 노출되도록 전면식각 하면, 제 1 질화막의 양측면에 질화막 스페이서(212a)가 형성된다.
도 2c는 도 2b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 2c를 참조하면, 노출된 절연막(210)을 제 2 식각목표지점까지 식각하는 제 2 리세스 공정을 실시한다.
제 2 리세스 공정은 플라즈마(Plasma)를 이용한 드라이(Dry) 방식으로 실시하며, 옥사이드(Oxide)와 나이트라이드(Nitride)의 선택비를 10:1 내지 20:1 로 하여, 절연막(210)만 식각되도록 조절한다.
제 2 리세스 공정에 사용되는 식각 레서피(Recipe)를 좀 더 상세히 설명하면, 10 내지 30 SCCM 의 C5F8, 10 내지 40 SCCM 의 O2, 200 내지 900 SCCM 의 Ar 및 50 내지 200 SCCM 의 CO 를 혼합한 가스, 10 내지 50 mT 의 압력, 1000 내지 2000 W 의 탑파워(Top Power), 1000 내지 2200 W 의 바텀파워(Bottom Power) 하에서 리세스 공정을 실시한다.
이때, 주 가스인 C5F8 대신 C4 및 F8 혼합가스 또는 C4F6 을 사용할 수 있다. 또한, 제 2 리세스 공정에 사용되는 식각 장비의 타입은 CCP 또는 ICP 타입 이다.
한편, 제 2 식각목표지점은 반도체 기판(200) 상부로부터 100 내지 200 Å 위의 지점에 있는 절연막(210)까지 이며, 제 2 리세스 공정에 의해 식각된 절연막(210)의 경사각은 80 내지 85도 이다.
도 2d는 도 2c의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 2d를 참조하면, 제 1 질화막(208) 및 질화막 스페이서(212a)를 제거한 후, HF가 포함된 습식 용액으로 제 3 리세스 공정을 실시한다.
제 3 리세스 공정은 절연막(210)의 가장 높은 위치가 반도체 기판(200)의 상부에서 200 내지 400 Å 떨어진 위치가 되도록 실시한다.
도 2e는 도 2d의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 2e를 참조하면, 전체구조상부에 유전체막(214)과 컨트롤 게이트용 도전층(216)을 순차적으로 형성한다.
전술한 바와 같이 본 발명에 따른 도 2a 내지 도 2e의 공정은, 유전체막(214) 형성전에 제 1 질화막(212)의 양측벽에 질화막 스페이서(Nitride Spacer)를 형성한 다음, EFH를 낮추는 리세스(Recess) 공정을 실시하여, 셀과 셀 사이를 완전히 분리시킴으로써, 디바이스의 셀 간섭현상(Cell Interference)을 줄이고 게이트 패터닝(Gate Patterning)을 용이하게 할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 유전체막 형성전에 질화막의 양측벽에 질화막 스페이서(Nitride Spacer)를 형성한 다음, EFH를 낮추는 리세스(Recess) 공정을 실시하여, 셀과 셀 사이를 완전히 분리시킴으로써, 디바이스의 셀 간섭현상(Cell Interference)을 줄이고 게이트 패터닝(Gate Patterning)을 용이하게 할 수 있다.
Claims (15)
- 반도체 기판 상부에 터널 산화막, 플로팅게이트용 도전층, 버퍼산화막 및 제 1 질화막을 형성하는 단계;상기 제 1 질화막, 버퍼산화막, 플로팅게이트용 도전층, 터널 산화막 및 반도체 기판의 일부를 순차적으로 제거하여 트렌치를 형성하는 단계;절연막으로 갭필 공정을 실시한 후 평탄화 하는 단계;상기 절연막을 제 1 식각목표지점까지 식각하는 제 1 리세스 공정을 실시하는 단계;전체구조물 상부에 제 2 질화막을 형성한 후, 상기 절연막이 노출되도록 전면식각 하여 상기 제 1 질화막의 양측면에 질화막 스페이서를 형성하는 단계;상기 제 1 질화막 및 질화막 스페이서를 마스크로 상기 노출된 절연막을 제 2 식각목표지점까지 식각하는 제 2 리세스 공정을 실시하는 단계;상기 제 1 질화막 및 질화막 스페이서를 제거한 다음, 제 3 리세스 공정을 실시한 후, 상기 제 3 리세스 공정을 실시한 후의 전체구조상부에 유전체막 및 컨트롤 게이트용 도전층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 플로팅게이트용 도전층은 800 내지 1200 Å 의 두께로 형성하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 플로팅게이트용 도전층은 상기 터널 산화막 상부에 도핑되지 않은 폴리실리콘을 증착한 후, 도핑된 폴리실리콘을 상기 도핑되지 않은 폴리실리콘 상부에 증착하는 방법으로 형성하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 버퍼산화막은 50 내지 100 Å 두께로 형성하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 1 질화막은 300 내지 500 Å 의 두께로 형성하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 1 리세스 공정 및 제 3 리세스 공정 각각은 HF 를 이용한 용액으로 실시하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 1 식각목표지점은 상기 절연막 상부에서 200 내지 300 Å 깊이인 반 도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 2 질화막은 80 내지 150 Å 두께로 형성하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 2 리세스 공정은 플라즈마(Plasma)를 이용한 드라이(Dry) 방식으로 실시하며, 옥사이드(Oxide)와 나이트라이드(Nitride)의 선택비를 10:1 내지 20:1 로 조절하여 실시하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 2 리세스 공정은 10 내지 30 SCCM 의 C5F8, 10 내지 40 SCCM 의 O2, 200 내지 900 SCCM 의 Ar 및 50 내지 200 SCCM 의 CO 를 혼합한 가스, 10 내지 50 mT 의 압력, 1000 내지 2000 W 의 탑파워(Top Power), 1000 내지 2200 W 의 바텀파워(Bottom Power) 하에서 실시하는 반도체 소자의 제조 방법.
- 제 10항에 있어서,상기 C5F8 에 갈음하여, C4 및 F8 혼합가스 또는 C4F6 을 사용할 수 있는 반도 체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 2 리세스 공정에 사용되는 식각 장비의 타입은 CCP 또는 ICP 타입 인 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 2 식각목표지점은 반도체 기판 상부로부터 100 내지 200 Å 위의 지점에 있는 절연막까지인 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 2 리세스 공정에 의해 식각된 절연막의 경사각은 80 내지 85도 인 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 제 3 리세스 공정은 절연막의 가장 높은 위치가 반도체 기판의 상부에서 200 내지 400 Å 떨어진 위치가 되도록 실시하는 반도체 소자의 제조 방법.
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| KR970030853A (ko) * | 1995-11-11 | 1997-06-26 | 김광호 | 불휘발성 메모리장치의 제조방법 |
| KR20030055166A (ko) * | 2001-12-25 | 2003-07-02 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| KR20050004095A (ko) * | 2003-07-04 | 2005-01-12 | 가부시끼가이샤 도시바 | 반도체 기억 장치 및 그 제조 방법 |
-
2005
- 2005-09-30 KR KR1020050092087A patent/KR100763102B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970030853A (ko) * | 1995-11-11 | 1997-06-26 | 김광호 | 불휘발성 메모리장치의 제조방법 |
| KR20030055166A (ko) * | 2001-12-25 | 2003-07-02 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
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