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KR100654338B1 - 테이프 배선 기판과 그를 이용한 반도체 칩 패키지 - Google Patents

테이프 배선 기판과 그를 이용한 반도체 칩 패키지 Download PDF

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KR100654338B1
KR100654338B1 KR1020030069039A KR20030069039A KR100654338B1 KR 100654338 B1 KR100654338 B1 KR 100654338B1 KR 1020030069039 A KR1020030069039 A KR 1020030069039A KR 20030069039 A KR20030069039 A KR 20030069039A KR 100654338 B1 KR100654338 B1 KR 100654338B1
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김동한
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삼성전자주식회사
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Abstract

본 발명은 테이프 배선 기판과 그를 이용한 반도체 칩 패키지에 관한 것으로서, 보다 상세하게는 절연성 재질로 이루어진 베이스 필름; 및 상기 베이스 필름 상에 형성되고, 반도체 칩의 외측에 배치된 전극패드와 연결되는 제1 리드와 상기 반도체 칩의 내측에 배치된 전극패드와 연결되는 제2 리드가 형성된 배선패턴층을 포함하는 테이프 배선 기판, 및 상기 테이프 배선 기판과 침 범프를 통해 전기적으로 접합되는 반도체 칩을 포함하는 반도체 칩 패키지에 관한 것이다. 여기서, 상기 전극패드와 접합하는 상기 리드의 연결부분은 상기 리드의 다른 부분보다 더 큰 너비를 가진다.
본 발명에 따르면, 리드와 전극패드간의 간격을 더욱 좁힐 수 있어서, 파인피치화된 반도체 장치의 구현이 가능하다.
TAB(Tape Automated Bonding), 리드(lead), 배선패턴, 범프, 파인피치(fine pitch)

Description

테이프 배선 기판과 그를 이용한 반도체 칩 패키지{Tape circuit substrate and semiconductor chip package using thereof}
도 1는 일반적인 테이프 배선 기판을 나타낸 부분 평면도이다.
도 2 및 도 3은 종래 기술에 따른 반도체 칩이 실장된 테이프 배선 기판의 리드를 나타낸 부분 평면도이다.
도 4는 본 발명의 일 실시예에 따른 태이프 배선 기판을 나타낸 부분 평면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 칩이 실장된 테이프 배선 기판의 리드를 나타내는 부분 평면도이다.
도 6는 본 발명의 다른 실시예에 의한 테이프 배선 기판의 리드 구조를 나타낸 평면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 칩 패키지를 나타낸 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 반도체 칩 패키지를 나타낸 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
100, 300: 테이프 배선 기판 110, 310: 칩 실장부
120, 320: 베이스 필름 130, 330: 보호막
140, 340: 배선 패턴층 140a, 340a, 340b: 리드
160, 360: 전송용 구멍 210: 리드
220: 전극패드 250, 400: 반도체 칩
260, 270: 리드 280, 290: 전극패드
410, 430, 510, 530: 리드 선단부분
420, 440, 520, 540: 리드 몸체부분
450, 460, 550, 560: 전극패드
610, 710: 칩 범프 620, 720: 봉지부
본 발명은 반도체 장치에 관한 것으로서, 더욱 상세하게는 반도체 칩 패드의 파인피치(fine pitch)화에 대처할 수 있는 테이프 배선 기판과 그를 이용한 반도체 칩 패키지에 관한 것이다.
최근 반도체 장치의 박형화, 소형화, 고집적화, 고속화 및 다핀화 추세에 따라서 반도체 칩 실장 기술 분야에서는 테이프 배선 기판의 사용이 늘어나고 있다. 테이프 배선 기판은 폴리이미드 수지 등의 절연 재료로 구성된 얇은 필름에 배선패턴층 및 그와 연결된 리드가 형성된 구조로서, 반도체 칩 상에 미리 형성된 범프와 테이프 배선 기판의 리드를 일괄적으로 접합시키는 탭(TAB; Tape Automated Bonding) 기술의 적용이 가능하다. 이러한 특성으로 인하여 테이프 배선 기판은 탭 테이프(TAB tape)라 불리기도 한다.
도 1는 일반적인 테이프 배선 기판을 나타낸 부분 평면도이다.
도 1을 참조하면, 일반적인 테이프 배선 기판(100)은 폴리이미드 수지와 같은 절연성 베이스 필름(120) 상에 동박의 라미네이팅(laminating)을 사진/식각(photo/etching)을 통하여 형성된 배선패턴층(140)이 있다. 그리고, 그 배선패턴층(140)이 솔더 레지스트(solder resist) 등으로 구성되는 보호막(130)으로 덮여 보호되고 있다. 그리고, 반도체 칩과의 전기적인 연결을 위하여 배선패턴층(140)에 연결된 리드(lead: 140a)는 보호막(130)으로부터 노출되어 칩 실장부(110)까지 돌출된 구조를 갖는다. 여기서, 칩 실장부(110)는 반도체 칩이 실장되기 위해 배선패턴층(140)에서 보호막(130)이 형성되지 아니한 부분을 말한다.
도 2 및 도 3은 종래 기술에 따른 반도체 칩이 실장된 테이프 배선 기판의 리드를 나타낸 부분 평면도이다.
도 2는 인라인 리드(Inline Lead) 구조를 나타내고, 도 3은 스태거드 리드(Staggered Lead) 구조를 나타낸다.
도 2에 도시된 바와 같이, 인라인 리드 구조의 경우, 리드(210)가 보호막(130)으로부터 노출되어 칩 실장부(110)에서 나란히 돌출한 형태로 형성된다. 리드(210)의 선단부는 반도체 칩(250)의 전극패드(220)와 전기적으로 접속한다.
도 3에 도시된 바와 같이, 스태거드 리드 구조의 경우, 리드(260, 270)가 보호막(130)으로부터 노출되어 칩 실장부(110)에서 돌출하여 형성된다. 그리고 상기 리드(260, 270)는 반도체 칩(250) 상에 지그재그(zigzag) 모양으로 형성된 전극패드(280, 290)와 전기적으로 접속할 수 있도록 리드(260, 270)의 선단부가 교대로 길이의 차이를 두고 형성되어 있다.
즉, 도 1은 상기 탭 기술로 사용된 탭 테이프(테이프 배선 기판, 100)의 개략도이고，도 2 및 도 3은 도 1의 소정의 영역(150)를 확대하여 나타내는 것으로 ，반도체 칩(250)을 실장한 상태를 나타내고 있다．도 1에 도시된 바와 같이, 상기 테이프 배선 기판(100)은 ，폴리이미드 수지나 폴리에스테르 등의 절연성 필름(120)의 표면에 Ｃｕ 등의 금속 패턴으로 된 리드(140a)를 형성한 것이다．이 절연성 필름(120)의 양단에는 탭 테이프에 반도체 칩을 실장한 공정에서 사용되는 전송용 구멍(160)이 길이 방향에 따라 마련되어 있다．각 리드(140a)의 선단부는 ，칩 실장부(110) 안에 돌출하고 형성되고，반도체 칩 상에 형성된 전극패드(미도시)와 전기적으로 접속할 수 있도록 리드(140a)의 선단부가 배치되어 있다.
도 2 및 도 3을 참고하여, 반도체 칩(250)을 테이프 배선 기판(100)의 칩 실장부(110) 안에 배치한 후，각각 리드(210, 260, 270)의 선단부와 상기 반도체 칩(250)의 전극패드(220, 280, 290)를 정렬하고 가열 압박함으로써， 리드(210, 260, 270)와 전극패드(220, 280, 290)를 전기적으로 접합한다．이 때，도 2의 인라인 리드의 경우, 리드(210)는 반도체 칩(250)에 일렬로 형성되어 배치된 전극패드(220)와 전기적으로 접합한다. 도 3의 스태거드 리드의 경우, 길이가 긴 리드(260)는 반도체 칩(250)의 내측에 위치한 전극패드(280)에 접합되고, 길이가 짧은 리드(270)는 반도체 칩(250)의 외측에 위치한 전극패드(290)에 접합된다.
하지만, 도 2의 인라인 리드의 경우, 최근 반도체 장치의 박형화, 소형화 추세에 따라 반도체 칩의 전극패드의 파인피치화에 대처하기 위해, 리드간의 간격이 좁아진다고 하더라도 기본공정에서 리드의 폭보다 크기가 큰 전극패드가 요구되고, 전극패드간의 단락을 방지하기 위하여 전극패드간의 소정의 간격이 요구되므로 파인피치화를 달성하기 어려운 한계가 있다.
그리고, 도 3의 스태거드 리드의 경우, 인라인 리드와는 달리, 전극패드가 지그재그 모양으로 배치되어 전극패드간의 단락의 문제는 해결되어 인라인 리드보다 평균 피치를 줄일 수 있다. 하지만, 일반적으로 리드의 폭보다 크기가 큰 전극패드(290)와 그 주위를 지나가는 리드(260)와의 간격은 단락 등을 방지하기 위해 소정의 거리를 유지해야하므로, 파인피치를 구현하기 어려운 한계가 있다.
본 발명의 목적은 테이프 배선 기판의 파인피치화에 대응할 수 있는 구조를 갖는 테이프 배선 기판과 그를 이용한 반도체 칩 패키지를 제공하는 것에 있다. 즉, 본 발명은 파인 피치가 가능하여 칩 사이즈의 소형화를 이루고 리드간의 단락을 방지하는데 그 목적이 있다.
상기의 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 테이프 배선 기판은, 절연성 재질로 이루어진 베이스 필름; 및 상기 베이스 필름 상에 형성되고, 반도체 칩의 외측에 배치된 전극패드와 연결되는 제1 리드와 상기 반도체 칩의 내측에 배치된 전극패드와 연결되는 제2 리드가 형성된 배선패턴층을 포 함한다.
여기서, 상기 리드에 있어서 상기 전극패드와 접합하는 상기 리드의 선단부는 상기 리드의 몸체부보다 더 큰 너비를 가지는 것이 바람직하다.
상기 리드의 선단부의 너비는 10~17㎛인 것이 바람직하다.
상기 리드에 있어서, 상기 리드의 몸체부의 너비는 상기 리드의 선단부의 너비의 약 0.3 ~ 0.9배인 것이 바람직하다.
상기 제1 리드와 제2 리드가 교대로 위치하고, 상기 제1 리드의 선단부와 제2 리드의 선단부는 지그재그 형태로 형성되는 것이 바람직하다.
상기 배선패턴층은 외부와 전기적으로 접합하는 부분을 제외하고는 솔더 레지스트로 봉지되는 것이 바람직하다.
상기 베이스 필름은 반도체 칩을 실장하기 위한 윈도우가 형성되어 있고, 상기 리드는 상기 윈도우 배부로 신장되어 있는 것이 바람직하다.
상기 리드의 선단부의 너비는 10~17㎛인 것이 바람직하다.
상기 리드에 있어서, 상기 리드의 몸체부의 너비는 상기 리드의 선단부의 너비의 약 0.3 ~ 0.9배인 것이 바람직하다.
상기 제1 리드와 제2 리드가 교대로 위치하고, 상기 제1 리드의 선단부와 제2 리드의 선단부는 지그재그 형태로 형성되는 것이 바람직하다.
상기 배선패턴층은 외부와 전기적으로 접합하는 부분을 제외하고는 솔더 레지스트로 봉지되는 것이 바람직하다.
또한, 상기의 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따 른 반도체 칩 패키지는, 절연성 재질로 이루어진 베이스 필름과, 상기 베이스 필름 상에 형성되고 반도체 칩의 외측에 배치된 전극패드와 연결되는 제1 리드와 상기 반도체 칩의 내측에 배치된 전극패드와 연결되는 제2 리드가 형성된 배선패턴층을 포함하는 테이프 배선 기판; 및 주면에 배치된 다수의 전극패드에 접합부가 형성되어 있고, 상기 접합부에 의해 상기 배선패턴층의 리드와 접합하여 실장된 반도체 칩을 포함한다.
여기서, 상기 리드에 있어서 상기 전극패드와 접합하는 상기 리드의 선단부는 상기 리드의 몸체부보다 더 큰 너비를 가지는 것이 바람직하다.
상기 리드의 선단부의 너비는 10~17㎛인 것이 바람직하다.
상기 리드에 있어서, 상기 리드의 몸체부의 너비는 상기 리드의 선단부의 너비의 약 0.3 ~ 0.9배인 것이 바람직하다.
상기 제1 리드와 제2 리드가 교대로 위치하고, 상기 제1 리드의 선단부와 제2 리드의 선단부는 지그재그 형태로 형성되는 것이 바람직하다.
상기 배선패턴층은 외부와 전기적으로 접합하는 부분을 제외하고는 솔더 레지스트로 봉지되는 것이 바람직하다.
상기 베이스 필름은 반도체 칩을 실장하기 위한 윈도우가 형성되어 있고, 상기 리드는 상기 윈도우 배부로 신장되어 있는 것이 바람직하다.
상기 리드의 선단부의 너비는 10~17㎛인 것이 바람직하다.
상기 리드에 있어서, 상기 리드의 몸체부의 너비는 상기 리드의 선단부의 너비의 약 0.3 ~ 0.9배인 것이 바람직하다.
상기 제1 리드와 제2 리드가 교대로 위치하고, 상기 제1 리드의 선단부와 제2 리드의 선단부는 지그재그 형태로 형성되는 것이 바람직하다.
상기 배선패턴층은 외부와 전기적으로 접합하는 부분을 제외하고는 솔더 레지스트로 봉지되는 것이 바람직하다.
상기 전극패드와 리드를 접합하는 상기 접합부는 칩 범프인 것이 바람직하다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 테이프 배선 기판을 나타낸 부분 평면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 칩이 실장된 테이프 배선 기판의 리드를 나타내는 부분 평면도이다. 도 5는 도 4a의 소정의 영역(350)을 확대한 부분 확대도이다.
도 4a 및 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 칩 패키지는, 베이스 필름(320), 배선패턴층(340)으로 이루어져 있는 테이프 배선 기판과 상기 테이프 배선 기판과 전기적으로 연결된 반도체 칩(400)으로 이루어져 있다.
우선, 본 발명의 일 실시예에 따른 테이프 배선 기판에 대해 설명하기로 한다.
베이스 필름(320)은 두께 20∼100μｍ의 절연성 재질로 이루어져 있다. 여기 서, 베이스 필름(320)에는 반도체 칩(400)을 실장하는 부분에 윈도우가 형성될 수 있는데 이 경우의 테이프 배선 기판을 테이프 캐리어 패키지(Tape Carrier Package, 이하 TCP) 라고 한다. 또한, 베이스 필름(320)에 반동체 칩(400)을 실장하는 부분에 윈도우가 형성되지 아니 할 수도 있는데 이 경우의 테이프 배선 기판을 칩 온 필름(Chip On Film, 이하 COF)라고 한다. 본 발명에 관한 테이프 배선 기판은 탭 기술이 적용되는 TCP 또는 COF를 포함한다. (절연성 베이스 필름(320)으로는 이미 잘 알려져 있는 폴리이미드 수지 재질의 필름이 대표적으로 사용될 수 있다.
배선패턴층(340)은 상기 베이스 필름(320) 상에 형성되어 있다. 배선패턴층(340)는 도전성 물질이 사용되며, 일반적으로 동박이 사용될 수 있다. 바람직하게는, 상기 동박의 표면에 주석, 금, 니켈 또는 땜납의 도금을 실시한다.
베이스 필름(320)의 상면에 동박을 형성하는 방법은 캐스팅(casting), 라미네이팅(laminating), 전기도금(electroplating) 등이 있다.
캐스팅 방법은 압연 동박 위에 액상 베이스 필름을 뿌려서 열경화를 시키는 방법이다. 라미네이팅 방법은 베이스 필름에 압연 동박을 놓고 열압착하는 방법이다. 전기도금 방법은 베이스 필름 상에 구리 시드층(seed layer)를 증착하고 구리가 녹아있는 전해질 속에 베이스 필름을 넣고 전기를 흘려서 동박을 형성하는 방법이다.
상기 동박에 배선패턴을 형성하는 방법은 동박에 사진 식각(photo etching) 공정을 진행하여 동박을 선택적으로 식각한다. 상기 사진 식각공정을 통하여, 소정 회로를 구성하는 배선패턴층(340)을 형성한다.
도 4a에 도시된 바와 같이, 베이스 필름(320) 상에 형성된 배선패턴층(340)은 솔더 레지스트(Solder Resistor)로 이루어지는 보호막(330)으로 덮여져 보호되고 있다. 이 보호막(330)은 배선패턴층(340)이 외부로 노출되지 않도록 베이스 필름(320)의 상부를 전체적으로 덮는다. 다만, 반도체 칩(400)과 전기적으로 연결되는 리드(340a)는 보호막(330)으로 덮여져 있지 않다. 즉, 반도체 칩과의 전기적인 연결을 위하여 배선패턴층(340)에 연결된 리드(320a)는 보호막으로 노출되어 칩 실장부(310)의 내부로 돌출된 구조를 갖는다. 여기서, 칩 실장부(310)는 반도체 칩이 실장되기 위해 배선패턴층(340)에서 보호막(330)이 형성되지 아니한 부분을 말한다.
도 5는 본 발명의 일 실시예에 의한 테이프 배선 기판의 리드 구조를 나타낸 평면도이다. 배선패턴층(340)으로부터 연장된 리드(410, 420, 430, 440)는 베이스 필름(320) 상에 형성되어 있다. 상기 리드(410, 420, 430, 440)는 배선패턴층(340)이 외부로 노출되지 않도록 베이스 필름(320)의 상부를 전체적으로 덮는 솔더 레지스트로 이루어진 보호막(330)으로부터 돌출되어 형성되어 있다.
반도체 칩(400) 위에 형성되고 반도체 칩(400)과 리드(410, 420, 430, 440)를 연결하는 전극패드는 반도체 칩(400) 상의 외측에 배치된 전극패드(460)와 반도체 칩(400) 상의 내측에 배치된 전극패드(450)으로 이루어져있다.
반도체 칩(400) 상에 형성된 전극패드(450, 460)와 전기적으로 접합하기 위해 칩 실장부(310) 안으로 돌출한 상기 리드(410, 420, 430, 440)는 반도체 칩(400) 위에 배치된 전극패드(450, 460)에 대응된 위치에 리드의 선단부(410, 430)가 형성된다. 상기 리드 선단부(410, 430)는 반도체 칩(400) 위의 외측에 배치된 전극패드(460)와 접합하는 제1 리드(430, 440)와 반도체 칩(400) 위의 내측에 배치된 전극패드(450)와 접합하는 제2 리드(410, 420)로 구성된다.
여기서, 상기 리드(410, 420, 430, 440)에 있어서 상기 전극패드(450, 460)와 접합하는 상기 리드의 연결부분을 리드의 선단부(410, 430)로 설명하였으나, 본 발명의 실시태양에 있어서, 상기 리드의 연결부분이 상기 리드의 선단부(410, 430)에 한정되는 것은 아니며, 상기 전극패드와 접합하는 부분이면 만족하다. 다만, 이하 설명의 편의상 상기 리드의 연결부분을 리드의 선단부로 설명한다.
반도체 칩(400) 상에 형성된 전극패드가 일렬로 형성될 경우, 상기 전극패드와 접합하는 리드는 인라인 타입(inline type)으로 형성된다. 이 경우, 배선의 단락을 방지하기 위해 리드의 너비보다 너비가 큰 전극패드 간에도 소정의 간격이 요구되므로 파인피치를 구현하기 어려운 한계가 있다. 따라서, 파인피치를 구현하기 위해 본 발명의 일 실시예에 따른 테이프 배선 기판에서와 같이, 반도체 칩(400) 상에 전극패드(450, 460)를 지그재그 형태로 배치하고 상기 전극패드(450, 460)와 부합되는 위치에 각각 리드의 선단부(410, 430)를 형성하는 것이 바람직하다. 이와 같은, 리드의 구조를 스태거드 타입(staggered type)이라고 한다.
도 5에 도시된 바와 같이, 제1 리드(430, 440)와 제2 리드(410, 420)는 교대로 위치하고, 상기 제1 리드의 선단부(430)와 제2 리드의 선단부(410)는 지그재그 형태로 형성되는 것이 바람직하다.
도 5를 참고하여 각각의 리드(410, 420, 430, 440) 구조를 상세히 설명한다. 상기 리드(410, 420, 430, 440)는, 반도체 칩(400) 상의 형성된 전극패드(450, 460)와 전기적으로 접합하는 리드 선단부(410, 430)와, 상기 리드 선단부(410, 430)와 배선패턴(340)을 연결하는 리드 몸체부(420, 440)로 이루어져 있다.
상기 리드 몸체부(420, 440)의 너비는 상기 리드 선단부(410, 430)의 너비보다 작다. 리드 몸체부(420, 440)의 너비를 작게 함으로써, 지그재그 타입의 리드 구조에서 리드와 리드 간의 간격을 더욱 좁힐 수 있어 더욱 미세한 파인피치를 구현할 수 있다.
리드 선단부(410, 430)는 반도체 칩(400)과 전기적으로 연결되기 위해 열압착 공정을 거치게 되므로, 온도변화와 압력변화에 따른 리드 파손(Lead Broken) 현상을 방지하기 위한 리드 선단부(410, 430)의 너비는 소정의 크기 이상 요구된다. 즉, 리드 선단부(410, 430)와 전극패드(450, 460)의 접합면적이 감소하면 접합 강도가 낮아지고, 신뢰성이 떨어지기 때문에 리드 선단부(410, 430)의 너비는 소정의 크기 이상 요구된다. 현 제조공정상 리드 선단부(410, 430)의 너비는 약 10 내지 17㎛ 인 것이 바람직하다.
리드 몸체부(420, 440)의 너비는 리드 선단부(410, 430)의 너비의 약 0.3 내지 0.9배인 것이 바람직하다. 리드 선단부(410, 430)와는 달리, 리드 몸체부(420, 440)는 반도체 칩(400)과 직접 열압착공정을 거치지 않으므로 리드 선단부(410, 430)의 너비보다 작아도 리드 파손 현상이 일어나지 않는다. 하지만, 리드 자체의 고유의 강도와 안정성을 유지하기 위해 현 제조공정상 리드 몸체부(420, 440)의 너 비는 리드 선단부(410, 430)의 너비의 0.3배 이상인 것이 바람직하다.
도 5에 도시된 바와 같이, 제2 리드의 리드몸체부(420)와 제1 리드의 리드 선단부(430)와 접합하는 전극패드(460)와의 간격은 제조공정상 디자인 룰로 결정된 최소의 폭 및 간격으로 하고 있다．
상기 리드(410, 420, 430, 440)는 금속 배선 패턴의 형성시의 마스크를 변경하면 종래와 동일한 공정에서 형성할 수 있기 때문에，제조 공정을 증가한 일 없이，종래와 동일한 설비에서 용이하게 생산 가능하다．
도 6는 본 발명의 다른 실시예에 의한 테이프 배선 기판의 리드 구조를 나타낸 평면도이다. 도 6는 도 4b의 소정의 영역(350)을 확대한 부분 확대도이다.
도 4b 및 도 6를 참조하여, 본 발명의 다른 실시예에 따른 반도체 칩 패키지는, 베이스 필름(320), 배선패턴층(340)으로 이루어져 있는 테이프 배선 기판과 상기 테이프 배선 기판과 전기적으로 연결된 반도체 칩(400)으로 이루어져 있다.
우선, 본 발명의 다른 실시예에 따른 테이프 배선 기판에 대해 설명하기로 한다.
베이스 필름(320)은 두께 20∼100μｍ의 절연성 재질로 이루어져 있다. 여기서, 베이스 필름(320)에는 반도체 칩(400)을 실장하는 부분에 윈도우가 형성될 수 있는데 이 경우의 테이프 배선 기판을 테이프 캐리어 패키지(Tape Carrier Package, 이하 TCP) 라고 한다. 또한, 베이스 필름(320)에 반동체 칩(400)을 실장하는 부분에 윈도우가 형성되지 아니 할 수도 있는데 이 경우의 테이프 배선 기판을 칩 온 필름(Chip On Film, 이하 COF)라고 한다. 본 발명에 관한 테이프 배선 기 판은 탭 기술이 적용되는 TCP 또는 COF를 포함한다. 절연성 베이스 필름(320)으로는 이미 잘 알려져 있는 폴리이미드 수지 재질의 필름이 대표적으로 사용될 수 있다.
배선패턴층(340)은 상기 베이스 필름(320) 상에 형성되어 있다. 배선패턴층(340)는 도전성 물질이 사용되며, 일반적으로 동박이 사용될 수 있다. 바람직하게는, 상기 동박의 표면에 주석, 금, 니켈 또는 땜납의 도금을 실시한다.
베이스 필름(320)의 상면에 동박을 형성하는 방법은 캐스팅(casting), 라미네이팅(laminating), 전기도금(electroplating) 등이 있다.
상기 동박에 배선패턴을 형성하는 방법은 동박에 사진 식각(photo etching) 공정을 진행하여 동박을 선택적으로 식각한다. 상기 사진 식각공정을 통하여, 소정 회로를 구성하는 배선패턴층(340)을 형성한다.
도 4b에 도시된 바와 같이, 베이스 필름(320) 상에 형성된 배선패턴층(340)은 솔더 레지스트(Solder Resistor)로 이루어지는 보호막(330)으로 덮여져 보호되고 있다. 이 보호막(330)은 배선패턴층(340)이 외부로 노출되지 않도록 베이스 필름(320)의 상부를 전체적으로 덮는다. 다만, 반도체 칩(400)과 전기적으로 연결되는 리드(340b)는 보호막(330)으로 덮여져 있지 않다. 즉, 반도체 칩과의 전기적인 연결을 위하여 배선패턴층(340)에 연결된 리드(320b)는 보호막으로 노출되어 칩 실장부(310)의 내부로 돌출된 구조를 갖는다. 여기서, 칩 실장부(310)는 반도체 칩이 실장되기 위해 배선패턴층(340)에서 보호막(330)이 형성되지 아니한 부분을 말한다.
도 6는 본 발명의 다른 실시예에 의한 테이프 배선 기판의 리드 구조를 나타낸 평면도이다. 배선패턴층(340)으로부터 연장된 리드(510, 520, 530, 540)는 베이스 필름(320) 상에 형성되어 있다. 상기 리드(510, 520, 530, 540)는 배선패턴층(340)이 외부로 노출되지 않도록 베이스 필름(320)의 상부를 전체적으로 덮는 솔더 레지스트로 이루어진 보호막(330)으로부터 돌출되어 형성되어 있다.
반도체 칩(400) 위에 형성되고 반도체 칩(400)과 리드(510, 520, 530, 540)를 연결하는 전극패드는 반도체 칩(400) 상의 외측에 배치된 전극패드(560)와 반도체 칩(400) 상의 내측에 배치된 전극패드(550)으로 이루어져있다.
반도체 칩(400) 상에 형성된 전극패드(550, 560)와 전기적으로 접합하기 위해 칩 실장부(310) 안으로 돌출한 상기 리드(510, 520, 530, 540)는 반도체 칩(400) 위에 배치된 전극패드(550, 560)에 대응된 위치에 리드의 선단부(510, 530)가 형성된다. 상기 리드 선단부(510, 530)는 반도체 칩(400) 위의 외측에 배치된 전극패드(560)와 접합하는 제1 리드(530, 540)와 반도체 칩(400) 위의 내측에 배치된 전극패드(550)와 접합하는 제2 리드(510, 520)로 구성된다.
여기서, 상기 리드(510, 520, 530, 540)에 있어서 상기 전극패드(550, 560)와 접합하는 상기 리드의 연결부분을 리드의 선단부(510, 530)로 설명하였으나, 본 발명의 실시태양에 있어서, 상기 리드의 연결부분이 상기 리드의 선단부(510, 530)에 한정되는 것은 아니며, 상기 전극패드와 접합하는 부분이면 만족하다. 다만, 이하 설명의 편의상 상기 리드의 연결부분을 리드의 선단부로 설명한다.
도 6에 도시된 바와 같이, 소정의 개수의 제1 리드(530, 540)와 소정의 개수 의 제2 리드(410, 420)를 교대로 배치한다.
도 6를 참고하여 각각의 리드(510, 520, 530, 540) 구조를 상세히 설명한다. 상기 리드(510, 520, 530, 540)는, 반도체 칩(400) 상의 형성된 전극패드(550, 560)와 전기적으로 접합하는 리드 선단부(510, 530)와, 상기 리드 선단부(510, 530)와 배선패턴(340)을 연결하는 리드 몸체부(520, 540)로 이루어져 있다.
상기 리드 몸체부(520, 540)의 너비는 상기 리드 선단부(510, 530)의 너비보다 작다. 리드 몸체부(520, 540)의 너비를 작게 함으로써, 지그재그 타입의 리드 구조에서 리드와 리드 간의 간격을 더욱 좁힐 수 있어 더욱 미세한 파인피치를 구현할 수 있다.
리드 선단부(510, 530)는 반도체 칩(400)과 전기적으로 연결되기 위해 열압착 공정을 거치게 되므로, 온도변화와 압력변화에 따른 리드 파손(Lead Broken) 현상을 방지하기 위한 리드 선단부(510, 530)의 너비는 소정의 크기 이상 요구된다. 즉, 리드 선단부(510, 530)와 전극패드(550, 560)의 접합면적이 감소하면 접합 강도가 낮아지고, 신뢰성이 떨어지기 때문에 리드 선단부(510, 530)의 너비는 소정의 크기 이상 요구된다. 현 제조공정상 리드 선단부(510, 530)의 너비는 약 10 내지 17㎛ 인 것이 바람직하다.
리드 몸체부(520, 540)의 너비는 리드 선단부(510, 530)의 너비의 약 0.3 내지 0.9배인 것이 바람직하다. 리드 선단부(510, 530)와는 달리, 리드 몸체부(520, 540)는 반도체 칩(400)과 직접 열압착공정을 거치지 않으므로 리드 선단부(510, 530)의 너비보다 작아도 리드 파손 현상이 일어나지 않는다. 하지만, 리드 자체의 고유의 강도와 안정성을 유지하기 위해 현 제조공정상 리드 몸체부(520, 540)의 너비는 리드 선단부(510, 530)의 너비의 0.3배 이상인 것이 바람직하다.
도 6에 도시된 바와 같이, 제2 리드의 리드몸체부(520)와 제1 리드의 리드 선단부(530)와 접합하는 전극패드(560)와의 간격은 제조공정상 디자인 룰로 결정된 최소의 폭 및 간격으로 하고 있다．
상기 리드(510, 520, 530, 540)는 금속 배선 패턴의 형성시의 마스크를 변경하면 종래와 동일한 공정에서 형성할 수 있기 때문에，제조 공정을 증가한 일 없이，종래와 동일한 설비에서 용이하게 생산 가능하다．
또한，상기 실시예들에서는，칩 실장부(310) 안에 돌출한 리드 선단부(410, 430, 510, 530)의 형상이 사각형인 경우를 예로서 설명하였지만 ，본 발명은 이 형상으로 한정되는 것이 아니다．예를 들면, 상기 리드 선단부의 형상은 원형 또는 타원형을 포함한다.．또한，형상의 왜곡 또는 오차의 범위 내의 볼록한 부분 등이 있어도 본 발명의 실시 태양의 효과는 동일하다．더욱이，절연성 베이스 필름의 재질 및 두께， 리드의 재질과 너비도 상술한 예에 한정되지 않는 것은 물론이다．
도 7은 본 발명의 일 실시예에 따른 반도체 칩 패키지를 나타낸 단면도이다. 도 7은 도 5의 A를 따라 절단한 단면도이다. 도 4a를 참조하여 설명한다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 칩 패키지는, 베이스 필름(320), 배선패턴층(340)으로 이루어져 있는 테이프 배선 기판과 상기 테이프 배선 기판과 전기적으로 연결된 반도체 칩(400)으로 이루어져 있다.
상기 반도체 칩(400)의 주면에 배치된 다수의 전극패드(450)와 리드의 선단 부(410)는 접합부(610)에 의해 전기적으로 접합한다. 상기 접합부(610)로는, 상기 테이프 배선상기 테이프 배선 기판과 반도체 칩(400)을 전기적으로 연결하기 위해 칩 범프(chip bump, 610)가 사용될 수 있다. 따라서, 상기 리드 선단부(410)와 반도체 칩 상의 전극패드(450)는 칩 범프(610)를 통하여 전기적으로 접합된다. 칩 범프(610)와, 반도체 칩(400)의 주면에 형성되어 있는 전극패드(450)와, 리드 선단부(410)와의 접합은 열압착에 의해 이루어질 수 있다. 상기 칩 범프(610)로는 금(Au)이나 구리(Cu) 및 솔더(solder) 등 여러 가지가 사용될 수 있다.
테이프 배선 기판에서 배선패턴층(340)의 리드(410, 420)와 반도체 칩(400)과의 접합 부분 및 반도체 칩(400)의 주면은 절연성 봉지수지로 이루어진 봉지부(620)로 봉지된다. 상기 봉지부(620)는 에폭시 수지 또는 실리콘 수지가 사용될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 칩 패키지를 나타낸 단면도이다. 도 8은 도 6의 B를 따라 절단한 단면도이다. 도 8은 도 7과 동일하므로 설명을 생략하기로 한다.
이상, 본 발명을 바람직한 실시예를 들어 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
이상과 같은 본 발명에 의한 테이프 배선 기판 및 그를 이용한 반도체 칩 패키지에 의하면, 테이프 배선 기판의 리드를 스태거드 타입으로 구성하고, 상기 리 드의 구조에 있어서 반도체 칩 상의 전극패드와 접합하는 리드 선단부의 너비에 비하여 다른 부분의 너비를 작게 함으로써, 파인피치가 가능할 수 있다. 즉, 스태거드 리드 타입에서, 리드와 전극패드간의 간격을 더욱 좁힐 수 있어서, 피치 감소가 가능하여 파인피치화된 반도체 장치의 구현이 가능하다.

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  11. 절연성 재질로 이루어진 베이스 필름과, 상기 베이스 필름 상에 형성되고 반도체 칩의 외측에 배치된 전극패드와 연결되는 제1 리드와 상기 반도체 칩의 내측에 배치된 전극패드와 연결되는 제2 리드가 형성된 배선패턴층을 포함하는 테이프 배선 기판; 및
    주면에 배치된 다수의 전극패드에 칩 범프가 형성되어 있고, 상기 칩 범프에 의해 상기 배선패턴층의 리드와 탭(TAB) 본딩하는 반도체 칩을 포함하며,
    상기 리드의 몸체부는 상기 전극패드와 접합하는 상기 리드의 선단부보다 작은 너비를 가지고,
    상기 리드의 선단부는 상기 칩 범프보다 작은 너비를 가지는 것을 특징으로 하는 반도체 칩 패키지.
  12. 제 11항에 있어서,
    상기 리드의 선단부의 너비는 10~17㎛인 것을 특징으로 하는 반도체 칩 패키지.
  13. 제 12항에 있어서,
    상기 리드에 있어서, 상기 리드의 몸체부의 너비는 상기 리드의 선단부의 너비의 약 0.3 ~ 0.9배인 것을 특징으로 하는 반도체 칩 패키지.
  14. 제 13항에 있어서,
    상기 제1 리드와 제2 리드가 교대로 위치하고, 상기 제1 리드의 선단부와 제2 리드의 선단부는 지그재그 형태로 형성되는 것을 특징으로 하는 반도체 칩 패키지.
  15. 제 14항에 있어서,
    상기 배선패턴층은 외부와 전기적으로 접합하는 부분을 제외하고는 솔더 레지스트로 봉지되는 것을 특징으로 하는 반도체 칩 패키지.
  16. 제 11항에 있어서,
    상기 베이스 필름은 반도체 칩을 실장하기 위한 윈도우가 형성되어 있고, 상기 리드는 상기 윈도우 배부로 신장되어 있는 것을 특징으로하는 반도체 칩 패키지.
  17. 제 16항에 있어서,
    상기 리드의 선단부의 너비는 10~17㎛인 것을 특징으로 하는 반도체 칩 패키지.
  18. 제 17항에 있어서,
    상기 리드에 있어서, 상기 리드의 몸체부의 너비는 상기 리드의 선단부의 너비의 약 0.3 ~ 0.9배인 것을 특징으로 하는 반도체 칩 패키지.
  19. 제 18항에 있어서,
    상기 제1 리드와 제2 리드가 교대로 위치하고, 상기 제1 리드의 선단부와 제2 리드의 선단부는 지그재그 형태로 형성되는 것을 특징으로 하는 반도체 칩 패키지.
  20. 제 19항에 있어서,
    상기 배선패턴층은 외부와 전기적으로 접합하는 부분을 제외하고는 솔더 레지스트로 봉지되는 것을 특징으로 하는 반도체 칩 패키지.
  21. 삭제
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