[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP5005321B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5005321B2
JP5005321B2 JP2006303202A JP2006303202A JP5005321B2 JP 5005321 B2 JP5005321 B2 JP 5005321B2 JP 2006303202 A JP2006303202 A JP 2006303202A JP 2006303202 A JP2006303202 A JP 2006303202A JP 5005321 B2 JP5005321 B2 JP 5005321B2
Authority
JP
Japan
Prior art keywords
semiconductor device
substrate
electrode terminal
terminal
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2006303202A
Other languages
English (en)
Other versions
JP2008124080A (ja
Inventor
広樹 岩村
直人 尾澤
浩志 平井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd filed Critical Panasonic Corp
Priority to JP2006303202A priority Critical patent/JP5005321B2/ja
Priority to KR1020070112537A priority patent/KR20080041999A/ko
Priority to US11/979,768 priority patent/US8053878B2/en
Publication of JP2008124080A publication Critical patent/JP2008124080A/ja
Application granted granted Critical
Publication of JP5005321B2 publication Critical patent/JP5005321B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R1/00Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
    • G01R1/02General constructional details
    • G01R1/04Housings; Supporting members; Arrangements of terminals
    • G01R1/0408Test fixtures or contact fields; Connectors or connecting adaptors; Test clips; Test sockets
    • G01R1/0416Connectors, terminals
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2886Features relating to contacting the IC under test, e.g. probe heads; chucks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047Details of electrical connections between containers
    • H01L2225/1058Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19105Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/30107Inductance
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Automation & Control Theory (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Description

本発明は、半導体装置に係り、特に基板の端子配置に関する。
電子部品の小型化への要求に伴い、半導体集積回路や回路部品を搭載した半導体装置においては、多数の集積回路チップや回路部品を搭載する必要があり、配線スペースや、実装スペースの有効活用化への要求が高まっている。
そこで例えば、機能あるいはメモリ容量あたりの実装面積を低減した上で、積層後の良品率を向上するようにした積層半導体装置が提案されている(特許文献1)。
この積層半導体装置では、基板の主面の端部に沿ってボンディングパッドが設けられた第1の基板の主面に、第1のボンディングパッドが露出するように半導体チップをフェイスダウンで載置し、この第1のボンディングパッドを用いてテストを行い、この半導体装置の良品を選別すると共に、さらに同様にして形成された第2のボンディングパッドを有する第2の半導体チップを搭載した第2の基板を、前記第1の基板上に、第1のボンディングパッドが露出するように載置し、これら第1および第2のボンディングパッドを用いて第1および第2の半導体チップを外部接続している。
このような積層半導体装置では、さらなる高集積化が進むにつれて、ピン数の増大は進む一方であり、相互接続に必要な端子数も増大しており、これら第1および第2のボンディングパッドのみでは接続が不可能であり、基板同士を面接触により接続するいわゆる半田ボールを用いた表面実装が提案されている。
例えば、図11に示すように、実装基板上で平置きして形成されていたSoC1010と、メモリ装置1020とを、図12に示すように、積層して形成したいわゆるパッケージオンパッケージ(PoP)が提案されている。
このような積層半導体装置では、実装面積の削減をはかることができ、信号の配線長が低減される分、信号配線容量の低減を図ることができ、ノイズの削減を図ることが可能となる。
近年、複雑な機能マクロを一つのLSIに集積するシステムオンチップ(SoC)と呼ばれるシステム設計が進展してきている。ここで、「機能マクロ」とは、主に、LSIの機能設計の段階で使用される概念であり、所定の機能を実現するための一群の回路の集まりを一つのセル(ブロック)として認識したものであり、一般に、IP(設計資産)化されてライブラリーに登録されている。このように高集積化されたLSIを用いて積層半導体装置を形成する場合には、特に第1の基板に搭載された第1の半導体チップと、第2の基板に搭載された第2の半導体チップとの相互接続が必要となるが、第1または第2の基板を介して相互接続すると、信号測定ができないという問題があった。
特に、100MHz以上の周波数帯域で用いるような高周波LSIを用いたシステムオンチップにおいては、高速であって波形訛に対してシビアなものであり、基板上の配線長や、テスト回路への配線長に起因する遅延だけでなく、電極パッドなどの接続端子による減衰やマッチングの問題も深刻であり、配線長はなるべく短くし、配線容量を小さくするための工夫がなされている。このような状況の中で、基板の小型化薄型化をはじめ、ピン数の低減あるいは導電体層の層数低減も大きな問題となっている。
さらにまた、フィルタ部品や、バイパスコンデンサなどを搭載する必要がある場合も多いが、実装基板上にこれらの外付け部品を搭載した場合は、配線長の長さに起因する配線抵抗が深刻な問題となる。
このように、特に、半導体集積回路チップを積層構造で搭載する基板においては、配線の引き回しをなるべく少なくすると共に、配線自体に起因するインピーダンスの低減をはかる必要があった。
また、機能マクロの各々は、回路規模、回路の性質や動作等が異なり、テストに必要なテストパターン数が異なることから、LSIテスタの負担が重く、したがって、各機能マクロのテストを効率的に行うことは、重要な課題となっている。
このように、機能マクロのテストを効率的に行うことも重要な課題のひとつであった。図12に示した従来の積層半導体装置では、第2の半導体チップは第2の基板および第1の基板を通って外部接続されるため、そのことがネックとなって、他の機能マクロを含めたLSI全体のテスト効率が低下することがある。
特開2005−302871号公報
本発明は前記実情に鑑みてなされたもので、高周波帯域で使用されるデバイスにおいても、小型でかつノイズの影響が少なく、信頼性の高い半導体装置を提供することを目的とする。
また、本発明は、容易に作業性よく高精度のテストが可能であり、信号の訛りもなく良品率の高い半導体装置を提供することを目的とする。
そこで本発明の半導体装置は、第1の半導体集積回路の搭載された基板上に、第2の半導体集積回路の搭載された上部基板を積層した積層型の半導体装置であって、前記基板は、前記第1の半導体集積回路を搭載するように構成され、絶縁層を介して積層された複数の導電体層を内部に有するとともに、前記第1の半導体集積回路に接続された第1の電極端子と、上層に配される上部基板の端子と接続される第2の電極端子と、前記第1および第2の電極端子の外周の少なくとも一部に、前記上部基板の外縁よりも外側に位置する第3の電極端子とを具備し、前記上部基板は、前記第2の電極端子を介して前記基板の前記第3の電極端子に電気的に接続されたことを特徴とする。
この構成によれば、第3の電極端子が、上部基板よりも外側に配されており、基板および実装基板を介することなく、この第3の電極端子を用いて容易に検査を行うことができ、高周波帯域においてもノイズのない高精度の信号検出が実現され、検査精度の向上を図ることが可能である。
本発明によれば、特に高周波帯域で使用される積層型半導体装置において、検査を容易かつ高精度にすることが可能となる。また実装面積の削減をはかるとともに、信号配線容量の低減を図り、ノイズの削減をはかることが可能となる。
例えばマルチキャリア信号の信号処理をはじめ、高周波信号の信号処理を行うように構成された半導体集積回路の搭載された複数の基板(基板および上部基板)を、積層して半導体装置を形成するに際し、ピン数が多い場合であっても、実装面積の増大を招くことなく、基板(基板および上部基板)の厚さ方向の距離の増大による、インダクタンスの増大も最小限に抑えることができる。
以下本発明の実施の形態について図面を参照しつつ詳細に説明する。
(実施の形態1)
本実施の形態1の半導体集積回路装置では、図1に断面図を示すように、SoC(システムオンチップ)と呼ばれる、機能マクロを集積化した第1の半導体集積回路チップ12を、3層の配線パターンを備えた積層基板からなる第1の基板11上に搭載した第1のモジュール10上に、メモリを構成する第2の半導体集積回路チップ22を第2の基板(上部基板)21上に搭載した第2のモジュール20を積層し、積層構造の回路モジュール200を構成するもので、第1のモジュール10の第1の基板の外周に、第2の基板の外縁よりも外側に露出する第3の電極端子15を具備し、この第3の電極端子15を、検査用のプローブのための端子として用い、最終的には、この第3の電極端子15にフィルタやバイパスコンデンサなどの外付け部品30a(図4(a)参照)などを搭載し得るようにしたことを特徴とする。
図2(a)はこの第1のモジュール10を示す要部説明図であり、図2(b)は第1のモジュール10の第1の基板を示す上面図である。ここで第1の基板は、絶縁層11Tを介して積層された第1乃至第3の導電体層11a乃至11cを有し、各導電体層がビアコンタクトHを介して所望の回路を構成するように接続されて形成されている。
この第1の基板は通常は導電体層からなる配線パターンを形成したフィルムキャリアを、絶縁性接着剤を介して積層して形成したもので、各導電体層はビアコンタクトHを介して相互に接続されるとともに、上方の最表面にはビアコンタクトHを介してアルミニウムパッドからなる第1乃至第3の電極端子13,14,15上が導出されている。ここでは、フィルムキャリアと絶縁性接着剤とを、絶縁層11Tとして表示している。一方、下方の最表面には同様にビアコンタクトHを介して、半田ボールからなる第4の接続端子16が導出されており、実装基板100に接続されている。ここでは、実装基板100の配線パターン(図示していないが)に熱圧着により接続されている。
ここで第1の基板10の最表面には、および表面側には第1の半導体集積回路チップ12を搭載する第1の電極端子13と、上部の第2のモジュール20の電極端子に接続される第2の電極端子14と、さらにこの外側に、これらの回路とは独立して形成された第3の電極端子15とが形成されている。この第3の電極端子15は上部基板の外縁Rに相当する領域よりも外側に配されている。一方、この第1の基板の裏面側には、前記導電体層11aに接続するパッド17に接続するように形成された半田ボールからなる第4の接続端子16が設けられ、これが実装基板100との接続を実現するように構成されている。第1の半導体集積回路チップ12は第1の電極端子13に対してフェイスダウンで接続されており、熱硬化性樹脂18で覆われている。
また第2の基板も前記第1の基板と同様に積層基板で構成されているが、第2の基板21も同様に、絶縁層を介して積層された複数層の導電体層を有し、各導電体層がビアコンタクトHを介して所望の回路を構成するように接続されて形成されている。表面側には第2の半導体集積回路チップ22を搭載するパッドが設けられボンディングワイヤ23を介してワイヤボンディングにより接続されており、ビアコンタクトを介して裏面側の電極端子24に接続されている。この電極端子24は、下部に位置する第1のモジュール10の第2の電極端子14に接続されている。なおここで第3の電極端子15は、フィルタやバイパスコンデンサなどの電子部品(図4の30a、30b、30cなど)を接続する外部接続端子とオープンのまま非接続の検査用端子すなわち、非接続で放置されている端子を含む。
次にこの半導体モジュールの製造工程について図3を参照しつつ説明する。
まず、第1および第2のモジュールを形成する(ステップS1、ステップS2)。
そして、第1のモジュール上に第2のモジュールを載置し、仮止めを行う(ステップS3)。
この後、第3の電極端子15に検査用プローブを充て、信号特性などのテストを行う(ステップS4)。
このテストで合格であるか否かを判断する(ステップS5)。
この判断ステップS5で合格であると判断されると、半田溶融温度まで加熱し、第1のモジュール10上に第2のモジュール20を固着する(ステップS6)。
そしてさらに、図4(a)および(b)に示すように、第3の電極端子15を用いてフィルタ30aおよびバイパスコンデンサ30b、増幅器30cを固着する(ステップS7)。
このようにして形成された回路モジュール200を実装基板100上に載置し、半田ボールを介して固着する(ステップS8)。
一方テストで不合格であると判断されると、第2のモジュールを廃棄する(ステップS9)。
なお、上記方法では、第1および第2のモジュール10,20の固着およびフィルタ30aおよびバイパスコンデンサ30b、増幅器30cの固着は同一の加熱工程を利用して実施するようにしてもよい。
このように、第2のモジュールの出力をそのまま第1のモジュールから第3の電極端子を介して取り出し、特性テストを行うようにしているため、不要な配線容量をもつことなく、そのままの信号状況を検出することができ、高精度のテストが可能となる。また、第1および第2のモジュールを固着する前に不良の検出を行うことができるため、第1のモジュールはそのまま使用でき、製造歩留まりが向上する。第2のモジュールの積層に先立ち、まず第1のモジュールを検査するようにしてもよい。
ここで図5(a)および(b)に本発明と比較例の回路モジュールの比較を示す。本発明の回路モジュールは図5(a)に示すように、上層の第2のモジュールとの接続用の端子としての第2の電極端子の外側すなわち外周ランドに第3の電極端子を配置し、これを第2のモジュール用の取り出し端子、あるいは検査用の端子とすることにより、信号配線を短くすることができる。つまり図5(b)に示す比較例の場合には第3の電極端子が無く、第1の基板の第4の接続端子16を介して実装基板100に接続し、この実装基板100上で検査プローブを当てるという方法がとられている(図5(b)において右側に位置する第4の接続端子16にもパッド17が接続され上層の第2の半導体集積回路装置と電気的に接続されている)。これに対し、本発明の場合は、信号配線を極めて短縮することができる。またフィルタやバイパスコンデンサなどの電子部品の実装も従来は実装基板100で行われており、メモリを搭載する第2のモジュール20からの配線長が長くなり、ノイズの原因となっていたのに対し、第1の基板上の第3の電極端子を介して接続できるため、実装基板からのノイズなどの影響も回避することができる。
なお、前記実施の形態において第4の接続端子は、半田ボールで構成したが、半田ボールに限定されることなく、バンプを用いたり、あるいは異方性導電膜を用いて下部基板と接続することも可能である。
(実施の形態2)
次に本発明の実施の形態2について説明する。
本実施の形態2では、前記実施の形態1において図5(a)に示した、第3の電極端子15に相当する部分の端子構造について説明する。前記実施の形態1において第1の基板11では最表層に第1乃至第3の電極端子を形成したが、本実施の形態の第1の基板では、図6(b)に示すように、第3の電極端子15Sを凹部内に露出する第2の導電体層11bで構成したものである。すなわち、本実施の形態では、第1の基板に相当する基板の第3層配線を構成する第3の導電体層11cおよびその下の絶縁層11T(フィルムキャリアを含む)を除去し、凹部を形成しこの凹部に露出する第2の導電体層11bで構成したことを特徴とする。
製造に際しては、図6(a)に示すように第1乃至第3の導電体層11a乃至11cが絶縁層11Tを介して積層された積層基板をフォトリソグラフィによりエッチングし、第2の導電体層を露出させることにより、形成することができる。あるいは、フィルムキャリア上の導電体層をあらかじめパターニングした状態で積層してもよい。
図7(a)および(b)は、この実施の形態2の構造を持つ第3の電極端子を用いた回路モジュールおよびこの回路モジュールにフィルタ30aなどの電子部品を実装した状態を示す図である。この半導体装置では、第1の基板の第3の電極端子15Sが、第3層配線を構成する第3の導電体層11cおよびその下の絶縁層11T(フィルムキャリアを含む)を除去し手形成された凹部に露出する第2の導電体層11bで構成されている。他は図1および図4に示した実施の形態1の回路モジュールと同様に形成されている。
この構成によれば、プローブをあてて検査を行う場合、この凹部にプローブが入ることになり、位置決めが極めて容易であり、かつ接触性も良好に維持することができる。
また、フィルタやバイパスコンデンサなどの部品を実装する際も位置決めが容易となり、実装作業性の向上をはかることができる。
また、図6(c)に示すように、最表層の第3の導電体層11cに第3の電極端子を形成することも可能である。この場合は、位置あわせはしにくいが、配線長は短くすることができるため、信号特性の向上をはかることができる。
なお本実施の形態では、3層配線構造の積層基板を用いたが、前記実施の形態1と同様に5層配線構造、あるいはそれ以外の複数層の配線層を持つ多層配線構造の積層基板を用いる場合にも適用可能であることはいうまでもない。
(実施の形態3)
次に本発明の実施の形態3について説明する。
本実施の形態3では、前記実施の形態1において、図1(b)に示した第1の基板の第3の電極端子15の配置を変更した端子構造をもつ変形例について説明する。前記実施の形態1において第1の基板11では外周に配置した第3の電極端子15は等しいピッチで同じ大きさとなるように形成して配列したが、本実施の形態では、第3の電極端子15を図8(a)および(b)に示すように、一箇所の大面積領域と、等ピッチで形成された通常面積領域とで形成された接地用の第3の電極端子15Gと、一箇所の大面積領域で構成された電源用の第3の電極端子15vと、通常の信号取り出し用の第3の電極端子15sとで構成されたことを特徴とする。ここで図8(b)は図8(a)のコーナー部の一点鎖線で囲んだ領域の拡大説明図である。ここでは第3の電極端子15は全て同一となるように形成し、内周側に2列に配列された第2の電極端子と接続するように、第1の基板11の内部配線(導電体層)を介して接続されるか、千鳥状に、内側外側交互にワイヤボンディングを行うことによって電気的接続がなされている。
この構成によれば、接地端子のピン数が多い場合であっても、貫通ビアで基板の裏面すなわち集積回路が実装されない面の実装面積が低下することもない。また、差動プローブなどは、信号と接地端子が近くに無いと測定が困難であるが、この場合は信号端子に近い領域に接地端子が存在している為、容易に測定が可能である。また基板の厚さ方向の距離の増大による、インダクタンスの増大も最小限に抑えることができる。このように、電源および接地を適切に配置することが可能となり、特性ばらつきの低減をはかることができる。
(実施の形態4)
次に本発明の実施の形態4について説明する。
本実施の形態4では、第3の電極端子15の形状の変形例について説明する。実施の形態3では第3の電極端子15を同じ形状で配列形成したが、本実施の形態では、信号の見分けを容易にするために、形状や間隔を不規則にし、目印を形成したことを特徴とする。
図9および図10に示すように、奇数番目と偶数番目とで、形状が相互に異なるようにしたものである。
ここでは隣接する2つの第3の電極端子15は上述したように相補形状をなすかあるいは、それに近い形状をなし、左右非対称となるように構成した。そして、ここでも第3の電極端子15の内周側に2列に配列された第2の電極端子14と接続するように、第1の基板11の内部配線(導電体層)を介して接続されるか、千鳥状に、内側外側交互にワイヤボンディングを行うことによって電気的接続がなされる。
この構成によれば、あえて形状や間隔を規則的にずらし、目印を形成することにより、特性ばらつきの低減をはかることができる。
このように、回路モジュール200を構成する集積回路実装基板として第1および第2の基板11,21が用いられている。
この構成では、メモリを構成する第2の集積回路22の信号が電極端子24を介して下層側の第1の基板11の第2の電極端子14を介して、その外周の第3の電極端子15に取り出されるように構成される。
ここで、第1の基板11および第2の基板は共に、フィルムキャリアを構成する樹脂フィルムに貼着された銅箔をパターニングし、積層して固着することによって形成される。
この第1および第2の基板11、21は、絶縁層11Tと、これら絶縁層11Tの間に接地層、電源層、配線層などのパターンを構成する導電体層11a、11b、11cをはさむとともに表面および裏面に接続用の電極パッドを構成する配線パターンを配し、これらを、絶縁層11Tに形成されたビアホールHで電気的に接続するように構成されている。そのビアホールの穴加工は、たとえば、レーザ加工、ドリルによる加工または金型による加工で形成することができる。レーザ加工は、微細なピッチで貫通孔を形成することができ、削り屑が発生しないため好ましい。レーザ加工では、炭酸ガスレーザやエキシマレーザを用いると加工が容易である。電気的接続の方法としては無電解めっきなどで形成しても良いし、導電性物質を充填することで形成しても良い。
又、配線パターンや接地層、電源層を構成する導電体層11a、11b、11cは、銅箔で構成されるが、これに限定されることなく導電性樹脂組成物など電気導電性を有する物質であればよい。たとえば、配線パターンとして銅箔を用いる場合、たとえば、電解メッキにより作製された厚さ12μm〜35μm程度の銅箔が適用可能である。銅箔は、絶縁層との接着性を向上させるため、絶縁層と接触する面を粗面化することが望ましい。また、銅箔としては、接着性および耐酸化性向上のため、銅箔表面をカップリング処理したものや、銅箔表面に錫、亜鉛またはニッケルをメッキしたものも使用可能である。また、この金属層としては、エッチング法あるいは打ち抜き法で形成された金属板のリードフレームを用いてもよい。リードフレームを用いる場合には、リードフレーム上に印刷法などによってグリーンシートを1ユニット毎に分割形成して固着後、必要に応じて部品実装を行い、さらに次の層の絶縁層を積層し、さらに次の層の導電体層・・・というように順次積み重ねて積層し最後にここのユニットを構成する積層基板に分割することにより、容易に形成可能である。
また、本発明の第1および第2の基板11,21の形成は以下のように形成してもよい。例えば、無機フィラーと熱硬化性樹脂とを含む混合物から構成され、いわゆるグリーンシートと呼ばれるコンポジットシートを用い、未硬化の状態で、必要に応じて回路部品用や導電路用の穴加工をした状態で積層し200℃程度で乾燥硬化させることによって回路部品や導電路を内蔵した状態で積層される。回路部品用や導電路用の穴は、たとえば、レーザ加工、ドリルによる加工または金型による加工で形成することができる。レーザ加工は、微細なピッチで貫通孔を形成することができ、削り屑が発生しないため好ましい。レーザ加工では、炭酸ガスレーザやエキシマレーザを用いると加工が容易である。なお、混合物を成型してグリーンシートを形成する際に、同時に形成してもよい。無機フィラーには、たとえば、Al、MgO、BN、AlNまたはSiOなどを用いることができる。熱硬化性樹脂には、たとえば、耐熱性が高いエポキシ樹脂、フェノール樹脂またはシアネート樹脂が好ましい。エポキシ樹脂は、耐熱性が特に高いため特に好ましい。なお、混合物は、さらに分散剤、着色剤、カップリング剤または離型剤を含んでいてもよい。
また、絶縁シートの材料として、無機フィラーと熱硬化性樹脂との混合物を用いた場合、セラミック基板と異なり、高温で焼成する必要がなく200℃程度で乾燥することによって形成されるため、製造が容易である。
また、絶縁シートに用いる無機フィラーを選択することによって、絶縁シートの線膨張係数、熱伝導度、誘電率などを容易に制御することができる。絶縁シートの線膨張係数を半導体素子とほぼ等しくすると、温度変化によるクラックの発生等を防止することができ、信頼性の高い基板を構成することができる。絶縁シートの熱伝導性を向上させると、高密度で回路部品を実装した場合にも、信頼性の高い集積回路実装基板を得ることができる。
なお、前記実施の形態において用いた第1および第2の半導体集積回路チップについては、メモリに限定されることなく、種々の機能素子に適用可能であることはいうまでもない。
また、以下のような態様も有用である。
本発明の半導体装置に用いられる基板は、絶縁層を介して積層された複数の導電体層を内部に有するとともに、少なくとも1つの半導体集積回路を搭載する基板であって、前記半導体集積回路に接続された第1の電極端子と、前記基板の上層に配される上部基板の端子と接続される第2の電極端子と、前記第1および第2の電極端子の外周の少なくとも一部に、前記上部基板の外縁よりも外側に位置する第3の電極端子とを具備したことを特徴とする。
この構成によれば、上部基板との積層後も露出する第3の電極端子を用いてテストを行うこともでき、配線長を短縮することができるため、余計な配線容量の増大を防止し、信頼性の高い半導体装置を提供することが可能となる。また、高精度の検査工程を実施した後、良品のみを実装するようにすれば、製造歩留まりが大幅に向上する。
また、本発明の半導体装置の検査方法は、前記基板の前記第3の電極端子にプローブを当接せしめ、前記第1の半導体集積回路の搭載された前記基板をテストすることによって、基板を介して出力される信号特性を検査する。
また本発明の半導体装置の製造方法は、第2の半導体集積回路の搭載された上部基板を、第1の半導体集積回路の搭載された基板の第2の電極端子に仮接続する工程と、前記第1の基板の前記第3の電極端子にプローブを当接せしめることにより、前記第2の半導体集積回路の搭載された前記基板を検査する工程と、前記検査する工程で、合格であると判断された前記上部基板の、前記第2の電極端子を介して電気的に接続されるように第2の半導体集積回路装置を搭載した上部基板を本接続する工程とを含む。
この構成によれば、実際に積層した状態で基板を介して出力される信号特性を検出することにより、高精度の信号出力を得ることができる検査工程を実施し、合格であると判断されたもののみを実装している。従って、不必要に不良品を出すこともなく、高精度の信号特性テストを実施することができるため、高精度の検査結果に基づいた実装が可能となり、歩留まりの向上をはかることができる。
本発明の基板によれば、ノイズの影響を受けないように構成されているため、高周波回路を含む、種々の分野に適用可能である。
本発明の実施の形態1の回路モジュールを示す図 本発明の実施の形態1の回路モジュールを構成する第1のモジュールを示す図 本発明の実施の形態1の回路モジュールの製造工程を示すフローチャート図 本発明の実施の形態1の半導体集積回路装置の分解斜視図、 本発明の実施の形態1の回路モジュールの要部拡大図 本発明の実施の形態2の回路モジュールを示す図 本発明の実施の形態3の基板の要部を示す図 本発明の実施の形態3の基板の要部を示す図 本発明の実施の形態4の基板の要部を示す図 本発明の実施の形態4の基板の要部を示す図 従来例の回路モジュールを示す図 従来例の回路モジュールを示す図
符号の説明
10 第1のモジュール
11 第1の基板
12 第1の集積回路
13 第1の電極端子
14 第2の電極端子
15 第3の電極端子
16 第4の接続端子
17 パッド
18 熱硬化性樹脂
20 第2のモジュール
21 第2の基板
22 第2の集積回路
23 ボンディングワイヤ
24 電極端子
100 実装基板
200 回路モジュール
R0 上部基板の外縁

Claims (12)

  1. 第1の半導体集積回路の搭載された基板上に、
    第2の半導体集積回路の搭載された上部基板を積層した積層型の半導体装置であって、
    前記基板は、前記第1の半導体集積回路を搭載するように構成され、絶縁層を介して積層された複数の導電体層を内部に有するとともに、
    前記第1の半導体集積回路に接続された第1の電極端子と、
    上層に配される上部基板の端子と接続される第2の電極端子と、
    前記第1および第2の電極端子の外周の少なくとも一部に、前記上部基板の外縁よりも外側に位置する第3の電極端子とを具備し、
    前記上部基板は、前記第2の電極端子を介して前記基板の前記第3の電極端子に電気的に接続された半導体装置。
  2. 請求項に記載の半導体装置であって、
    前記第1乃至第3の電極端子形成面と、相対向する面に、
    前記基板の下層に配される下部基板または、実装基板と、接続するための第4の接続端子を具備した半導体装置。
  3. 請求項に記載の半導体装置であって、
    前記第4の接続端子は、半田ボールである半導体装置。
  4. 請求項に記載の半導体装置であって、
    前記3の電極端子に、電子部品が搭載された半導体装置。
  5. 請求項に記載の半導体装置であって、
    前記電子部品はフィルタである半導体装置。
  6. 請求項4に記載の半導体装置であって、
    前記電子部品はバイパスコンデンサである半導体装置。
  7. 請求項4に記載の半導体装置であって、
    前記電子部品は増幅回路である半導体装置。
  8. 請求項1乃至7のいずれか1項に記載の半導体装置であって、
    前記第3の接続端子は前記基板の最表層の導電体層よりも下層に位置する導電体層で構成され、前記第3の接続端子の周囲が、前記基板を構成する絶縁性基板で囲まれた半導体装置。
  9. 請求項1乃至7のいずれか1項に記載の半導体装置であって、
    前記第3の電極端子は、前記基板の周縁部全体にわたって一列に形成された電極パッドである半導体装置。
  10. 請求項に記載の半導体装置であって、
    前記第3の電極端子は、前記第2の接続端子よりも狭ピッチの部分を有する半導体装置。
  11. 請求項に記載の半導体装置であって、
    前記第3の電極端子は、複数ピッチにわたって一体的に接続された領域を有する半導体装置。
  12. 請求項1乃至11のいずれか1項に記載の半導体装置であって、
    前記第3の電極端子は、外部接続端子と非接続の検査用端子を含む半導体装置。
JP2006303202A 2006-11-08 2006-11-08 半導体装置 Active JP5005321B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006303202A JP5005321B2 (ja) 2006-11-08 2006-11-08 半導体装置
KR1020070112537A KR20080041999A (ko) 2006-11-08 2007-11-06 기판, 이를 이용한 반도체 장치, 반도체 장치의 검사방법및 반도체 장치의 제조방법
US11/979,768 US8053878B2 (en) 2006-11-08 2007-11-08 Substrate, semiconductor device using the same, method for inspecting semiconductor device, and method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006303202A JP5005321B2 (ja) 2006-11-08 2006-11-08 半導体装置

Publications (2)

Publication Number Publication Date
JP2008124080A JP2008124080A (ja) 2008-05-29
JP5005321B2 true JP5005321B2 (ja) 2012-08-22

Family

ID=39359031

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006303202A Active JP5005321B2 (ja) 2006-11-08 2006-11-08 半導体装置

Country Status (3)

Country Link
US (1) US8053878B2 (ja)
JP (1) JP5005321B2 (ja)
KR (1) KR20080041999A (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10251273B2 (en) 2008-09-08 2019-04-02 Intel Corporation Mainboard assembly including a package overlying a die directly attached to the mainboard
EP2237195B1 (en) * 2009-04-03 2012-07-25 3M Innovative Properties Company A material for packaging electronic components
US8169060B2 (en) * 2010-03-29 2012-05-01 Infineon Technologies Ag Integrated circuit package assembly including wave guide
JP5618662B2 (ja) * 2010-07-15 2014-11-05 三菱電機株式会社 半導体素子の特性測定方法および半導体装置の製造方法
US8513966B2 (en) * 2010-08-11 2013-08-20 Intel Corporation Probes formed from semiconductor region vias
US9911836B2 (en) 2011-02-25 2018-03-06 Qorvo Us, Inc. Vertical ballast technology for power HBT device
US9897512B2 (en) * 2011-04-15 2018-02-20 Qorvo Us, Inc. Laminate variables measured electrically
US20120324305A1 (en) * 2011-06-20 2012-12-20 Texas Instruments Incorporated Testing interposer method and apparatus
US20130020702A1 (en) * 2011-07-21 2013-01-24 Jun Zhai Double-sided flip chip package
JP5658640B2 (ja) * 2011-09-12 2015-01-28 ルネサスエレクトロニクス株式会社 半導体装置
US8779789B2 (en) * 2012-04-09 2014-07-15 Advanced Inquiry Systems, Inc. Translators coupleable to opposing surfaces of microelectronic substrates for testing, and associated systems and methods
US9985006B2 (en) * 2016-05-31 2018-05-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
CN110326101B (zh) * 2017-02-21 2024-02-02 京瓷株式会社 布线基板、电子装置及电子模块
CN110473839A (zh) 2018-05-11 2019-11-19 三星电子株式会社 半导体封装系统
US10991638B2 (en) 2018-05-14 2021-04-27 Samsung Electronics Co., Ltd. Semiconductor package system

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7138653B1 (en) * 2000-06-08 2006-11-21 Micron Technology, Inc. Structures for stabilizing semiconductor devices relative to test substrates and methods for fabricating the stabilizers
JP2003185710A (ja) * 2001-10-03 2003-07-03 Matsushita Electric Ind Co Ltd マルチチップモジュール、半導体チップ及びマルチチップモジュールのチップ間接続テスト方法
JP3813489B2 (ja) * 2001-10-29 2006-08-23 シャープ株式会社 積層型半導体装置
JP3917946B2 (ja) * 2003-03-11 2007-05-23 富士通株式会社 積層型半導体装置
JP3951966B2 (ja) * 2003-05-30 2007-08-01 セイコーエプソン株式会社 半導体装置
JP2005123463A (ja) * 2003-10-17 2005-05-12 Seiko Epson Corp 半導体装置及びその製造方法、半導体装置モジュール、回路基板並びに電子機器
JP3819901B2 (ja) * 2003-12-25 2006-09-13 松下電器産業株式会社 半導体装置及びそれを用いた電子機器
KR100642746B1 (ko) * 2004-02-06 2006-11-10 삼성전자주식회사 멀티 스택 패키지의 제조방법
JP2005302871A (ja) 2004-04-08 2005-10-27 Toshiba Corp 積層半導体装置及びその製造方法。
JP2006156797A (ja) * 2004-11-30 2006-06-15 Shinko Electric Ind Co Ltd 半導体装置
US7445962B2 (en) * 2005-02-10 2008-11-04 Stats Chippac Ltd. Stacked integrated circuits package system with dense routability and high thermal conductivity
JP2006344789A (ja) * 2005-06-09 2006-12-21 Canon Inc 電子回路モジュール及び半導体パッケージ
US7569918B2 (en) * 2006-05-01 2009-08-04 Texas Instruments Incorporated Semiconductor package-on-package system including integrated passive components
JP2008010550A (ja) * 2006-06-28 2008-01-17 Shinko Electric Ind Co Ltd 半導体装置

Also Published As

Publication number Publication date
JP2008124080A (ja) 2008-05-29
KR20080041999A (ko) 2008-05-14
US20080105964A1 (en) 2008-05-08
US8053878B2 (en) 2011-11-08

Similar Documents

Publication Publication Date Title
JP5005321B2 (ja) 半導体装置
KR101926922B1 (ko) 검사용 배선기판
US8381394B2 (en) Circuit board with embedded component and method of manufacturing same
CN101128091B (zh) 元件嵌入式多层印刷线路板及其制造方法
KR101339493B1 (ko) 프로브 카드용 공간 변환기 및 그 제조방법
US8138609B2 (en) Semiconductor device and method of manufacturing semiconductor device
JPH0220848Y2 (ja)
US20090065773A1 (en) Semiconductor device
KR101121644B1 (ko) 프로브 카드용 공간 변환기 및 공간 변환기의 복구 방법
US20140061951A1 (en) Package on package structure and method for manufacturing same
TW200428628A (en) Multi-chip electronic package having laminate carrier and method of making same
US20140084955A1 (en) Fine pitch interposer structure
US5350886A (en) Mounting substrate
JP2012021965A (ja) プローブカードのリペア方法及びこれを利用するプローブ基板
US20090224378A1 (en) Package structure with embedded die and method of fabricating the same
JP5774332B2 (ja) プローブカード用セラミック基板及びその製造方法
JP6763447B2 (ja) 薄膜キャパシタ及び薄膜キャパシタが埋め込まれた多層回路基板
US20120281377A1 (en) Vias for mitigating pad delamination
JP4848676B2 (ja) 部品内蔵基板、この部品内蔵基板を用いた部品内蔵モジュール、および部品内蔵基板の製造方法
US6965169B2 (en) Hybrid integrated circuit package substrate
JP2007134427A (ja) モジュールパッケージ及びモジュールパッケージの製造方法
US20230352387A1 (en) Built-In Serial Via Chain for Integrity Monitoring of Laminate Substrate
KR20120137300A (ko) 다층 배선기판의 제조방법과 다층 배선기판
US20220187341A1 (en) Microelectronic test interface substrates, devices, and methods of manufacture thereof layer level test and repair on buildup redistribution layers
Aschenbrenner System-in-package solutions with embedded active and passive components

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090727

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110728

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110929

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120424

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120523

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150601

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5005321

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250