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KR100399724B1 - 반도체패키지 - Google Patents

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KR100399724B1
KR100399724B1 KR10-2000-0086235A KR20000086235A KR100399724B1 KR 100399724 B1 KR100399724 B1 KR 100399724B1 KR 20000086235 A KR20000086235 A KR 20000086235A KR 100399724 B1 KR100399724 B1 KR 100399724B1
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KR
South Korea
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circuit board
semiconductor chip
semiconductor
input
output pads
Prior art date
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KR10-2000-0086235A
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신원선
장상재
허영욱
Original Assignee
앰코 테크놀로지 코리아 주식회사
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Publication date
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Abstract

이 발명은 반도체패키지에 관한 것으로, 다양한 크기의 반도체칩을 스택할 수 있도록, 예를 들면, 수지층을 중심으로, 그 상,하면에 다수의 배선패턴이 형성된 회로기판과; 상기 회로기판의 중앙에 접착되어 있으며, 상면에 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 입출력패드와 회로기판의 배선패턴을 전기적으로 연결하는 다수의 제1도전성와이어와; 상기 회로기판중 상기 제1도전성와이어의 일단이 본딩된 영역의 외주연에 상기 제1도전성와이어의 루프 하이트(Loop Height)보다 높게 형성된 절연성 댐과; 상기 절연성 댐 상면에 상기 제1반도체칩보다 넓은 넓이를 가지며, 상면에는 다수의 입출력패드가 형성된 제2반도체칩과; 상기 제2반도체칩의 입출력패드와 회로기판의 배선패턴을 전기적으로 연결하는 다수의 제2도전성와이어와; 상기 제1,2반도체칩, 상기 제1,2도전성와이어 및 상기 회로기판의 상면이 봉지재로 봉지되어 형성된 봉지부와; 상기 회로기판의 하면중 배선패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지{Semiconductor package}
본 발명은 반도체패키지에 관한 것으로, 더욱 상세하게 설명하면 다양한 크기의 반도체칩을 스택할 수 있는 스택형 반도체패키지에 관한 것이다.
통상 반도체패키지는 반도체칩을 외부 환경으로부터 안전하게 보호함은 물론, 그 반도체칩과 마더보드(Mother Board)와의 전기적 신호가 용이하게 교환되도록 한 것을 말한다.
최근에는 상기한 반도체패키지 내부에 다수의 반도체칩을 스택(Stack)함으로써 다기능화 및 고성능화를 구현한 스택형 반도체패키지가 출시되고 있으며, 이러한 종래의 통상적인 스택형 반도체패키지(100')를 도4에 도시하였다.
도시된 바와 같이 통상 수지층(18')을 중심으로 상,하면에 본드핑거(20a') 및 랜드(20b')를 갖는 배선패턴(20')이 형성되어 있고, 상기 배선패턴(20')의 표면은 커버코트(23')로 코팅된 회로기판(16')이 구비되어 있다.
또한, 상기 회로기판(16')의 상면 중앙부에는 제1반도체칩(2')이 접착층(3')에 의해 접착되어 있고, 상기 제1반도체칩(2')의 상면에는 제2반도체칩(6')이 접착층(3')으로 접착되어 있다. 물론, 상기 제1반도체칩(2') 및 제2반도체칩(6')의 상면 둘레에는 다수의 입출력패드(4',8')가 형성되어 있다(이러한 반도체칩을 통상 엣지패드형 반도체칩이라 함). 상기 제1반도체칩(2') 및 제2반도체칩(6')의 입출력패드(4',8')는 각각 회로기판(16')에 형성된 배선패턴(20')중 본드핑거(20a')에 도전성와이어(60')로 본딩되어 있다. 또한, 제1반도체칩(2'), 제2반도체칩(6'), 도전성와이어(60') 및 회로기판(16')의 상면은 봉지재(40')로 봉지되어 있다. 상기 회로기판(16')의 하면에 형성된 배선패턴(20')중 랜드(20b')에는 다수의 도전성볼(50')이 융착되어 있으며, 이 도전성볼(50')이 차후 마더보드의 소정 패턴에 본딩된다. 도면중 미설명 부호 20c'는 도전성 비아홀이다.
이러한 반도체패키지(100')는 제1반도체칩(2') 및 제2반도체칩(6')의 전기적 신호가 도전성와이어(60'), 회로기판(16')의 본드핑거(20a'), 도전성 비아홀(20c'), 랜드 (20b') 및 도전성볼(50')을 통해서 마더보드와 교환되며, 두개의 반도체칩이 스택된 상태이므로 반도체패키지가 다기능화 및 고성능화되고 또한 실장밀도를 높일 수 있는 장점이 있다.
그러나, 상기와 같은 종래의 반도체패키지는 상기 제1반도체칩의 입출력패드에 본딩되는 도전성와이어와의 접촉을 피하기 위해, 상기 제2반도체칩의 넓이 또는 부피가 상기 제1반도체칩의 넓이 또는 부피보다 반듯이 작아야 하는 단점이 있다. 즉, 상기 제2반도체칩의 부피가 제1반도체칩의 부피와 같거나 클 경우에는 그 제2반도체칩의 저면과 도전성와이어가 상호 쇼트(Short)됨으로써 제1반도체칩의 전기적 기능이 마비되는 문제가 있어, 반듯이 그 제2반도체칩의 크기가 제1반도체칩의 크기보다 작아야 한다.
이러한 문제들은 다양한 크기, 부피 및 넓이를 갖는 다수의 반도체칩을 스택하여야 하는 반도체패키지(예를 들면 다수의 DRAM, ASIC, Flash 또는 SRAM을 스택한 반도체패키지)에 적용할 수 없어, 패키징할 수 있는 반도체칩의 종류를 극히 제한시키고 있다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 다양한 크기, 부피 및 넓이를 갖는 다수의 반도체칩을 스택할 수 있는 스택형 반도체패키지를 제공하는데 있다.
도1은 본 발명의 제1실시예에 의한 스택형 반도체패키지를 도시한 단면도이다.
도2a 및 도2b는 본 발명의 제2실시예에 의한 스택형 반도체패키지를 도시한 단면도이다.
도3은 본 발명의 제3실시예에 의한 스택형 반도체패키지를 도시한 단면도이다.
도4는 종래의 스택형 반도체패키지를 도시한 단면도이다.
- 도면중 주요 부호에 대한 설명 -
101,102a,102b,103; 본 발명에 의한 반도체패키지
1; 제1반도체칩 2; 제2반도체칩
1a,2a; 입출력패드 3; 절연성 댐
4; 접착층 10; 회로기판
11; 수지층 12; 배선패턴
12a; 본드핑거 12b; 랜드
12c; 비아홀 13; 커버코트
14; 개구부 15; 관통부
21; 제1도전성와이어 22; 제2도전성와이어
30; 봉지부 40; 도전성볼
50; 방열판 60; 수동소자
상기한 목적을 달성하기 위해 본 발명의 제1태양(態樣)에 의한 반도체패키지는 수지층을 중심으로, 그 상,하면에 다수의 배선패턴이 형성된 회로기판과; 상기 회로기판의 중앙에 접착되어 있으며, 상면에 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 입출력패드와 회로기판의 배선패턴을 전기적으로 연결하는 다수의 제1도전성와이어와; 상기 회로기판중 상기 제1도전성와이어의 일단이 본딩된 영역의 외주연에 상기 제1도전성와이어의 루프 하이트(Loop Height)보다 높게 형성된 절연성 댐과; 상기 절연성 댐 상면에 상기 제1반도체칩보다 넓은 넓이를 가지며, 상면에는 다수의 입출력패드가 형성된 제2반도체칩과; 상기 제2반도체칩의 입출력패드와 회로기판의 배선패턴을 전기적으로 연결하는 다수의 제2도전성와이어와; 상기 제1,2반도체칩, 상기 제1,2도전성와이어 및 상기 회로기판의 상면이 봉지재로 봉지되어 형성된 봉지부와; 상기 회로기판의 하면중 배선패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위해 본 발명의 제2태양(態樣)에 의한 반도체패키지는, 수지층을 중심으로, 그 상,하면에 다수의 배선패턴이 형성되어 있고, 중앙에는 단면상 계단형의 개구부가 형성된 회로기판과; 상기 회로기판의 개구부중 바닥면에 접착되어 있으며, 상면에 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 입출력패드와 회로기판의 배선패턴을 전기적으로 연결하는 다수의 제1도전성와이어와; 상기 회로기판의 상면중 상기 개구부의 외주연에 상기 제1반도체칩보다 넓은 넓이를 가지며, 상면에는 다수의 입출력패드가 형성된 제2반도체칩과; 상기 제2반도체칩의 입출력패드와 회로기판의 배선패턴을 전기적으로 연결하는 다수의 제2도전성와이어와; 상기 제1,2반도체칩, 상기 제1,2도전성와이어 및 상기 회로기판의 상면을 포함한 개구부가 봉지재로 봉지되어 형성된 봉지부와; 상기 회로기판의 하면중 배선패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위해 본 발명의 제3태양(態樣)에 의한 반도체패키지는, 수지층을 중심으로, 그 상면 및 내면에 다수의 배선패턴이 형성되고, 중앙에는 일정크기의 관통부가 형성된 동시에, 상기 관통부의 내벽이 계단형으로 형성된 회로기판과; 상기 회로기판의 하면 전체에 접착된 대략 판상의 방열판과; 상기 회로기판의 관통부중 하부의 방열판 표면에 위치되어 있으며, 상면에 다수의 입출력패드가 형성된 제1반도체칩과; 상기 제1반도체칩의 입출력패드와 회로기판의 배선패턴을 전기적으로 연결하는 다수의 제1도전성와이어와; 상기 회로기판의 상면중 상기 관통부의 외주연에 상기 제1반도체칩보다 넓은 넓이를 가지며, 상면에는 다수의 입출력패드가 형성된 제2반도체칩과; 상기 제2반도체칩의 입출력패드와 회로기판의 배선패턴을 전기적으로 연결하는 다수의 제2도전성와이어와; 상기 제1,2반도체칩, 상기 제1,2도전성와이어 및 상기 회로기판의 상면을 포함한 관통부가 봉지재로 봉지되어 형성된 봉지부와; 상기 회로기판의 상면중 배선패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.
여기서, 제1태양 내지 제3태양중 어느 하나에 있어서, 상기 회로기판의 상면과 하면 또는 상면과 내면에 형성된 다수의 배선패턴은 도전성 비아홀에 의해 상호 연결되어 있다.
또한, 상기 제1태양 내지 제3태양중 어느 하나에 있어서, 상기 제2반도체칩의 상면에는 다수의 수동소자가 접착되어 있고, 상기 수동소자는 상기 제2반도체칩의 입출력패드와 전기적으로 접속될 수도 있다.
상기와 같이 하여 본 발명의 제1태양에 의한 반도체패키지에 의하면, 회로기판 상면에 일정크기의 제1반도체칩을 접착하고, 그 외주연에는 그 제1반도체칩보다 두꺼운 절연성 댐을 형성한 후, 상기 절연성 댐 상에 상기 제1반도체칩보다 큰 제2반도체칩을 접착할 수 있음으로써, 다양한 크기, 부피 및 넓이를 갖는 다수의 반도체칩을 스택할 수 있게 된다.
또한, 본 발명의 제2태양에 의한 반도체패키지에 의하면, 회로기판에 단면상 대략 계단형의 개구부를 형성하고, 상기 개구부 바닥면에 제1반도체칩을 접착 한 후, 상기 회로기판의 상면으로서 상기 개구부의 외주연에 상기 제1반도체칩보다 크기가 큰 제2반도체칩을 접착할 수 있음으로써, 역시 다양한 크기, 부피 및 넓이를 갖는 다수의 반도체칩을 스택할 수 있게 된다.
더불어, 본 발명의 제3태양에 의한 반도체패키지에 의하면, 회로기판에 일정 크기의 관통부를 형성하고, 상기 관통부 바닥면에 제2반도체칩을 위치시키고, 상기 회로기판의 상면으로서 상기 관통부의 외주연에 상기 제1반도체칩보다 크기가 큰 제2반도체칩을 접착할 수 있음으로써, 역시 다양한 크기, 부피 및 넓이를 갖는 다수의 반도체칩을 스택할 수 있게 된다. 더불어, 상기 관통부 하면인 회로기판 하면 전체에는 방열판을 접착시킬 수 있음으로써, 전체적인 반도체패키지의 방열 성능을 향상시킬 수 도 있다.
또한, 상기 제1태양 내지 제3태양에 의한 반도체패키지는 제2반도체칩 상면에 각종 수동소자(예를 들면, 캐패시터, 저항, RF 소자) 등을 직접 접착하고, 이를 상기 제2반도체칩의 입출력패드에 전기적으로 직접 접속시킴으로써, 전체적인 반도체패키지의 실장밀도를 더욱 증가시킬 수 있는 장점이 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도1은 본 발명의 제1실시예에 의한 스택형 반도체패키지(101)를 도시한 단면도이다.
도시된 바와 같이 먼저 대략 판상의 회로기판(10)이 구비되어 있다. 상기 회로기판(10)은 열경화성 수지층(11)을 중심으로, 그 상,하면에 다수의 미세한 도전성 배선패턴(12)이 복잡하게 형성되어 있다. 상기 배선패턴(12)은 더욱 구체적으로 상기 수지층(11)의 상면에 형성된 본드핑거(12a)와, 상기 수지층(11) 하면에 형성된 랜드(12b)를 포함한다. 또한, 상기 수지층(11) 상면의 본드핑거(12a)와 하면의 랜드(12b)는 도전성 비아홀(12c)을 통해 상호 연결되어 있다. 또한, 상기 배선패턴(12)중 본드핑거(12a) 및 랜드(12b)를 제외한 그 표면은 절연성 커버코트(13)로 코팅되어 있다. 이와 같은 회로기판(10)은 통상적인 인쇄회로기판(Printed Circuit Board)을 설명한 것이며, 이밖에도 써킷테이프(Circuit Tape), 써킷필름(Circuit Film) 등의 다양한 부재가 이용될 수 있을 것이다.
계속해서, 상기 회로기판(10)의 중앙에는 접착층(4)에 의해 일정크기를 갖는 제1반도체칩(1)이 접착되어 있다. 상기 제1반도체칩(1)은 상면 내주연에 다수의 입출력패드(1a)가 형성된 엣지패드형이다.
상기 제1반도체칩(1)의 입출력패드(1a)는 골드와이어 또는 알루미늄와이어와 같은 도전성와이어에 의해 상기 회로기판(10)의 상면에 형성된 특정 본드핑거(12a)에 접속되어 있다. 여기서, 상기 도전성와이어를 편의상 제1도전성와이어(21)라 지칭한다.
계속해서, 상기 회로기판(10)중 상기 제1도전성와이어(21)의 일단이 본딩된 영역의 외주연에는 상기 제1도전성와이어(21)의 루프 하이트(Loop Height, 만곡된 최고 높이)보다 두꺼운 절연성 댐(3)이 접착되어 있다.
한편, 상기 절연성 댐(3) 상면에는 접착층(4)에 의해 상기 제1반도체칩(1)보다 큰 넓이를 가지며, 상면 내주연에는 다수의 입출력패드(2a)가 형성된 제2반도체칩(2)이 접착되어 있다. 상기 제2반도체칩(2) 역시 엣지패드형이다.
또한, 상기 제2반도체칩(2)의 입출력패드(2a)는 회로기판(10)의 배선패턴(12)중 나머지 본드핑거(12a)에 도전성와이어로 접속되어 있다. 상기 도전성와이어는 편의상 제2도전성와이어(22)라 칭한다.
또한, 상기 제1,2반도체칩(1,2), 상기 제1,2도전성와이어(21,22) 및 상기 회로기판(10)의 상면은 에폭시몰딩컴파운드(Epoxy Molding Compound)와 같은 봉지재로 봉지되어 있다. 이와 같이 봉지재로 봉지된 영역은 이하 봉지부(30)로 칭한다.
마지막으로, 상기 회로기판(10)의 배선패턴(12)중 다수의 랜드(12b)에는 솔더볼(Solder Ball)과 같은 도전성볼(40)이 융착되어 마더보드(도시되지 않음)에 실장 가능한 형태로 되어 있다.
따라서, 상기 제1실시예에 의한 반도체패키지(101)는 회로기판(10) 상면에 일정크기의 제1반도체칩(1)을 접착하고, 그 외주연에는 그 제1반도체칩(1)보다 두꺼운 절연성 댐(3)을 형성한 후, 상기 절연성 댐(3) 상에 상기 제1반도체칩(1)보다 큰 제2반도체칩(2)을 접착할 수 있음으로써, 다양한 크기, 부피 및 넓이를 갖는 다수의 반도체칩을 스택할 수 있게 된다.
참고로, 제1반도체칩(1) 및 제2반도체칩(2)의 전기적 신호는 각각의 입출력패드(1a,2a), 제1,2도전성와이어(21,22), 배선패턴(12)중 본드핑거(12a), 비아홀(12c) 및 랜드(12b), 그리고 도전성볼(40)을 통하여 마더보드에 전달되며, 마더보드로부터의 전기적 신호를 그 역으로 전달된다.
도2a 및 도2b는 본 발명의 제2실시예에 의한 스택형 반도체패키지(102a,102b)를 도시한 단면도이다.
도시된 바와 같이 먼저 대략 판상의 회로기판(10)이 구비되어 있다. 상기 회로기판(10)은 수지층(11)을 기본층으로 하며, 그 중앙에는 단면상 대략 계단형의 개구부(14)가 형성되어 있다. 상기 수지층(11)의 상면, 하면 및 계단형의 개구부(14)에는 미세하고 복잡한 형상의 도전성 배선패턴(12)이 형성되어 있다. 상기 배선패턴(12)은 더욱 구체적으로 상기 수지층(11)의 상면 및 개구부(14)에 형성된 본드핑거(12a)와, 상기 수지층(11) 하면에 형성된 랜드(12b)를 포함한다. 또한, 상기 수지층(11)의 상면 및 개구부(14)의 본드핑거(12a)와 하면의 랜드(12b)는 도전성 비아홀(12c)을 통해 상호 연결되어 있다. 또한, 상기 배선패턴(12)중 본드핑거(12a) 및 랜드(12b)를 제외한 그 표면은 절연성 커버코트(13)로 코팅되어 있다.
계속해서, 상기 회로기판(10)중 개구부(14)의 바닥면에는 접착층(4)에 의해 일정크기를 갖는 제1반도체칩(1)이 접착되어 있다. 상기 제1반도체칩(1)은 상면 내주연에 다수의 입출력패드(1a)가 형성된 엣지패드형이다.
상기 제1반도체칩(1)의 입출력패드(1a)는 골드와이어 또는 알루미늄와이어와 같은 제1도전성와이어(21)에 의해 상기 회로기판(10)중 개구부(14)에 형성된 본드핑거(12a)에 접속되어 있다.
계속해서, 상기 개구부(14) 외주연의 회로기판(10) 상면에는 접착층(4)에 의해 상기 제1반도체칩(1)보다 큰 넓이를 가지며, 상면 내주연에는 다수의 입출력패드(2a)가 형성된 제2반도체칩(2)이 접착되어 있다. 상기 제2반도체칩(2) 역시 엣지패드형이다.
또한, 상기 제2반도체칩(2)의 입출력패드(2a)는 회로기판(10)의 배선패턴(12)중 수지층(11) 상면에 형성된 나머지 본드핑거(12a)에 제2도전성와이어(22)로 접속되어 있다.
또한, 상기 제1,2반도체칩(1,2), 상기 제1,2도전성와이어(21,22) 및 상기 회로기판(10)의 상면을 포함한 개구부(14)는 에폭시몰딩컴파운드(Epoxy Molding Compound)와 같은 봉지재로 봉지되어 일정 형태의 봉지부(30)가 형성되어 있다.
마지막으로, 상기 회로기판(10)의 배선패턴(12)중 다수의 랜드(12b)에는 솔더볼(Solder Ball)과 같은 도전성볼(40)이 융착되어 마더보드에 실장 가능한 형태로 되어 있다.
한편, 도2b에 도시된 반도체패키지(102b)에서와 같이, 상기 제2반도체칩(2) 상면에는 각종 수동소자(60)(예를 들면, 캐패시터, 저항, RF 소자) 등이 직접 접착되고, 상기 제2반도체칩(2)의 입출력패드(2a)에 상기 수동소자(60)를 직접 전기적으로 접속시킴으로써, 전체적인 반도체패키지(101)의 실장밀도를 더욱 증가시킬 수도 있다. 이러한 구성은 상기 제1실시예에도 적용 가능하고, 또한 하기할 제3실시예에도 적용 가능하다.
상기와 같이 하여 본 발명의 제2실시예에 의한 반도체패키지(102a,102b)에 의하면, 회로기판(10)에 단면상 대략 계단형의 개구부(14)를 형성하고, 상기 개구부(14) 바닥면에 제1반도체칩(1)을 접착 한 후, 상기 회로기판(10)의 상면으로서 상기 개구부(14)의 외주연에 상기 제1반도체칩(1)보다 크기가 큰 제2반도체칩(2)을접착할 수 있음으로써, 역시 다양한 크기, 부피 및 넓이를 갖는 다수의 반도체칩을 스택할 수 있게 된다.
또한, 제2반도체칩(2) 상면에 각종 수동소자(60)(예를 들면, 캐패시터, 저항, RF 소자) 등을 직접 접착하고, 이를 상기 제2반도체칩(2)의 입출력패드(2a)에 전기적으로 직접 접속시킴으로써, 전체적인 반도체패키지(102a,102b)의 실장밀도를 더욱 증가시킬 수 있는 장점이 있다.
도3은 본 발명의 제3실시예에 의한 스택형 반도체패키지(103)를 도시한 단면도이다.
도시된 바와 같이 먼저 대략 판상의 회로기판(10)이 구비되어 있다. 상기 회로기판(10)은 수지층(11)을 기본층으로 하며, 그 중앙에는 대략 계단형의 단면을 갖는 관통부(15)가 형성되어 있다. 상기 수지층(11)의 상면에는 미세하고 복잡한 형상의 도전성 배선패턴(12)이 형성되어 있다. 상기 배선패턴(12)은 더욱 구체적으로 상기 수지층(11)의 상면 및 관통부(15)에 형성된 본드핑거(12a)와, 상기 수지층(11) 상면에 형성된 랜드(12b)를 포함한다. 또한, 상기 관통부(15)의 본드핑거(12a)와 상면의 랜드(12b)는 도전성 비아홀(12c)을 통해 상호 연결되어 있다. 또한, 상기 배선패턴(12)중 본드핑거(12a) 및 랜드(12b)를 제외한 그 표면은 절연성 커버코트(13)로 코팅되어 있다.
계속해서, 상기 회로기판(10)중 관통부(15)의 바닥면에는 일정크기를 갖는 제1반도체칩(1)이 위치되어 있다. 상기 제1반도체칩(1)은 상면 내주연에 다수의 입출력패드(1a)가 형성된 엣지패드형이다.
상기 제1반도체칩(1)의 입출력패드(1a)는 골드와이어 또는 알루미늄와이어와 같은 제1도전성와이어(21)에 의해 상기 회로기판(10)중 관통부(15)에 형성된 본드핑거(12a)에 접속되어 있다.
계속해서, 상기 관통부(15) 외주연의 회로기판(10) 상면에는 접착층(4)에 의해 상기 제1반도체칩(1)보다 큰 넓이를 가지며, 상면 내주연에는 다수의 입출력패드(2a)가 형성된 제2반도체칩(2)이 접착되어 있다. 상기 제2반도체칩(2) 역시 엣지패드형이다.
또한, 상기 제2반도체칩(2)의 입출력패드(2a)는 회로기판(10)의 배선패턴(12)중 수지층(11) 상면에 형성된 나머지 본드핑거(12a)에 제2도전성와이어(22)로 접속되어 있다.
또한, 상기 제1,2반도체칩(1,2), 상기 제1,2도전성와이어(21,22) 및 상기 회로기판(10)의 상면을 포함한 관통부(15)는 에폭시몰딩컴파운드(Epoxy Molding Compound)와 같은 봉지재로 봉지되어 일정 형태의 봉지부(30)가 형성되어 있다.
또한, 상기 회로기판(10)의 하면 전체에는, 열도전성이 큰 구리(Cu) 또는 알루미늄(Al)과 같은 금속에 의해, 일정 크기의 방열판(50)이 접착되어 있다.
마지막으로, 상기 회로기판(10)의 상면에 형성된 배선패턴(12)중 다수의 랜드(12b)에는 솔더볼(Solder Ball)과 같은 도전성볼(40)이 융착되어 마더보드에 실장 가능한 형태로 되어 있다.
상기와 같이하여 본 발명의 제3실시예 의한 반도체패키지(103)에 의하면, 회로기판(10)에 일정 크기의 관통부(15)를 형성하고, 상기 관통부(15) 바닥면에 제2반도체칩(2)을 위치시키고, 상기 회로기판(10)의 상면으로서 상기 관통부(15)의 외주연에 상기 제1반도체칩(1)보다 크기가 큰 제2반도체칩(2)을 접착할 수 있음으로써, 역시 다양한 크기, 부피 및 넓이를 갖는 다수의 반도체칩을 스택할 수 있게 된다. 더불어, 상기 관통부(15) 하면인 회로기판(10) 하면 전체에는 방열판(50)을 접착시킬 수 있음으로써, 전체적인 반도체패키지(101)의 방열 성능을 향상시킬 수 도 있다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명의 제1실시예에 의한 반도체패키지에 의하면, 회로기판 상면에 일정크기의 제1반도체칩을 접착하고, 그 외주연에는 그 제1반도체칩보다 두꺼운 절연성 댐을 형성한 후, 상기 절연성 댐 상에 상기 제1반도체칩보다 큰 제2반도체칩을 접착할 수 있음으로써, 다양한 크기, 부피 및 넓이를 갖는 다수의 반도체칩을 스택할 수 있는 효과가 있다.
또한, 본 발명의 제2실시예에 의한 반도체패키지에 의하면, 회로기판에 단면상 대략 계단형의 개구부를 형성하고, 상기 개구부 바닥면에 제1반도체칩을 접착 한 후, 상기 회로기판의 상면으로서 상기 개구부의 외주연에 상기 제1반도체칩보다 크기가 큰 제2반도체칩을 접착할 수 있음으로써, 역시 다양한 크기, 부피 및 넓이를 갖는 다수의 반도체칩을 스택할 수 있는 효과가 있다.
더불어, 본 발명의 제3실시예에 의한 반도체패키지에 의하면, 회로기판에 일정 크기의 관통부를 형성하고, 상기 관통부 바닥면에 제2반도체칩을 위치시키고, 상기 회로기판의 상면으로서 상기 관통부의 외주연에 상기 제1반도체칩보다 크기가 큰 제2반도체칩을 접착할 수 있음으로써, 역시 다양한 크기, 부피 및 넓이를 갖는 다수의 반도체칩을 스택할 수 있는 효과가 있다. 더불어, 상기 관통부 하면인 회로기판 하면 전체에는 방열판을 접착시킬 수 있음으로써, 전체적인 반도체패키지의 방열 성능을 향상시킬 수 있다.
또한, 상기 제1실시예 내지 제3실시예에 의한 반도체패키지는 제2반도체칩 상면에 각종 수동소자(예를 들면, 캐패시터, 저항, RF 소자) 등을 직접 접착하고, 이를 상기 제2반도체칩의 입출력패드에 전기적으로 직접 접속시킴으로써, 전체적인 반도체패키지의 실장밀도를 더욱 증가시킬 수 있는 효과가 있다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 수지층을 중심으로, 그 상면 및 내면에 다수의 배선패턴이 형성되고, 중앙에는 일정크기의 관통부가 형성된 동시에, 상기 관통부의 내벽이 계단형으로 형성된 회로기판과, 상기 회로기판의 관통부에 위치되어 있으며, 상면에 다수의 입출력패드가 형성된 제1반도체칩과, 상기 제1반도체칩의 입출력패드와 회로기판의 배선패턴을 전기적으로 연결하는 다수의 제1도전성와이어와, 상기 회로기판의 상면중 상기 관통부의 외주연에 접착되어 있되, 상기 제1반도체칩보다 넓은 넓이를 가지며, 상면에는 다수의 입출력패드가 형성된 제2반도체칩과, 상기 제2반도체칩의 입출력패드와 회로기판의 배선패턴을 전기적으로 연결하는 다수의 제2도전성와이어와, 상기 제1,2반도체칩, 상기 제1,2도전성와이어 및 상기 회로기판의 상면을 포함한 관통부가 봉지재로 봉지되어 형성된 봉지부와, 상기 회로기판의 배선패턴에 융착된 다수의 도전성볼로 이루어진 반도체패키지에 있어서,
    상기 회로기판의 하면 전체에는 대략 판상의 방열판이 접착되어 있고, 상기 관통부 내측의 제1반도체칩은 상기 방열판에 접착된 동시에, 상기 다수의 도전성볼은 상기 회로기판의 상면에 형성된 배선패턴에 융착된 것을 특징으로 하는 반도체패키지.
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