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KR100541046B1 - 희생마스크막을 사용하여 자기정렬 콘택 구조체를형성하는 방법 - Google Patents

희생마스크막을 사용하여 자기정렬 콘택 구조체를형성하는 방법 Download PDF

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KR100541046B1
KR100541046B1 KR1020030033863A KR20030033863A KR100541046B1 KR 100541046 B1 KR100541046 B1 KR 100541046B1 KR 1020030033863 A KR1020030033863 A KR 1020030033863A KR 20030033863 A KR20030033863 A KR 20030033863A KR 100541046 B1 KR100541046 B1 KR 100541046B1
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KR
South Korea
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patterns
layer
mask
forming
etching
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KR20040102310A (ko
Inventor
정태영
윤철주
Original Assignee
삼성전자주식회사
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Publication date
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Priority to CNB2004100474165A priority patent/CN1319147C/zh
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Abstract

희생마스크막을 사용하여 자기정렬 콘택 구조체를 형성하는 방법이 개시된다. 이 방법은 반도체기판 상부에 복수개의 평행한 배선 패턴들을 형성하는 것을 구비한다. 상기 배선 패턴들의 각각은 차례로 적층된 배선 및 마스크 패턴을 갖는다. 상기 배선 패턴들 사이의 갭 영역을 채우는 층간절연막 패턴들을 형성하고, 상기 마스크 패턴들을 부분식각하여 상기 층간절연막 패턴들 사이에 그루브들을 한정하는 리세스된 마스크 패턴들을 형성한다. 그 후, 상기 그루브들을 채우는 희생마스크 패턴들을 형성하고, 상기 희생마스크 패턴들을 식각마스크로 사용하여 상기 층간절연막 패턴들의 소정영역을 식각하여 상기 반도체기판의 소정영역을 노출시키는 자기정렬 콘택홀을 형성한다. 그 후, 상기 자기정렬 콘택홀의 측벽을 덮는 스페이서를 형성하고, 상기 스페이서가 형성된 반도체기판의 전면 상에 상기 자기정렬 콘택홀을 채우는 상부도전막을 형성한다. 상기 리세스된 마스크 패턴들의 상부면이 노출될 때까지 상기 상부도전막 및 상기 희생마스크 패턴들을 평탄화시키어 상기 스페이서에 의해 둘러싸여진 플러그를 형성한다.
배선, 자기정렬 콘택(self-aligned contact), 플러그(plug), 마스크막, 희생마스크막, 스페이서, 콘택홀.

Description

희생마스크막을 사용하여 자기정렬 콘택 구조체를 형성하는 방법{Method of forming a self-aligned contact structure using a sacrificial mask layer}
도 1a 내지 도 1e는 종래기술에 의한 자기정렬 콘택 구조체 형성방법을 설명하기 위해 개략적으로 도시한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 자기정렬 콘택 구조체 형성방법을 설명하기 위해 개략적으로 도시한 단면도들이다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 자기정렬 콘택 구조체 형성방법을 설명하기 위해 개략적으로 도시한 단면도들이다.
도 4a 내지 도 4h는 본 발명의 또 다른 실시예에 따른 자기정렬 콘택 구조체 형성방법을 설명하기 위해 개략적으로 도시한 단면도들이다.
도 5a 내지 도 5g는 본 발명의 또 다른 실시예에 따른 자기정렬 콘택 구조체 형성방법을 설명하기 위해 개략적으로 도시한 단면도들이다.
(도면의 주요 부호에 대한 간략한 설명)
100: 반도체기판 200: 하부절연막
350: 배선 415: 제1 마스크 패턴
650: 스페이서 850: 플러그들
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 희생마스크막을 사용하여 자기정렬 콘택 구조체를 형성하는 방법에 관한 것이다.
반도체 소자의 고집적화에 따라, 배선들의 폭 및 그들 사이의 간격이 점점 좁아지고 있다. 이에 따라, 상기 배선들 사이의 소정영역을 관통하는 콘택홀을 형성하기 위한 사진공정을 실시하는 동안 정렬 여유도를 증가시키기 위하여 자기정렬 콘택 기술이 사용된다.
도 1a 내지 도 1e는 종래기술에 따른 자기정렬 콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체기판(10) 상에 하부절연막(20)을 형성한다. 상기 하부절연막(20)이 형성된 반도체기판의 전면 상에 하부도전막(30) 및 마스크막(40)을 차례로 형성한다. 종래기술에서 상기 마스크막(40)은 보통 실리콘 질화막으로 형성된다.
도 1b를 참조하면, 상기 마스크막(40) 및 상기 하부도전막(30)을 차례로 패터닝하여 배선들(35)과 마스크 패턴들(45)이 적층된 배선 패턴들(37)을 형성한다. 상기 배선 패턴들(37)이 형성된 반도체기판의 전면 상에 실리콘 질화막을 형성한다. 상기 실리콘 질화막이 형성된 반도체기판을 전면식각하여 스페이서들(50)을 형성한다. 상기 스페이서들(50)은 상기 배선 패턴들(37)의 측벽을 덮는다.
도 1c를 참조하면, 상기 배선 패턴들(37)과 상기 스페이서들(50)이 형성된 반도체기판의 전면 상에 층간절연막(60)을 형성한다. 상기 층간절연막(60)은 상기 배선 패턴들(37) 사이의 갭 영역을 매립한다. 상기 층간절연막(60)은 실리콘 산화막으로 형성한다.
도 1d를 참조하면, 상기 층간절연막(60) 상에 콘택홀 형성을 위해 상기 층간절연막을 노출시키는 개구부들을 갖는 포토레지스트 패턴(70)을 형성한다. 상기 개구부들 하부에는 상기 배선 패턴들(37)의 일부와 스페이서들(50)이 위치할 수 있다. 상기 포토레지스트 패턴(70)을 식각마스크로 하여 상기 층간절연막(60)을 식각한다. 이때, 상기 개구부들 아래에 위치한 상기 배선 패턴들(37)의 일부와 상기 스페이서들(50)도 식각마스크로 작용하여 상기 반도체기판(10)의 소정영역을 노출시키는 자기정렬 콘택홀들(75)이 형성된다.
상기 배선 패턴들(37) 상부의 상기 마스크 패턴들(45)과 상기 스페이서들(50)은, 실리콘 질화막으로 형성되므로 실리콘 산화막으로 형성된 상기 층간절연막(60)을 식각하는 동안 상당한 양이 식각된다. 따라서, 상기 배선들(35))의 상부 모서리와 상기 콘택홀들(75)의 거리가 가까워지고, 심한 경우에는 상기 배선들(35)이 상기 콘택홀들(75)에 노출될 수 있다.
도 1e를 참조하면, 상기 콘택홀들(75)이 형성된 후, 포토레지스트 패턴(70)을 제거한다. 그 후, 상기 콘택홀들(75)이 형성된 반도체기판의 전면 상에 상기 콘택홀들(75)을 매립하도록 상부도전막을 형성한다. 상기 상부도전막을 상기 층간절연막(60)이 노출될 때까지 평탄화한다. 그 결과, 상기 층간절연막(60)에 의해 서로 분리된 플러그들(85)이 형성된다.
이상에서 설명한 종래기술은 미리 패드 플러그들을 형성하여 그 위에 형성될 콘택홀의 종횡비(aspect ratio)를 낮출 수 있으며, 자기정렬 콘택홀을 형성하므로 공정여유도를 확보할 수 있는 장점이 있다.
그러나, 위의 종래기술은 몇 가지 문제점을 갖는다. 첫째, 도 1d를 참조하여 설명한 바와 같이, 자기정렬 콘택홀들(75)을 형성할 때 상기 배선들(35) 상부의 상기 마스크 패턴들(45) 및 상기 스페이서들(50) 일부가 식각되어 상기 배선들(35) 모서리 부분이 노출될 수 있다. 상기 배선들(35)이 노출되면 상기 플러그들(85)과 단락이 발생하므로 소자 불량이 발생한다. 비록 상기 배선들(35)이 노출되지 않아 단락이 발생하지 않더라도, 상기 배선들(35)과 상기 플러그들(85) 사이의 거리가 가까우면 BV(breakdown voltage)가 낮아져 소자 불량이 발생한다.
둘째, 상기 배선들(35)과 상기 플러그들(85)이 단락되는 문제를 방지하기 위해 상기 마스크 패턴들(45)의 두께를 증가시킬 수 있다. 그러나, 상기 마스크 패턴들(45)을 높게 형성하기 위한 사진 및 식각 공정상의 어려움이 있고, 상기 자기정렬 콘택홀(75)의 종횡비가 증가하며 소자 전체의 높이가 증가하여 구조적인 취약성이 발생할 수 있다.
셋째, 위의 종래기술은, 도 1b에서 설명한 바와 같이, 상기 배선 패턴들(37)이 형성된 반도체기판의 전면상에 실리콘 질화막을 형성하고, 이를 전면식각하여 상기 스페이서들(50)를 형성한다. 따라서, 상기 스페이서들(50)은 상기 배선 패턴들(37)의 측벽을 덮는다. 따라서, 상기 배선들(50) 사이에는 스페이서(50), 층간절 연막(60) 및 스페이서(50)로 이루어진 유전막이 개재된다. 이때, 실리콘 질화막으로 이루어진 상기 스페이서들(50)은 실리콘 산화막으로 이루어진 층간절연막(60)에 비해 유전율이 높으므로 상기 배선들(50) 사이에 발생하는 커플링 커패시턴스가 높다.
본 발명의 목적은, 콘택 플러그의 높이를 낮추고 배선들 상부면의 식각 손상을 방지하면서, 배선들과 플러그들간에 단락이 발생하거나 BV가 낮아지는 것을 방지할 수 있는 자기정렬 콘택 구조체를 형성하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은 배선들 사이에 발생하는 커플링 커패시턴스를 낮출 수 있는 자기정렬 콘택 구조체를 형성하는 방법을 제공하는 데 있다.
상기 목적들을 달성하기 위하여, 본 발명은 희생마스크막을 사용하여 자기정렬 콘택 구조체를 형성하는 방법을 제공한다. 이 방법은 반도체기판 상부에 하부도전막 및 마스크막을 차례로 형성하는 것을 포함한다. 상기 마스크막 및 상기 하부도전막을 연속적으로 패터닝하여 복수개의 평행한 배선 패턴들을 형성한다. 이 때, 상기 배선 패턴들의 각각은 차례로 적층된 배선 및 마스크 패턴을 갖는다. 상기 배선 패턴들 사이의 갭 영역을 채우는 층간절연막 패턴들을 형성하고, 상기 마스크 패턴들을 부분식각하여 상기 층간절연막 패턴들 사이에 그루브들을 한정하는 리세스된 마스크 패턴들을 형성한다. 그 후, 상기 그루브들을 채우는 희생마스크 패턴들을 형성하고, 상기 희생마스크 패턴들을 식각마스크로 사용하여 상기 층간절연막 패턴들의 소정영역을 식각하여 상기 반도체기판의 소정영역을 노출시키는 자기정렬 콘택홀을 형성한다. 상기 자기정렬 콘택홀의 측벽을 덮는 스페이서를 형성하고, 상기 스페이서가 형성된 반도체기판의 전면 상에 상기 자기정렬 콘택홀을 채우는 상부도전막을 형성한다. 그 후, 상기 리세스된 마스크 패턴들의 상부면이 노출될 때까지 상기 상부도전막 및 상기 희생마스크 패턴들을 평탄화시키어 상기 스페이서에 의해 둘러싸여진 플러그를 형성한다.
바람직하게는, 상기 마스크막은 제1 마스크막, 버퍼층 및 제2 마스크막을 차례로 적층하여 형성한다. 이때, 상기 마스크 패턴들은 상기 제2 마스크막, 버퍼층 및 제1 마스크막을 연속적으로 패터닝하여 제1 마스크 패턴들, 버퍼층 패턴들 및 제2 마스크 패턴들을 형성함으로써 형성된다. 또한, 상기 리세스된 마스크 패턴들 은 상기 버퍼층 패턴들이 노출되도록 상기 제2 마스크 패턴들을 선택적으로 식각하여 형성한다.
상기 목적들을 달성하기 위하여, 본 발명은 반도체기판 상부에 하부도전막 및 마스크막을 차례로 형성하는 것을 포함한다. 상기 마스크막 및 상기 하부도전막을 연속적으로 패터닝하여 복수개의 평행한 배선 패턴들을 형성한다. 이때, 상기 배선 패턴들의 각각은 차례로 적층된 배선 및 마스크 패턴을 갖는다. 상기 배선 패턴들 사이의 갭 영역을 채우는 층간절연막 패턴들을 형성하고, 상기 마스크 패턴들을 부분식각하여 상기 층간절연막 패턴들 사이에 그루브들을 한정하는 리세스된 마스크 패턴들을 형성한다. 그 후, 상기 그루브들 사이의 상기 층간절연막 패턴들을 등방성 식각하여 상기 리세스된 마스크 패턴들보다 넓은 폭을 갖는 확장된 그루브 들(enlarged grooves)을 형성한다. 상기 확장된 그루브들을 채우는 희생마스크 패턴들을 형성하고, 상기 희생마스크 패턴들을 식각마스크로 사용하여 상기 층간절연막 패턴들의 소정영역을 이방성 식각하여 상기 반도체기판의 소정영역을 노출시키는 자기정렬 콘택홀을 형성한다. 이때, 상기 층간절연막 패턴들의 일 부분은 자기정렬 콘택홀의 측벽 및 상기 배선 패턴들의 측벽 사이에 잔존한다. 상기 자기정렬 콘택홀을 갖는 반도체기판의 전면 상에 상기 자기정렬 콘택홀을 채우는 상부도전막을 형성한다. 상기 리세스된 마스크 패턴들의 상부면이 노출될 때까지 상기 상부도전막 및 상기 희생마스크 패턴들을 평탄화시키어 상기 자기정렬 콘택홀을 채우는 플러그를 형성한다.
바람직하게는 상기 마스크막은 제1 마스크막, 버퍼층 및 제2 마스크막을 차례로 적층하여 형성한다. 이때, 상기 마스크 패턴들은 상기 제2 마스크막, 버퍼층 및 제1 마스크막을 연속적으로 패터닝하여 제1 마스크 패턴들, 버퍼층 패턴들 및 제2 마스크 패턴들을 형성함으로써 형성한다. 또한, 상기 리세스된 마스크 패턴들은 상기 버퍼층 패턴들이 노출되도록 상기 제2 마스크 패턴들을 선택적으로 식각하여 형성한다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 자기정렬 콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체기판(100) 상에 하부절연막(200)을 형성한다. 상기 반도체기판(100) 내부에는 전기적 접속이 가능하도록 활성영역들(도시하지 않음) 또는 도전패드들(도시하지 않음)이 형성되어 있을 수 있다. 상기 반도체기판(100) 의 표면에 활성영역이 노출되어 있는 경우, 상기 하부절연막(200)은 게이트 유전막이 된다.
상기 하부절연막(200)은 산화막 또는 질화막으로 형성하는 것이 바람직하며, 게이트 유전막이 되는 경우에는 유전율이 높은 재료를 사용하여 형성하는 것이 바람직하다.
상기 반도체기판(100)의 표면에 도전패드들(도시하지 않음)이 노출되어 있는 경우, 상기 하부절연막(200)을 패터닝하여 상기 도전패드들 중 일부를 노출시키는 개구부들을 형성할 수 있다.
상기 하부절연막(200)이 형성된 반도체기판의 전면 상에 하부도전막(300) 및 마스크막(400)을 차례로 형성한다. 상기 하부도전막(300)은 단일의 도전막 또는 차례로 적층된 복수의 도전막으로 형성될 수 있다.
바람직하게는, 상기 하부도전막(300)은 폴리실리콘막과 금속실리사이드막을 차례로 적층하거나, 확산방지막과 금속막을 차례로 적층하여 형성한다. 상기 금속막은 텅스텐막으로 형성할 수 있다.
상기 마스크막(400)은 상기 하부도전막(300)을 패터닝하는 동안 마스크 역할을 하므로 상기 하부도전막(300)의 식각 물질(etchant)에 대해 식각률이 낮은 재료를 사용하여 형성한다. 바람직하게는, 상기 마스크막(400)은 실리콘 질화막을 사용하여 형성한다. 또한, 상기 마스크막(400)은 복수의 막을 적층하여 형성할 수도 있는데, 이에 대해서는 도 3a 내지 도 3f를 참조하여 상세히 설명하기로 한다.
도 2b를 참조하면, 상기 마스크막(400)을 사진 및 식각공정으로 패터닝하여 라인형태의 마스크 패턴들(450)을 형성한다. 상기 마스크 패턴들(450)이 형성된 후, 상기 하부도전막(300)을 식각공정으로 패터닝하여 배선들(350)을 형성한다. 이때, 상기 마스크 패턴들(450)을 식각마스크로 사용할 수 있다. 그 결과, 상기 배선들(350)과 상기 마스크 패턴들(450)로 이루어진 배선 패턴들(370)이 형성된다.
상기 배선들(350)은 워드 라인 또는 비트 라인이 되도록 형성될 수 있다.
상기 배선 패턴들(370)이 형성된 반도체기판의 전면 상에 상기 배선 패턴들(370) 사이의 갭 영역을 채우도록 층간절연막을 형성한다. 상기 층간절연막은 상기 마스크 패턴들(450)을 식각하기 위한 식각 물질에 대해 식각률이 낮은 저유전막을 사용하여 형성하는 것이 바람직하며, 실리콘 산화막으로 형성할 수 있다. 상기 층간절연막을 상기 마스크 패턴들(450)의 상부면이 노출될 때까지 평탄화한다. 그 결과, 상기 배선 패턴들(370) 사이의 갭 영역을 채우는 층간절연막 패턴들(500)이 형성되고, 상기 마스크 패턴들(450)의 상부면이 노출된다.
종래기술에서는 상기 배선 패턴들(370)의 측벽을 덮는 스페이서들을 형성한 후 층간절연막을 형성한다. 상기 종래의 스페이서들은 실리콘 질화막과 같은 고유전막으로 형성되므로 배선들 사이의 커플링 커패시턴스가 높다. 그러나, 본 발명에서는 상기 배선 패턴들(370)의 측벽을 덮는 스페이서들을 형성하지 않고 층간절연막 패턴들(500)을 형성한다. 따라서, 상기 배선들(350) 사이에 발생하는 커플링 커패시턴스를 낮출 수 있다.
도 2c를 참조하면, 상기 노출된 마스크 패턴들(450)의 상부면을 선택적으로 식각하여 리세스된 마스크 패턴들(470)을 형성한다. 상기 마스크 패턴들(450)은 상 기 층간절연막 패턴들(500)에 대해 식각 선택성이 있는 식각물질을 사용하여 건식 또는 습식으로 선택적으로 식각할 수 있다. 그 결과, 상기 리세스된 마스크 패턴들(470) 상부에는 상기 층간절연막 패턴들(500)에 의해 한정되는 그루브들(grooves, 550)이 형성된다.
도 2d를 참조하면, 상기 그루부들(550)이 형성된 반도체기판의 전면 상에 희생마스크막을 형성한다. 상기 희생마스크막은 상기 층간절연막 패턴들(500)을 식각하기 위한 식각레서피에 대하여 상기 마스크막(400) 보다 식각률이 더 낮은 물질막을 사용하여 형성한다. 바람직하게는, 폴리실리콘막을 사용하여 상기 희생마스크막을 형성할 수 있다.
상기 희생마스크막을 상기 층간절연막 패턴들(500)의 상부면이 노출될 때까지 평탄화한다. 그 결과, 상기 그루브들(550)을 채우고, 상기 층간절연막 패턴들(500)에 의해 서로 분리되는 희생마스크 패턴들(600)이 형성된다.
도 2e를 참조하면, 상기 희생마스크 패턴들(600)이 형성된 반도체기판의 상부에 상기 층간절연막 패턴들(500)의 소정영역을 노출시키는 개구부들을 갖는 포토레지스트 패턴(700)을 형성한다. 상기 포토레지스트 패턴(700)은 상기 반도체기판(100) 내부에 형성된 활성영역들(도시하지 않음) 또는 패드들(도시하지 않음) 상부에 개구부들을 갖도록 형성된다. 또한, 상기 개구부들 바닥에는 상기 희생마스크 패턴들(600)의 일부분들이 노출될 수 있다.
상기 포토레지스트 패턴(700)의 개구부들은 홀 형태(hole type)로 형성될 수 있으며, 상기 희생마스크 패턴(600)의 상부를 가로지르는 라인 형태로 형성될 수도 있다.
상기 포토레지스트 패턴(700) 및 상기 희생마스크 패턴(600)을 식각마스크로 사용하여 상기 층간절연막 패턴들(500) 및 상기 하부절연막(200)을 연속적으로 식각한다. 그 결과, 반도체기판(100) 내부에 형성된 활성영역들(도시하지 않음) 또는 패드들(도시하지 않음)을 노출시키는 자기정렬 콘택홀(750)들이 형성된다.
이때, 상기 희생마스크 패턴들(600)의 모서리 부분이 식각될 수 있다. 그러나, 상기 희생마스크 패턴들(600)의 식각속도는 실리콘 질화막에 비해 느리므로 종래기술의 마스크막에 비해 얇은 두께로도 상기 배선들(350)의 상부면이 노출되지 않도록 자기정렬 콘택홀들(750)을 형성할 수 있다.
도 2f를 참조하면, 상기 콘택홀들(750)이 형성된 후, 상기 포토레지스트 패턴(700)을 제거한다. 그 후, 상기 콘택홀들(750)이 형성된 반도체기판의 전면 상에 콘포말(conformal)한 스페이서절연막을 형성한다. 상기 스페이서절연막은 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 다만, 실리콘산화막은, 실리콘 질화막에 비해 유전율이 낮으므로, 커플링 커패시턴스를 낮출 수 있는 장점이 있다.
상기 스페이서절연막을 전면 식각하여 상기 콘택홀들(750)의 측벽을 덮는 스페이서들(650)을 형성한다. 상기 스페이서들(650)이 형성된 반도체기판의 전면 상에 상기 콘택홀들(750)을 채우는 상부도전막(800)을 형성한다. 상기 상부도전막(800)은 폴리실리콘막 또는 금속막을 사용하여 형성할 수 있다. 상기 상부도전막(800)을 금속막을 사용하여 형성할 경우, 상기 금속막을 형성하기 전에 확산방지막을 먼저 형성할 수 있다.
도 2g를 참조하면, 상기 상부도전막(800) 및 상기 희생마스크 패턴들(600)을 상기 리세스된 마스크 패턴들(470)이 노출될 때까지 평탄화한다. 그 결과, 상기 반도체기판(100) 표면에 노출된 상기 활성영역들 또는 패드들(도시하지 않음)과 전기적으로 접속되는 플러그들(850)이 형성된다. 상기 플러그들(850)은 상기 리세스된 마스크 패턴들(470) 및 상기 층간절연막 패턴들(500)에 의해 서로 분리된다. 상기 플러그들(850)은 콘택 패드로 사용되어 그 위에 형성될 콘택홀의 종횡비를 낮출 수 있다.
본 실시예에 따르면, 상기 희생마스크 패턴들(600)이 최종적으로는 모두 제거되므로 상기 플러그들(850)의 높이를 낮출 수 있다. 또한 자기정렬 콘택홀들(750)을 형성할 때, 실리콘 질화막에 비해 식각률이 낮은 상기 희생마스크 패턴들(600)을 사용하므로 상기 배선들(350)이 콘택홀들(750) 내부에 노출되는 것을 방지할 수 있으며 BV를 높일 수 있다.
한편, 상기 배선 패턴들(370)이 형성된 후, 그 측벽을 덮는 고유전막의 스페이서들을 형성하지 않고 층간절연막을 형성하므로 상기 배선들(350) 사이에 발생하는 커플링 커패시턴스를 낮출 수 있다. 또한, 상기 콘택홀들(750)이 형성된 후, 실리콘 산화막으로 스페이서들(650)을 형성하여 상기 배선들(350)과 상기 플러그들(850) 사이의 커플링 커패시턴스를 낮출 수 있다.
도 3a 내지 도 3f는 본 발명의 다른 실시예에 따른 자기정렬 콘택 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 도 2a에서 설명한 바와 같이, 반도체기판(100) 상에 하부 절연막(200), 하부도전막(300) 및 마스크막(400)을 형성한다. 다만, 상기 마스크막(400)은 제1 마스크막(410), 버퍼층(420) 및 제2 마스크막(430)을 차례로 적층하여 형성한다. 이때, 상기 제2 마스크막(430)은 상기 하부도전막(300)을 패터닝하는 동안 마스크 역할을 하므로 상기 하부도전막(300) 식각 물질(etchant)에 대해 식각률이 낮은 절연막을 사용하여 형성한다. 바람직하게는, 상기 제2 마스크막(430)은 실리콘 질화막을 사용하여 형성할 수 있다.
상기 제1 마스크막(410)은 최종적으로 상기 하부도전막(300)을 보호하는 막으로 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 버퍼층(420)은 상기 제2 마스크막(430)을 습식으로 식각할 때, 식각 저지막의 기능을 할 수 있는 절연막을 사용하여 형성한다. 따라서, 상기 버퍼층(420)은 상기 제2 마스크막에 대하여 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 즉, 상기 제2 마스크막(430)이 실리콘 질화막으로 형성된 경우, 상기 버퍼층(420)은 실리콘 산화막을 사용하여 형성하는 것이 바람직하다.
도 3b를 참조하면, 도 2b에서 설명한 바와 같이, 상기 마스크막(400) 및 상기 하부도전막(300)을 차례로 패터닝하여 마스크 패턴들(450) 및 배선들(350)을 형성한다. 그 결과, 상기 배선들(350)과 상기 마스크 패턴들(450)이 적층된 배선 패턴들(370)이 형성된다.
다만, 상기 마스크 패턴들(450)은 상기 제2 마스크막(430), 상기 버퍼층(420) 및 상기 제1 마스크막(410)을 사진 및 식각공정으로 차례로 패터닝하여 형성한다. 따라서, 상기 마스크 패턴들(450)은 제1 마스크 패턴들(415), 버퍼층 패턴들(425) 및 제2 마스크 패턴들(435)이 적층된 구조를 갖는다.
상기 배선 패턴들(370)이 형성된 반도체기판의 전면 상에, 도 2b에서 설명한 바와 같이, 층간절연막을 형성한 후 상기 마스크 패턴들(450)의 상부면이 노출될 때까지 평탄화한다. 그 결과, 상기 배선 패턴들 사이의 갭 영역을 채우는 층간절연막 패턴들(500)이 형성되고, 상기 제2 마스크 패턴들(435)의 상부면이 노출된다.
도 3c를 참조하면, 상기 노출된 제2 마스크 패턴들(435)을 습식으로 식각하여 선택적으로 제거한다. 그 결과, 상기 버퍼층 패턴들(425)의 상부면이 노출되는 리세스된 마스크 패턴들(470)이 형성되고, 상기 버퍼층 패턴들(425) 상부에 상기 층간절연막 패턴들(500)에 의해 한정되는 그루브들(550)이 형성된다. 상기 버퍼층 패턴들(425)은 상기 제2 마스크 패턴들(435)을 습식 식각하는 공정에서 식각저지막으로 작용한다. 따라서, 상기 버퍼층 패턴들(425)을 사용하므로써 상기 제2 마스크 패턴들(435)을 습식 식각하는 공정을 제어하기 쉽다.
도 3d를 참조하면, 상기 그루브들(550)이 형성된 반도체기판의 전면 상에, 도 2d를 참조하여 설명한 바와 같이, 희생마스크막을 형성한다. 상기 희생마스크막을 상기 층간절연막 패턴들(500)이 노출될 때까지 평탄화하여 상기 그루브들(550)을 채우고, 상기 층간절연막(500)에 의해 서로 분리된 희생마스크 패턴들(600)을 형성한다.
도 3e를 참조하면, 도 2e에서 설명한 바와 같이, 상기 층간절연막 패턴들(500)을 노출시키는 개구부들을 갖는 포토레지스트 패턴(700)을 형성한다. 또한, 도 2e에서 설명한 바와 같이, 상기 포토레지스트 패턴(700) 및 상기 희생마 스크 패턴들(600)을 식각마스크로 하여 상기 층간절연막(500) 및 상기 하부절연막(200)을 연속적으로 식각하여 상기 반도체기판(100)의 소정영역을 노출시키는 자기정렬 콘택홀들(750)을 형성한다.
도 3f를 참조하면, 도 2f 및 도 2g를 참조하여 설명한 바와 같이, 상기 콘택홀들(750) 내부에 스페이서들(650)을 형성한 후, 상부도전막을 형성한다. 상기 상부도전막을 상기 버퍼층 패턴들(425)이 노출될 때까지 평탄화하여 플러그들(850)을 형성한다. 이때, 상기 버퍼층 패턴들(425)도 평탄화 공정에 의하여 함께 제거될 수 있다.
본 실시예에 따르면, 상기 리세스된 마스크 패턴들(470)을 형성할 때 버퍼층 패턴들(425)을 식각저지막으로 사용할 수 있어 식각 공정을 제어하기 쉬운 장점이 있다.
도 4a 내지 도 4f는 본 발명의 또 다른 실시예에 따른 희생마스크막을 사용하여 자기정렬 콘택 플러그 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4c를 참조하면, 도 2a 내지 도 2c를 참조하여 설명한 바와 같이, 반도체기판(100) 상에 하부절연막(200)을 형성하고 배선들(350), 층간절연막 패턴들(500) 및 리세스된 마스크 패턴들(470)과 그루브들(550)을 형성한다.
도 4d를 참조하면, 상기 그루브들(550)이 형성된 반도체기판 상부의 상기 층간절연막 패턴들(500)을 등방성 식각하여 확장된 그루브들(enlarged grooves, 570)을 형성한다. 이때, 상기 리세스된 마스크 패턴들(470)은 상기 등방성 식각 물질(etchant)에 의한 식각률이 낮아 상기 층간절연막 패턴들(500)에 비해 작은 양만 식각된다.
도 4e를 참조하면, 상기 확장된 그루브들(570)이 형성된 반도체기판의 전면 상에 희생마스크막을 형성한다. 상기 희생마스크막은, 도 2d를 참조하여 설명한 바와 같이, 상기 층간절연막 패턴들(500)을 식각하기 위한 식각 레서피에 대하여 상기 마스크막(도 2a의 400) 보다 식각률이 더 낮은 막을 사용하여 형성한다. 바람직하게는, 폴리실리콘막을 사용하여 상기 희생마스크막을 형성할 수 있다.
상기 희생마스크막을 상기 층간절연막 패턴들(500)의 상부면이 노출될 때까지 평탄화한다. 그 결과, 상기 확장된 그루브들(570)을 채우고, 상기 층간절연막 패턴들(500)에 의해 서로 분리된 희생마스크 패턴들(600)이 형성된다.
도 4f를 참조하면, 도 2e에서 설명한 바와 같이, 상기 희생마스크 패턴들(600)이 형성된 반도체기판의 상부에 상기 층간절연막(500)의 소정영역을 노출시키는 개구부들을 갖는 포토레지스트 패턴(700)을 형성한다. 상기 포토레지스트 패턴(700)은 상기 반도체기판(100) 내부에 형성된 활성영역들(도시하지 않음) 또는 패드들(도시하지 않음) 상부에 개구부들을 갖도록 형성된다. 또한, 상기 개구부들 바닥에는 상기 희생마스크 패턴들(600)의 일부분들이 노출될 수 있다.
상기 포토레지스트 패턴(700)의 개구부들은 홀 형태(hole type)로 형성될 수 있으며, 상기 희생마스크 패턴(600)을 가로지르는 라인 형태로 형성될 수도 있다.
상기 포토레지스트 패턴(700) 및 상기 희생마스크 패턴(600)을 식각마스크로 하여 상기 층간절연막 패턴들(500) 및 상기 하부절연막(200)을 연속적으로 식각한 다. 그 결과, 상기 반도체기판(100) 내부에 형성된 상기 활성영역들(도시하지 않음) 또는 패드들(도시하지 않음)을 노출시키는 자기정렬 콘택홀들(750)이 형성된다. 상기 자기정렬 콘택홀들(750)의 측벽과 상기 배선 패턴들(350 및 470)의 측벽 사이에는 층간절연막 패턴들(500)의 일부분이 식각되지 않고 잔존하여 스페이서들(650)이 형성된다. 상기 스페이서들(650)은 상기 콘택홀들(750)을 형성하는 공정에 의해 저절로 형성되므로 별도의 스페이서 형성 공정을 실시할 필요가 없다.
도 4g를 참조하면, 상기 콘택홀들(750)이 형성된 후, 상기 포토레지스트 패턴(700)을 제거한다. 그 후, 상기 콘택홀들(750)이 형성된 반도체기판의 전면 상에 상부도전막(800)을 형성한다. 상기 상부도전막(800)은, 도 2f에서 설명한 바와 같이, 폴리실리콘막 또는 금속막을 사용하여 형성할 수 있으며, 상기 금속막을 형성하기 전에 확산방지막을 먼저 형성할 수 있다.
도 4h를 참조하면, 상기 상부도전막(800) 및 상기 희생마스크 패턴들(600)을 상기 리세스된 마스크 패턴들(470)이 노출될 때까지 평탄화한다. 그 결과, 상기 반도체기판(100) 내부에 형성된 상기 활성영역들 또는 패드들(도시하지 않음)과 전기적으로 접속되는 플러그들(850)이 형성된다. 상기 플러그들(850)은 상기 리세스된 마스크 패턴들(470) 및 상기 층간절연막(500)에 의해 서로 분리된다.
본 발명에 따르면, 상기 배선들(350) 및 리세스된 마스크 패턴들(470)의 폭보다 넓은 폭을 갖는 희생마스크 패턴들(600)을 사용하여 자기정렬 콘택홀(750)을 형성한다. 그 결과, 상기 콘택홀들(750)을 형성하는 공정에 의해 상기 콘택홀들(750)과 상기 배선 패턴들(350 및 470)의 측벽 사이에는 스페이서들(650)이 저절로 형성된다. 따라서, 별도의 스페이서 형성공정을 실시할 필요가 없으며, 특히 층간절연막 패턴들(500)의 유전율이 낮아 상기 플러그들(850)과 상기 배선들(350) 사이에 발생하는 커플링 커패시턴스를 낮출 수 있는 장점이 있다.
도 5a 내지 도 5g는 본 발명의 또 다른 실시예에 따른 상기 마스크막(400)을 복수의 막들로 형성하여 자기정렬 콘택 플러그 구조체를 형성하는 방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5c를 참조하면, 도 3a 내지 도 3c를 참조하여 설명한 바와 같이, 반도체기판(100) 상에 하부절연막(200)을 형성하고, 상기 하부절연막(200) 상에 배선들(350), 제1 마스크 패턴들(415), 버퍼층 패턴들(425), 제2 마스크 패턴들(435)로 이루어진 배선 패턴들을 형성한 후 상기 배선 패턴들(450) 사이의 갭 영역을 채우는 층간절연막 패턴들(500)을 형성하고, 상기 제2 마스크 패턴들(435)을 선택적으로 식각하여 그루브들(550)을 형성한다.
도 5d를 참조하면, 도 4d에서 설명한 바와 같이, 상기 그루브들(550)이 형성된 반도체기판 상부의 상기 층간절연막 패턴들(500)을 등방성 식각하여 확장된 그루브들(570)을 형성한다. 이때, 상기 버퍼층 패턴들(425)은 등방성 식각에 의해 모두 제거될 수 있다. 그러나, 상기 버퍼층 패턴들(425)이 모두 제거되어도 상기 제1 마스크 패턴들(415)은 상기 등방성 식각 물질(etchant)에 의한 식각률이 낮아 상기 층간절연막 패턴들(500)에 비해 작은 양만 식각된다. 또한, 상기 등방성 식각 공정을 진행하는 동안 상기 버퍼층 패턴들(425)이 식각되므로 상기 제1 마스크 패턴들(415)의 측벽을 따라 상기 층간절연막 패턴들(500)이 식각되는 양을 감소시킬 수 있다.
도 5e를 참조하면, 도 4e에서 설명한 바와 같이, 상기 층간절연막 패턴들(500)에 의해 서로 분리된 희생마스크 패턴들(600)을 형성한다. 다만, 상기 희생마스크 패턴들(600) 하부에는 제1 마스크 패턴들(415)이 위치한다.
도 5f를 참조하면, 도 4f에서 설명한 바와 같이, 상기 희생마스크 패턴들(600)이 형성된 반도체기판의 상부에 포토레지스트 패턴(700)을 형성한 후, 상기 포토레지스트 패턴(700) 및 상기 희생마스크 패턴들(600)을 식각마스크로 사용하여 상기 층간절연막 패턴들(500)을 식각하여 자기정렬 콘택홀들(750)을 형성한다. 이때, 상기 배선 패턴들(350 및 470) 및 상기 콘택홀들(750) 사이에 스페이서들(650)이 저절로 형성된다.
도 5g를 참조하면, 도 4g 및 도 4h를 참조하여 설명한 바와 같이, 상기 포토레지스트 패턴(700)을 제거한 후, 상기 콘택홀들(750)이 형성된 반도체기판의 전면 상에 상부도전막을 형성한다. 상기 상부도전막 및 상기 희생마스크 패턴들(600)을 상기 제1 마스크 패턴들(415)의 상부면이 노출될 때까지 평탄화하여 플러그들(850)을 형성한다.
본 실시예에 따르면, 상기 버퍼층 패턴들(425)을 식각저지막으로 사용하여 상기 제2 마스크 패턴들(435)을 선택적으로 식각할 수 있으므로 공정 제어가 쉽다. 또한, 상기 층간절연막 패턴들(500)을 등방성 식각하는 공정에서 상기 버퍼층 패턴들(425)이 같이 제거되므로 상기 제1 마스크 패턴들(415) 측벽을 따라 상기 층간절 연막(500)이 리세스되는 양을 최소화 할 수 있다.
본 발명에 따르면, 콘택플러그의 높이를 낮추고 배선들 상부면의 식각 손상을 방지하면서, 배선들과 플러그들간에 단락이 발생하거나 BV가 낮아지는 것을 방지할 수 있다. 또한, 배선들간 또는 배선들과 플러그들간에 발생하는 커플링 커패시턴스를 낮출 수 있다.

Claims (50)

  1. 반도체기판 상부에 복수개의 평행한 배선 패턴들을 형성하되, 상기 배선 패턴들의 각각은 차례로 적층된 배선 및 마스크 패턴을 갖고,
    상기 배선 패턴들 사이의 갭 영역을 채우는 층간절연막 패턴들을 형성하고,
    상기 마스크 패턴들을 부분식각하여 상기 층간절연막 패턴들 사이에 그루브들을 한정하는 리세스된 마스크 패턴들을 형성하고,
    상기 그루브들을 채우는 희생마스크 패턴들을 형성하고,
    상기 희생마스크 패턴들을 식각마스크로 사용하여 상기 층간절연막 패턴들의 소정영역을 식각하여 상기 반도체기판의 소정영역을 노출시키는 자기정렬 콘택홀을 형성하고,
    상기 자기정렬 콘택홀의 측벽을 덮는 스페이서를 형성하고,
    상기 스페이서가 형성된 반도체기판의 전면 상에 상기 자기정렬 콘택홀을 채우는 상부도전막을 형성하고,
    상기 리세스된 마스크 패턴들의 상부면이 노출될 때까지 상기 상부도전막 및 상기 희생마스크 패턴들을 평탄화시키어 상기 스페이서에 의해 둘러싸여진 플러그를 형성하는 것을 포함하는 자기정렬 콘택 구조체 형성방법.
  2. 제 1 항에 있어서,
    상기 배선 패턴들을 형성하는 것은
    상기 반도체기판 상부에 하부도전막 및 마스크막을 차례로 형성하고,
    상기 마스크막 및 상기 하부도전막을 연속적으로 패터닝하는 것을 포함하는 자기정렬 콘택 구조체 형성방법.
  3. 제 2 항에 있어서,
    상기 하부도전막은 폴리실리콘막과 금속실리사이드막을 적층하거나, 확산방지막과 금속막을 적층하여 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  4. 제 2 항에 있어서,
    상기 마스크막은 상기 하부도전막의 식각물질에 대하여 식각률이 낮은 절연막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  5. 제 4 항에 있어서,
    상기 하부도전막의 식각물질에 대하여 식각률이 낮은 절연막은 실리콘 질화막인 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  6. 제 1 항에 있어서,
    상기 층간절연막 패턴들은 상기 마스크 패턴들의 식각물질에 대하여 식각률이 낮으며, 실리콘질화막에 비해 저유전율을 갖는 저유전막으로 형성하는 것을 특 징으로 하는 자기정렬 콘택 구조체 형성방법.
  7. 제 6 항에 있어서,
    상기 저유전막은 실리콘 산화막인 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  8. 제 1 항에 있어서,
    상기 희생마스크 패턴들은 상기 층간절연막 패턴들을 식각하기 위한 식각 레서피에 대하여 상기 마스크 패턴들보다 느린 식각률을 갖는 물질막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  9. 제 8 항에 있어서,
    상기 마스크 패턴들보다 느린 식각률을 갖는 물질막은 폴리실리콘막인 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  10. 제 1 항에 있어서,
    상기 스페이서는 상기 층간절연막 패턴들과 동일한 물질막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  11. 제 1 항에 있어서,
    상기 상부도전막은 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  12. 반도체기판 상부에 복수개의 평행한 배선 패턴들을 형성하되, 상기 배선 패턴들의 각각은 차례로 적층된 배선, 제1 마스크 패턴, 버퍼층 패턴 및 제2 마스크 패턴을 갖고,
    상기 배선 패턴들 사이의 갭 영역을 채우는 층간절연막 패턴들을 형성하고,
    상기 제2 마스크 패턴들을 식각하여 상기 층간절연막 패턴들 사이에 상기 버퍼층 패턴들을 노출시키는 그루브들을 형성하고,
    상기 그루브들을 채우는 희생마스크 패턴들을 형성하고,
    상기 희생마스크 패턴들을 식각마스크로 사용하여 상기 층간절연막 패턴들의 소정영역을 식각하여 상기 반도체기판의 소정영역을 노출시키는 자기정렬 콘택홀을 형성하고,
    상기 자기정렬 콘택홀의 측벽을 덮는 스페이서를 형성하고,
    상기 스페이서가 형성된 반도체기판의 전면 상에 상기 자기정렬 콘택홀을 채우는 상부도전막을 형성하고,
    상기 버퍼층 패턴들의 상부면이 노출될 때까지 상기 상부도전막 및 상기 희생마스크 패턴들을 평탄화시키어 상기 스페이서에 의해 둘러싸여진 플러그를 형성하는 것을 포함하는 자기정렬 콘택 구조체 형성방법.
  13. 제 12 항에 있어서,
    상기 배선 패턴들을 형성하는 것은
    상기 반도체기판 상부에 하부도전막, 제1 마스크막, 버퍼층 및 제2 마스크막을 차례로 형성하고,
    상기 제2 마스크막, 상기 버퍼층, 상기 제1 마스크막 및 상기 하부도전막을 연속적으로 패터닝하는 것을 포함하는 자기정렬 콘택 구조체 형성방법.
  14. 제 13 항에 있어서,
    상기 하부도전막은 폴리실리콘막과 금속실리사이드막을 적층하거나, 확산방지막과 금속막을 적층하여 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  15. 제 13 항에 있어서,
    상기 제1 마스크막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  16. 제 13 항에 있어서,
    상기 버퍼층은 상기 제2 마스크막에 대하여 식각선택비를 갖는 절연막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  17. 제 13 항에 있어서,
    상기 제2 마스크막은 상기 하부도전막의 식각물질에 대하여 식각률이 낮은 절연막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  18. 제 17 항에 있어서,
    상기 하부도전막의 식각물질에 대하여 식각률이 낮은 절연막은 실리콘 질화막인 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  19. 제 12 항에 있어서,
    상기 층간절연막 패턴들은 상기 마스크 패턴들의 식각물질에 대하여 식각률이 낮으며, 실리콘질화막에 비해 저유전율을 갖는 저유전막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  20. 제 19 항에 있어서,
    상기 저유전막은 실리콘 산화막인 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  21. 제 12 항에 있어서,
    상기 희생마스크 패턴들은 상기 층간절연막 패턴들을 식각하기 위한 식각 레서피에 대하여 상기 제2 마스크 패턴들보다 느린 식각률을 갖는 물질막으로 형성하 는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  22. 제 21 항에 있어서,
    상기 마스크 패턴들보다 느린 식각률을 갖는 물질막은 폴리실리콘막인 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  23. 제 12 항에 있어서,
    상기 스페이서는 상기 층간절연막 패턴들과 동일한 물질막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  24. 제 12 항에 있어서,
    상기 상부도전막은 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  25. 제 12 항에 있어서,
    상기 버퍼층 패턴이 노출된 후, 상기 제1 마스크 패턴들의 상부면이 노출될 때까지 상기 버퍼층 패턴들을 평탄화시키는 것을 더 포함하는 자기정렬 콘택 구조체 형성방법.
  26. 반도체기판 상부에 복수개의 평행한 배선 패턴들을 형성하되, 상기 배선 패 턴들의 각각은 차례로 적층된 배선 및 마스크 패턴을 갖고,
    상기 배선 패턴들 사이의 갭 영역을 채우는 층간절연막 패턴들을 형성하고,
    상기 마스크 패턴들을 부분식각하여 상기 층간절연막 패턴들 사이에 그루브들을 한정하는 리세스된 마스크 패턴들을 형성하고,
    상기 그루브들 사이의 상기 층간절연막 패턴들을 등방성 식각하여 상기 리세스된 마스크 패턴들보다 넓은 폭을 갖는 확장된 그루브들(enlarged grooves)을 형성하고,
    상기 확장된 그루브들을 채우는 희생마스크 패턴들을 형성하고,
    상기 희생마스크 패턴들을 식각마스크로 사용하여 상기 층간절연막 패턴들의 소정영역을 이방성 식각하여 상기 반도체기판의 소정영역을 노출시키는 자기정렬 콘택홀을 형성하되, 상기 층간절연막 패턴들의 일 부분은 자기정렬 콘택홀의 측벽 및 상기 배선 패턴들의 측벽 사이에 잔존하고,
    상기 자기정렬 콘택홀을 갖는 반도체기판의 전면 상에 상기 자기정렬 콘택홀을 채우는 상부도전막을 형성하고,
    상기 리세스된 마스크 패턴들의 상부면이 노출될 때까지 상기 상부도전막 및 상기 희생마스크 패턴들을 평탄화시키어 상기 자기정렬 콘택홀을 채우는 플러그를 형성하는 것을 포함하는 자기정렬 콘택 구조체 형성방법
  27. 제 26 항에 있어서,
    상기 배선 패턴들을 형성하는 것은
    상기 반도체기판 상부에 하부도전막 및 마스크막을 차례로 형성하고,
    상기 마스크막 및 상기 하부도전막을 연속적으로 패터닝하는 것을 포함하는 자기정렬 콘택 구조체 형성방법.
  28. 제 27 항에 있어서,
    상기 하부도전막은 폴리실리콘막과 금속실리사이드막을 적층하거나, 확산방지막과 금속막을 적층하여 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  29. 제 27 항에 있어서,
    상기 마스크막은 상기 하부도전막의 식각물질에 대하여 식각률이 낮은 절연막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  30. 제 29 항에 있어서,
    상기 하부도전막의 식각물질에 대하여 식각률이 낮은 절연막은 실리콘 질화막인 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  31. 제 26 항에 있어서,
    상기 층간절연막 패턴들은 상기 마스크 패턴들의 식각물질에 대하여 식각률이 낮으며, 실리콘질화막에 비해 저유전율을 갖는 저유전막으로 형성하는 것을 특 징으로 하는 자기정렬 콘택 구조체 형성방법.
  32. 제 31 항에 있어서,
    상기 저유전막은 실리콘 산화막인 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  33. 제 26 항에 있어서,
    상기 희생마스크 패턴들은 상기 층간절연막 패턴들을 식각하기 위한 식각 레서피에 대하여 상기 마스크 패턴들보다 느린 식각률을 갖는 물질막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  34. 제 33 항에 있어서,
    상기 마스크 패턴들보다 느린 식각률을 갖는 물질막은 폴리실리콘막인 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  35. 제 26 항에 있어서,
    상기 스페이서는 상기 층간절연막 패턴들과 동일한 물질막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  36. 제 26 항에 있어서,
    상기 상부도전막은 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  37. 반도체기판 상부에 복수개의 평행한 배선 패턴들을 형성하되, 상기 배선 패턴들의 각각은 차례로 적층된 배선, 제1 마스크 패턴, 버퍼층 패턴 및 제2 마스크 패턴을 갖고,
    상기 배선 패턴들 사이의 갭 영역을 채우는 층간절연막 패턴들을 형성하고,
    상기 제2 마스크 패턴들을 식각하여 상기 층간절연막 패턴들 사이에 상기 버퍼층 패턴들을 노출시키는 그루브들을 형성하고,
    상기 그루브들 사이의 상기 층간절연막 패턴들을 등방성 식각하여 상기 제1 마스크 패턴들보다 넓은 폭을 갖는 확장된 그루브들(enlarged grooves)을 형성하고,
    상기 확장된 그루브들을 채우는 희생마스크 패턴들을 형성하고,
    상기 희생마스크 패턴들을 식각마스크로 사용하여 상기 층간절연막 패턴들의 소정영역을 이방성 식각하여 상기 반도체기판의 소정영역을 노출시키는 자기정렬 콘택홀을 형성하되, 상기 층간절연막 패턴들의 일 부분은 자기정렬 콘택홀의 측벽 및 상기 배선 패턴들의 측벽 사이에 잔존하고,
    상기 자기정렬 콘택홀을 갖는 반도체기판의 전면 상에 상기 자기정렬 콘택홀을 채우는 상부도전막을 형성하고,
    상기 제1 마스크 패턴들의 상부면이 노출될 때까지 상기 상부도전막 및 상기 희생마스크 패턴들을 평탄화시키어 상기 자기정렬 콘택홀을 채우는 플러그를 형성하는 것을 포함하는 자기정렬 콘택 구조체 형성방법
  38. 제 37 항에 있어서,
    상기 배선 패턴들을 형성하는 것은
    상기 반도체기판 상부에 하부도전막, 제1 마스크막, 버퍼층 및 제2 마스크막을 차례로 형성하고,
    상기 제2 마스크막, 상기 버퍼층, 상기 제1 마스크막 및 상기 하부도전막을 연속적으로 패터닝하는 것을 포함하는 자기정렬 콘택 구조체 형성방법.
  39. 제 38 항에 있어서,
    상기 하부도전막은 폴리실리콘막과 금속실리사이드막을 적층하거나, 확산방지막과 금속막을 적층하여 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  40. 제 38 항에 있어서,
    상기 제1 마스크막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  41. 제 38 항에 있어서,
    상기 버퍼층은 상기 제2 마스크막에 대하여 식각선택비를 갖는 절연막으로 형성되는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  42. 제 38 항에 있어서,
    상기 제2 마스크막은 상기 하부도전막의 식각물질에 대하여 식각률이 낮은 절연막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  43. 제 42 항에 있어서,
    상기 하부도전막의 식각물질에 대하여 식각률이 낮은 절연막은 실리콘 질화막인 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  44. 제 37 항에 있어서,
    상기 층간절연막 패턴들은 상기 마스크 패턴들의 식각물질에 대하여 식각률이 낮으며, 실리콘질화막에 비해 저유전율을 갖는 저유전막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  45. 제 44 항에 있어서,
    상기 저유전막은 실리콘 산화막인 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  46. 제 37 항에 있어서,
    상기 버퍼층 패턴들은 상기 확장된 그루브들을 형성하는 동안 식각되어 제거되는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  47. 제 37 항에 있어서,
    상기 희생마스크 패턴들은 상기 층간절연막 패턴들을 식각하기 위한 식각 레서피에 대하여 상기 제2 마스크 패턴들보다 느린 식각률을 갖는 물질막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  48. 제 47 항에 있어서,
    상기 마스크 패턴들보다 느린 식각률을 갖는 물질막은 폴리실리콘막인 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  49. 제 37 항에 있어서,
    상기 스페이서는 상기 층간절연막 패턴들과 동일한 물질막으로 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
  50. 제 37 항에 있어서,
    상기 상부도전막은 폴리실리콘을 사용하여 형성하는 것을 특징으로 하는 자기정렬 콘택 구조체 형성방법.
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