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KR20080038963A - 콘택을 갖는 반도체소자의 제조방법 - Google Patents

콘택을 갖는 반도체소자의 제조방법 Download PDF

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KR20080038963A
KR20080038963A KR1020060106548A KR20060106548A KR20080038963A KR 20080038963 A KR20080038963 A KR 20080038963A KR 1020060106548 A KR1020060106548 A KR 1020060106548A KR 20060106548 A KR20060106548 A KR 20060106548A KR 20080038963 A KR20080038963 A KR 20080038963A
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윤형순
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Abstract

본 발명에 따른 콘택을 갖는 반도체소자의 제조방법은, 주변회로영역의 반도체기판 상에 게이트라인 및 하드마스크 패턴의 게이트 스택들을 형성하고, 게이트스택의 측부에 스페이서를 형성한다. 게이트스택들을 덮는 층간절연층을 형성한 후, 층간절연층을 선택적으로 식각하여 하드마스크 패턴 및 스페이서에 자기정렬되는 콘택홀을 형성한 다음, 콘택홀을 채우는 콘택을 형성한다.
주변회로영역, 콘택홀, 자기정렬식각

Description

콘택을 갖는 반도체소자의 제조방법{Method for mamufacturing semicondutor device with contact}
도 1은 종래의 반도체소자의 주변회로영역의 게이트라인 레이아웃을 보여주는 평면도이다.
도 2은 종래의 콘택을 갖는 반도체소자에서 주변회로영역의 콘택 제조방법을 설명하기 위해 나타내 보인 도면으로, 도 1의 A-A`의 절단선을 따르는 단면으로 이해될 수 있다.
도 3 내지 도 7는 본 발명의 실시예에 따른 콘택을 갖는 반도체소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 8 내지 도 10은 본 발명의 실시예에 따른 반도체소자의 콘택의 변형된 형태들을 보여주는 평면도들이다.
본 발명은 반도체소자에 관한 것으로, 보다 상세하게는 콘택(contact)을 갖는 반도체소자의 제조방법에 관한 것이다.
디램(DRAM)과 같은 메모리 소자에서 주변회로영역의 게이트 패턴들의 이격간 격은, 셀영역에서의 셀(cell) 게이트 패턴들의 이격간격보다 상대적으로 넓게 배치되고 있다. 셀영역의 셀 게이트 패턴들을 기준으로 반도체 제조공정을 주로 수행하고 있어, 디자인룰(design rule)이 감소됨에 따라, 주변회로영역에 게이트 패턴들을 형성할 때 공정마진의 확보가 상대적으로 어렵다.
도 1은 종래의 반도체소자의 주변회로영역의 게이트라인 레이아웃을 보여주는 평면도이다.
도 1을 참조하면, 반도체기판 상에 주변회로구성을 위한 활성영역(active region: 120)이 소자분리영역(121)에 의해 설정되고, 활성영역(120) 상에 게이트라인(110)들이 배치되어 있다. 게이트라인(110)들을 덮는 층간절연층이 도입되고, 층간절연층을 관통하여 게이트라인(110)과 게이트라인(110) 사이의 활성영역(120)에 전기적으로 연결되는 콘택(140)들이 도입되고 있다. 콘택(140)들은 예컨대 게이트라인(110)을 포함하여 구성되는 주변회로 트랜지스터 소자와 층간절연층 상에 형성되는 배선층과의 전기적 연결을 위해 도입될 수 있다.
게이트라인(110)들 사이의 이격간격(101)은 반도체소자의 셀영역에 형성되는 셀 게이트라인의 이격간격보다 넓게 설정되고 있다. 콘택(140)들은 층간절연층을 선택적으로 식각하여 형성된 콘택홀을 채우게 형성된다. 이때, 콘택(140)과 게이트라인(110) 사이의 전기적 단락 등을 방지하기 위해, 콘택(140)과 게이트라인(100) 사이는 일정 간격 이격되게 공정 마진(margin)이 적용되고 있다.
도 2은 종래의 콘택을 갖는 반도체소자에서 주변회로영역의 콘택 제조방법을 설명하기 위해 나타내 보인 도면으로, 도 1의 A-A`의 절단선을 따르는 단면으로 이 해될 수 있다.
도 2를 참조하면, 주변회로영역의 반도체기판(200) 상에 게이트라인(210)들을 형성한다. 주변회로영역의 게이트라인(200)들은 셀영역의 셀 게이트라인들 보다 상대적으로 넓은 이격간격(201)을 가지게 배치된다. 게이트라인(210)들이 형성된 반도체기판(200) 상에 층간절연층(230)을 형성한다. 게이트라인(210)과 게이트라인(210) 사이에는 일정폭(202)의 층간절연층(230)이 잔류하는 것이 요구되고 있다. 콘택홀(240)과 게이트라인(210) 사이에 요구되는 잔류 층간절연층(230)의 일정폭(202) 부분은, 콘택홀(240)과 게이트라인(210) 사이의 간격(202)을 축소시키는 데 제약 변수로 작용할 수 있다.
콘택홀(240)과 게이트라인(210) 사이에는 잔류 층간절연층(230)의 일정폭(202) 부분이 요구되므로, 콘택홀(240)과 게이트라인(210)의 중첩마진(overlap margin)이 상대적으로 줄어들게 된다. 또한, 셀 게이트라인을 중심으로 주변회로영역의 게이트라인(210) 형성 과정이 진행되므로, 주변회로영역의 게이트라인(210)들과 콘택홀(240) 사이의 중첩 공정마진이 더욱 축소되게 된다. 주변회로영역의 게이트(210)들은 게이트(210)와 콘택 홀(240)과의 오버랩 마진(overlap margin)을 고려하여 형성되므로, 게이트(210)와 게이트(210) 사이의 이격 간격(201)을 일정 이하로 줄이는 것은 한계가 있다.
본 발명이 이루고자 하는 기술적 과제는, 주변회로영역에서 게이트와 게이트 사이의 이격간격을 축소시켜 집적도를 개선할 수 있는 콘택을 갖는 반도체소자 제 조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 콘택을 갖는 반도체소자의 제조방법은, 주변회로영역의 반도체기판 상에 게이트라인 및 하드마스크 패턴의 게이트 스택들을 형성하는 단계; 상기 게이트스택의 측부에 스페이서를 형성하는 단계; 상기 게이트스택들을 덮는 층간절연층을 형성하는 단계; 상기 층간절연층을 선택적으로 식각하여 하드마스크 패턴 및 스페이서에 자기정렬되는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 채우는 콘택을 형성하는 단계를 포함한다.
상기 콘택은 게이트 라인이 연장되는 방향으로 다수 개가 반복 배열되게 형성되는 것이 바람직하다.
상기 콘택은 게이트 라인이 연장되는 방향으로 확장되어 직사각형 형태의 평면 형상을 가지게 형성될 수 있다.
상기 콘택은 게이트 라인이 연장되는 방향으로 확장되어 슬릿 형태 또는 라인 형태의 평면 형상을 가지게 형성될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 3 내지 도 7는 본 발명의 실시예에 따른 콘택을 갖는 반도체소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
도 3를 참조하면, 주변회로영역의 반도체기판(300) 상에 게이트라인(310)을 형성한다. 구체적으로, 도시되지는 않았으나 게이트유전층을 형성하고, 게이트유전층 상에 게이트라인을 위한 도전층을 형성한 후, 도전층 상에 하드마스크(hard mask)를 위한 절연층을 형성한다.
포토리소그래피(photolithography) 과정을 이용하여 절연층, 도전층 등을 순차적으로 패터닝하여 하드마스크 패턴(311)을 포함하는 게이트 라인(310)의 게이트스택(stack) 구조를 형성한다. 하드마스크 패턴(311)은 실리콘질화물(Si3N4)막을 포함하여 형성할 수 있다. 도전층은 도전성 폴리실리콘층 및 텅스텐실리사이드층을 포함하여 형성될 수 있다.
게이트 스택을 덮는 절연 스페이서막(320)을 게이트 스택의 프로파일을 따르게 형성한다. 스페이서절연막(320)은 실리콘질화막을 포함하여 형성할 수 있다.
도 4을 참조하면, 절연 스페이서막(320)을 이방성 식각하여 게이트 스택(310, 311)의 측벽에 스페이서(321)를 형성한다. 이방성 식각은 에치백(etch back) 과정으로 수행될 수 있다.
도 5를 참조하면, 스페이서(321) 상에 게이트 라인(310) 사이를 채우는 층간절연층(330)을 형성한다. 층간절연층(330)은 실리콘산화물과 같은 절연물질을 포함하여 형성된다.
층간 절연막(330) 상에 콘택홀 형성을 위한 식각마스크(340)를 포토리소그래 피 과정을 수행하여 형성한다. 식각마스크(340)는 하드마스크를 포함하여 형성될 수 있다. 이때, 식각마스크(340)은 층간절연층(330)의 일부 표면이 노출되게 형성될 수 있다. 식각마스크(340)은 게이트라인(310)과 게이트라인(310) 사이의 이격간격(301)보다 더 넓게 형성될 수 있다.
도 6을 참조하면, 식각마스크(430)에 의해 노출된 층간절연층(330) 부분을 선택적으로 식각하여 콘택홀(350)을 형성한다. 이때, 콘택홀(350)은 자기정렬콘택(SAC; Self Aligned Contact) 식각 과정으로 형성될 수 있다. 예컨대, 식각마스크(340)에 의해 노출된 층간절연층(330) 부분을 선택적으로 식각할 때, 하드마스크 패턴(311) 및 스페이서(321)가 식각에 대한 장벽으로 작용하여 하부의 게이트라인(310)이 노출되어 손상되는 것을 방지한다. 이에 따라, 보다 넓은 선폭으로 식각마스크(430)의 노출 부분의 선폭을 설정할 수 있어, 공정 마진의 확보가 가능하다.
도 7을 참조하면, 식각마스크을 제거한 후, 콘택 홀(350) 내부를 채우는 도전물질의 층을 증착하고, CMP 등으로 평탄화하여 연결 콘택(251)을 형성한다. 연결 콘택(351)과 게이트라인 사이의 절연 마진(isolation margin)(302)은 하드마스크 패턴(311)과 스페이서(321)에 의해 확보될 수 있다.
게이트 라인(310)들 사이의 간격(301)이 보다 좁아지더라고, SAC 과정에 의해서 연결 콘택(351)과 게이트라인(310) 사이의 절연 마진(302)을 확보하는 것이 가능하다. 이에 따라, 게이트 라인(310)들 사이의 간격(301)을 보다 좁게 설정할 수 있다. 예컨대, 도 1의 게이트라인(310)들 사이의 이격간격(101)에 비해 대략 40% 정도 줄어든 이격간격(301)으로 게이트라인(310)들을 배치시킬 수 있다. 이에 따라, 반도체 소자의 집적도를 보다 더 증가시킬 수 있다.
주변회로영역에서 자지정력콘택을 이용하여 콘택을 형성하는 방법은 디램소자뿐만 아니라 SRAM 소자, 플래시 메모리소자, 로직 소자등에 적용할 수 있다.
도 8 내지 도 10은 본 발명의 실시예에 따른 반도체소자의 콘택의 변형된 형태들을 보여주는 평면도들이다.
도 8에 도시된 바와 같이, 주변회로영역의 반도체기판 상에 게이트라인(410)이 배치된다. 게이트라인들의 연장 방향을 따라 다수 개의 콘택들이 반복 배열되게 배치될 수 있다.
도 9에 도시된 바와 같이, 주변회로영역의 반도체기판 상에 게이트라인(411)이 배치된다. 반도체 기판과 콘택(441) 간의 저항 감소를 위해 콘택(441)의 폭 또는 크기를 보다 더 넓게 확장시킬 수 있다. 예컨대, 게이트라인이 연장되는 방향으로 콘택의 폭이 확장되게 직사각형 형태로 형성할 수 있다.
도 10에 도시된 바와 같이, 주변회로영역의 반도체기판 상에 게이트라인(412)이 배치된다. 도 9에 제시된 콘택보다 더 확장된 슬릿(slit) 형태 또는 라인 형태로 형성할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
지금까지 설명한 바와 같이, 본 발명에 따른 콘택을 갖는 반도체소자의 제조 방법은, 주변회로영역의 콘택 형성은 자기정렬콘택 식각과정으로 형성될 수 있다. 이에 따라, 콘택과 게이트라인 사이의 절연마진을 확보할 수 있으므로, 게이트 라인들 사이의 간격을 보다 좁게 설정하여 공정 마진을 확보할 수 있다.

Claims (4)

  1. 주변회로영역의 반도체기판 상에 게이트라인 및 하드마스크 패턴의 게이트 스택들을 형성하는 단계;
    상기 게이트스택의 측부에 스페이서를 형성하는 단계;
    상기 게이트스택들을 덮는 층간절연층을 형성하는 단계;
    상기 층간절연층을 선택적으로 식각하여 하드마스크 패턴 및 스페이서에 자기정렬되는 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 채우는 콘택을 형성하는 단계를 포함하는 콘택을 갖는 반도체소자의 제조방법.
  2. 제1항에 있어서,
    상기 콘택은 게이트 라인이 연장되는 방향으로 다수 개가 반복 배열되게 형성되는 것을 특징으로 하는 콘택을 갖는 반도체소자의 제조방법.
  3. 제1항에 있어서,
    상기 콘택은 게이트 라인이 연장되는 방향으로 확장되어 직사각형 형태의 평면 형상을 가지게 형성되는 것을 특징으로 하는 콘택을 갖는 반도체소자의 제조방법.
  4. 제1항에 있어서,
    상기 콘택은 게이트 라인이 연장되는 방향으로 확장되어 슬릿 형태 또는 라인 형태의 평면 형상을 가지게 형성되는 것을 특징으로 하는 콘택을 갖는 반도체소자의 제조방법.
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