JP2004140012A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 238000002955 isolation Methods 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 239000012535 impurity Substances 0.000 claims abstract description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
- 229920005591 polysilicon Polymers 0.000 claims abstract description 22
- 230000001590 oxidative effect Effects 0.000 claims abstract description 7
- 238000000227 grinding Methods 0.000 claims abstract description 6
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 60
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 45
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 36
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 34
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 34
- 238000009792 diffusion process Methods 0.000 claims description 23
- 230000003647 oxidation Effects 0.000 claims description 22
- 238000007254 oxidation reaction Methods 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 21
- 238000005498 polishing Methods 0.000 claims description 10
- 238000010030 laminating Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 20
- 229910052710 silicon Inorganic materials 0.000 abstract description 20
- 239000010703 silicon Substances 0.000 abstract description 20
- 238000010438 heat treatment Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 5
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000010306 acid treatment Methods 0.000 description 2
- 239000002002 slurry Substances 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229920005830 Polyurethane Foam Polymers 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000011496 polyurethane foam Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Landscapes
- Element Separation (AREA)
- Thin Film Transistor (AREA)
Abstract
【課題】パーシャルトレンチの底部下のＳＯＩ層の厚さを容易に制御できる半導体装置及びその製造方法を提供する。
【解決手段】本発明に係る半導体装置の製造方法は、シリコンウエハ１にトレンチを形成する工程と、前記トレンチ内に素子分離用絶縁膜２，３を埋め込む工程と、前記素子分離用絶縁膜２，３及びシリコンウエハ１の上に不純物をドープした所定厚さのポリシリコン膜４を形成する工程と、支持基板５を準備する工程と、前記支持基板の表面を熱酸化することにより、該支持基板上に酸化膜６を形成する工程と、前記酸化膜６と前記ポリシリコン膜４を張り合わせる工程と、シリコンウエハ１の裏面側を前記素子分離用絶縁膜２，３が露出するまで研削する工程と、を具備する。
【選択図】 図２
【解決手段】本発明に係る半導体装置の製造方法は、シリコンウエハ１にトレンチを形成する工程と、前記トレンチ内に素子分離用絶縁膜２，３を埋め込む工程と、前記素子分離用絶縁膜２，３及びシリコンウエハ１の上に不純物をドープした所定厚さのポリシリコン膜４を形成する工程と、支持基板５を準備する工程と、前記支持基板の表面を熱酸化することにより、該支持基板上に酸化膜６を形成する工程と、前記酸化膜６と前記ポリシリコン膜４を張り合わせる工程と、シリコンウエハ１の裏面側を前記素子分離用絶縁膜２，３が露出するまで研削する工程と、を具備する。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ基板の単結晶Ｓｉ層にパーシャルトレンチ素子分離膜を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図６は、従来の半導体装置の製造方法を説明する断面図である。この半導体装置は、パーシャルトレンチ素子分離膜を有している。
まず、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板１０４を準備する。ＳＯＩ基板１０４は、単結晶シリコンからなる支持基板１０１と、この支持基板１０１上に形成された埋め込み酸化膜（ＢＯＸ層）１０２と、この埋め込み酸化膜１０２上に形成された単結晶Ｓｉ層（ＳＯＩ層）１０３と、から構成されている。
【０００３】
次いで、単結晶Ｓｉ層１０３の表面上に熱酸化法によりシリコン酸化膜（図示せず）を形成し、このシリコン酸化膜の上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により図示せぬシリコン窒化膜（ＳｉＮ膜）を堆積する。このシリコン窒化膜は後述するＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）時の研磨ストッパーとして作用するものである。次いで、シリコン窒化膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン窒化膜上にはパーシャルトレンチ形成領域上が開口されたレジストパターンが形成される。
【０００４】
次に、このレジストパターンをマスクとしてシリコン窒化膜及びシリコン酸化膜を選択的にエッチングする。これにより、シリコン窒化膜及びシリコン酸化膜には開口部が形成され、この開口部下の単結晶Ｓｉ層１０３の表面が露出する。次いで、レジストパターンを剥離する。この後、シリコン窒化膜をマスクとして単結晶Ｓｉ層１０３を選択的に所定の時間だけエッチングすることにより、単結晶Ｓｉ層１０３にはパーシャルトレンチ１０３ａ，１０３ｂが形成される。ここでの所定時間とは、パーシャルトレンチの底部下の単結晶Ｓｉ層の厚さがｄだけ残るようなエッチング時間である。なお、厚さｄは数十ｎｍオーダーである。
【０００５】
この後、パーシャルトレンチ１０３ａ，１０３ｂ内及びシリコン窒化膜上にプラズマＣＶＤ法により素子分離用のシリコン酸化膜を堆積する。次いで、シリコン窒化膜を研磨ストッパーとしてシリコン酸化膜をＣＭＰ技術により研磨する。次いで、残っているシリコン窒化膜を選択的に除去し、その後、シリコン酸化膜を選択的にエッチング除去する。このようにしてパーシャルトレンチ１０３ａ，１０３ｂ内にシリコン酸化膜が埋め込まれ、単結晶Ｓｉ層１０３にはパーシャルトレンチ素子分離膜１０８が形成される。
【０００６】
次いで、単結晶Ｓｉ層１０３におけるパーシャルトレンチ素子分離膜１０８で囲まれた領域にＰ型不純物を導入し、熱処理を施すことにより、該単結晶Ｓｉ層１０３にはＰウエル１０６が形成される。次いで、単結晶Ｓｉ層の表面にゲート酸化膜１０５を熱酸化法により形成する。次いで、このゲート酸化膜上にゲート電極１０７を形成する。次いで、このゲート電極１０７をマスクとして単結晶Ｓｉ層１０３にＮ型不純物を導入し、熱処理を施すことにより、単結晶Ｓｉ層のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域には低濃度不純物拡散層１０９が形成される。
【０００７】
次いで、ゲート電極１０７の側壁にサイドウオール１１０を形成する。次いで、このサイドウオール１１０及びゲート電極１０７をマスクとして単結晶Ｓｉ層１０３にＮ＋型不純物を導入し、熱処理を施すこれとより、該単結晶Ｓｉ層１０３にはソース拡散層１１１及びドレイン拡散層１１２が形成される。
【０００８】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置の製造方法では、厚さが１００ｎｍ程度の薄いＳＯＩ層１０３をエッチング時間の制御により均一な深さのパーシャルトレンチ１０３ａ，１０３ｂを形成することが困難である。特に、数十ｎｍオーダーの厚さｄをＳＯＩ層に残すようにエッチング時間を制御してパーシャルトレンチを形成することは困難である。その理由は、ＳＯＩ層のエッチングスピードが速いため、エッチング時間の制御によってエッチング深さをコントロールすることが非常に難しいからである。
【０００９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、パーシャルトレンチの底部下のＳＯＩ層の厚さを容易に制御できる半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、
前記トレンチ内に素子分離用絶縁膜を埋め込む工程と、
前記素子分離用絶縁膜及び前記半導体基板の上に不純物をドープした所定厚さのポリシリコン膜を形成する工程と、
支持基板を準備する工程と、
前記支持基板の表面を熱酸化することにより、該支持基板上に酸化膜を形成する工程と、
前記酸化膜と前記ポリシリコン膜を張り合わせる工程と、
前記半導体基板の裏面側を前記素子分離用絶縁膜が露出するまで研削する工程と、
を具備することを特徴とする。
【００１１】
上記半導体装置の製造方法によれば、半導体基板上に形成するポリシリコン膜の厚さを制御することによってパーシャルトレンチの底部下のＳＯＩ層の厚さを制御している。このため、従来技術のエッチング時間を制御する方法に比べてポリシリコン膜の厚さを制御する方が制御性を良くすることができる。したがって、パーシャルトレンチの底部下のＳＯＩ層の厚さを容易に制御でき、該厚さの精度を向上させることができる。
【００１２】
また、本発明に係る半導体装置の製造方法においては、前記研削する工程の後に、前記半導体基板における前記素子分離用絶縁膜に囲まれた領域に不純物を導入することにより、該領域にウエルを形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ウエル内にソース拡散層及びドレイン拡散層を形成する工程と、をさらに具備することも可能である。
【００１３】
また、本発明に係る半導体装置の製造方法においては、前記トレンチを形成する工程は、半導体基板上にシリコン酸化膜を形成し、該シリコン酸化膜上にシリコン窒化膜を形成し、該シリコン窒化膜及び該シリコン酸化膜をエッチングし、該シリコン窒化膜をマスクとして半導体基板をエッチングすることによりトレンチを形成する工程であることが好ましい。
【００１４】
また、本発明に係る半導体装置の製造方法においては、前記素子分離用絶縁膜を埋め込む工程は、前記トレンチ内及び前記半導体基板上に素子分離用絶縁膜を形成し、該素子分離用絶縁膜をＣＭＰ研磨する工程であることが好ましい。
【００１５】
本発明に係る半導体装置の製造方法は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層にトレンチを形成する工程と、
前記トレンチ内の単結晶Ｓｉ層を熱酸化することにより、前記トレンチ内に第１の素子分離用絶縁膜を形成する工程と、
前記トレンチ内に第２の素子分離用絶縁膜を埋め込むことにより、前記第１及び第２の素子分離用絶縁膜からなるパーシャルトレンチ素子分離膜を形成する工程と、
を具備することを特徴とする。
【００１６】
上記半導体装置の製造方法によれば、パーシャルトレンチ素子分離膜の底部下の単結晶Ｓｉ層の厚さを第１の素子分離用絶縁膜を形成する熱酸化工程により制御している。即ち、トレンチ内に熱酸化法により形成した第１の素子分離用絶縁膜の厚さを制御することによってパーシャルトレンチの底部下の単結晶Ｓｉ層の厚さを制御している。熱酸化法による酸化膜の成長スピードは従来技術の時間制御によるエッチングスピードに比べて遅いため、従来技術に比べてパーシャルトレンチの底部下の単結晶Ｓｉ層の厚さを容易に制御でき、該厚さの精度を向上させることができる。
【００１７】
また、本発明に係る半導体装置の製造方法において、前記第１の素子分離用絶縁膜を形成する工程は、単結晶Ｓｉ層上にマスク膜を形成し、このマスク膜をマスクとして該単結晶Ｓｉ層を熱酸化する工程であることも可能である。
【００１８】
本発明に係る半導体装置は、支持基板上に形成された絶縁膜と、
前記絶縁膜上に形成された絶縁膜と、
前記絶縁膜上に形成され、該絶縁膜に張り合わされ、不純物をドープしたポリシリコン膜と、
前記ポリシリコン膜上に形成された単結晶Ｓｉ層と、
前記単結晶Ｓｉ層に形成されたパーシャルトレンチ素子分離膜と、
を具備することを特徴とする。
【００１９】
また、本発明に係る半導体装置においては、前記単結晶Ｓｉ層における前記パーシャルトレンチ素子分離膜に囲まれた領域に形成されたウエルと、前記単結晶Ｓｉ層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ウエル内に形成されたソース拡散層及びドレイン拡散層と、をさらに具備することも可能である。
【００２０】
本発明に係る半導体装置は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板と、
前記単結晶Ｓｉ層に形成されたトレンチと、
前記トレンチ内に熱酸化により形成された第１の素子分離用絶縁膜と、
前記トレンチ内に埋め込まれた第２の素子分離用絶縁膜と、
を具備し、
前記第１及び第２の素子分離用絶縁膜によってパーシャルトレンチ素子分離膜を構成することを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１及び図２は、本発明に係る第１の実施の形態による半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、パーシャルトレンチ素子分離膜を形成する工程を有するものである。
【００２２】
まず、図１（Ａ）に示すように、半導体基板として例えばリコンウエハ１を準備し、このシリコンウエハ１にトレンチ１ａ，１ｂを形成する。このトレンチの形成方法を以下に説明する。
シリコンウエハ１の表面上に熱酸化法により厚さ１０〜３０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜はシリコンウエハ１上の応力を緩和するための膜である。
【００２３】
次いで、このシリコン酸化膜の上にＣＶＤ法により厚さ１００〜２００ｎｍ程度の図示せぬシリコン窒化膜（ＳｉＮ膜）を堆積する。このシリコン窒化膜は後述するＣＭＰ時の研磨ストッパーとして作用するものである。次いで、シリコン窒化膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン窒化膜上にはトレンチ形成領域の上方が開口されたレジストパターンが形成される。
【００２４】
次いで、このレジストパターンをマスクとしてシリコン窒化膜を選択的にエッチング除去した後、シリコン酸化膜を選択的にエッチング除去する。これにより、シリコン窒化膜及びシリコン酸化膜には開口部が形成され、この開口部下のシリコンウエハ１の表面が露出する。その後、レジストパターンを剥離する。
【００２５】
次に、シリコン窒化膜をマスクとしてシリコンウエハ１を選択的にエッチングすることにより、シリコンウエハ１には所定の深さのトレンチ１ａ，１ｂが形成される。この際のエッチング条件は、Ｃｌ２とＯ２を用いたＩＣＰ方式の異方性エッチングである。
【００２６】
このようにしてトレンチ１ａ，１ｂが形成された後、トレンチ１ａ，１ｂ内にフッ酸処理を施す。このフッ酸処理は、効果的にラウンド酸化工程を行うための処理であり、その条件は、熱酸化膜の膜厚換算で５〜５０ｎｍの量を除去する条件の処理であることが望ましい。次いで、トレンチ１ａ，１ｂの角部に丸みを形成するためのラウンド酸化工程を行う。即ち、トレンチ１ａ，１ｂ内に熱酸化法によりシリコン酸化膜（図示せず）を形成する。この際の条件は、９００℃〜１２００℃、より好ましくは９５０℃〜１０５０℃の温度で酸化量が１０〜５０ｎｍであることが好ましい。また、雰囲気はドライ又はウエットのどちらでも同様な効果が得られる。
【００２７】
この後、トレンチ１ａ，１ｂ内及びシリコン窒化膜上に高密度プラズマＣＶＤ法により素子分離用絶縁膜としてのシリコン酸化膜を堆積する。なお、高密度プラズマＣＶＤ法とは、例えばＳｉＨ４（シラン）とＯ２（酸素）をベースとした原料ガスをプラズマ密度１０１１／ｃｍ３以上のプラズマで反応させてシリコン酸化膜を堆積させるＣＶＤ法である。高密度プラズマＣＶＤ法を用いているのは、トレンチ内の底部にカバレージ良くシリコン酸化膜を埋め込むためであるが、高密度プラズマＣＶＤ法に限定されるものではなく、カバレージ良く埋め込むことができれば他の方法を用いることも可能である。例えば、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いた減圧ＣＶＤ法やオゾンとＴＥＯＳを用いた常圧ＣＶＤ法でも良い。
【００２８】
この後、前記シリコン窒化膜を研磨ストッパーとして素子分離用のシリコン酸化膜をＣＭＰ技術により研磨する。これにより、トレンチ１ａ，１ｂ内にはトレンチ素子分離膜２，３が形成される。この際、前記シリコン窒化膜は僅かに残される。また、このときのＣＭＰ研磨条件は、テーブル回転数が７５ｒｐｍ、トップリング回転数が５０ｒｐｍ、加圧が２０ｋＰａであり、研磨クロスは発泡ポリウレタン系を用い、スラリーにはシリカ系を用いることが好ましい。次に、前記シリコン窒化膜を選択的にエッチング除去し、その後、前記シリコン酸化膜を選択的にエッチング除去する。
【００２９】
この後、図１（Ｂ）に示すように、トレンチ素子分離膜２，３及びシリコンウエハ１の上に、Ｐ＋型不純物がドープされた所定厚さのポリシリコン膜４をＣＶＤ法により堆積させる。なお、所定厚さは、数十ｎｍ程度の厚さであることが好ましい。
【００３０】
次に、図１（Ｃ）に示すように、支持基板用シリコンウエハ５を準備し、この支持基板用シリコンウエハ５の表面を熱酸化することにより、該支持基板用シリコンウエハ５上には絶縁膜（ＢＯＸ層）としてのシリコン酸化膜６が形成される。次いで、このシリコン酸化膜６と前記ポリシリコン膜４を張り合わせる。この張り合わせの方法は、シリコン酸化膜６とポリシリコン膜４を張り合わせた状態で、加圧しながら加熱することにより、シリコン酸化膜６とポリシリコン膜４を強固に張り合わせる。
【００３１】
この後、図２（Ｄ）に示すように、裏面研削装置を用いてシリコンウエハ１の裏面をトレンチ素子分離膜２，３が露出するまで研削する。これにより、ＳＯＩ層（シリコンウエハ）１にはパーシャルトレンチ素子分離膜２，３が形成され、パーシャルトレンチ素子分離膜２，３とシリコン酸化膜６との間には所定厚さのポリシリコン膜４が配置される。
【００３２】
次に、図２（Ｅ）に示すように、ＳＯＩ層１におけるパーシャルトレンチ素子分離膜２，３で囲まれた領域にＰ−型不純物を導入し、熱処理を施すことにより、該ＳＯＩ層１にはＰウエル７が形成される。次いで、ＳＯＩ層の表面にゲート絶縁膜としてのゲート酸化膜８を熱酸化法により形成する。次いで、このゲート酸化膜上にゲート電極９を形成する。次いで、このゲート電極９をマスクとしてＳＯＩ層１にＮ型不純物を導入し、熱処理を施すことにより、ＳＯＩ層のＬＤＤ領域には低濃度不純物拡散層１０が形成される。
【００３３】
次いで、ゲート電極９の側壁にサイドウオール１１を形成する。次いで、このサイドウオール１１及びゲート電極９をマスクとしてＳＯＩ層１にＮ＋型不純物を導入し、熱処理を施すこれとより、該ＳＯＩ層１にはソース拡散層１２及びドレイン拡散層１３が形成される。
【００３４】
上記第１の実施の形態によれば、シリコンウエハ１上に形成したポリシリコン膜４をパーシャルトレンチ素子分離膜の底部のＳＯＩ層としている。即ち、シリコンウエハ１上に成膜するポリシリコン膜４の厚さを制御することによってパーシャルトレンチの底部下のＳＯＩ層の厚さを制御している。このため、従来技術のエッチング時間を制御する方法に比べてポリシリコン膜４の厚さを制御する方が制御性を良くすることができる。したがって、パーシャルトレンチの底部下のＳＯＩ層の厚さを容易に制御でき、該厚さの精度を向上させることができる。
【００３５】
また、本実施の形態では、パーシャルトレンチの底部下のＳＯＩ層として用いるポリシリコン膜４の抵抗率を成膜時の不純物のドーピング量で制御しているため、所望の抵抗値に設定することも容易である。
【００３６】
図３乃至図５は、本発明に係る第２の実施の形態による半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、パーシャルトレンチ素子分離膜を形成する工程を有するものである。
まず、図３（Ａ）に示すように、ＳＯＩ基板２４を準備する。ＳＯＩ基板２４は、単結晶シリコンからなる支持基板２１と、この支持基板２１上に形成された埋め込み酸化膜（ＢＯＸ層）２２と、この埋め込み酸化膜２２上に形成された厚さ１００ｎｍの単結晶Ｓｉ層（ＳＯＩ層）２３と、から構成されている。
【００３７】
次いで、単結晶Ｓｉ層２３の表面上に熱酸化法によりシリコン酸化膜（図示せず）を形成し、このシリコン酸化膜の上にＣＶＤ法により図示せぬシリコン窒化膜（ＳｉＮ膜）を堆積する。次いで、シリコン窒化膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン窒化膜上にはパーシャルトレンチ形成領域上が開口されたレジストパターンが形成される。
【００３８】
次に、このレジストパターンをマスクとしてシリコン窒化膜及びシリコン酸化膜を選択的にエッチングする。これにより、シリコン窒化膜及びシリコン酸化膜には開口部が形成され、この開口部下の単結晶Ｓｉ層２３の表面が露出する。次いで、レジストパターンを剥離する。この後、シリコン窒化膜をマスクとして単結晶Ｓｉ層２３を選択的に所定の時間だけエッチングすることにより、単結晶Ｓｉ層２３には深さ５０ｎｍのトレンチ２３ａ，２３ｂが形成される。ここでのトレンチの深さ及び幅は、後述する熱酸化によって形成されるパーシャルトレンチ素子分離膜の底部下の単結晶Ｓｉ層２３の厚さがｄだけ残るような深さ及び幅とする。なお、厚さｄは数十ｎｍオーダーである。次いで、シリコン窒化膜を除去し、シリコン酸化膜を除去する。
【００３９】
この後、図３（Ｂ）に示すように、単結晶Ｓｉ層２３上にシリコン窒化膜などのマスク膜３５を形成する。次いで、このマスク膜３５をマスクとしてＳＯＩ基板２４を９００℃〜１１００℃の炉内で熱酸化する。これにより、トレンチ２３ａ，２３ｂ内に第１の素子分離用絶縁膜としてのシリコン酸化膜２５が形成され、単結晶Ｓｉ層２３の下から厚さｅのシリコン酸化膜が成長する。その結果、トレンチ素子分離膜の底部下の単結晶Ｓｉ層２３の厚さがｄだけ残される。言い換えると、前記ＳＯＩ基板２４の熱酸化条件（熱酸化時間等）は、トレンチ素子分離膜の底部下の単結晶Ｓｉ層２３の厚さがｄだけ残るような条件とする。
【００４０】
次に、図４（Ｃ）に示すように、トレンチ２３ａ，２３ｂ内及びマスク膜３５上にプラズマＣＶＤ法により第２の素子分離用絶縁膜としてのシリコン酸化膜２６を堆積する。
【００４１】
この後、図４（Ｄ）に示すように、マスク膜３５を研磨ストッパーとしてシリコン酸化膜２６をＣＭＰ技術により研磨する。次いで、残っているマスク膜３５を選択的に除去する。このようにしてトレンチ内にシリコン酸化膜が埋め込まれ、単結晶Ｓｉ層２３にはパーシャルトレンチ素子分離膜２８が形成される。
【００４２】
次に、図５に示すように、単結晶Ｓｉ層２３におけるパーシャルトレンチ素子分離膜２８で囲まれた領域にＰ型不純物を導入し、熱処理を施すことにより、該単結晶Ｓｉ層２３にはＰウエル２７が形成される。次いで、単結晶Ｓｉ層の表面にゲート酸化膜２９を熱酸化法により形成する。次いで、このゲート酸化膜上にゲート電極３０を形成する。次いで、このゲート電極３０をマスクとして単結晶Ｓｉ層２３にＮ型不純物を導入し、熱処理を施すことにより、単結晶Ｓｉ層のＬＤＤ領域には低濃度不純物拡散層３１が形成される。
【００４３】
次いで、ゲート電極３０の側壁にサイドウオール３２を形成する。次いで、このサイドウオール３２及びゲート電極３０をマスクとして単結晶Ｓｉ層２３にＮ＋型不純物を導入し、熱処理を施すこれとより、該単結晶Ｓｉ層２３にはソース拡散層３３及びドレイン拡散層３４が形成される。
【００４４】
上記第２の実施の形態によれば、パーシャルトレンチ素子分離膜２８の底部下のＳＯＩ層２３の厚さを図３（Ｂ）に示す熱酸化工程により制御している。即ち、トレンチ内に熱酸化法により形成したシリコン酸化膜の厚さを制御することによってパーシャルトレンチの底部下のＳＯＩ層の厚さｄを制御している。熱酸化法による酸化膜の成長スピードは従来技術の時間制御によるエッチングスピードに比べて遅いため、従来技術に比べてパーシャルトレンチの底部下のＳＯＩ層の厚さｄを容易に制御でき、該厚さｄの精度を向上させることができる。
【００４５】
尚、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱しない範囲で種々変更して実施することが可能である。
【図面の簡単な説明】
【図１】第１の実施の形態による半導体装置の製造方法を示す断面図。
【図２】第１の実施の形態による半導体装置の製造方法を示す断面図。
【図３】第２の実施の形態による半導体装置の製造方法を示す断面図。
【図４】第２の実施の形態による半導体装置の製造方法を示す断面図。
【図５】第２の実施の形態による半導体装置の製造方法を示す断面図。
【図６】従来の半導体装置の製造方法を説明する断面図。
【符号の説明】
１…シリコンウエハ、 １ａ，１ｂ…トレンチ、 ２，３…トレンチ素子分離膜、 ４…ポリシリコン膜、 ５…支持基板、 ６…シリコン酸化膜（ＢＯＸ層）、 ７…Ｐウエル、 ８…ゲート酸化膜、 ９…ゲート電極、 １０…低濃度不純物拡散層、 １１…サイドウオール、 １２…ソース拡散層、 １３…ドレイン拡散層、 ２１，１０１…支持基板、 ２２，１０２…埋め込み酸化膜（ＢＯＸ層）、 ２３，１０３…単結晶Ｓｉ層（ＳＯＩ層）、 ２３ａ，２３ｂ…トレンチ、 ２４，１０４…ＳＯＩ基板、 ２５，２６…シリコン酸化膜、 ２７，１０６…Ｐウエル、 ２８，１０８…パーシャルトレンチ素子分離膜、 ２９，１０５…ゲート酸化膜、 ３０，１０７…ゲート電極、 ３１，１０９…低濃度不純物拡散層、 ３２，１１０…サイドウオール、 ３３，１１１…ソース拡散層、 ３４，１１２…ドレイン拡散層、 ３５…マスク膜、 １０３ａ，１０３ｂ…パーシャルトレンチ
【発明の属する技術分野】
本発明は、ＳＯＩ基板の単結晶Ｓｉ層にパーシャルトレンチ素子分離膜を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図６は、従来の半導体装置の製造方法を説明する断面図である。この半導体装置は、パーシャルトレンチ素子分離膜を有している。
まず、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板１０４を準備する。ＳＯＩ基板１０４は、単結晶シリコンからなる支持基板１０１と、この支持基板１０１上に形成された埋め込み酸化膜（ＢＯＸ層）１０２と、この埋め込み酸化膜１０２上に形成された単結晶Ｓｉ層（ＳＯＩ層）１０３と、から構成されている。
【０００３】
次いで、単結晶Ｓｉ層１０３の表面上に熱酸化法によりシリコン酸化膜（図示せず）を形成し、このシリコン酸化膜の上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により図示せぬシリコン窒化膜（ＳｉＮ膜）を堆積する。このシリコン窒化膜は後述するＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）時の研磨ストッパーとして作用するものである。次いで、シリコン窒化膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン窒化膜上にはパーシャルトレンチ形成領域上が開口されたレジストパターンが形成される。
【０００４】
次に、このレジストパターンをマスクとしてシリコン窒化膜及びシリコン酸化膜を選択的にエッチングする。これにより、シリコン窒化膜及びシリコン酸化膜には開口部が形成され、この開口部下の単結晶Ｓｉ層１０３の表面が露出する。次いで、レジストパターンを剥離する。この後、シリコン窒化膜をマスクとして単結晶Ｓｉ層１０３を選択的に所定の時間だけエッチングすることにより、単結晶Ｓｉ層１０３にはパーシャルトレンチ１０３ａ，１０３ｂが形成される。ここでの所定時間とは、パーシャルトレンチの底部下の単結晶Ｓｉ層の厚さがｄだけ残るようなエッチング時間である。なお、厚さｄは数十ｎｍオーダーである。
【０００５】
この後、パーシャルトレンチ１０３ａ，１０３ｂ内及びシリコン窒化膜上にプラズマＣＶＤ法により素子分離用のシリコン酸化膜を堆積する。次いで、シリコン窒化膜を研磨ストッパーとしてシリコン酸化膜をＣＭＰ技術により研磨する。次いで、残っているシリコン窒化膜を選択的に除去し、その後、シリコン酸化膜を選択的にエッチング除去する。このようにしてパーシャルトレンチ１０３ａ，１０３ｂ内にシリコン酸化膜が埋め込まれ、単結晶Ｓｉ層１０３にはパーシャルトレンチ素子分離膜１０８が形成される。
【０００６】
次いで、単結晶Ｓｉ層１０３におけるパーシャルトレンチ素子分離膜１０８で囲まれた領域にＰ型不純物を導入し、熱処理を施すことにより、該単結晶Ｓｉ層１０３にはＰウエル１０６が形成される。次いで、単結晶Ｓｉ層の表面にゲート酸化膜１０５を熱酸化法により形成する。次いで、このゲート酸化膜上にゲート電極１０７を形成する。次いで、このゲート電極１０７をマスクとして単結晶Ｓｉ層１０３にＮ型不純物を導入し、熱処理を施すことにより、単結晶Ｓｉ層のＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域には低濃度不純物拡散層１０９が形成される。
【０００７】
次いで、ゲート電極１０７の側壁にサイドウオール１１０を形成する。次いで、このサイドウオール１１０及びゲート電極１０７をマスクとして単結晶Ｓｉ層１０３にＮ＋型不純物を導入し、熱処理を施すこれとより、該単結晶Ｓｉ層１０３にはソース拡散層１１１及びドレイン拡散層１１２が形成される。
【０００８】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置の製造方法では、厚さが１００ｎｍ程度の薄いＳＯＩ層１０３をエッチング時間の制御により均一な深さのパーシャルトレンチ１０３ａ，１０３ｂを形成することが困難である。特に、数十ｎｍオーダーの厚さｄをＳＯＩ層に残すようにエッチング時間を制御してパーシャルトレンチを形成することは困難である。その理由は、ＳＯＩ層のエッチングスピードが速いため、エッチング時間の制御によってエッチング深さをコントロールすることが非常に難しいからである。
【０００９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、パーシャルトレンチの底部下のＳＯＩ層の厚さを容易に制御できる半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、
前記トレンチ内に素子分離用絶縁膜を埋め込む工程と、
前記素子分離用絶縁膜及び前記半導体基板の上に不純物をドープした所定厚さのポリシリコン膜を形成する工程と、
支持基板を準備する工程と、
前記支持基板の表面を熱酸化することにより、該支持基板上に酸化膜を形成する工程と、
前記酸化膜と前記ポリシリコン膜を張り合わせる工程と、
前記半導体基板の裏面側を前記素子分離用絶縁膜が露出するまで研削する工程と、
を具備することを特徴とする。
【００１１】
上記半導体装置の製造方法によれば、半導体基板上に形成するポリシリコン膜の厚さを制御することによってパーシャルトレンチの底部下のＳＯＩ層の厚さを制御している。このため、従来技術のエッチング時間を制御する方法に比べてポリシリコン膜の厚さを制御する方が制御性を良くすることができる。したがって、パーシャルトレンチの底部下のＳＯＩ層の厚さを容易に制御でき、該厚さの精度を向上させることができる。
【００１２】
また、本発明に係る半導体装置の製造方法においては、前記研削する工程の後に、前記半導体基板における前記素子分離用絶縁膜に囲まれた領域に不純物を導入することにより、該領域にウエルを形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ウエル内にソース拡散層及びドレイン拡散層を形成する工程と、をさらに具備することも可能である。
【００１３】
また、本発明に係る半導体装置の製造方法においては、前記トレンチを形成する工程は、半導体基板上にシリコン酸化膜を形成し、該シリコン酸化膜上にシリコン窒化膜を形成し、該シリコン窒化膜及び該シリコン酸化膜をエッチングし、該シリコン窒化膜をマスクとして半導体基板をエッチングすることによりトレンチを形成する工程であることが好ましい。
【００１４】
また、本発明に係る半導体装置の製造方法においては、前記素子分離用絶縁膜を埋め込む工程は、前記トレンチ内及び前記半導体基板上に素子分離用絶縁膜を形成し、該素子分離用絶縁膜をＣＭＰ研磨する工程であることが好ましい。
【００１５】
本発明に係る半導体装置の製造方法は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層にトレンチを形成する工程と、
前記トレンチ内の単結晶Ｓｉ層を熱酸化することにより、前記トレンチ内に第１の素子分離用絶縁膜を形成する工程と、
前記トレンチ内に第２の素子分離用絶縁膜を埋め込むことにより、前記第１及び第２の素子分離用絶縁膜からなるパーシャルトレンチ素子分離膜を形成する工程と、
を具備することを特徴とする。
【００１６】
上記半導体装置の製造方法によれば、パーシャルトレンチ素子分離膜の底部下の単結晶Ｓｉ層の厚さを第１の素子分離用絶縁膜を形成する熱酸化工程により制御している。即ち、トレンチ内に熱酸化法により形成した第１の素子分離用絶縁膜の厚さを制御することによってパーシャルトレンチの底部下の単結晶Ｓｉ層の厚さを制御している。熱酸化法による酸化膜の成長スピードは従来技術の時間制御によるエッチングスピードに比べて遅いため、従来技術に比べてパーシャルトレンチの底部下の単結晶Ｓｉ層の厚さを容易に制御でき、該厚さの精度を向上させることができる。
【００１７】
また、本発明に係る半導体装置の製造方法において、前記第１の素子分離用絶縁膜を形成する工程は、単結晶Ｓｉ層上にマスク膜を形成し、このマスク膜をマスクとして該単結晶Ｓｉ層を熱酸化する工程であることも可能である。
【００１８】
本発明に係る半導体装置は、支持基板上に形成された絶縁膜と、
前記絶縁膜上に形成された絶縁膜と、
前記絶縁膜上に形成され、該絶縁膜に張り合わされ、不純物をドープしたポリシリコン膜と、
前記ポリシリコン膜上に形成された単結晶Ｓｉ層と、
前記単結晶Ｓｉ層に形成されたパーシャルトレンチ素子分離膜と、
を具備することを特徴とする。
【００１９】
また、本発明に係る半導体装置においては、前記単結晶Ｓｉ層における前記パーシャルトレンチ素子分離膜に囲まれた領域に形成されたウエルと、前記単結晶Ｓｉ層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ウエル内に形成されたソース拡散層及びドレイン拡散層と、をさらに具備することも可能である。
【００２０】
本発明に係る半導体装置は、支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板と、
前記単結晶Ｓｉ層に形成されたトレンチと、
前記トレンチ内に熱酸化により形成された第１の素子分離用絶縁膜と、
前記トレンチ内に埋め込まれた第２の素子分離用絶縁膜と、
を具備し、
前記第１及び第２の素子分離用絶縁膜によってパーシャルトレンチ素子分離膜を構成することを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１及び図２は、本発明に係る第１の実施の形態による半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、パーシャルトレンチ素子分離膜を形成する工程を有するものである。
【００２２】
まず、図１（Ａ）に示すように、半導体基板として例えばリコンウエハ１を準備し、このシリコンウエハ１にトレンチ１ａ，１ｂを形成する。このトレンチの形成方法を以下に説明する。
シリコンウエハ１の表面上に熱酸化法により厚さ１０〜３０ｎｍ程度のシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜はシリコンウエハ１上の応力を緩和するための膜である。
【００２３】
次いで、このシリコン酸化膜の上にＣＶＤ法により厚さ１００〜２００ｎｍ程度の図示せぬシリコン窒化膜（ＳｉＮ膜）を堆積する。このシリコン窒化膜は後述するＣＭＰ時の研磨ストッパーとして作用するものである。次いで、シリコン窒化膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン窒化膜上にはトレンチ形成領域の上方が開口されたレジストパターンが形成される。
【００２４】
次いで、このレジストパターンをマスクとしてシリコン窒化膜を選択的にエッチング除去した後、シリコン酸化膜を選択的にエッチング除去する。これにより、シリコン窒化膜及びシリコン酸化膜には開口部が形成され、この開口部下のシリコンウエハ１の表面が露出する。その後、レジストパターンを剥離する。
【００２５】
次に、シリコン窒化膜をマスクとしてシリコンウエハ１を選択的にエッチングすることにより、シリコンウエハ１には所定の深さのトレンチ１ａ，１ｂが形成される。この際のエッチング条件は、Ｃｌ２とＯ２を用いたＩＣＰ方式の異方性エッチングである。
【００２６】
このようにしてトレンチ１ａ，１ｂが形成された後、トレンチ１ａ，１ｂ内にフッ酸処理を施す。このフッ酸処理は、効果的にラウンド酸化工程を行うための処理であり、その条件は、熱酸化膜の膜厚換算で５〜５０ｎｍの量を除去する条件の処理であることが望ましい。次いで、トレンチ１ａ，１ｂの角部に丸みを形成するためのラウンド酸化工程を行う。即ち、トレンチ１ａ，１ｂ内に熱酸化法によりシリコン酸化膜（図示せず）を形成する。この際の条件は、９００℃〜１２００℃、より好ましくは９５０℃〜１０５０℃の温度で酸化量が１０〜５０ｎｍであることが好ましい。また、雰囲気はドライ又はウエットのどちらでも同様な効果が得られる。
【００２７】
この後、トレンチ１ａ，１ｂ内及びシリコン窒化膜上に高密度プラズマＣＶＤ法により素子分離用絶縁膜としてのシリコン酸化膜を堆積する。なお、高密度プラズマＣＶＤ法とは、例えばＳｉＨ４（シラン）とＯ２（酸素）をベースとした原料ガスをプラズマ密度１０１１／ｃｍ３以上のプラズマで反応させてシリコン酸化膜を堆積させるＣＶＤ法である。高密度プラズマＣＶＤ法を用いているのは、トレンチ内の底部にカバレージ良くシリコン酸化膜を埋め込むためであるが、高密度プラズマＣＶＤ法に限定されるものではなく、カバレージ良く埋め込むことができれば他の方法を用いることも可能である。例えば、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いた減圧ＣＶＤ法やオゾンとＴＥＯＳを用いた常圧ＣＶＤ法でも良い。
【００２８】
この後、前記シリコン窒化膜を研磨ストッパーとして素子分離用のシリコン酸化膜をＣＭＰ技術により研磨する。これにより、トレンチ１ａ，１ｂ内にはトレンチ素子分離膜２，３が形成される。この際、前記シリコン窒化膜は僅かに残される。また、このときのＣＭＰ研磨条件は、テーブル回転数が７５ｒｐｍ、トップリング回転数が５０ｒｐｍ、加圧が２０ｋＰａであり、研磨クロスは発泡ポリウレタン系を用い、スラリーにはシリカ系を用いることが好ましい。次に、前記シリコン窒化膜を選択的にエッチング除去し、その後、前記シリコン酸化膜を選択的にエッチング除去する。
【００２９】
この後、図１（Ｂ）に示すように、トレンチ素子分離膜２，３及びシリコンウエハ１の上に、Ｐ＋型不純物がドープされた所定厚さのポリシリコン膜４をＣＶＤ法により堆積させる。なお、所定厚さは、数十ｎｍ程度の厚さであることが好ましい。
【００３０】
次に、図１（Ｃ）に示すように、支持基板用シリコンウエハ５を準備し、この支持基板用シリコンウエハ５の表面を熱酸化することにより、該支持基板用シリコンウエハ５上には絶縁膜（ＢＯＸ層）としてのシリコン酸化膜６が形成される。次いで、このシリコン酸化膜６と前記ポリシリコン膜４を張り合わせる。この張り合わせの方法は、シリコン酸化膜６とポリシリコン膜４を張り合わせた状態で、加圧しながら加熱することにより、シリコン酸化膜６とポリシリコン膜４を強固に張り合わせる。
【００３１】
この後、図２（Ｄ）に示すように、裏面研削装置を用いてシリコンウエハ１の裏面をトレンチ素子分離膜２，３が露出するまで研削する。これにより、ＳＯＩ層（シリコンウエハ）１にはパーシャルトレンチ素子分離膜２，３が形成され、パーシャルトレンチ素子分離膜２，３とシリコン酸化膜６との間には所定厚さのポリシリコン膜４が配置される。
【００３２】
次に、図２（Ｅ）に示すように、ＳＯＩ層１におけるパーシャルトレンチ素子分離膜２，３で囲まれた領域にＰ−型不純物を導入し、熱処理を施すことにより、該ＳＯＩ層１にはＰウエル７が形成される。次いで、ＳＯＩ層の表面にゲート絶縁膜としてのゲート酸化膜８を熱酸化法により形成する。次いで、このゲート酸化膜上にゲート電極９を形成する。次いで、このゲート電極９をマスクとしてＳＯＩ層１にＮ型不純物を導入し、熱処理を施すことにより、ＳＯＩ層のＬＤＤ領域には低濃度不純物拡散層１０が形成される。
【００３３】
次いで、ゲート電極９の側壁にサイドウオール１１を形成する。次いで、このサイドウオール１１及びゲート電極９をマスクとしてＳＯＩ層１にＮ＋型不純物を導入し、熱処理を施すこれとより、該ＳＯＩ層１にはソース拡散層１２及びドレイン拡散層１３が形成される。
【００３４】
上記第１の実施の形態によれば、シリコンウエハ１上に形成したポリシリコン膜４をパーシャルトレンチ素子分離膜の底部のＳＯＩ層としている。即ち、シリコンウエハ１上に成膜するポリシリコン膜４の厚さを制御することによってパーシャルトレンチの底部下のＳＯＩ層の厚さを制御している。このため、従来技術のエッチング時間を制御する方法に比べてポリシリコン膜４の厚さを制御する方が制御性を良くすることができる。したがって、パーシャルトレンチの底部下のＳＯＩ層の厚さを容易に制御でき、該厚さの精度を向上させることができる。
【００３５】
また、本実施の形態では、パーシャルトレンチの底部下のＳＯＩ層として用いるポリシリコン膜４の抵抗率を成膜時の不純物のドーピング量で制御しているため、所望の抵抗値に設定することも容易である。
【００３６】
図３乃至図５は、本発明に係る第２の実施の形態による半導体装置の製造方法を示す断面図である。この半導体装置の製造方法は、パーシャルトレンチ素子分離膜を形成する工程を有するものである。
まず、図３（Ａ）に示すように、ＳＯＩ基板２４を準備する。ＳＯＩ基板２４は、単結晶シリコンからなる支持基板２１と、この支持基板２１上に形成された埋め込み酸化膜（ＢＯＸ層）２２と、この埋め込み酸化膜２２上に形成された厚さ１００ｎｍの単結晶Ｓｉ層（ＳＯＩ層）２３と、から構成されている。
【００３７】
次いで、単結晶Ｓｉ層２３の表面上に熱酸化法によりシリコン酸化膜（図示せず）を形成し、このシリコン酸化膜の上にＣＶＤ法により図示せぬシリコン窒化膜（ＳｉＮ膜）を堆積する。次いで、シリコン窒化膜の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン窒化膜上にはパーシャルトレンチ形成領域上が開口されたレジストパターンが形成される。
【００３８】
次に、このレジストパターンをマスクとしてシリコン窒化膜及びシリコン酸化膜を選択的にエッチングする。これにより、シリコン窒化膜及びシリコン酸化膜には開口部が形成され、この開口部下の単結晶Ｓｉ層２３の表面が露出する。次いで、レジストパターンを剥離する。この後、シリコン窒化膜をマスクとして単結晶Ｓｉ層２３を選択的に所定の時間だけエッチングすることにより、単結晶Ｓｉ層２３には深さ５０ｎｍのトレンチ２３ａ，２３ｂが形成される。ここでのトレンチの深さ及び幅は、後述する熱酸化によって形成されるパーシャルトレンチ素子分離膜の底部下の単結晶Ｓｉ層２３の厚さがｄだけ残るような深さ及び幅とする。なお、厚さｄは数十ｎｍオーダーである。次いで、シリコン窒化膜を除去し、シリコン酸化膜を除去する。
【００３９】
この後、図３（Ｂ）に示すように、単結晶Ｓｉ層２３上にシリコン窒化膜などのマスク膜３５を形成する。次いで、このマスク膜３５をマスクとしてＳＯＩ基板２４を９００℃〜１１００℃の炉内で熱酸化する。これにより、トレンチ２３ａ，２３ｂ内に第１の素子分離用絶縁膜としてのシリコン酸化膜２５が形成され、単結晶Ｓｉ層２３の下から厚さｅのシリコン酸化膜が成長する。その結果、トレンチ素子分離膜の底部下の単結晶Ｓｉ層２３の厚さがｄだけ残される。言い換えると、前記ＳＯＩ基板２４の熱酸化条件（熱酸化時間等）は、トレンチ素子分離膜の底部下の単結晶Ｓｉ層２３の厚さがｄだけ残るような条件とする。
【００４０】
次に、図４（Ｃ）に示すように、トレンチ２３ａ，２３ｂ内及びマスク膜３５上にプラズマＣＶＤ法により第２の素子分離用絶縁膜としてのシリコン酸化膜２６を堆積する。
【００４１】
この後、図４（Ｄ）に示すように、マスク膜３５を研磨ストッパーとしてシリコン酸化膜２６をＣＭＰ技術により研磨する。次いで、残っているマスク膜３５を選択的に除去する。このようにしてトレンチ内にシリコン酸化膜が埋め込まれ、単結晶Ｓｉ層２３にはパーシャルトレンチ素子分離膜２８が形成される。
【００４２】
次に、図５に示すように、単結晶Ｓｉ層２３におけるパーシャルトレンチ素子分離膜２８で囲まれた領域にＰ型不純物を導入し、熱処理を施すことにより、該単結晶Ｓｉ層２３にはＰウエル２７が形成される。次いで、単結晶Ｓｉ層の表面にゲート酸化膜２９を熱酸化法により形成する。次いで、このゲート酸化膜上にゲート電極３０を形成する。次いで、このゲート電極３０をマスクとして単結晶Ｓｉ層２３にＮ型不純物を導入し、熱処理を施すことにより、単結晶Ｓｉ層のＬＤＤ領域には低濃度不純物拡散層３１が形成される。
【００４３】
次いで、ゲート電極３０の側壁にサイドウオール３２を形成する。次いで、このサイドウオール３２及びゲート電極３０をマスクとして単結晶Ｓｉ層２３にＮ＋型不純物を導入し、熱処理を施すこれとより、該単結晶Ｓｉ層２３にはソース拡散層３３及びドレイン拡散層３４が形成される。
【００４４】
上記第２の実施の形態によれば、パーシャルトレンチ素子分離膜２８の底部下のＳＯＩ層２３の厚さを図３（Ｂ）に示す熱酸化工程により制御している。即ち、トレンチ内に熱酸化法により形成したシリコン酸化膜の厚さを制御することによってパーシャルトレンチの底部下のＳＯＩ層の厚さｄを制御している。熱酸化法による酸化膜の成長スピードは従来技術の時間制御によるエッチングスピードに比べて遅いため、従来技術に比べてパーシャルトレンチの底部下のＳＯＩ層の厚さｄを容易に制御でき、該厚さｄの精度を向上させることができる。
【００４５】
尚、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱しない範囲で種々変更して実施することが可能である。
【図面の簡単な説明】
【図１】第１の実施の形態による半導体装置の製造方法を示す断面図。
【図２】第１の実施の形態による半導体装置の製造方法を示す断面図。
【図３】第２の実施の形態による半導体装置の製造方法を示す断面図。
【図４】第２の実施の形態による半導体装置の製造方法を示す断面図。
【図５】第２の実施の形態による半導体装置の製造方法を示す断面図。
【図６】従来の半導体装置の製造方法を説明する断面図。
【符号の説明】
１…シリコンウエハ、 １ａ，１ｂ…トレンチ、 ２，３…トレンチ素子分離膜、 ４…ポリシリコン膜、 ５…支持基板、 ６…シリコン酸化膜（ＢＯＸ層）、 ７…Ｐウエル、 ８…ゲート酸化膜、 ９…ゲート電極、 １０…低濃度不純物拡散層、 １１…サイドウオール、 １２…ソース拡散層、 １３…ドレイン拡散層、 ２１，１０１…支持基板、 ２２，１０２…埋め込み酸化膜（ＢＯＸ層）、 ２３，１０３…単結晶Ｓｉ層（ＳＯＩ層）、 ２３ａ，２３ｂ…トレンチ、 ２４，１０４…ＳＯＩ基板、 ２５，２６…シリコン酸化膜、 ２７，１０６…Ｐウエル、 ２８，１０８…パーシャルトレンチ素子分離膜、 ２９，１０５…ゲート酸化膜、 ３０，１０７…ゲート電極、 ３１，１０９…低濃度不純物拡散層、 ３２，１１０…サイドウオール、 ３３，１１１…ソース拡散層、 ３４，１１２…ドレイン拡散層、 ３５…マスク膜、 １０３ａ，１０３ｂ…パーシャルトレンチ
Claims (9)
- 半導体基板にトレンチを形成する工程と、
前記トレンチ内に素子分離用絶縁膜を埋め込む工程と、
前記素子分離用絶縁膜及び前記半導体基板の上に不純物をドープした所定厚さのポリシリコン膜を形成する工程と、
支持基板を準備する工程と、
前記支持基板の表面を熱酸化することにより、該支持基板上に酸化膜を形成する工程と、
前記酸化膜と前記ポリシリコン膜を張り合わせる工程と、
前記半導体基板の裏面側を前記素子分離用絶縁膜が露出するまで研削する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記研削する工程の後に、前記半導体基板における前記素子分離用絶縁膜に囲まれた領域に不純物を導入することにより、該領域にウエルを形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ウエル内にソース拡散層及びドレイン拡散層を形成する工程と、をさらに具備することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記トレンチを形成する工程は、半導体基板上にシリコン酸化膜を形成し、該シリコン酸化膜上にシリコン窒化膜を形成し、該シリコン窒化膜及び該シリコン酸化膜をエッチングし、該シリコン窒化膜をマスクとして半導体基板をエッチングすることによりトレンチを形成する工程であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記素子分離用絶縁膜を埋め込む工程は、前記トレンチ内及び前記半導体基板上に素子分離用絶縁膜を形成し、該素子分離用絶縁膜をＣＭＰ研磨する工程であることを特徴とする請求項１〜３のうちいずれか１項に記載の半導体装置の製造方法。
- 支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板を準備する工程と、
前記単結晶Ｓｉ層にトレンチを形成する工程と、
前記トレンチ内の単結晶Ｓｉ層を熱酸化することにより、前記トレンチ内に第１の素子分離用絶縁膜を形成する工程と、
前記トレンチ内に第２の素子分離用絶縁膜を埋め込むことにより、前記第１及び第２の素子分離用絶縁膜からなるパーシャルトレンチ素子分離膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記第１の素子分離用絶縁膜を形成する工程は、単結晶Ｓｉ層上にマスク膜を形成し、このマスク膜をマスクとして該単結晶Ｓｉ層を熱酸化する工程であることを特徴とする請求項５に記載の半導体装置の製造方法。
- 支持基板上に形成された絶縁膜と、
前記絶縁膜上に形成された絶縁膜と、
前記絶縁膜上に形成され、該絶縁膜に張り合わされ、不純物をドープしたポリシリコン膜と、
前記ポリシリコン膜上に形成された単結晶Ｓｉ層と、
前記単結晶Ｓｉ層に形成されたパーシャルトレンチ素子分離膜と、
を具備することを特徴とする半導体装置。 - 前記単結晶Ｓｉ層における前記パーシャルトレンチ素子分離膜に囲まれた領域に形成されたウエルと、前記単結晶Ｓｉ層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ウエル内に形成されたソース拡散層及びドレイン拡散層と、をさらに具備することを特徴とする請求項７に記載の半導体装置。
- 支持基板と、該支持基板上に形成された絶縁膜と、該絶縁膜上に形成された単結晶Ｓｉ層と、を有するＳＯＩ基板と、
前記単結晶Ｓｉ層に形成されたトレンチと、
前記トレンチ内に熱酸化により形成された第１の素子分離用絶縁膜と、
前記トレンチ内に埋め込まれた第２の素子分離用絶縁膜と、
を具備し、
前記第１及び第２の素子分離用絶縁膜によってパーシャルトレンチ素子分離膜を構成することを特徴とする半導体装置。
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| JP2002300508A JP2004140012A (ja) | 2002-10-15 | 2002-10-15 | 半導体装置及びその製造方法 |
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| JP2004140012A true JP2004140012A (ja) | 2004-05-13 |
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| JP (1) | JP2004140012A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340771A (ja) * | 2004-05-22 | 2005-12-08 | Samsung Sdi Co Ltd | 薄膜トランジスタ、該薄膜トランジスタの製造方法、該薄膜トランジスタを具備した平板表示装置、及び該平板表示装置の製造方法 |
| JP2010040754A (ja) * | 2008-08-05 | 2010-02-18 | Toshiba Corp | 半導体装置およびその製造方法 |
-
2002
- 2002-10-15 JP JP2002300508A patent/JP2004140012A/ja not_active Withdrawn
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