ITRM20080543A1 - Architettura e metodo per la programmazione di memorie. - Google Patents

Description

ARCHITETTURA E METODO PER LA PROGRAMMAZIONE DI MEMORIE

DESCRIZIONE

CAMPO

La presente descrizione fa riferimento genericamente a memorie a semiconduttori e, in almeno una forma particolare di realizzazione, la presente descrizione fa riferimento ad una cella di programmazione a livello multiplo (MLC) in sistemi e metodi per programmare memorie.

FONDAMENTO

I dispositivi di memoria sono di norma forniti come circuiti integrati interni a semiconduttori in computer o altri dispositivi elettronici. Ci sono molti tipi differenti di memorie, comprese memorie ad eccesso casuale (RAM), memorie a sola letture (ROM), memorie ad accesso casuale dinamico (DRAM), memorie ad accesso casuale dinamico sincrono (SDRAM) e memorie flash.

I dispositivi di memoria flash sono stati sviluppati in una fonte comune di memorie non volatili per un'ampia gamma di applicazioni elettroniche. I dispositivi di memoria flash di norma utilizzano una cella di memoria ad un solo transistore che consente alte densità di memoria, alta affidabilità e basso consumo di energia elettrica. Variazioni nella tensione di soglia delle celle, attraverso la programmazione di strati di immagazzinamento o intrappolamento di cariche o altri fenomeni fisici determinano il valore dei dati di ciascuna cella. Utilizzazioni comuni per memorie flash ed altre memorie non volatili includono personal computer, assistenti digitali personali (PDA), videocamere digitali, riproduttori di supporti digitali, registratori digitali, giochi, strumenti, veicoli, dispositivi senza fili, telefoni mobili, e moduli di memoria amovibili, e le utilizzazioni per memorie non volatili continuano ad espandersi.

Le memorie flash di norma utilizzano una di due architetture basi note come flash NOR e flash NAND. La designazione è ricavata dalla logica realizzata per eleggere i dispositivi. Nell'architettura flash NOR, una colonna logica di celle di memoria è accoppiata in parallelo con ciascuna cella di memoria accoppiata ad una linea di dati (quali quelli indicati di norma come linee di bit). In un'architettura flash NAND, una colonna di celle di memoria è accoppiata in serie soltanto con la prima cella di memoria della colonna accoppiata ad una linea di bit.

Appena aumentano la prestazione e la complessità dei sistemi elettronici, aumenta pure il requisito per ulteriore memoria in un sistema. Tuttavia, per continuare a ridurre i costi del sistema, il conteggio degli elementi deve essere mantenuto al minimo. Ciò può essere realizzato aumentando la densità di memoria di un circuito integrato impiegando tecnologie quali cellule a livello multiplo (MLC). Ad esempio, una memoria flash NAND MLC è una memoria non volatile molto economica.

Le celle a livello multiplo assume il vantaggio della natura analogica di una cella flash tradizionale assegnando una configurazione di bit ad una gamma specifica di tensioni di soglia (Vt) memorizzata nella cella. Questa tecnologia consente la memorizzazione di due o più bit per cella, a seconda della quantità delle gamme di tensione assegnate alla cella e della stabilità delle gamme di tensione assegnate durante il funzionamento nel tempo di vita di una cella di memoria.

Due architetture utilizzate per programmare memorie con celle a livello multiplo (MLC) sono quelle schermata e quella non schermata. In un'architettura a linee di bit schermata, le celle sono programmate soltanto su linee di bit alternate, mentre le linee di bit adiacenti alle linee di bit da programmare sono messe a massa. In una programmazione a linee di bit adiacenti (ABL), tutte le linee di bit sono programmate contemporaneamente. In certe circostanze, una linea di bit bersaglio, che ha su di sé celle programmate, può avere una o entrambe le linee di bit adiacenti ad una tensione di inibizione, che è un livello logico 1. In una programmazione ABL, può verificarsi un cosiddetto "effetto kink" quando linee di bit adiacenti ad un qualsiasi lato di una linea di bit che ha celle su di sé che sono programmate sono entrambe inibite oppure una delle linee di bit è inibita. In questa situazione, un successivo impulso di programmazione sulla linea di bit bersaglio può avere un grande spostamento ∆ Vt della tensione di soglia della cella, molto maggiore dell'impostazione di programmazione dall'impulso precedente. Se si verifica dall'impulso di programmazione nell'istante in cui la cella sulla linea di bit bersaglio sta avvicinandosi alla sua tensione di soglia bersaglio desiderata finale, la cella può facilmente essere sovraprogrammata, e determinare una programmazione senza controllo.

Per i motivi sopra asseriti, e per altri motivi che diventeranno evidenti a coloro che sono esperti nel ramo dopo aver letto e compreso la presente descrizione, c'è la necessità nella tecnica di miglioramenti nel programmare memorie MLC utilizzando architetture ABL.

BREVE DESCRIZIONE DEI DISEGNI

La figura 1 è uno schema che illustra graficamente l'effetto kink in una memoria; la figura 2 è uno schema circuitale di una parte di un'architettura di memoria secondo una forma di realizzazione della presente descrizione;

la figura 3 è uno schema di un buffer di pagina secondo un'altra forma di realizzazione della presente descrizione;

la figura 4 è un diagramma di temporizzazione generico di un'operazione di programmazione secondo un'altra forma di realizzazione della presente descrizione; la figura 4A è un diagramma di flusso di un metodo secondo un'altra forma di realizzazione della presente descrizione;

le figure 5, 6, 7 e 8 sono specifici diagrammi di temporizzazione per vari stati di latch di buffer secondo un'altra forma di realizzazione della presente descrizione;

la figura 9 è uno schema che mostra l'operazione di uno stadio di comunicazione all'interno di una operazione di programmazione secondo una forma di realizzazione della presente descrizione; e

la figura 10 è uno schema a blocchi di un sistema elettronico secondo una forma di realizzazione della descrizione.

DESCRIZIONE DETTAGLIATA

Nella seguente descrizione dettagliata delle presenti forme di realizzazione, si fa riferimento ai disegni annessi che ne formano parte ed in cui vengono mostrate a titolo di illustrazione forme di realizzazione specifiche in cui possono essere realizzate le forme di realizzazione. Queste forme di realizzazione sono descritte in dettaglio sufficiente per consentire a quelli che sono esperti nel ramo di realizzare l'invenzione, e si deve comprendere che possono essere utilizzate altre forme di realizzazione, e che possono essere effettuate modifiche di processo, elettriche o meccaniche senza allontanarsi dall'ambito della presente descrizione. La seguente descrizione dettagliata perciò, non deve essere assunta in senso limitativo.

Una programmazione di linee di bit adiacenti (ABL) programma tutte le linee di bit della memoria allo stesso tempo. Come sopra discusso, ciò può portare ad un effetto kink in cui la variazione nella tensione di soglia di una cella ( ∆ Vt) sulla linea dei bit bersaglio è molto maggiore della differenza tra successive tensione impulsive di programmazione ( ∆ Vpgm) utilizzate per programmare celle sulla linea di bit bersaglio. Questo viene mostrato graficamente nel diagramma 100 di figura 1, dove l'effetto kink è evidente nell'impulso di programmazione 10, dove la media ∆ Vt sulle celle è superiore sproporzionatamente rispetto a ∆ Vpgm. Con riferimento alla figura 1, vengono mostrati i risultati di una sequenza di impulsi di programmazione con linee di bit pari e dispari e impulsi di programma mostrati sull'asse orizzontale 102, e ∆ Vt mostrata sull'asse verticale 104. Al primo impulso di programmazione 3 che ha un effetto di programmazione, la ∆ Vt media è approssimativamente limitata a circa 350 millivolt (mV). Fino all'impulso 10, le linee di bit pari e dispari mediano un aumento ∆ Vt che è sostanzialmente simile. Nell'impulso 10, tuttavia, una tensione di inibizione è stata posta sulle linee di bit pari, come mostrato dalla riduzione del ∆ Vt da circa 600 mV a 200 mV. Su linee di bit inibite, adiacenti alla linea di bit dispari nell'impulso 10, la linea di bit dispari vede uno spostamento ∆ Vt molto maggiore di quello degli impulsi precedenti, dovuto in parte ad un elevato accorpamento capacitivo, fino ad un massimo mostrato tanto alto quanto 1,8 volt. Con questa grande ∆ Vt, le celle sulla linea di bit dispare 10 possono sovraprogrammarsi ed essere rese inutili.

In una tipica sequenza di programmazione per una memoria utilizzante un'architettura ABL, viene utilizzato un latch per memorizzare un valore logico indicante se una particolare linea di bit debba essere programmata o inibita. In una tipica memoria ad architettura ABL, un segnale di massa (0 logico) viene agganciato quando la linea di bit deve essere programmata, ed un segnale di tensione di alimentazione Vcc (1 logico) viene agganciato quando la linea di bit deve essere inibita. Tuttavia, quando deve essere programmata una linea di bit bersaglio, e sono inibite una o entrambe le linee di bit adiacenti, l'effetto kink può portare a sovraprogrammazione, come sopra descritto. In una forma di realizzazione, un metodo per ridurre l'effetto kink su una linea di bit bersaglio utilizza un riconoscimento dello stato di inibizione di linee di bit adiacenti alla linea di bit bersaglio. Quando nessuna delle linee di bit adiacenti alle linea di bit di bersaglio è inibita, la programmazione o l'inibizione della linea di bit bersaglio procede senza modifica. Quando sono inibite entrambe le linee di bit adiacenti, una prima tensione intermedia, indicata in questa sede come V1, viene applicata alla linea di bit bersaglio per rallentare la programmazione delle celle su quella linea di bit. Quando una sola linea di bit adiacente è adibita, una seconda tensione intermedia, indicata in questa sede come V2, è applicata alla linea di bit bersaglio per rallentare la programmazione delle celle su quella linea di bit.

Perché una linea di bit bersaglio conosca lo stato di inibizione delle sue linee di bit adiacenti, un circuito 200, quale quello mostrato in figura 2, viene utilizzato in una forma di realizzazione per uno stadio di comunicazione tra buffer di pagina adiacenti. Il circuito 200 è una schiera parziale che mostra quattro buffer di pagina 202, 204, 206 e 208 (pure etichettati rispettivamente A, B, C e D. Uno schema di multiplatore per il circuito 200 ha una circuiteria di multiplazione per ciascun buffer di pagina. La circuiteria di multiplazione è una tipica circuiteria di multiplazione che sarà compresa da una persona di capacità ordinaria nel campo. I circuiti multiplatori sono, per fini di trattazione, etichettati come superiore o inferiore e pari o dispari. I circuiti multiplatori controllano l'accesso ai buffer di pagina attraverso le loro rispettive connessioni di porta ai transistori mostrati. Il circuito multiplatore 210 (wmuxet) controlla l'accesso al buffer di pagina superiore pari 202, il circuito multiplatore 212 (wmuxeb) controlla l'accesso al buffer di pagina inferiore pari 204, il circuito multiplatore 214 (wmuxot) controlla l'accesso al buffer di pagina superiore dispari 206, ed il circuito multiplatore 216 (wmuxob) controlla l'accesso al buffer di pagina inferiore dispari 208. All'inizio di ciascun impulso di programmazione, il buffer di pagina comunicano l'uno con l'altro in uno stadio di comunicazione, per consentire a ciascun buffer di pagina di conoscere lo stato di inibizione delle linee di bit in ciascuno dei suoi buffer di pagina adiacenti attraverso gli altri buffer di pagina.

I transistori 219 e 221 di fissaggio di livello della linea di bit consentono il collegamento fisico dei vari buffer di pagina a buffer di pagina adiacenti come segue. Un collegamento fisico tra il buffer di pagina 202 ed il buffer di pagina 204 si verifica quando il fissaggio di livello (blclampt) 218 della linea di bit superiore si trova ad un 1 logico, il fissaggio di livello (blclampb) 220 della linea di bit inferiore si trova ad un 1 logico, ed i circuiti multiplatori 214 e 216 si trovano ad un 1 logico. Estesa logicamente, questa configurazione di segnali consente un collegamento fisico di tutti i buffer di pagina superiore ad uno solo dei loro buffer di pagina inferiore adiacenti, specificatamente il buffer di pagina 206 al buffer di pagina 204 come mostrato in figura 1, e così via per tutta l'intera schiera o la sezione di schiera che sta venendo programmata. I buffer di pagina superiore comunicano perciò ciascuno lo stato della loro linea di bit associata al primo dei loro buffer di pagina inferiore adiacenti.

Dopo la trasmissione dello stato della linea di bit associata per ciascuno dei buffer di pagina superiore, fino al primo dei loro buffer di pagina inferiore adiacenti, viene eseguita la trasmissione dello stato della linea di bit associata per ciascuno dei buffer di pagina superiore al secondo dei loro buffer di pagina inferiore adiacenti. Per la trasmissione dello stato della linea di bit associata di ciascuno dei buffer di pagina superiore al secondo dei loro buffer di pagina inferiore adiacenti, si verifica un collegamento fisico tra il buffer di pagina 206 ed il buffer di pagina 208 quando il fissaggio di livello 218 della linea di bit superiore ed il fissaggio di livello 220 della linea di bit inferiore si trovano ad un 1 logico, ed i circuiti multiplatori 214 e 216 si trovano ad un 1 logico. Estesa logicamente, questa configurazione di segnali consente un collegamento fisico di tutti i buffer di pagina superiore all'altro dei loro adiacenti buffer di pagina inferiore, specificatamente il buffer di pagina 206 al buffer di pagina 204 è così via per tutta l'intera schiera o la sezione di schiera che sta venendo programmata. I buffer di pagina superiore comunicano perciò ciascuno lo stato della loro linea di bit associata al primo dei loro buffer di pagina inferiore adiacenti Dopo questi passi di trasmissione primo e secondo nello stato di comunicazione, tutti i buffer di pagina superiore (202 e 206 in figura 1) hanno comunicato lo stato di inibizione delle loro linee di bit associate a ciascuno dei loro buffer di pagina inferiore adiacenti (204 e 208 in figura 1). Questa informazione è memorizzata dai buffer di pagina inferiore e verrà descritta appresso in maggiore dettaglio.

Seguendo la trasmissione dello stato di inibizione delle linee di bit associate al buffer di pagina superiore ai loro buffer di pagina inferiore adiacenti, la trasmissione dello stato delle linee di bit associate di ciascuno dei buffer di pagina inferiore viene effettuato ai loro rispettivi buffer di pagina superiore adiacenti come segue.

Si verifica un collegamento fisico tra il buffer di pagina 204 ed il buffer di pagina 206 quando il livello di fissaggio 218 della linea di bit superiore (blclampt) è ad 1 logico, il livello di fissaggio 220 della linee di bit inferiore (blclampb) è ad 1 logico, ed i circuiti multiplatori 214 e 216 si trovano ad un 1 logico. Estesa logicamente, questa configurazione di segnali consente un collegamento fisico di tutti i buffer di pagina inferiore ad uno solo dei loro buffer di pagina superiore adiacenti, specificatamente dal buffer di pagina 204 al buffer di pagina 206, come mostrato in figura 1, e così via, attraverso un'intera schiera o sezione di schiera che sta venendo programmata. I buffer di pagina inferiore comunicano allora ciascuno lo stato della loro linea di bit associata al primo dei loro buffer di pagina superiore adiacenti.

Seguendo la trasmissione dello stato della linea di bit associata per ciascuno dei buffer di pagina inferiore al primo dei loro buffer di pagina superiore adiacenti, viene eseguita la trasmissione dello stato della linea di bit associata per ciascuno dei buffer di pagina inferiore verso il secondo dei loro buffer di pagina superiore adiacenti. Per la trasmissione dello stato della linea di bit associata di ciascuno dei buffer di pagina inferiore al secondo del loro buffer di pagina superiore adiacenti, si verifica un collegamento fisico tra il buffer di pagina 208 ed il buffer di pagina 206 quando il livello di fissaggio 218 della linea di bit superiore ed il livello di fissaggio 220 della linea di bit inferiore si trovano ad un 1 logico, ed i circuiti multiplatori 210 e 212 si trovano ad 1 logico. Estesa logicamente, questa configurazione di segnali consente un collegamento fisico di tutti i buffer di pagina inferiore all'altro dei loro buffer di pagina superiore adiacenti, specificatamente dal buffer di pagina 204 al buffer di pagina 202, come mostrato in figura 1, e così via per ogni parte dell'intera schiera o della sezione di schiera che sta venendo programmata. I buffer di pagina inferiore comunicano quindi ciascuno lo stato della loro linea di bit associata al secondo dei loro buffer di pagina superiore adiacenti.

Dopo questi passi di trasmissione terzo e quarto nello stadio di comunicazione, tutti i buffer di pagina inferiore (204 e 208 in figura 1) hanno comunicato lo stato di inibizione delle loro linee di bit associate a ciascuno dei loro buffer di pagina superiore adiacenti (202 e 206 in figura 1). Questa informazione è memorizzata dai buffer di pagina superiore e verrà descritta appresso in maggior dettaglio. A questo punto, tutti i buffer di pagina conoscono lo stato di tutte le linee di bit adiacenti alla loro rispettiva linea di bit associata. Di norma, ciascuno dei quattro procedimenti di comunicazione occupa approssimativamente 0,5-2,0 microsecondi (μs), in modo tale che tutti i passi dello stadio di comunicazione siano completati all'interno di circa 8 μs o meno.

Una volta che ciascuno dei buffer di pagina ha memorizzato lo stato delle linee di bit che sono adiacenti alla sua linea di bit associata, in una forma di realizzazione possono essere effettuate regolazioni durante la programmazione per compensare l'effetto kink, che è noto che si verifica quando viene inibita almeno una linea di bit adiacente ad una linea di bit bersaglio. In una forma di realizzazione, in figura 3 è mostrato il circuito 300 per ridurre, ad esempio, l'accoppiamento delle linee di bit adiacenti e, perciò, l'effetto kink durante la programmazione.

La figura 3 è uno schema circuitale di una parte di un buffer di pagina 300 (come i buffer di pagina 202, 204, 206 e 208 sopra discussi), che mostra una circuiteria per memorizzare informazioni riguardo lo stato di inibizione di linee di bit adiacenti ad una linea di bit bersaglio 302 da programmare, da utilizzare per ridurre l'effetto kink. Un latch 304 è un latch di programmazione/inibizione che memorizza dati indicanti se la linea di bit 302 deve essere programmata (per cui il latch 304 memorizza uno 0 logico) oppure inibita (per cui il latch 304 memorizza un 1 logico). Latch dinamici 306 e 308 memorizzano dati indicanti se sono inibite una sola linea di bit adiacente (per cui il latch 306 memorizza un 1 logico) oppure due linee di bit adiacenti (per cui il latch 306 memorizza un 1 logico). I latches 306 e 308 sono posizionati nello stadio di comunicazione sopra descritto rispetto alla figura 2 e inoltre appresso in maggior dettaglio. Se è inibita una singola linea di bit adiacente ad una linea di bit 302, il latch 308 memorizza un 1 logico. Se sono inibite entrambe le linee di bit adiacenti alla linea di bit 302, il latch 306 memorizza un 1 logico. Se nessuna linea di bit adiacente alla linea di bit 302 è inibita, i latch 306 e 308 memorizzano uno 0 logico.

Il latch 304 di programmazione/inibizione ha un nodo 310 collegato ad un ingresso di ciascuno dei latch dinamici 306 e 308, nonchè ad un transistore 312 di passaggio della linea di bit che collega il nodo 310 ad una linea 314 di fissaggio di livello, ed attraverso il transistore 316 di fissaggio di livello della linea di bit, alla linea di bit 302.

Vi sono quattro stati potenziali per il buffer di pagina 300: uno stato di programmazione, in cui il latch 304 memorizza uno 0 logico e i latch 306 e 308 memorizzano ciascuno uno 0 logico; uno stato di inibizione, in cui il latch 304 memorizza un 1 logico; ed uno stato di kink laterale in cui il latch 304 memorizza uno 0 logico, il latch 306 memorizza uno 0 logico, ed il latch 308 memorizza un 1 logico; ed uno stato kink in entrambi i lati in cui il latch 304 memorizza uno 0 logico, il latch 306 memoria un 1 logico , ed il latch 308 memorizza uno 0 logico.

Nel primo stato (programmazione), la linea di bit 302 è programmata, con il latch 304 che memorizza uno 0 logico ed i latches 306 e 308 che memorizzano pure uno 0 logico. In questo stato, la tensione che rappresenta uno 0 logico (0 volt, massa) nel nodo 0 viene fatta passare mediante il transistore di passaggio 312 alla linea di bit 302.

Nel secondo stato (inibizione), la linea di bit 302 è inibita, con il latch 304 che memorizza un 1 logico. In questo stato, la tensione che rappresenta un 1 logico al nodo 310 viene fatta passare mediante il transistore di passaggio 312 alla linea di bit 302.

Nel terzo stato (kink di un solo lato), la linea di bit 302 è programmata dopo essere stata polarizzata con una prima intenzione intermedia tra le tensioni che rappresentano uno 0 logico ed un 1 logico, in una forma di realizzazione 0,8 volt, sufficiente ad abbassare la programmazione delle celle sulla linea di bit e ridurre l'effetto kink.

Nel quarto stato (kink di entrambi i lati), la linea di bit 302 è programmata dopo essere stata polarizzata con una seconda tensione intermedia tra le tensioni che rappresentano uno 0 logico ed 1 logico, e superiore alla prima tensione intermedia, in una forma di realizzazione 1,3 volt, sufficiente ad abbassare la programmazione delle celle sulla linea di bit 302 e ridurre l'effetto kink.

Nell'operazione dello stadio di comunicazione, ciascun buffer di pagina opera come segue all'interno di un circuito 200 per comunicare lo stato della sua linea di bit bersaglio e ricevere lo stato delle linee di bit adiacenti alla sua linea di bit bersaglio. Per trasmissione dello stato della linea di bit associata al buffer di pagina 202 verso il buffer di pagina 204 (e tutti gli altri tali buffer di pagina da superiore a inferiore nella schiera o parte della schiera che sta venendo programmata), il buffer di pagina 202 determina il valore del suo latch di programmazione/inibizione 304. Se il latch di programmazione/inibizione 304 si trova ad un 1 logico, il buffer imposta la sua linea di bit ad un 1 logico. Se il latch di programmazione/inibizione si trova ad uno 0 logico, il buffer imposta la sua linea di bit ad uno 0 logico. Il buffer di pagina adiacente 204 percepisce il valore della linea di bit posto sulla linea di bit mediante il buffer di pagina 202. Se il valore della linea di bit è un 1 logico, allora se è impostato un latch 308 ad un solo kink laterale (1 logico), allora il latch 308 viene azzerato ad uno 0 logico, ed il latch 306 con il kink in entrambi i lati viene impostato ad un 1 logico. Se nessuno dei latch 306 e 308 sono impostati ad un 1 logico, il latch 308 viene impostato ad 1 logico. I rimanenti procedimenti di trasmissione e ricezione, vale a dire quelli fra il buffer 206 ed il buffer 204 (e tutti gli altri tali buffer da pagina superiore a inferiore nella schiera o parte della schiera che sta venendo programmata); tra il buffer 204 ed il buffer 206 (e tutti gli altri tali buffer da pagina inferiore a superiore nella schiera o parte della schiera che sta venendo programmata); e tra il buffer 208 ed il buffer 206 (e tutti gli altri tali buffer da pagina inferiore a superiore nella schiera o parte della schiera che sta venendo programmata) vengono eseguiti con lo stesso flusso di procedimento. Un generico diagramma di temporizzazione del buffer di pagina 300 è mostrato in figura 4, ed un diagramma di flusso 400 di questa operazione è mostrato nella figura 4A. A inizio dell'operazione (istante t0), un transistore 316 di controllo di segnale blclamp è ad un valore logico alto, ed il transistore 312 di controllo di segnale blc1 è aumentato ad una tensione Vsg = approssimativamente 3,6 volts (402). Nell'istante t1, il segnale blc1 viene fatto cadere ad uno 0 logico, ed il segnale blclamp viene fatto cadere ad uno 0 logico, isolando il buffer di pagina (404). Un operazione logica exclk è utilizzata per invertire il valore del latch 304 in una situazione in cui il latch 306 o 308 memorizza un 1 logico (406). L'operazione exclk è una sequenza logica che consente l'inversione del latch di programmazione/inibizione all'interno del buffer di pagina quando uno dei due dei latch 306 o 308 memorizza un 1 logico, e non è discussa ulteriormente in questa sede. Seguendo un tempo sufficiente per completare l'operazione exclk, ove eseguita, il segnale blclamp viene aumentato ad un 1 logico nell'istante t2 (408). Nell'istante t3, i segnali reg31 e reg32 sono aumentati a Vsg per consentire il passaggio della tensione V1 o V2, ove presenti, alla linea di fissaggio di livello della linea di bit 314, in una rampa di tensione (410), attraverso rispettivamente transistori 307 e 309. Nell'istante t4, il segnale blc1 viene aumentato ad una tensione V1 o una tensione V2, quale che sia la più piccola (412). La realizzazione dei segnali di cui sopra ha un effetto differente sul funzionamento del buffer e, perciò, sulla operazione di programmazione per la linea di bit 302, a seconda degli stati dei latch 304, 306 e 308. Dopo l'impulso, se viene eseguita l'operazione logica exclk, questa viene eseguita di nuovo per far ritornare il latch 304 al suo valore di preimpulso (414).

Nelle figure, 5, 6, 7 e 8 sono rispettivamente mostrati un diagramma specifico di temporizzazione ed un diagramma di condizione di latch per ciascuno dei quattro strati, programmazione, inibizione, kink su un solo lato e kink su entrambi i lati.

Specificatamente, la figura 5 mostra un diagramma di temporizzazione per l'operazione del buffer di pagina 300 in uno stato di programmazione, in cui i latch 304, 306, e 308 memorizzano ciascuno uno 0 logico. Il segnale blclamp è ad un valore logico alto, portando in conduzione attiva il transistore di fissaggio di livello della linea di bit 316. Il segnale blc1 viene aumentato ad una tensione Vsg (approssimativamente 3,6 volt in una forma di realizzazione) portando in condizione attiva il transistore 312 e pilotando a massa la linea 314 di fissaggio di livello della linea di bit (segnale di tensione 500) per avviare una normale programmazione. L'operazione logica exclk non eseguita. Le variazioni rimanti del segnale sopra descritte rispetto alla figura 4 non influenzano l'operazione di programmazione quando il buffer di pagina si trova nello stato di programmazione, tranne che l'aumento del segnale blc1 alla minore delle tensioni V1 e V2 può determinare una crescita temporanea nella tensione fatta passare nella linea 314 di fissaggio di livello della linea di bit fino a che blc1 non si stabilizza e lo 0 logico del latch 304 pilota indietro a massa la linea 314 di fissaggio di livello della linea di bit.

La figura 6 mostra un diagramma di temporizzazione per l'operazione del buffer di pagina 300 in uno stato di inibizione, in cui il latch 304 memorizza un 1 logico, ed i latch 306 e 308 memorizzano ciascuno uno 0 logico. Il segnale blclamp si trova ad un valore logico alto, portando in conduzione attiva il transistore 316. Il segnale blc1 viene aumentato alla tensione Vsg (approssimativamente 3,6 volt in una forma di realizzazione) portando in conduzione attiva il transistore 312 e pilotando la linea 314 di fissaggio di livello della linea di bit ad una tensione di inibizione approssimativamente 2,4 volt (segnale di tensione 600), inibendo la programmazione della linea di bit 302. L'operazione logica exc1k non viene eseguita. Le rimanenti variazioni di segnale sopra descritte rispetto alla figura 4 non influenzano le operazioni di programmazione quando il buffer di pagina si trova nello stato di programmazione.

La figura 7 mostra un diagramma di temporizzazione per l'operazione del buffer di pagina 300 in uno stato di kink su un solo lato, in cui il latch 304 memorizza inizialmente uno 0 logico, il latch 306, memorizza uno 0 logico ed un latch 308 registra un 1 logico. Il segnale blclamp si trova ad un valore logico alto, portando in condizione attiva il transistore 316. Il segnale blc1 è aumentato alla tensione Vsg (approssimativamente 3,6 volt in una forma di realizzazione), portando il transistore 312 in condizione attiva e pilotando a massa la linea 314 di fissaggio di livello della linea di bit (il segnale di tensione 700). I segnali blc1 e blclamp vengono fatti cadere ad uno 0 logico, e dal momento che il latch 308 ha un valore di 1 logico, viene eseguita l'operazione logica exclk per invertire il valore del latch 304. Ciò viene effettuato in modo tale che la tensione intermedia V2 possa essere iniettata alla linea 314 di fissaggio di livello di linea di bit e, successivamente, alla linea di bit 302. Il valore logico 1 del latch 308 fa passare la tensione V2 ( in una forma di realizzazione 0,8 volts) alla sorgente/pozzo del transistore 309, e, quando i segnali reg31 e reg32 vengono aumentati a Vsg all'istante t3, il transistore 309 va in conduzione attiva, facendo passare la tensione V2 alla linea 314 di fissaggio di livello della linea di bit. All'istante t4, blc1 viene aumentata a quella più bassa delle tensioni V1 e V2, che è sufficiente a consentire che uno 0 logico sia pilotato alla linea di fissaggio di livello della linea di bit in uno stato di programmazione, tuttavia che mantiene il transistore 312 in conduzione non attiva con il latch 304 ad un valore logico 1, consentendo il flusso di V2 alla linea 314 di fissaggio di livello della linea di bit 314 e della linea di bit 302 attraverso il transistore 316.

La figura 8 mostra un diagramma di temporizzazione per l'operazione del buffer di pagina 300 in uno stato di kink di entrambi i lati, in cui il latch 304 inizialmente memorizza uno 0 logico, il latch 306 memorizza un 1 logico ed il latch 308 memorizza uno 0 logico. Il segnale blclamp si trova ad un valore logico alto, portando in conduzione attiva il transistore 316. Il segnale blc1 è aumentato ad una tensione Vsg (approssimativamente 3,6 volt in una forma di realizzazione), portando in conduzione attiva il transistore 312 e pilotando verso massa la linea 314 di fissaggio di livello della linea di bit (segnale di tensione 800). I segnali blc1 e blclamp vengono fatti cadere ad un valore logico 0, e dal momento che il latch 308 ha un valore logico 1, viene eseguita l'operazione logica exclk per invertire il valore del latch 304. Ciò viene effettuato in modo tale che la tensione intermedia V1 possa essere iniettata alla linea 314 di fissaggio di livello della linea di bit 314 e, successivamente, alla linea di bit 302. Il valore logico 1 del latch 306 fa passare la tensione V1 (in una forma di realizzazione 1,3 volt) alla sorgente/pozzo del transistore 307 e, quando i segnali reg31 e reg32 sono aumentati a Vsg nell'istante t3, il transistore 307 è in conduzione attiva facendo passare la tensione V1 alla linea 314 di fissaggio di livello della linea di bit. All'istante t4, blc1 viene aumentato alla minore delle tensioni V1 e V2, che è sufficiente consentire ad uno 0 logico di essere pilotato alla linea di fissaggio di livello della linea di bit in uno stato di programmazione, tuttavia che mantiene i transistori 312 in stato di conduzione non attiva con il latch 304 a livello logico 1, consentendo il flusso di V1 alla linea 314 di fissaggio di livello della linea di bit 314 e alla linea di bit 302 attraverso il transistore 316.

Una tipica sequenza di programmazione che realizza uno stadio di comunicazione quale quello descritto sopra rispetto alla figura 2 è mostrata in figura 9. Un impulso di programmazione 900 ha due fasi, una fase di inibizione (INH) 902 ed un impulso di programmazione (PGM) 904. In una forma di realizzazione, lo stadio di comunicazione 906 (TX/RX) viene elaborato in parallelo con parte dello stadio di inibizione 902. Come è stato discusso, lo stadio di comunicazione ha una durata dell'ordine 2-8 μs, ed è di norma intorno a 4 μs. Un tipico impulso di programmazione completo ha una durata di approssimativamente 50 μs.

La figura 10 è uno schema a blocchi semplificato di un dispositivo di memoria 1001 secondo una forma di realizzazione della descrizione e su cui vengono messe in pratica varie forme di realizzazione della descrizione. Il dispositivo di memoria 1001 include una schiera di celle di memoria 1004 disposte in righe e colonne. Sebbene le varie forme di realizzazione saranno descritte principalmente con riferimento a schiere di memoria NAND, le varie forme di realizzazione non sono limitate ad un'architettura specifica della schiera di memoria 1004. La schiera di memoria 1004 include, in almeno una forma di realizzazione, buffer di pagina quale il buffer 300 descritto sopra con riferimento alla figura 3, ed una circuiteria di commutazione quale il circuito 200 descritto sopra rispetto alla figura 2. Alcuni esempi di altre architetture a schiera idonee per le presenti forme di realizzazioni includono schiere NOR, schiere AND e schiere di massa virtuale. Tuttavia, in genere, le forme di realizzazione descritte in questa sede sono adattabili ad una qualsiasi architettura a schiera che consente la generazione di un segnale di dati indicativo della tensione di soglia di ciascuna cella di memoria.

Vengono fornite una circuiteria 1008 di decodifica di riga ed una circuiteria 1010 di decodifica di colonna per decodificare segnali di indirizzo forniti al dispositivo di memoria 1001. Segnali di indirizzo vengono ricevuti e decodificati per accedere ad una schiera di memoria 1004. Il dispositivo di memoria 1001 include inoltre una circuiteria 1012 di controllo di ingresso/uscita (I/O) per gestire l'immissione di comandi, indirizzi e dati al dispositivo di memoria 1001, nonché l'uscita di informazione di dati e stato dal dispositivo di memoria 1001. Un registro indirizzo 1014 è accoppiato tra la circuiteria 1012 di controllo di I/O e la circuiteria 1008 di decodifica di riga e la circuiteria 1010 di codifica di colonna per agganciare i segnali di indirizzo prima di una decodifica. Un registro di comando 1024 è accoppiato tra la circuiteria 1012 di controllo di I/O e la logica di controllo 1016 per agganciare comandi in entrata. La logica di controllo 1016 controlla l'accesso alla schiera di memoria 1004 in risposta ai comandi, e genera informazioni di stato per l'elaboratore esterno 1030. La logica di controllo 1016 è accoppiata alla circuiteria 1008 di decodifica di riga ed alla circuiteria 1010 di decodifica di colonna per controllare la circuiteria 1008 di decodifica di riga e la circuiteria 1010 di decodifica di colonna in risposta agli indirizzi.

La logica di controllo 1016 è pure accoppiata ad un amplificatore di rilevazione ed alla circuiteria 1018 di registro di latch. L'amplificatore di rilevazione e la circuiteria 1018 di latch agganciano i dati, in entrata oppure in uscita, nella forma di livelli di tensioni analogiche. Ad esempio, l'amplificatore di rilevazione e la circuiteria di latch potrebbero contenere condensatori o altri analoghi dispositivi di immagazzinamento per campionare un segnale di tensione in entrata rappresentante dati da scrivere in una cella di memoria o un segnale di tensione in uscita indicativo della tensione di soglia rilevata da una cella di memoria. L'amplificatore di rilevazione e la circuiteria di latch 1018 possono ulteriormente fornire amplificazione e/oppure la bufferizzazione della tensione campionata per fornire un segnale più potente di dati ad un dispositivo esterno.

La manipolazione di segnali di tensione analogica può assumere un approccio simile ad un approccio ben noto nell'area della tecnologia CMOS di formazione di immagini, dove livelli di carica generati nei pixel del dispositivo di formazione di immagine in risposta ad un'illuminazione incidente vengono immagazzinati nei condensatori. Questi livelli di carica vengono quindi convertiti in segnali di tensione utilizzando un amplificatore differenziale con un condensatore di riferimento come secondo ingresso all'amplificatore differenziale. L'uscita dell'amplificatore differenziale viene quindi fatta passare a dispositivi di conversione da analogico a digitale (ADC) per ottenere un valore digitale rappresentativo dell'intensità di illuminazione. Nelle presenti forme di realizzazione, una carica può essere immagazzinata in un condensatore in risposta a sottoporlo ad un livello di tensione indicativo di una tensione di soglia attuale o bersaglio di una cella di memoria per leggere o programmare rispettivamente la cella di memoria. Questa carica potrebbe essere quindi convertita in una tensione analogica utilizzando un amplificatore differenziale avente un ingresso messo a massa o altro segnale di riferimento come secondo ingresso. L'uscita dell'amplificatore differenziale potrebbe quindi essere fatta passare alla circuiteria 1012 di controllo di I/O per uscita dal dispositivo di memoria, nel caso di una operazione di lettura, oppure utilizzata per confronto durante una o più operazioni di verifica nel programmare il dispositivo di memoria. Si osservi che la circuiteria 1012 di controllo di I/O potrebbe facoltativamente includere una funzionalità di conversione da analogico a digitale ed una funzionalità di conversione da digitale ad analogico (DAC) per convertire dati letti da un segnale analogico in una configurazione digitale di bit e convertire dati di scrittura da una configurazione digitale di bit in un segnale analogico in modo tale che il dispositivo di memoria 1001 possa essere adatto per una comunicazione con una interfaccia di dati analogica oppure digitale.

Durante un'operazione di scrittura/programmazione, vengono programmate celle di memoria bersaglio della schiera di memoria 1004, utilizzando ad esempio due insiemi di impulsi di programmazione, come sopra descritto, fino a che le tensioni indicative dei loro livelli di Vt non coincidono con i livelli trattenuti in amplificatore di rilevazione e nella circuiteria latch 1018. Ciò può essere realizzato, come esempio, utilizzando, dispositivi di rilevazione differenziale per confrontare il livello di tensione conservato con una tensione di soglia della cella di memoria bersaglio. In modo molto simile ad una programmazione di memoria tradizionale, impulsi di programmazione potrebbero essere applicati ad una cella di memoria bersaglio per aumentare la sua tensione di soglia fino a che non raggiunge o supera il valore desiderato. Inoltre, in almeno una forma di realizzazione, l'operazione di programmazione utilizza metodi di programmazione quali quelli sopra descritti rispetto alle figure 4, 4A, 5, 6, 7, 8 e 9. In un'operazione di lettura, i livelli Vt della cella di memoria bersaglio vengono fatti passare alla circuiteria 18 di tenuta e campionamento per trasferimento ad un elaboratore esterno (non mostrato in figura 10) in modo diretto come segnali analogici oppure rappresentazioni digitalizzate dei segnali analogici a seconda di quale funzionalità ADC/DAC sia fornita al oppure all'interno del dispositivo di memoria.

Tensioni di soglia di celle possono essere determinate in una varietà di maniere. Ad esempio, una tensione di linea di accesso (quelle di norma indicate come linee di parole) potrebbe essere campionata nell'istante quando la cella di memoria bersaglio diventa attivata. In alternativa, una tensione di boost potrebbe essere applicata ad un primo lato di sorgente/pozzo di una cella di memoria bersaglio, e la tensione di soglia potrebbe essere assunta come differenza tra la sua tensione di controllo di porta e la tensione al suo altro lato di sorgente/pozzo. Accoppiando la tensione ad un condensatore, la carica sarebbe condivisa con un condensatore per immagazzinare la tensione campionata. Si osservi che non è necessario che la tensione campionata sia uguale alla tensione di soglia, ma semplicemente indicativa di quella tensione. Ad esempio, nel caso di applicare una tensione di boost ad un primo lato di sorgente/pozzo della cella di memoria ed una tensione nota alla sua porta di controllo, la tensione sviluppata sul secondo lato di sorgente/pozzo della cella di memoria dovrebbe essere assunta come un segnale di dati, dal momento che la tensione sviluppata è indicativa della tensione di soglia della cella di memoria.

Un amplificatore di rilevazione ed una circuiteria latch 1018 possono includere l'effettuazione della cache, cioè più locazioni di memorizzazione per ciascun valore di dati, in modo tale che il dispositivo di memoria 1001 possa leggere un valore successivo di dati passando un primo valore di dati all'elaboratore esterno, oppure ricevere un valore successivo di dati scrivendo nel frattempo un primo valore di dati nella schiera di memoria 1004. Un registro a stati 1022 è accoppiato tra la circuiteria 1012 di controllo di I/O e la logica di controllo 1016 per agganciare l'informazione di stato per uscita all'elaboratore esterno.

Il dispositivo di memoria 1001 riceve segnali di controllo nella logica di controllo 1016 su un collegamento di controllo 1032. I segnali di controllo possono includere un'abilitazione di chip CE#, un'abilitazione di aggancio di comando CLE, un'abilitazione di aggancio di indirizzo ALE, ed una abilitazione di scrittura WE#. Il dispositivo di memoria 1001 può ricevere comandi (nella forma di segnali di comando), indirizzi (nella forma di segnali di indirizzo) e dati (nella forma di segnali di dati) da un elaboratore esterno su un bus multiplato di ingresso/uscita (I/O) 1034 e porre dati in uscita all'elaboratore esterno sul bus di I/O 1034.

In un esempio specifico, i comandi vengono ricevuti sui piedini [7:0] di ingresso/uscita (I/O) del bus di I/O 1034 nella circuiteria 1012 di controllo di I/O e sono scritti in un registro dei comandi 1024. Gli indirizzi sono ricevuti sui piedini [7:0] di ingresso/uscita (I/O) del bus 1034 nella circuiteria 1012 di controllo di I/O e vengono scritti nel registro indirizzi 1014. I dati possono essere ricevuti su piedini [7:0] di ingresso/uscita (I/O) per un dispositivo in grado di ricevere otto segnali paralleli, o sui piedini [15:0] di ingresso/uscita (I/O) per un dispositivo in grado di ricevere sedici segnali paralleli, alla circuiteria 1012 di controllo di I/O e sono trasferiti alla circuiteria 1018 di campionamento e tenuta. I dati inoltre possono essere posti in uscita su piedini [7:0] di ingresso/uscita (I/O) per un dispositivo in grado di trasmettere otto segnali paralleli o piedini [15:0] di ingresso/uscita (I/O) per un dispositivo in grado di trasmettere sedici segnali paralleli. Si comprenderà da coloro che sono esperti nel ramo che possono essere forniti ulteriori segnali e circuiterie e che il dispositivo di memoria di figura 10 è stato semplificato per aiutare nella focalizzazione sulle forme di realizzazione della descrizione.

Inoltre, sebbene il dispositivo di memoria di figura 10 sia stato descritto secondo convenzioni comune per la ricezione e l'uscita dei vari segnali, si osservi che le varie forme di realizzazione non sono limitate dai segnali specifici e dalle configurazioni di I/O descritti, a meno che non sia espressamente notato in questa sede. Ad esempio, segnali di comando e di indirizzo potrebbero essere ricevuti ad ingressi separati da quelli che ricevono i segnali di dati, oppure segnali di dati potrebbero essere trasmessi in modo seriale su un'unica linea I/O del bus di I/O 1034. Poiché i segnali di dati rappresentano configurazioni di bit invece di singoli bit, una comunicazione seriale di un segnale di dati di 8 bit potrebbe essere tanto efficiente quanto una comunicazione parallela di 8 segnali che rappresentano singoli bit.

I dispositivi di memoria delle varie forme di realizzazione possono essere vantaggiosamente utilizzati in molti dispositivi di memorizzazione differenti. Per varie forme di realizzazione, questi dispositivi di memorizzazione possono assumere lo stesso fattore di forma e l'interfaccia del bus di comunicazione di tradizionali unità a disco rigido (HDD), consentendo perciò loro di sostituire tali unità in una varietà di applicazioni. Alcuni comuni fattori di forma per gli HDD includono i fattori di forma a 3,5", 2,5" e PCMCIA (Associazione Internazionale di Schede di Memoria di Personal Computer) comunemente utilizzati con attuali personal computer e registratori di supporti digitali più ampi, nonchè fattori di forma di 1,8" e 1" comunemente utilizzati in apparecchi personali più piccoli quali telefoni mobili, assistenti digitali personali (PDA) e riproduttori di supporti digitali. Alcune interfacce di bus comuni includono bus seriali universali (USB), una interfaccia di unione AT (ATA) [nota pure come elettronica di unità integrata o IDE], ATA seriale (SATA), e l'interfaccia di piccoli sistemi a computer (SCSI) e lo standard dello Institute of Electrical and Electronics Engineers (IEEE) 1394. Sebbene siano stati elencati una varietà di fattori di forma e interfacce di comunicazione, le forme di realizzazioni non sono limitate al fattore di forma specifico o allo standard di comunicazione. Inoltre, non è necessario che le forme di realizzazione si conformino ad un fattore di forma HDD oppure ad un'interfaccia di comunicazione.

Una o più delle forme di realizzazione descritte includono dispositivi di memoria adatti ad architetture ABL, e riducono l'effetto kink in un'architettura ABL iniettando tensioni intermedie su una linea di bit bersaglio quando viene effettuata una determinazione tale che almeno una delle linee di bit adiacenti alla linea di bit bersaglio sia in uno stato di inibizione.

Sebbene in questa sede siano state descritte ed illustrate forme specifiche di realizzazione, si comprenderà da parte di coloro che sono di capacità ordinaria nel ramo che qualsiasi disposizione che viene calcolata per ottenere gli stessi fini può essere sostituita per le specifiche forme mostrate. Molti adattamenti della descrizione saranno evidenti a coloro di capacità ordinaria nel ramo. In conseguenza, questa domanda è intesa a coprire qualsiasi adattamento o variazione della descrizione.

Claims (32)

1. RIVENDICAZIONI 1. Metodo di programmazione di memoria comprendente: determinare uno stato di inibizione di linee di dati adiacenti ad una linea di dati da programmare ; e regolare una tensione della linea di dati della linea dei dati da programmare quando è inibita almeno una delle linee di dati adiacenti.
2. 2. Metodo della rivendicazione 1, in cui la tensione della linea di dati regolata è tra una tensione di programmazione ed una tensione di inibizione.
3. 3. Metodo della rivendicazione 2, in cui la tensione della linea di dati regolata è maggiore quando entrambe le linee di dati adiacenti sono inibite.
4. 4. Metodo della rivendicazione 2, i cui la tensione della linea di dati regolata è approssimativamente 0,8 volt quando è inibita una singola linea di dati adiacente.
5. 5. Metodo della rivendicazione 2, in cui la tensione della linea di dati regolata è approssimativamente 1,3 volt quando entrambe le linee di dati adiacenti sono inibite.
6. 6. Metodo della rivendicazione 1, in cui la regolazione della tensione della linea di dati comprende l'aggancio di un segnale logico 1 in un primo latch oppure in un secondo latch a seconda dello stato di inibizione delle linee di dati adiacenti alla linea di dati da programmare, in cui un segnale 1 logico è agganciato nel primo latch quando una sola delle linee di dati adiacenti alla linea di dati da programmare è inibita, ed in cui un segnale di 1 logico è agganciato nel secondo latch quando entrambe le linee di dati adiacenti alla linea di dati da programmare sono inibite.
7. 7. Metodo della rivendicazione 6, in cui la regolazione della tensione della linea di dati comprende inoltre applicare una tensione di approssimativamente 0,8 volt quando un segnale logico 1 è agganciato al primo latch, ed applicare una tensione di approssimativamente 1,3 volt quando un segnale logico 1 è agganciato nel secondo latch.
8. 8. Metodo della rivendicazione 1, in cui la determinazione di uno stato di inibizione comprende: fornire tra una molteplicità di buffer di pagina bersaglio, ciascuno associato ad una linea di dati bersaglio, ed una molteplicità di buffer di pagina adiacenti, ciascuno associato ad una linea di dati, lo stato della singola linea di dati associata a ciascun buffer di pagina bersaglio; e memorizzare in una coppia di latch per ciascun buffer di pagina adiacente se zero, uno, o due linee di dati adiacenti associate ai buffer di pagina adiacenti sono inibite.
9. 9. Metodo della rivendicazione 8, in cui la regolazione della tensione della linea di dati comprende inoltre: applicare una prima tensione intermedia a ciascuna linea di dati bersaglio avente una sola linea di dati adiacente inibita, ed applicare una seconda tensione intermedia a ciascuna linea di dati bersaglio avente due linee di dati adiacenti inibite.
10. 10. Metodo della rivendicazione 8, in cui la prima tensione intermedia è inferiore alla seconda tensione intermedia
11. 11. Metodo per ridurre gli effetti di accoppiamento in un'operazione di programmazione in una memoria, comprendente: comunicare lo stato di dati bersaglio memorizzato in un buffer di pagina associato alla linea di dati bersaglio di ciascuno dei due buffer di pagina adiacenti, ciascuno associato a linee di dati adiacenti alla linea di dati bersaglio; memorizzare in ciascun buffer di pagina se sono inibite zero, uno, o due linee di dati adiacenti alla sua rispettiva linea di dati bersaglio; applicare una tensione di polarizzazione alla linea dei dati bersaglio quando almeno una delle linee di dati adiacenti alla linea di dati bersaglio è inibita.
12. 12. Metodo della rivendicazione 11, in cui l'applicazione di una tensione di polarizzazione comprende inoltre: applicare una prima tensione di polarizzazione alla linea dei dati bersaglio quando una linea di dati adiacente alla linea di dati bersaglio è inibita; e applicare una seconda tensione di polarizzazione superiore alla prima tensione di polarizzazione alla linea dei dati bersaglio quando entrambe le linee di dati adiacenti alla linea dei dati bersaglio sono inibite.
13. 13. Metodo della rivendicazione 12, in cui la prima tensione di polarizzazione è approssimativamente 0,8 volt, e la seconda tensione di polarizzazione è approssimativamente 1,3 volt.
14. 14. Metodo della rivendicazione 12, in cui la comunicazione di uno stato di una linea di dati bersaglio comprende: collegare il buffer di pagina associato alla linea di dati bersaglio a ciascuno dei suoi due adiacenti buffer di pagina utilizzando la linea di dati bersaglio; fornire un primo segnale logico quando la linea di dati bersaglio è inibita; fornire un secondo segnale logico quando la linea di dati bersaglio non è inibita.
15. 15. Metodo della rivendicazione 11, in cui la memorizzazione comprende l'aggancio di un valore logico 1 in un primo latch del buffer di pagina quando una sola linea adiacente di dati è inibita, ed agganciare un valore logico 1 in un secondo latch del buffer di pagina quando entrambe le linee adiacenti di dati sono inibite.
16. 16. Metodo della rivendicazione 15, in cui applicare la prima tensione di polarizzazione comprende inoltre la polarizzazione della linea di dati bersaglio in risposta al primo latch che è impostato ad un valore logico 1, ed in cui l'applicazione della seconda tensione di polarizzazione comprende inoltre la polarizzazione della linea di dati bersaglio in risposta al secondo latch che è impostato ad un valore logico 1.
17. 17. Metodo della rivendicazione 16, e comprendente inoltre: agganciare in un latch di programmazione/inibizione un segnale indicante se la linea di dati bersaglio deve essere programmata o inibita; invertire il latch di programmazione/inibizione quando il suo segnale latch indica che la linea di dati bersaglio deve essere programmata ed almeno uno del primo e del secondo latch è impostato ad un valore logico 1.
18. 18. Metodo per programmare memorie, comprendente: agganciare un segnale di programmazione o di inibizione per ciascuna della molteplicità di linea di dati in un latch di programmazione/inibizione di uno rispettivo di una molteplicità di buffer di dati; comunicare i dati del latch di programmazione/inibizione in ciascuno di un sottoinsieme della molteplicità di buffer di pagina per linee di dati adiacenti al suo rispettivo buffer di pagina; regolare la tensione della linea di dati di ciascuna linea di dati da programmare quando almeno una delle linee di dati adiacenti a quella linea di dati è inibita.
19. 19. Metodo della rivendicazione 18, in cui la comunicazione comprende: collegare fisicamente ciascun buffer di pagina ad un primo dei suoi due buffer di pagina adiacenti; trasmettere il segnale agganciato di programmazione o inibizione di un buffer di pagina al primo dei suoi buffer di pagina adiacenti; memorizzare il segnale trasmesso di programmazione o inibizione di ciascun buffer di pagina nel primo dei suoi buffer di pagina adiacenti; collegare fisicamente ciascun buffer di pagina al secondo dei suoi buffer di pagina adiacenti; trasmettere il segnale agganciato di programmazione o inibizione di ciascun buffer di pagina al secondo dei suoi due buffer di pagina adiacenti; e memorizzare il segnale trasmesso di programmazione di ciascun buffer di pagina nel secondo dei suoi buffer di pagina adiacenti.
20. 20. Metodo della rivendicazione 19, in cui la regolazione della linea di dati comprende: applicare una prima tensione di regolazione alla linea di dati di ciascun buffer di pagina che ha una sola delle sue linee di dati adiacenti inibite; applicare una seconda tensione di regolazione alla linea di dati di ciascun buffer di dati che ha entrambe le sue linee di dati adiacenti inibite;
21. 21. Circuito di buffer di pagina comprendente: un latch di programmazione/inibizione per memorizzare dati indicativi se una linea di dati del buffer di pagina sia da programmare o inibire; latch primo e secondo collegati tra il latch di programmazione/inibizione e la linea di dati, il primo latch per fornire alla linea dei dati una prima tensione in una prima condizione, il secondo latch per fornire alla linea di dati la seconda tensione in una seconda condizione.
22. 22. Circuito della rivendicazione 21 in cui i latch primo e secondo sono latch dinamici.
23. 23. Circuito della rivendicazione 21, in cui il primo latch è in grado di funzionare per azionare l'applicazione della prima tensione quando è impostato il primo latch, ed in cui il secondo latch è in grado di funzionare per azionare l'applicazione della seconda tensione quando è impostato il secondo latch.
24. 24. Circuito della rivendicazione 21, in cui i latch primo e secondo accettano segnali esterni per impostare i latch.
25. 25. Architettura di schiera di memoria, comprendente: una molteplicità di buffer di pagina, un buffer di pagina per ciascuna linea di dati della schiera di memoria, una molteplicità di circuiti multiplatori, un circuito multiplatore per ciascuno della molteplicità dei buffer di pagina; una molteplicità di transistori di fissaggio di livello della linea di dati, ciascuno collegato tra uno della molteplicità di buffer di pagina e la sua linea di dati; una molteplicità di transistori multiplatori, ciascuna porta collegata ad uno della molteplicità di circuiti multiplatori e tra il suo rispettivo transistore di fissaggio di livello della linea di dati ed un transistore multiplatore di uno solo dei suoi due buffer di pagina adiacenti.
26. 26. Architettura della rivendicazione 25, in cui ciascuno della molteplicità dei buffer di pagina comprende: un latch di programmazione/inibizione per memorizzare dati indicativi se una linea di dati del buffer di pagina sia da programmare o inibire; latch primo e secondo collegati tra il latch di programmazione/inibizione e la linea di dati, il primo latch per fornire alla linea di dati una prima tensione in una prima condizione, ed il secondo latch per fornire alla linea di dati una seconda tensione in una seconda condizione.
27. 27. Architettura della rivendicazione 26, in cui i latch primo e secondo sono latch dinamici.
28. 28. Architettura della rivendicazione 26, in cui il primo latch è in grado di funzionare per azionare l'applicazione della prima tensione quando è impostato il primo latch, ed in cui il secondo latch è in grado di funzionare per azionare l'applicazione della seconda tensione quando è impostato il secondo latch.
29. 29. Architettura della rivendicazione 26, in cui i latch primo e secondo accettano segnali esterni per impostare i latch.
30. 30. Memoria comprendente: una schiera di celle di memoria; una circuiteria per controllare la e/oppure accedere alla schiera di celle di memoria; e un buffer di pagina per ciascuna di una molteplicità di linee di dati di memoria, ciascun buffer di pagina comprendendo: un latch di programmazione/inibizione per memorizzare dati indicativi se la linea di dati del buffer di pagina sia da programmare o inibire; latch primo e secondo collegati tra il latch di programmazione/inibizione e la linea dei dati, il primo latch per fornire alla linea dei dati una prima tensione in una prima condizione, ed il secondo latch per fornire alla linea dei dati una seconda tensione in una seconda condizione.
31. 31. Memoria della rivendicazione 30, e comprendente inoltre un circuito di collegamento per collegare ciascun buffer di pagina a ciascuno di due altri buffer di pagina adiacenti al buffer di pagina.
32. 32. Memoria della rivendicazione 31, in cui il circuito di collegamento comprende inoltre: una molteplicità di circuiti multiplatori, un circuito multiplatore per ciascuno della molteplicità dei buffer di pagina; una molteplicità di transistori di fissaggio di livello della linea di dati, ciascuno collegato tra uno della molteplicità dei buffer di pagina e la sua linea di dati; e una molteplicità di transistori multiplatori, ciascuna porta collegata ad uno solo della molteplicità di circuiti multiplatori e tra il suo rispettivo transistore di fissaggio di livello della linea di dati ed uno solo dei suoi buffer di pagina adiacenti.