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JP2022139171A - メモリシステム - Google Patents

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政信 白川
Masanobu Shirakawa
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Abstract

Figure 2022139171000001
【課題】読出し電圧の管理負荷の増加を抑制するメモリシステムを提供する。
【解決手段】情報処理システム１のメモリシステムは、複数のグループを含む不揮発性メモリと、第１動作を実行するメモリコントローラと、を備える。複数のグループの各々は、複数のセルユニットを含む。複数のセルユニットの各々は、複数のメモリセルを含む。第１動作は、対象グループに対応づけられた第１補正量に基づいて対象グループからデータを読み出すことと、データに基づき第１補正量を第２補正量に更新することと、を含む。メモリコントローラは、第１グループを対象グループとして選択し、条件が満たされる場合、第１グループに関する第１動作を実行した後に、第２グループを対象グループとして選択する。
【選択図】図１

Description

実施形態は、メモリシステムに関する。
不揮発性メモリとしてのＮＡＮＤ型フラッシュメモリと、不揮発性メモリを制御するメモリコントローラと、を含むメモリシステムが知られている。メモリコントローラは、ＮＡＮＤ型フラッシュメモリからデータを読み出す際に使用される読出し電圧を補正する。
特開２０１０－２４４６０５号公報 特開２０２０－０４７３３７号公報 米国特許第１０３４６１７７号明細書
読出し電圧の管理負荷の増加を抑制する。
実施形態のメモリシステムは、複数のグループを含む不揮発性メモリと、第１動作を実行するように構成されたメモリコントローラと、を備える。上記複数のグループの各々は、複数のセルユニットを含む。上記複数のセルユニットの各々は、複数のメモリセルを含む。上記第１動作は、対象グループに対応づけられた第１補正量に基づいて、上記対象グループからデータを読み出すことと、上記データに基づき、上記第１補正量を第２補正量に更新することと、を含む。上記メモリコントローラは、第１グループを上記対象グループとして選択し、条件が満たされる場合、上記第１グループに関する上記第１動作を実行した後に、第２グループを上記対象グループとして選択するように構成される。
第１実施形態に係る情報処理システムの構成の一例を示すブロック図。 第１実施形態に係るメモリバスで用いられる信号の一例を示すブロック図。 第１実施形態に係る不揮発性メモリの構成の一例を示すブロック図。 第１実施形態に係る物理ブロックの構成の一例を示す回路図。 第１実施形態に係る複数のメモリセルトランジスタの閾値電圧分布の一例を示す模式図。 第１実施形態に係るメモリシステムの代表補正量情報の一例を示す図。 第１実施形態に係る物理ブロック内における代表補正量と換算補正量との関係の一例を示す模式図。 第１実施形態に係るメモリシステムのメモリ管理情報の一例を示す図。 第１実施形態に係るメモリシステムにおける書込み処理を含む一連の処理の一例を示すフローチャート。 第１実施形態に係るメモリシステムにおける判定処理及び補正量算出処理を含む一連の処理の一例を示すフローチャート。 第１実施形態に係るメモリシステムにおける補正量算出処理の詳細を示す模式図。 第１実施形態の変形例に係るメモリシステムにおける判定処理及び補正量算出処理を含む一連の処理の一例を示すフローチャート。 第２実施形態に係るメモリシステムのメモリ管理情報の一例を示す図。 第２実施形態に係るメモリシステムにおける書込み処理を含む一連の処理の一例を示すフローチャート。 第２実施形態に係るメモリシステムにおける判定処理及び補正量算出処理を含む一連の処理の一例を示すフローチャート。 第２実施形態の第１変形例に係るメモリシステムのメモリ管理情報の一例を示す図。 第２実施形態の第１変形例に係るメモリシステムにおける判定処理及び補正量算出処理を含む一連の処理の一例を示すフローチャート。 第２実施形態の第１変形例に係るメモリシステムにおける補正量算出処理の実施タイミングの一例を示す模式図。 第２実施形態の第２変形例に係る不揮発性メモリの構成の一例を示すブロック図。 第２実施形態の第２変形例に係るメモリシステムのメモリ管理情報の一例を示す図。 第２実施形態の第２変形例に係るメモリシステムにおける補正量算出処理の実施タイミングの一例を示す模式図。 第３実施形態に係るメモリシステムにおける判定処理及び補正量算出処理を含む一連の処理の一例を示すフローチャート。 第４実施形態に係るメモリシステムにおける判定処理及び補正量算出処理を伴う状態遷移の一例を示す状態遷移図。 第４実施形態の変形例に係るメモリシステムにおける判定処理及び補正量算出処理を伴う状態遷移の一例を示す状態遷移図。 第５実施形態に係るメモリシステムのメモリ管理情報の一例を示す図。 第５実施形態に係るメモリシステムにおける書込み処理を含む一連の処理の一例を示すフローチャート。 第５実施形態に係るメモリシステムにおける判定処理及び補正量算出処理を伴う状態遷移の一例を示す状態遷移図。 第５実施形態に係るメモリシステムにおける補正頻度の変更処理の一例を示すフローチャート。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
１．第１実施形態
１．１ 構成
１．１．１ 情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
１．１．１ メモリシステム
図１は、第１実施形態に係る情報処理システムの構成を示すブロック図である。図１に示すように、情報処理システム１は、ホスト機器２及びメモリシステム３を含む。
ホスト機器２は、メモリシステム３を使用してデータを処理するデータ処理装置である。ホスト機器２は、例えば、パーソナルコンピュータ又はデータセンタ内のサーバである。
メモリシステム３は、ホスト機器２に接続されるように構成された記憶装置である。メモリシステム３は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（Universal Flash Storage）、ＳＳＤ（Solid State Drive）である。メモリシステム３は、ホスト機器２からの要求（コマンド）に応じてデータの書込み処理、読出し処理、消去処理を実行する。メモリシステム３は、内部処理として書込み処理、読出し処理、及び消去処理を実行してもよい。
１．１．２ メモリシステム
第１実施形態に係るメモリシステムの内部構成について説明する。
メモリシステム３は、不揮発性メモリ１０、揮発性メモリ２０、及びメモリコントローラ３０を含む。
不揮発性メモリ１０は、不揮発にデータを記憶する複数のメモリセルトランジスタを含む。不揮発性メモリ１０は、例えば、ＮＡＮＤフラッシュメモリである。
揮発性メモリ２０は、不揮発性メモリ１０からデータを正しく読み出すための情報を記憶する。具体的には、揮発性メモリ２０は、代表補正量情報２１、メモリ管理情報２２、及びルックアップテーブル（ＬＵＴ）２３を記憶する。揮発性メモリ２０は、例えば、ＤＲＡＭ（Dynamic Random Access Memory）である。代表補正量情報２１及びメモリ管理情報２２の詳細については、後述する。
ＬＵＴ２３は、論理アドレスと物理アドレスとを対応づける情報を含む。論理アドレスは、データを一意に識別するアドレス情報である。論理アドレスは、ホスト機器２によって指定される。物理アドレスは、不揮発性メモリ１０の記憶領域を一意に識別するアドレス情報である。物理アドレスは、メモリコントローラ３０によって指定される。
メモリコントローラ３０は、例えばＳｏＣ（System-on-a-Chip）のような集積回路で構成される。メモリコントローラ３０は、ホスト機器２からの要求（ホスト要求）に基づいて、不揮発性メモリ１０を制御する。
具体的には、例えば、メモリコントローラ３０は、ホスト機器２からの書込み要求（ホスト書込み要求）に基づいて、書込みデータを不揮発性メモリ１０に書き込む。また、メモリコントローラ３０は、ホスト機器２からの読出し要求（ホスト読出し要求）に基づいて、読出しデータを不揮発性メモリ１０から読み出す。そして、メモリコントローラ３０は、読出しデータに基づくデータをホスト機器２に送信する。
ホスト機器２からの書込み要求及び読出し要求はそれぞれ、書込み対象及び読出し対象となるデータの論理アドレスを含む。メモリコントローラ３０は、ＬＵＴ２３を参照して論理アドレスを物理アドレスに変換することにより、書込み対象及び読出し対象となる不揮発性メモリ１０内の記憶領域にアクセスする。以下の説明では、「アドレス」は、特に指定がない限り、物理アドレスを指すものとする。
１．１．３ メモリコントローラ
次に、メモリコントローラ３０の内部構成について説明する。メモリコントローラ３０は、制御回路３１、バッファメモリ３２、ホストインタフェース回路（ホストＩ／Ｆ）３３、ＥＣＣ（Error Correction and Check）回路３４、読出し電圧補正回路３５、不揮発性メモリインタフェース回路（ＮＶＭ Ｉ／Ｆ）３６、及び揮発性メモリインタフェース回路（ＶＭ Ｉ／Ｆ）３７を含む。以下に説明されるメモリコントローラ３０の各部３１－３７の機能は、ハードウェア構成、又はハードウェア資源とファームウェアとの組合せ構成のいずれでも実現可能である。
制御回路３１は、メモリコントローラ３０の全体を制御する回路である。制御回路３１は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、及びＲＯＭ（Read Only Memory）を含む。
バッファメモリ３２は、ホスト機器２と不揮発性メモリ１０との間でデータをバッファリングするためのメモリである。バッファメモリ３２は、例えば、ＳＲＡＭ（Static Random Access Memory）である。バッファメモリ３２は、書込みデータ、及び読出しデータを一時的に記憶する。
ホストインタフェース回路３３は、メモリコントローラ３０とホスト機器２との間の通信を司る。ホストインタフェース回路３３は、ホストバスを介してホスト機器２と接続される。ホストバスは、例えば、ＳＤＴＭインタフェース、ＳＡＳ（Serial Attached SCSI(Small Computer System Interface)）、ＳＡＴＡ（Serial ATA(Advanced Technology Attachment)）、又はＰＣＩｅＴＭ（Peripheral Component Interconnect express）に準拠する。
ＥＣＣ回路３４は、不揮発性メモリ１０に記憶されるデータに関するエラー検出処理及びエラー訂正処理を行う。すなわちデータの書き込み時には、ＥＣＣ回路３４は、書込みデータに誤り訂正符号を付与する。データの読出し処理時には、ＥＣＣ回路３４は、読出しデータを復号し、エラービットの有無を検出する。そしてエラービットが検出された際には、ＥＣＣ回路３４は、エラービットのカラムアドレス（エラー位置）を特定し、エラー訂正する。
読出し電圧補正回路３５は、不揮発性メモリ１０からデータを読み出す際に使用される読出し電圧の補正量を算出する機能を有する。
不揮発性メモリインタフェース回路３６は、不揮発性メモリ１０とメモリコントローラ３０との間の通信を司る。不揮発性メモリインタフェース回路３６は、メモリバスＢＵＳを介して不揮発性メモリ１０と接続される。メモリバスＢＵＳは、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
揮発性メモリインタフェース回路３７は、揮発性メモリ２０とメモリコントローラ３０との間の通信を司る。揮発性メモリ２０とメモリコントローラ３０との間を接続するバスは、例えば、ＤＲＡＭインタフェース規格に準拠する。
１．１．４ メモリバス
次に、不揮発性メモリ１０とメモリコントローラ３０との間でやり取りされる信号の一例を説明する。図２は、第１実施形態に係るメモリバスで用いられる信号の一例を示すブロック図である。
メモリバスＢＵＳで用いられる信号は、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、ライトプロテクト信号ＷＰｎ、レディ・ビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏを含む。本明細書において、信号の名称の末尾のｎは、その信号が“Ｌ（Low）”レベルの場合にアサートされることを意味する。
チップイネーブル信号ＣＥｎは、不揮発性メモリ１０をイネーブルにするための信号である。
コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥは、不揮発性メモリ１０への入力信号Ｉ／Ｏがそれぞれコマンド及びアドレスであることを不揮発性メモリ１０に通知する信号である。
ライトイネーブル信号ＷＥｎは、入力信号Ｉ／Ｏを不揮発性メモリ１０に取り込ませるための信号である。
リードイネーブル信号ＲＥｎは、不揮発性メモリ１０から出力信号Ｉ／Ｏを読み出すための信号である。
ライトプロテクト信号ＷＰｎは、データの書き込み及び消去の禁止を不揮発性メモリ１０に指示するための信号である。
レディ・ビジー信号ＲＢｎは、不揮発性メモリ１０がレディ状態であるか、それともビジー状態であるかを示す信号である。レディ状態は、不揮発性メモリ１０がメモリコントローラ３０からの命令を受信出来る状態である。ビジー状態は、後述するサスペンド処理の実行を指示するサスペンドコマンドのような一部のコマンドを除き、不揮発性メモリ１０がメモリコントローラ３０からの命令を受信出来ない状態である。レディ・ビジー信号ＲＢｎは、“Ｌ”レベルがビジー状態を示す。
入出力信号Ｉ／Ｏは、例えば８ビットの信号である。入出力信号Ｉ／Ｏは、不揮発性メモリ１０とメモリコントローラ３０との間で送受信されるデータの実体である。入出力信号Ｉ／Ｏは、コマンド、アドレス、並びに書込みデータ及び読出しデータ等のデータを含む。
１．１．５ 不揮発性メモリ
次に、不揮発性メモリ１０の内部構成について説明する。図３は、第１実施形態に係る不揮発性メモリの構成の一例を示すブロック図である。不揮発性メモリ１０は、複数のチップＣｈｉｐ（Ｃｈｉｐ０、Ｃｈｉｐ１、…、ＣｈｉｐＮ）（Ｎは、２以上の整数）を含む。各チップＣｈｉｐは、互いに独立に動作可能である。各チップＣｈｉｐは、１つのＮＡＮＤフラッシュメモリとして機能する。
各チップＣｈｉｐは、複数の物理ブロックＰＢＬＫを含む。物理ブロックＰＢＬＫは、複数のメモリセルトランジスタの集合である。物理ブロックＰＢＬＫは、例えばデータの消去単位として使用される。図３の例では、各チップＣｈｉｐが４つの物理ブロックＰＢＬＫ０～ＰＢＬＫ３を含む場合が示される。しかしながら、各チップＣｈｉｐに含まれる物理ブロックＰＢＬＫの数は、４つに限られず、任意の数に設定され得る。
図４は、第１実施形態に係る物理ブロックの構成の一例を示す回路図である。物理ブロックＰＢＬＫは、例えば、４つのストリングユニットＳＵ０～ＳＵ３を含む。なお、図４において、ストリングユニットＳＵ２及びＳＵ３の構成は簡略化して示される。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは、１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種処理時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端と、関連付けられたビット線ＢＬとの間には、選択トランジスタＳＴ１が接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端には、選択トランジスタＳＴ２のドレインが接続される。選択トランジスタＳＴ２のソースには、ソース線ＳＬが接続される。
同一の物理ブロックＰＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３に含まれた複数の選択トランジスタＳＴ１の各々のゲートは、選択ゲート線ＳＧＤ０～ＳＧＤ３にそれぞれ共通接続される。複数のメモリセルトランジスタＭＴ０～ＭＴ７の各々の制御ゲートは、ワード線ＷＬ０～ＷＬ７にそれぞれ共通接続される。複数の選択トランジスタＳＴ２の各々のゲートは、選択ゲート線ＳＧＳに共通接続される。
ビット線ＢＬ０～ＢＬｍは、同一のチップＣｈｉｐ内の複数の物理ブロックＰＢＬＫで共有される。同じカラムアドレスに対応するＮＡＮＤストリングＮＳには、同じビット線ＢＬが接続される。ワード線ＷＬ０～ＷＬ７のそれぞれは、物理ブロックＰＢＬＫ毎に設けられる。ソース線ＳＬは、例えば、同一のチップＣｈｉｐ内の複数の物理ブロックＰＢＬＫで共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称され、データの書込み単位として使用される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。１ページデータは、例えば、データの読出し単位として使用される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。
なお、以上で説明した物理ブロックＰＢＬＫの回路構成はあくまで一例であり、これに限定されない。例えば、各物理ブロックＰＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の各々の個数は、それぞれ任意の個数に設計され得る。
本実施形態では、１つのメモリセルトランジスタＭＴが２ビットデータを記憶することができる。すなわち、本実施形態におけるメモリセルトランジスタＭＴは、２ビットのデータを記憶するＭＬＣ（Multi Level Cell）である。ＭＬＣのメモリセルトランジスタが記憶する２ビットデータを、下位ビットから順に下位（Ｌｏｗｅｒ）ビット、及び上位（Ｕｐｐｅｒ）ビットと呼ぶ。また、同一のセルユニットＣＵに含まれるメモリセルトランジスタＭＴの記憶する下位ビットの集合を“下位ページ”と呼び、上位ビットの集合を“上位ページ”と呼ぶ。
図５は、第１実施形態に係る複数のメモリセルトランジスタＭＴの閾値電圧分布の一例を示す模式図である。メモリセルトランジスタＭＴが２ビットのデータを記憶する場合、その閾値電圧の分布は４個に分けられる。この４個の閾値電圧分布を、閾値電圧が低いものから順に“Ｅｒ”状態（ステート）、“Ａ”状態、“Ｂ”状態、及び“Ｃ”状態と呼ぶ。
また、図５に示す電圧ＶＡ、ＶＢ、及びＶＣはそれぞれ、読出し処理の際に隣り合う２つの状態を区別するために用いられる。電圧ＶＲＥＡＤは、読出し処理時において非選択ワード線に印加される電圧である。メモリセルトランジスタＭＴは、ゲートに電圧ＶＲＥＡＤが印加されると記憶するデータに依らずにオン状態になる。これらの電圧値の関係は、ＶＡ＜ＶＢ＜ＶＣ＜ＶＲＥＡＤである。
上述した閾値電圧分布のうち“Ｅｒ”状態は、メモリセルトランジスタＭＴの消去状態に相当する。“Ｅｒ”状態における閾値電圧は、電圧ＶＡ未満である。“Ａ”状態における閾値電圧は、電圧ＶＡ以上且つ電圧ＶＢ未満である。“Ｂ”状態における閾値電圧は、電圧ＶＢ以上且つ電圧ＶＣ未満である。“Ｃ”状態における閾値電圧は、電圧ＶＣ以上且つ電圧ＶＲＥＡＤ未満である。
上述した４個の閾値電圧分布は、下位ビット及び上位ビットを含む２ビット（２ページ）データを書き込むことで形成される。そして４個の閾値電圧分布が、それぞれ異なる２ビットのデータに対応する。本実施形態では、各状態に含まれるメモリセルトランジスタＭＴに対して、“上位ビット／下位ビット”に以下に示すようにデータを割り付ける。
“Ｅｒ”状態に含まれるメモリセルトランジスタＭＴは、“１１”データを記憶する。“Ａ”状態に含まれるメモリセルトランジスタＭＴは、“０１”データを記憶する。“Ｂ”状態に含まれるメモリセルトランジスタＭＴは、“００”データを記憶する。“Ｃ”状態に含まれるメモリセルトランジスタＭＴは、“１０”データを記憶する。
下位ページ読出しは、“Ａ”状態と“Ｂ”状態とを区別する電圧ＶＢを読出し電圧として用いる。電圧ＶＢを用いた読出し処理を、読出し処理ＢＲと呼ぶ。
上位ページ読出しは、“Ｅｒ”状態と“Ａ”状態とを区別する電圧ＶＡ、及び“Ｂ”状態と“Ｃ”状態とを区別する電圧ＶＣを読出し電圧として用いる。電圧ＶＡを用いた読出し処理を読出し処理ＡＲと呼び、電圧ＶＣを用いた読出し処理を読出し処理ＣＲと呼ぶ。
１．１．６ 代表補正量情報
次に、代表補正量情報２１の構成について説明する。図６は、第１実施形態に係るメモリシステムの代表補正量情報の構成を示す図である。図６に示すように、代表補正量情報２１には、読出し電圧のデフォルト値からの補正量に関する情報が記憶される。代表補正量情報２１では、不揮発性メモリ１０内の全てのメモリセルが、いくつかのグループに分類される。そして、グループ毎に、読出し電圧の代表補正量ΔＶａとして、読出し電圧ＶＡの代表補正量ΔＶＡ、読出し電圧ＶＢの代表補正量ΔＶＢ、及び読出し電圧ＶＣの代表補正量ΔＶＣが、例えばＤＡＣ（Digital to Analogue Convertor）値として記憶される。すなわち、代表補正量ΔＶＡ、ΔＶＢ、及びΔＶＣはそれぞれ、読出し電圧ＶＡ、ＶＢ、及びＶＣのデフォルト値からの差分を示す。
図６の例では、代表補正量ΔＶａが対応づけられるグループが、物理ブロックＰＢＬＫである場合が示される。具体的には、チップＣｈｉｐ０の物理ブロックＰＢＬＫ０に割り当てられた代表補正量ΔＶａとして、ΔＶＡ０、ΔＶＢ０、及びΔＶＣ０の組が含まれる。同様に、チップＣｈｉｐ０の物理ブロックＰＢＬＫ１～ＰＢＬＫ３に割り当てられた代表補正量ΔＶａとして、ΔＶＡ１、ΔＶＢ１、及びΔＶＣ１の組、ΔＶＡ２、ΔＶＢ２、及びΔＶＣ２の組、並びにΔＶＡ３、ΔＶＢ３、及びΔＶＣ３の組が含まれる。以上のような構成により、物理ブロックＰＢＬＫと、代表補正量ΔＶａとが、一意に対応づけられる。
代表補正量ΔＶａは、物理ブロックＰＢＬＫ内の特定のセルユニットＣＵ（代表セルユニットＣＵ）の読出し電圧の補正量として使用できる。一方、代表補正量ΔＶａは、代表セルユニットＣＵ以外のセルユニットＣＵの読出し電圧の補正量として使用する場合、最適ではない可能性がある。このため、制御回路３１は、代表セルユニットＣＵ以外のセルユニットＣＵに最適な読出し電圧の補正量を、代表補正量ΔＶａに基づいて算出する。以下の説明では、代表補正量ΔＶａに基づいて算出される補正量を「換算補正量ΔＶｂ」と呼ぶ。
図７は、第１実施形態に係る物理ブロック内における代表補正量と換算補正量との関係の一例を示す模式図である。図７の例では、或る物理ブロックＰＢＬＫ内において、ワード線ＷＬ３及びストリングユニットＳＵ２の組に対応するセルユニットＣＵが代表セルユニットＣＵとして割り当てられる場合が示される。
図７に示すように、代表補正量ΔＶａは、代表セルユニットＣＵに割り当てられる。換算補正量ΔＶｂは、代表セルユニットＣＵ以外のセルユニットＣＵ毎に個別に割り当てられる。
具体的には、例えば、ワード線ＷＬ２及びストリングユニットＳＵ０の組に対応するセルユニットＣＵでは、換算補正量ΔＶｂ＜２，０＞が使用される。ワード線ＷＬ７及びストリングユニットＳＵ１の組に対応するセルユニットＣＵでは、換算補正量ΔＶｂ＜７，１＞が使用される。ワード線ＷＬ５及びストリングユニットＳＵ２の組に対応するセルユニットＣＵでは、換算補正量ΔＶｂ＜５，２＞が使用される。ワード線ＷＬ０及びストリングユニットＳＵ３の組に対応するセルユニットＣＵでは、換算補正量ΔＶｂ＜０，３＞が使用される。換算補正量ΔＶｂ同士は、互いに異なる値でもよいし、同じ値でもよい。換算補正量ΔＶｂは、代表補正量Δａと異なる値でもよいし、同じ値でもよい。
制御回路３１は、代表補正量ΔＶａに基づき、物理ブロックＰＢＬＫ内の任意のセルユニットＣＵにおいて使用される換算補正量ΔＶｂを算出することができる。また、制御回路３１は、物理ブロックＰＢＬＫ内の任意のセルユニットＣＵにおいて使用される換算補正量ΔＶｂに基づき、代表補正量ΔＶａを算出することができる。すなわち、制御回路３１は、代表補正量ΔＶａと換算補正量ΔＶｂとを相互に換算する機能を有する。このような換算機能は、例えば、制御回路３１内のＲＯＭに予め記憶される。換算機能は、例えば、代表補正量ΔＶａと換算補正量ΔＶｂとの関係を関数形式又はテーブル形式で関連づける換算情報によって実現される。
１．１．７ メモリ管理情報
次に、メモリ管理情報２２の構成について説明する。図８は、第１実施形態に係るメモリシステムのメモリ管理情報の構成を示す図である。
図８に示すように、メモリ管理情報２２には、物理ブロックＰＢＬＫに有効なデータが書き込まれているか否かを示す有効フラグが記憶される。有効フラグが“ｔｒｕｅ”の場合、当該物理ブロックＰＢＬＫには有効データが書き込まれている（当該物理ブロックＰＢＬＫは有効ブロックである）ことを示す。一方、有効フラグが“ｆａｌｓｅ”の場合、当該物理ブロックＰＢＬＫには有効データが書き込まれていない（当該物理ブロックＰＢＬＫは有効ブロックでない）ことを示す。
また、メモリ管理情報２２には、１つの物理ブロックＰＢＬＫを指すポインタｐｔｒが割り当てられる。ポインタｐｔｒによって指し示された物理ブロックＰＢＬＫは、代表補正量ΔＶａを算出する処理（補正量算出処理）の実行対象であることを示す。以下の説明では、補正量算出処理の実行対象となっている物理ブロックＰＢＬＫのことを「補正対象ブロック」とも呼ぶ。図８の例では、有効ブロックであるチップＣｈｉｐ０の物理ブロックＰＢＬＫ０及びＰＢＬＫ２のうち、物理ブロックＰＢＬＫ０が補正対象ブロックである場合が示される。
１．２ 動作
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
１．２．１ 書込み処理
図９は、第１実施形態に係るメモリシステムにおける書込み処理を含む一連の処理の一例を示すフローチャートである。
書込み条件が満たされると（開始）、メモリコントローラ３０は、書込み対象のセルユニットＣＵに対する書込み処理を不揮発性メモリ１０に実行させる（Ｓ１１）。
書込み条件が満たされることは、ホスト書込み要求に応じて、バッファメモリ３２内に一定量の書込みデータが記憶されることを含む。また、書込み条件が満たされることは、メモリコントローラ３０が内部処理において実行する書込み処理の開始条件が、満たされることを含む。内部処理は、ガベージコレクション（コンパクション）処理、リフレッシュ処理、ウェアレベリング処理、及び不揮発性メモリ１０の管理情報の不揮発化処理を含む。
書込み処理に際して、メモリコントローラ３０は、バッファメモリ３２内の書込みデータを不揮発性メモリ１０に送信する。不揮発性メモリ１０は、受信した書込みデータを不揮発性メモリ１０内のページバッファ（図示せず）に記憶させる（データイン）。不揮発性メモリ１０は、ページバッファに記憶された書込みデータに基づき、書込み対象のセルユニットＣＵへの書込み処理を実行する。
Ｓ１１の書込み処理が終了すると、メモリコントローラ３０は、メモリ管理情報２２内の有効フラグを更新する（Ｓ１２）。具体的には、Ｓ１１の処理によって有効なデータが書き込まれた物理ブロックＰＢＬＫに対応する有効フラグが“ｆａｌｓｅ”から“ｔｒｕｅ”に更新される。これにより、メモリコントローラ３０は、補正量算出処理の対象となり得る物理ブロックＰＢＬＫを管理することができる。
Ｓ１２の処理が終了すると、書込み処理を含む一連の処理は終了となる（終了）。
１．２．２ 判定処理及び補正量算出処理
図１０は、第１実施形態に係るメモリシステムにおける判定処理及び補正量算出処理を含む一連の処理の一例を示すフローチャートである。判定処理及び補正量算出処理を含む一連の処理は、補正量算出処理の実行可否を判定する処理（判定処理）の開始条件に応じて実行される。図１０の例では、判定処理の開始条件は、メモリコントローラ３０がホスト読出し要求を受信することである。
すなわち、ホスト機器２からホスト読出し要求を受信すると（開始）、メモリコントローラ３０は、読出し対象のセルユニットＣＵに対する読出し処理を不揮発性メモリ１０に実行させる（Ｓ２１）。
Ｓ２１の読出し処理に際して、メモリコントローラ３０は、読出し電圧の補正量を不揮発性メモリ１０に送信する。読出し対象のセルユニットＣＵが代表セルユニットＣＵである場合、メモリコントローラ３０は、当該代表セルユニットＣＵに対応する代表補正量ΔＶａを不揮発性メモリ１０に送信する。読出し対象のセルユニットＣＵが代表セルユニットＣＵ以外のセルユニットＣＵである場合、メモリコントローラ３０は、代表補正量ΔＶａに基づいて当該セルユニットＣＵに対応する換算補正量ΔＶｂを算出し、不揮発性メモリ１０に送信する。
不揮発性メモリ１０は、受信した代表補正量ΔＶａ又は換算補正量ΔＶｂに基づき、読出し対象のセルユニットＣＵからの読出し処理を実行する。不揮発性メモリ１０は、読出しデータをメモリコントローラ３０に送信する。
メモリコントローラ３０は、受信した読出しデータをバッファメモリ３２内に一時的に記憶する。また、メモリコントローラ３０は、受信した読出しデータに対してエラー検出処理、及びエラー訂正処理を実行することにより、エラー訂正済みデータを生成する。そして、メモリコントローラ３０は、エラー訂正済みデータをホスト機器２に送信する。つまり、メモリコントローラ３０は、受信した読出しデータに基づくデータを、ホスト機器２に送信する。
メモリコントローラ３０は、Ｓ２１の読出し処理の対象となった物理ブロックＰＢＬＫが、補正対象ブロックであるか否かを判定する（Ｓ２２）。具体的には、メモリコントローラ３０は、メモリ管理情報２２を参照し、ポインタｐｔｒが指す物理ブロックＰＢＬＫが読出し対象のセルユニットＣＵが含まれる物理ブロックＰＢＬＫであるか否かを判定する。
読出し対象の物理ブロックＰＢＬＫが補正対象ブロックでない場合（Ｓ２２；ｎｏ）、判定処理及び補正量算出処理を含む一連の処理は終了となる（終了）。読出し対象の物理ブロックＰＢＬＫが補正対象ブロックである場合（Ｓ２２；ｙｅｓ）、メモリコントローラ３０は、読出し対象のセルユニットＣＵが代表セルユニットＣＵであるか否かを更に判定する（Ｓ２３）。具体的には、メモリコントローラ３０は、Ｓ２１の処理に際して、不揮発性メモリ１０に代表補正量ΔＶａを送信したか否かを判定する。
読出し対象のセルユニットＣＵが代表セルユニットＣＵでない場合（Ｓ２３；ｎｏ）、判定処理及び補正量算出処理を含む一連の処理は終了となる（終了）。読出し対象のセルユニットＣＵが代表セルユニットＣＵである場合（Ｓ２３；ｙｅｓ）、メモリコントローラ３０は、読出し対象のセルユニットＣＵに対する追加の読出し処理を不揮発性メモリ１０に実行させる（Ｓ２４）。Ｓ２４の読出し処理は、Ｓ２１の読出し処理で読み出されたページとは異なるページの読出し処理である。例えば、Ｓ２１の読出し処理で下位ページが読み出された場合、Ｓ２４の読出し処理では、同一のセルユニットＣＵの上位ページが読み出される。メモリコントローラ３０は、Ｓ２４の読出し処理によって受信した読出しデータを、バッファメモリ３２内に一時的に記憶する。
Ｓ２１及びＳ２４の読出し処理による読出しデータに基づき、メモリコントローラ３０は、読出し対象のセルユニットＣＵ（すなわち、代表セルユニットＣＵ）に対する補正量算出処理を実施する（Ｓ２５）。これにより、メモリコントローラ３０は、読出し対象のセルユニットＣＵの代表補正量ΔＶａを算出する。
メモリコントローラ３０は、Ｓ２５の処理で算出された代表補正量ΔＶａを揮発性メモリ２０内の代表補正量情報２１に記憶させる（Ｓ２６）。これにより、補正対象ブロックの代表補正量ΔＶａが最適な状態に更新される。
メモリコントローラ３０は、メモリ管理情報２２を参照し、補正対象ブロックとなった物理ブロックＰＢＬＫとは別の有効ブロックをポインタｐｔｒが指すまで、ポインタｐｔｒをインクリメントする（Ｓ２７）。これにより、次回の補正量算出処理を含む一連の処理における補正対象ブロックは、今回の補正量算出処理を含む一連の処理における補正対象ブロックとは異なる物理ブロックＰＢＬＫとなる。
Ｓ２７の処理が終わると、判定処理及び補正量算出処理を含む一連の処理は終了となる（終了）。
１．２．３ 補正量算出処理の詳細
Ｓ２５の補正量算出処理の詳細について説明する。以下では、読出し電圧のデフォルト値を使用して読み出されたデータに基づく補正量算出処理について説明する。
Ｓ２４の処理の後、ＥＣＣ回路３４は、Ｓ２１及びＳ２４の読出し処理によって読み出されたデータの各々に対して、エラー検出処理を実行する。これにより、読出し電圧補正回路３５は、読出しデータのカラムアドレス毎に、訂正前のデータ列と、訂正後のデータ列と、を把握できる。このため、読出し電圧補正回路３５は、読出しデータのカラムアドレス毎に、書き込まれた際の（真の）状態と、読み出された際の（誤りを含み得る）状態と、を把握できる。具体的には、例えば、読出し電圧補正回路３５は、“Ａ”状態として書き込まれたデータが“Ｅｒ”状態として誤って読み出されたメモリセル数Ｅ１２を把握できる。また、読出し電圧補正回路３５は、“Ｅｒ”状態として書き込まれたデータが“Ａ”状態として誤って読み出されたメモリセル数Ｅ２１を把握できる。
図１１は、第１実施形態に係るメモリシステムにおける補正量算出処理の詳細を示す模式図である。図１１の例では、読出し電圧ＶＡの補正量を算出する場合が示される。図１１において、“Ａ”状態として書き込まれたデータが“Ｅｒ”状態として誤って読み出されたメモリセル数Ｅ１２は、図１３（Ａ）～図１３（Ｃ）における領域（ａ）の面積に相当する。また、“Ｅｒ”状態として書き込まれたデータが“Ａ”状態として誤って読み出されたメモリセル数Ｅ２１は、図１３（Ａ）～図１３（Ｃ）における領域（ｂ）の面積に相当する。
図１１（Ａ）では、読出し電圧ＶＡが“Ｅｒ”状態及び“Ａ”状態に対応する２つの閾値電圧分布の交差する位置における閾値電圧ＶＡｏｐｔと等しい場合が示される。図１１（Ａ）の場合、領域（ａ）の面積と、領域（ｂ）の面積とは、等しくなる。この場合、“Ｅｒ”状態と“Ａ”状態との間で発生するエラービット数Ｅ（＝Ｅ１２＋Ｅ２１）は最小となることが期待される。このため、読出し電圧補正回路３５は、読出し電圧ＶＡが更新不要であると判定する。つまり、読出し電圧補正回路３５は、“０”の補正量ΔＶＡを算出する（ΔＶＡ＝０）。
図１１（Ｂ）では、読出し電圧ＶＡが“Ｅｒ”状態及び“Ａ”状態に対応する２つの閾値電圧分布の交差する位置における閾値電圧ＶＡｏｐｔよりも高電圧側に位置する場合が示される。図１１（Ｂ）の場合、領域（ａ）の面積は、領域（ｂ）の面積よりも大きくなる。この場合、エラービット数Ｅは、図１１（Ａ）の場合のエラービット数Ｅよりも多くなり、好ましくない。このため、読出し電圧補正回路３５は、読出し電圧ＶＡを電圧ＶＡｏｐｔに近づけるように、低電圧側にシフトさせる。つまり、読出し電圧補正回路３５は、負の補正量ΔＶＡを算出する（ΔＶＡ＜０）。
図１１（Ｃ）では、読出し電圧ＶＡが“Ｅｒ”状態及び“Ａ”状態に対応する２つの閾値電圧分布の交差する位置における閾値電圧ＶＡｏｐｔよりも低電圧側に位置する場合が示される。図１１（Ｃ）の場合、領域（ａ）の面積は、領域（ｂ）の面積よりも小さくなる。この場合、エラービット数Ｅは、図１１（Ａ）の場合のエラービット数Ｅよりも多くなり、好ましくない。このため、読出し電圧補正回路３５は、読出し電圧ＶＡを電圧ＶＡｏｐｔに近づけるように、高電圧側にシフトさせる。つまり、読出し電圧補正回路３５は、正の補正量ΔＶＡを算出する（ΔＶＡ＞０）。
なお、領域（ａ）の面積及び領域（ｂ）の面積の差の絶対値は、読出し電圧ＶＡが閾値電圧ＶＡｏｐｔから離れるほど大きくなることが期待される。このため、読出し電圧補正回路３５は、読出し電圧ＶＡの補正量ΔＶＡを、領域（ａ）の面積及び領域（ｂ）の面積の比の大きさに応じて決定する。これにより、閾値電圧分布の重複の度合いに応じて適切な補正量を決定することができ、閾値電圧ＶＡｏｐｔに近づくように補正量ΔＶＡを算出することができる。
なお、図示は省略されるが、他の読出し電圧ＶＢ及びＶＣについても、読出し電圧ＶＡの場合と同様に補正量ΔＶＢ及びΔＶＣが算出される。
以上のように動作することにより、代表セルユニットＣＵから読み出されたデータに基づいて、代表補正量情報２１に記憶される代表補正量ΔＶａが更新される。そして、以降の読出し処理では、更新された代表補正量ΔＶａを読出し電圧のデフォルト値に加えた値を、新たな読出し電圧として使用することができる。
なお、補正量ΔＶＡｐｒｅを読出し電圧ＶＡのデフォルト値ＶＡ０に加えた値（ＶＡ０＋ΔＶＡｐｒｅ）を使用して読み出されたデータに基づく補正量算出処理では、補正量ΔＶＡｐｒｅは、以下のような補正量ΔＶＡｐｏｓｔに更新される。すなわち、図１１（Ａ）のように、領域（ａ）の面積と領域（ｂ）の面積とが等しい場合、補正量ΔＶＡの更新は不要である。このため、補正量ΔＶＡｐｏｓｔ＝補正量ΔＶＡｐｒｅとなる。図１１（Ｂ）のように、領域（ａ）の面積が領域（ｂ）の面積よりも大きい場合、補正量ΔＶＡｐｏｓｔは、補正量ΔＶＡｐｒｅよりも低い値に更新される。図１１（Ｃ）のように、領域（ａ）の面積が領域（ｂ）の面積よりも小さい場合、補正量ΔＶＡｐｏｓｔは、補正量ΔＶＡｐｒｅよりも高い値に更新される。
１．３ 第１実施形態に係る効果
第１実施形態によれば、メモリコントローラ３０は、物理ブロックＰＢＬＫの１つを指すポインタｐｔｒを定義する。ポインタｐｔｒによって指し示された物理ブロックＰＢＬＫは、補正対象ブロックとなる。これにより、メモリコントローラ３０は、補正量算出処理の実行可否を判定する前に、補正量算出処理の実行対象となる物理ブロックＰＢＬＫを選択することができる。
また、メモリコントローラ３０は、ホスト読出し要求を受信した場合、判定処理及び補正量算出処理を含む一連の処理を開始する。そして、メモリコントローラ３０は、読出し対象が補正対象ブロック内の代表セルユニットＣＵである場合、当該補正対象ブロックに関する補正量算出処理を実行する。具体的には、メモリコントローラ３０は、代表セルユニットＣＵに対応する代表補正量ΔＶａを使用して代表セルユニットＣＵから必要なデータを読み出し、当該データに基づいて代表補正量ΔＶａを更新する。これにより、補正対象ブロックの代表補正量ΔＶａを最適な状態に保つことができる。
また、メモリコントローラ３０は、補正量算出処理の後、補正対象ブロックとなった物理ブロックＰＢＬＫとは別の有効ブロックをポインタｐｔｒが指すまで、ポインタｐｔｒをインクリメントする。これにより、全ての有効ブロックに関する補正量算出処理が同程度の頻度で実行されるように、補正対象ブロックを巡回させることができる。加えて、ホスト読出し要求によって読み出されたデータを補正量算出処理に流用できるため、補正量算出処理に要する処理量の増加を抑制できる。したがって、読出し電圧の管理負荷の増加を抑制できる。
１．４ 第１実施形態の変形例
上述の第１実施形態は、ホスト読出し要求の読出し対象が補正対象ブロック内の代表セルユニットＣＵである場合について説明したが、これに限られない。例えば、読出し対象は、補正対象ブロック内の代表セルユニットＣＵ以外のセルユニットＣＵであってもよい。
図１２は、第１実施形態の変形例に係るメモリシステムにおける判定処理及び補正量算出処理を含む一連の処理の一例を示すフローチャートである。図１２は、第１実施形態の図１０に対応する。図１２の例では、図１０と同様、判定処理の開始条件は、メモリコントローラ３０がホスト読出し要求を受信することである。
すなわち、ホスト機器２からホスト読出し要求を受信すると（開始）、メモリコントローラ３０は、読出し対象のセルユニットＣＵに対する読出し処理を不揮発性メモリ１０に実行させる（Ｓ３１）。Ｓ３１の処理は、図１０のＳ２１の処理と同等であるため、説明を省略する。
メモリコントローラ３０は、Ｓ２１の読出し処理の対象となった物理ブロックＰＢＬＫが、補正対象ブロックであるか否かを判定する（Ｓ３２）。具体的には、メモリコントローラ３０は、メモリ管理情報２２を参照し、ポインタｐｔｒが指す物理ブロックＰＢＬＫが読出し対象のセルユニットＣＵが含まれる物理ブロックＰＢＬＫであるか否かを判定する。
読出し対象の物理ブロックＰＢＬＫが補正対象ブロックでない場合（Ｓ３２；ｎｏ）、判定処理及び補正量算出処理を含む一連の処理は終了となる（終了）。読出し対象の物理ブロックＰＢＬＫが補正対象ブロックである場合（Ｓ３２；ｙｅｓ）、メモリコントローラ３０は、読出し対象のセルユニットＣＵに対する追加の読出し処理を不揮発性メモリ１０に実行させる（Ｓ３３）。Ｓ３３の読出し処理は、Ｓ３１の読出し処理で読み出されたページとは異なるページの読出し処理である。例えば、Ｓ３１の読出し処理で下位ページが読み出された場合、Ｓ３３の読出し処理では、同一のセルユニットＣＵの上位ページが読み出される。メモリコントローラ３０は、Ｓ３３の読出し処理によって受信した読出しデータを、バッファメモリ３２内に一時的に記憶する。
Ｓ３１及びＳ３３の読出し処理による読出しデータに基づき、メモリコントローラ３０は、読出し対象のセルユニットＣＵに対する補正量算出処理を実施する（Ｓ３４）。これにより、メモリコントローラ３０は、読出し対象のセルユニットＣＵの補正量を算出する。
補正量算出処理が終了すると、メモリコントローラ３０は、読出し対象のセルユニットＣＵが代表セルユニットＣＵであるか否かを判定する（Ｓ３５）。具体的には、メモリコントローラ３０は、Ｓ３１の処理に際して、不揮発性メモリ１０に代表補正量ΔＶａを送信したか否かを判定する。
読出し対象のセルユニットＣＵが代表セルユニットＣＵでない場合（Ｓ３５；ｎｏ）、メモリコントローラ３０は、Ｓ３４の補正量算出処理において算出した補正量を代表補正量ΔＶａに換算する（Ｓ３６）。具体的には、メモリコントローラ３０は、Ｓ３４の補正量算出処理において算出した補正量を、読出し対象のセルユニットＣＵに関する換算補正量ΔＶｂとみなす。上述の通り、メモリコントローラ３０は、ＲＯＭに記憶された換算情報を用いて、任意のセルユニットＣＵに関する換算補正量ΔＶｂと、対応する代表補正量ΔＶａとを相互に換算可能である。このため、メモリコントローラ３０は、当該換算情報に基づき、Ｓ３４の補正量算出処理において算出した補正量を代表補正量ΔＶａに換算する。読出し対象のセルユニットＣＵが代表セルユニットＣＵである場合（Ｓ３５；ｙｅｓ）、Ｓ３４の補正量算出処理において算出した補正量は、代表補正量ΔＶａであるため、Ｓ３６の処理は省略される。
Ｓ３６の処理の後、メモリコントローラ３０は、Ｓ３４又はＳ３６の処理で算出された代表補正量ΔＶａを揮発性メモリ２０内の代表補正量情報２１に記憶させる（Ｓ３７）。これにより、補正対象ブロックの代表補正量ΔＶａが最適な状態に更新される。
メモリコントローラ３０は、メモリ管理情報２２を参照し、補正対象ブロックとなった物理ブロックＰＢＬＫとは別の有効ブロックをポインタｐｔｒが指すまで、ポインタｐｔｒをインクリメントする（Ｓ３８）。これにより、次回の補正量算出処理を含む一連の処理における補正対象ブロックは、今回の補正量算出処理を含む一連の処理における補正対象ブロックとは異なる物理ブロックＰＢＬＫとなる。
Ｓ３８の処理が終わると、判定処理及び補正量算出処理を含む一連の処理は終了となる（終了）。
第１実施形態の変形例によれば、メモリコントローラ３０は、読出し対象が代表セルユニットＣＵ以外のセルユニットＣＵである場合でも、補正対象ブロックに関する補正量算出処理を実行する。具体的には、メモリコントローラ３０は、換算補正量ΔＶｂを使用して読出し対象のセルユニットＣＵから必要なデータを読み出す。メモリコントローラ３０は、当該データに基づいて補正量算出処理を実行し、換算補正量ΔＶｂを更新する。メモリコントローラ３０は、換算情報を使用して、更新された換算補正量ΔＶｂから、新たな代表補正量ΔＶａを算出する。そして、メモリコントローラ３０は、当該新たな代表補正量ΔＶａで代表補正量ΔＶａを更新する。これにより、補正対象ブロックの代表補正量ΔＶａを最適な状態に保つことができる。
２． 第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態は、補正対象ブロックを示すポインタｐｔｒが定義されない点において、第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
２．１ メモリ管理情報
図１３は、第２実施形態に係るメモリシステムのメモリ管理情報の構成を示す図である。図１３は、第１実施形態の図８に対応する。
図１３に示すように、メモリ管理情報２２には、有効フラグに加え、残読出し数が記憶される。残読出し数は、対応する有効な物理ブロックＰＢＬＫに関する補正量算出処理の実行が許可されるまでに実行される読出し処理の回数を示す。すなわち、メモリコントローラ３０は、有効フラグが“ｔｒｕｅ”である物理ブロックＰＢＬＫの残読出し数が０になると、当該物理ブロックＰＢＬＫに関する補正量算出処理を実行することができる。
なお、第２実施形態に係るメモリ管理情報２２には、ポインタｐｔｒは定義されない。すなわち、第２実施形態では、補正対象ブロックは、判定処理によって補正量算出処理を実行すると判定される際に、同時に決定される。この点において、第２実施形態は、補正量算出処理の実行可否を判定する判定処理の前に、補正対象ブロックがポインタｐｔｒによって決定される第１実施形態とは、異なる。
２．２ 書込み処理
図１４は、第２実施形態に係るメモリシステムにおける書込み処理を含む一連の処理の一例を示すフローチャートである。図１４では、第１実施形態の図１０に、処理Ｓ１３が更に追加される。
図１４のＳ１１及びＳ１２の処理は、図１０のＳ１１及びＳ１２の処理と同等である。すなわち、書込み条件が満たされると（開始）、メモリコントローラ３０は、書込み対象のセルユニットＣＵに対する書込み処理を不揮発性メモリ１０に実行させる（Ｓ１１）。Ｓ１１の書込み処理が終了すると、メモリコントローラ３０は、メモリ管理情報２２内の有効フラグを更新する（Ｓ１２）。
Ｓ１２の処理が終了すると、メモリコントローラ３０は、メモリ管理情報２２内の残読出し数を初期化する（Ｓ１３）。具体的には、Ｓ１２の処理によって有効フラグが“ｆａｌｓｅ”から“ｔｒｕｅ”に更新された物理ブロックＰＢＬＫに対応する残読出し数を、１以上の任意の値（例えば、３）に初期化する。残読出し数が３に初期化された場合、当該物理ブロックＰＢＬＫを読出し対象とする読出し処理が３回実行されると、当該物理ブロックＰＢＬＫが補正対象ブロックとなる。
Ｓ１３の処理が終了すると、書込み処理を含む一連の処理は終了となる（終了）。
２．３ 判定処理及び補正量算出処理
図１５は、第２実施形態に係るメモリシステムにおける判定処理及び補正量算出処理を含む一連の処理の一例を示すフローチャートである。図１５は、第１実施形態の変形例の図１２に対応する。
図１５の例では、判定処理の開始条件は、メモリコントローラ３０が読出しコマンドを発行することである。読出しコマンドは、ホスト読出し要求を受信した場合に限らず、メモリコントローラ３０の内部処理において読出し処理を実行する場合にも発行され得る。このため、内部処理に伴う読出し処理の場合は、メモリコントローラ３０が、不揮発性メモリ１０から読み出されたデータを受信しない（不揮発性メモリ１０が読み出したデータをメモリコントローラ３０に送信しない）場合も含む。また、内部処理に伴う読出し処理の場合は、メモリコントローラ３０が、不揮発性メモリ１０から受信したデータに基づくデータをホスト機器２に送信しない場合も含む。
図１５に示すように、メモリコントローラ３０が読出しコマンドを発行すると（開始）、メモリコントローラ３０は、読出し対象のセルユニットＣＵに対する読出し処理を不揮発性メモリ１０に実行させる（Ｓ４１）。
不揮発性メモリ１０は、読出し対象のセルユニットＣＵからの読出し処理を実行する。上述の通り、不揮発性メモリ１０は、発行された読出しコマンドに応じて、読出しデータをメモリコントローラ３０に送信してもよいし、送信しなくてもよい。読出しデータをメモリコントローラ３０に送信しない場合、不揮発性メモリ１０は、読出しコマンドに伴う読出し処理が終了した旨をメモリコントローラ３０に通知してもよい。
不揮発性メモリ１０から読出しデータを受信した場合、メモリコントローラ３０は、読出しデータをバッファメモリ３２内に一時的に記憶する。ホスト機器２から読出し要求を受信している場合、メモリコントローラ３０は、不揮発性メモリ１０から受信した読出しデータに基づくデータをホスト機器２に送信する。
Ｓ４１の処理が終了すると、メモリコントローラ３０は、読出し対象の物理ブロックＰＢＬＫの残読出し数をデクリメントする（Ｓ４２）。
そして、メモリコントローラ３０は、読出し対象の物理ブロックＰＢＬＫの残読出し数が、Ｓ４２のデクリメント処理によって０となったか否かを判定する（Ｓ４３）。
読出し対象の物理ブロックＰＢＬＫの残読出し数が０でない場合（Ｓ４３；ｎｏ）、メモリコントローラ３０は、補正対象ブロックがないと判定する。これにより、判定処理及び補正量算出処理を含む一連の処理は終了となる（終了）。
読出し対象の物理ブロックＰＢＬＫの残読出し数が０である場合（Ｓ４３；ｙｅｓ）、メモリコントローラ３０は、読出し対象のセルユニットＣＵを含む物理ブロックＰＢＬＫが補正対象ブロックであると判定する。そして、メモリコントローラ３０は、読出し対象のセルユニットＣＵに対する追加の読出し処理を不揮発性メモリ１０に実行させる（Ｓ４４）。Ｓ４１の読出し処理でメモリコントローラ３０が不揮発性メモリ１０から読出しデータを受信した場合、Ｓ４４の読出し処理は、Ｓ４１の読出し処理で読み出されたページとは異なるページの読出し処理である。Ｓ４１の読出し処理でメモリコントローラ３０が不揮発性メモリ１０から読出しデータを受信しなかった場合、Ｓ４４の読出し処理は、読出し対象のセルユニットＣＵの全てのページの読出し処理である。メモリコントローラ３０は、Ｓ４４の読出し処理によって受信した読出しデータを、バッファメモリ３２内に一時的に記憶する。
Ｓ４１及びＳ４４の読出し処理による読出しデータに基づき、メモリコントローラ３０は、読出し対象のセルユニットＣＵに対する補正量算出処理を実施する（Ｓ４５）。これにより、メモリコントローラ３０は、読出し対象のセルユニットＣＵの補正量を算出する。
以降のＳ４６～Ｓ４８の処理は、図１２のＳ３５～３７の処理と同等である。すなわち、補正量算出処理が終了すると、メモリコントローラ３０は、読出し対象のセルユニットＣＵが代表セルユニットＣＵであるか否かを判定する（Ｓ４６）。読出し対象のセルユニットＣＵが代表セルユニットＣＵでない場合（Ｓ４６；ｎｏ）、メモリコントローラ３０は、Ｓ４５の補正量算出処理において算出した補正量を代表補正量ΔＶａに換算する（Ｓ４７）。読出し対象のセルユニットＣＵが代表セルユニットＣＵである場合（Ｓ４６；ｙｅｓ）、Ｓ４５の補正量算出処理において算出した補正量は、代表補正量ΔＶａであるため、Ｓ４７の処理は省略される。Ｓ４７の処理の後、メモリコントローラ３０は、Ｓ４５又はＳ４７の処理で算出された代表補正量ΔＶａを揮発性メモリ２０内の代表補正量情報２１に記憶させる（Ｓ４８）。これにより、補正対象ブロックの代表補正量ΔＶａが最適な状態に更新される。
Ｓ４８の処理が終わると、判定処理及び補正量算出処理を含む一連の処理は終了となる（終了）。
２．４ 第２実施形態に係る効果
第２実施形態によれば、メモリコントローラ３０は、読出しコマンドを発行した場合、判定処理及び補正量算出処理を含む一連の処理を開始する。これにより、メモリコントローラ３０は、補正量算出処理を実行すると判定する際に、補正量算出処理の実行対象となる物理ブロックＰＢＬＫを選択することができる。
補足すると、メモリコントローラ３０は、ホスト読出し要求によらず、内部処理として読出しコマンドを発行し得る。例えば、メモリコントローラ３０は、読出し電圧の安定性を向上させるために、不揮発性メモリ１０に定期的に読出し処理を実行させる場合がある。このような定期的な読出し処理で読み出されたデータは、正しく読み出されたか否かが問われないため、メモリコントローラ３０及びホスト機器２に送信されない。一方、ホスト読出し要求に伴う読出し処理で読み出されたデータは、正しく読み出されることが要求される。
第２実施形態によれば、メモリコントローラ３０は、内部処理を含む読出し処理の実行に応じて、読出し対象の物理ブロックＰＢＬＫに対応する残読出し数をデクリメントする。そして、メモリコントローラ３０は、残読出し数が０となった物理ブロックＰＢＬＫに関する補正量算出処理を実行する。このため、有効ブロックに対して定期的に実行される内部処理を利用して、ホスト読出し要求を受信する前に、補正量算出処理を実行することができる。したがって、ホスト読出し要求を受信する際に、読出し電圧を最適な状態に保つことができる。
２．５ 第２実施形態の第１変形例
上述の第２実施形態は、読出しコマンドの発行数が閾値に達した物理ブロックＰＢＬＫに対して補正量算出処理を実行する場合について説明したが、これに限られない。例えば、読出し対象のアドレスが特定のアドレスにヒットした場合に、当該読出し対象の物理ブロックＰＢＬＫに対して補正量算出処理を実行してもよい。
図１６は、第２実施形態の第１変形例に係るメモリシステムのメモリ管理情報の構成を示す図である。図１６は、第２実施形態の図１３に対応する。
メモリ管理情報２２には、有効フラグに加え、指定アドレスが記憶される。メモリコントローラ３０は、指定アドレスを含む読出しコマンドを発行した場合、当該指定アドレスに対応する物理ブロックＰＢＬＫに関する補正量算出処理を実行することができる。
図１６の例では、指定アドレスは、＜ｘ、ｙ、ｚ＞の形式で記載される。ここで、ｘは、ワード線ＷＬｘを示す。ｙは、ストリングユニットＳＵｙを示す。ｚは、上位ページＵ又は下位ページＬを示す。すなわち、図１６の例では、物理ブロックＰＢＬＫ０は、ワード線ＷＬ２及びストリングユニットＳＵ０の組に対応するセルユニットＣＵの上位ページを読出し対象とする読出しコマンドが発行された場合、補正対象ブロックとなる。物理ブロックＰＢＬＫ１は、ワード線ＷＬ５及びストリングユニットＳＵ２の組に対応するセルユニットＣＵの下位ページを読出し対象とする読出しコマンドが発行された場合、補正対象ブロックとなる。物理ブロックＰＢＬＫ２は、ワード線ＷＬ０及びストリングユニットＳＵ３の組に対応するセルユニットＣＵの下位ページを読出し対象とする読出しコマンドが発行された場合、補正対象ブロックとなる。物理ブロックＰＢＬＫ３は、ワード線ＷＬ７及びストリングユニットＳＵ１の組に対応するセルユニットＣＵの上位ページを読出し対象とする読出しコマンドが発行された場合、補正対象ブロックとなる。
図１７は、第２実施形態の第１変形例に係るメモリシステムにおける判定処理及び補正量算出処理を含む一連の処理の一例を示すフローチャートである。図１７は、第２実施形態の図１５に対応する。
図１７の例では、判定処理の開始条件は、図１５の場合と同様、メモリコントローラ３０が読出しコマンドを発行することである。
図１７のＳ５１の処理は、図１５のＳ４１の処理と同等である。すなわち、メモリコントローラ３０が読出しコマンドを発行すると（開始）、メモリコントローラ３０は、読出し対象のセルユニットＣＵに対する読出し処理を不揮発性メモリ１０に実行させる（Ｓ５１）。不揮発性メモリ１０は、発行された読出しコマンドに応じて、読出しデータをメモリコントローラ３０に送信してもよいし、送信しなくてもよい。不揮発性メモリ１０から読出しデータを受信した場合、メモリコントローラ３０は、読出しデータをバッファメモリ３２内に一時的に記憶する。
Ｓ５１の処理が終了すると、メモリコントローラ３０は、読出し対象の読出しコマンドに含まれるアドレスが指定アドレスと一致するか否かを判定する（Ｓ５２）。
読出し対象の読出しコマンドに含まれるアドレスが指定アドレスと一致しない場合（Ｓ５２；ｎｏ）、メモリコントローラ３０は、補正対象ブロックがないと判定する。これにより、判定処理及び補正量算出処理を含む一連の処理は終了となる（終了）。
読出し対象の読出しコマンドに含まれるアドレスが指定アドレスと一致する場合（Ｓ５２；ｙｅｓ）、メモリコントローラ３０は、読出し対象のセルユニットＣＵを含む物理ブロックＰＢＬＫが補正対象ブロックであると判定する。そして、メモリコントローラ３０は、読出し対象のセルユニットＣＵに対する追加の読出し処理を不揮発性メモリ１０に実行させる（Ｓ５３）。Ｓ５１の読出し処理でメモリコントローラ３０が不揮発性メモリ１０から読出しデータを受信した場合、Ｓ５３の読出し処理は、Ｓ５１の読出し処理で読み出されたページとは異なるページの読出し処理である。Ｓ５１の読出し処理でメモリコントローラ３０が不揮発性メモリ１０から読出しデータを受信しなかった場合、Ｓ５３の読出し処理は、読出し対象のセルユニットＣＵの全てのページの読出し処理である。メモリコントローラ３０は、Ｓ５３の読出し処理によって受信した読出しデータを、バッファメモリ３２内に一時的に記憶する。
以降のＳ５４～Ｓ５７の処理は、図１５のＳ４５～Ｓ４８の処理と同等である。すなわち、Ｓ５１及びＳ５３の読出し処理による読出しデータに基づき、メモリコントローラ３０は、読出し対象のセルユニットＣＵに対する補正量算出処理を実施する（Ｓ５４）。補正量算出処理が終了すると、メモリコントローラ３０は、読出し対象のセルユニットＣＵが代表セルユニットＣＵであるか否かを判定する（Ｓ５５）。読出し対象のセルユニットＣＵが代表セルユニットＣＵでない場合（Ｓ５５；ｎｏ）、メモリコントローラ３０は、Ｓ５４の補正量算出処理において算出した補正量を代表補正量ΔＶａに換算する（Ｓ５６）。読出し対象のセルユニットＣＵが代表セルユニットＣＵである場合（Ｓ５５；ｙｅｓ）、Ｓ５４の補正量算出処理において算出した補正量は、代表補正量ΔＶａであるため、Ｓ５６の処理は省略される。Ｓ５６の処理の後、メモリコントローラ３０は、Ｓ５４又はＳ５６の処理で算出された代表補正量ΔＶａを揮発性メモリ２０内の代表補正量情報２１に記憶させる（Ｓ５７）。これにより、補正対象ブロックの代表補正量ΔＶａが最適な状態に更新される。
Ｓ５７の処理が終わると、判定処理及び補正量算出処理を含む一連の処理は終了となる（終了）。
第２実施形態の第１変形例によれば、メモリコントローラ３０は、読出しコマンドに含まれるアドレスが指定アドレスと一致する場合、当該指定アドレスに対応する物理ブロックＰＢＬＫに関する補正量算出処理を実行する。このため、有効ブロックに対して定期的に実行される内部処理を利用して、ホスト読出し要求を受信する前に、補正量算出処理を実行することができる。したがって、ホスト読出し要求を受信する際に、読出し電圧を最適な状態に保つことができる。
補足すると、メモリコントローラ３０は、内部処理において、データが正しく読み出せるか否かを判定するために、不揮発性メモリ１０内の全てのページを巡回する読出し処理（パトロール読出し処理）を実行させる場合がある。
図１８は、第２実施形態の第１変形例に係るメモリシステムにおけるパトロール読出し処理及び補正量算出処理の実施タイミングの一例を示す模式図である。図１８では、パトロール読出し処理の実行順番が数字で示される。また、図１８では、図１６のメモリ管理情報２２に基づく指定アドレスがハッチングで示される。
図１８の例では、メモリコントローラ３０は、１番目に巡回するページとして、全ての物理ブロックＰＢＬＫについてアドレス＜０，０，Ｌ＞を選択し、パトロール読出し処理を実行させる。そして、メモリコントローラ３０は、２番目に巡回するページとして、全ての物理ブロックＰＢＬＫについてアドレス＜０，１，Ｌ＞を選択し、パトロール読出し処理を実行させる。このような順番でパトロール読出し処理を巡回させる場合、４番目、２３番目、４１番目、及び６２番目に巡回するページのアドレスが、それぞれ物理ブロックＰＢＬＫ２、ＰＢＬＫ１、ＰＢＬＫ０、及びＰＢＬＫ３の指定アドレスにヒットする。
このように、第２実施形態の第１変形例によれば、指定アドレスを物理ブロックＰＢＬＫ毎に独立に設定することにより、指定アドレスがヒットするタイミング（補正量算出処理の実行タイミング）を独立に設定することができる。このため、全ての物理ブロックＰＢＬＫに対して補正量算出処理を実行しつつ、補正量算出処理の実行タイミングが特定の期間に集中しないように分散させることができる。したがって、補正量算出処理に伴うメモリコントローラ３０の負荷の増加を抑制できる。
２．６ 第２実施形態の第２変形例
第２実施形態の第１変形例は、パトロール読出し処理の実行単位が物理ブロックＰＢＬＫである場合について説明したが、これに限られない。例えば、パトロール読出し処理の実行単位は、複数の物理ブロックＰＢＬＫであってもよい。
図１９は、第２実施形態の第２変形例に係る不揮発性メモリの構成の一例を示すブロック図である。図１９は、第１実施形態の図３に対応する。
図１９に示すように、不揮発性メモリ１０は、複数の論理ブロックＬＢＬＫ（ＬＢＬＫ０、ＬＢＬＫ１、ＬＢＬＫ２、ＬＢＬＫ３、…）を含んでもよい。各論理ブロックＬＢＬＫは、複数の物理ブロックＰＢＬＫを含む。論理ブロックＬＢＬＫに含まれる複数の物理ブロックＰＢＬＫは、それぞれ異なるチップＣｈｉｐに属し得る。
図１９の例では、論理ブロックＬＢＬＫ０は、チップＣｈｉｐ０の物理ブロックＰＢＬＫ０と、チップＣｈｉｐ１の物理ブロックＰＢＬＫ０と、を含む。論理ブロックＬＢＬＫ１は、チップＣｈｉｐ０の物理ブロックＰＢＬＫ１と、チップＣｈｉｐ１の物理ブロックＰＢＬＫ１と、を含む。論理ブロックＬＢＬＫ２は、チップＣｈｉｐ０の物理ブロックＰＢＬＫ２と、チップＣｈｉｐ１の物理ブロックＰＢＬＫ２と、を含む。論理ブロックＬＢＬＫ３は、チップＣｈｉｐ０の物理ブロックＰＢＬＫ３と、チップＣｈｉｐ１の物理ブロックＰＢＬＫ３と、を含む。
メモリコントローラ３０は、論理ブロックＬＢＬＫ単位で、書込み処理及び読出し処理等の各種処理を実行し得る。論理ブロックＬＢＬＫ単位で処理が実行される場合、メモリコントローラ３０は、論理ブロックＬＢＬＫ内の複数の物理ブロックＰＢＬＫに対して並列して処理を実行し得る。また、メモリコントローラ３０は、論理ブロックＬＢＬＫ単位に限らず、物理ブロックＰＢＬＫ単位でも各種処理を実行し得る。
図２０は、第２実施形態の第２変形例に係るメモリシステムのメモリ管理情報の構成を示す図である。図２０は、第２実施形態の図１６に対応する。図２０では、有効フラグが論理ブロックＬＢＬＫ単位で記憶され、指定アドレスが物理ブロックＰＢＬＫ単位で記憶される場合が示される。
具体的には、論理ブロックＬＢＬＫ０に含まれるチップＣｈｉｐ０の物理ブロックＰＢＬＫ０の指定アドレス、及びチップＣｈｉｐ１の物理ブロックＰＢＬＫ０の指定アドレスは、それぞれ＜２，０，Ｕ＞及び＜２，０，Ｌ＞である。論理ブロックＬＢＬＫ１に含まれるチップＣｈｉｐ０の物理ブロックＰＢＬＫ１の指定アドレス、及びチップＣｈｉｐ１の物理ブロックＰＢＬＫ１の指定アドレスは、それぞれ＜５，２，Ｌ＞及び＜５，２，Ｕ＞である。論理ブロックＬＢＬＫ２に含まれるチップＣｈｉｐ０の物理ブロックＰＢＬＫ２の指定アドレス、及びチップＣｈｉｐ１の物理ブロックＰＢＬＫ２の指定アドレスは、それぞれ＜０，３，Ｌ＞及び＜０，３，Ｕ＞である。論理ブロックＬＢＬＫ３に含まれるチップＣｈｉｐ０の物理ブロックＰＢＬＫ３の指定アドレス、及びチップＣｈｉｐ１の物理ブロックＰＢＬＫ３の指定アドレスは、それぞれ＜７，１，Ｕ＞及び＜７，１，Ｌ＞である。
図２１は、第２実施形態の第２変形例に係るメモリシステムにおけるパトロール読出し処理及び補正量算出処理の実施タイミングの一例を示す模式図である。図２１は、第２実施形態の第１変形例の図１８に対応する。
図２１の例では、４番目に巡回するページのアドレスが、チップＣｈｉｐ０の物理ブロックＰＢＬＫ２の指定アドレスにヒットする。９番目に巡回するページのアドレスが、チップＣｈｉｐ１の物理ブロックＰＢＬＫ０の指定アドレスにヒットする。２３番目に巡回するページのアドレスが、チップＣｈｉｐ０の物理ブロックＰＢＬＫ１の指定アドレスにヒットする。３０番目に巡回するページのアドレスが、チップＣｈｉｐ１の物理ブロックＰＢＬＫ３の指定アドレスにヒットする。３６番目に巡回するページのアドレスが、チップＣｈｉｐ１の物理ブロックＰＢＬＫ２の指定アドレスにヒットする。４１番目に巡回するページのアドレスが、チップＣｈｉｐ０の物理ブロックＰＢＬＫ０の指定アドレスにヒットする。５５番目に巡回するページのアドレスが、チップＣｈｉｐ１の物理ブロックＰＢＬＫ１の指定アドレスにヒットする。６２番目に巡回するページのアドレスが、チップＣｈｉｐ０の物理ブロックＰＢＬＫ３の指定アドレスにヒットする。
このように、第２実施形態の第２変形例によれば、パトロール読出し処理が論理ブロックＬＢＬＫ単位で実行される場合でも、指定アドレスが物理ブロックＰＢＬＫ毎に独立に設定される。これにより、指定アドレスがヒットするタイミング（補正量算出処理の実行タイミング）を物理ブロックＰＢＬＫ毎に独立に設定することができる。このため、同一の論理ブロックＬＢＬＫに含まれる複数の物理ブロックＰＢＬＫの補正量算出処理の実行タイミングが特定の期間に集中しないように分散させることができる。したがって、補正量算出処理に伴うメモリコントローラ３０の負荷の増加を抑制できる。
３． 第３実施形態
次に、第３実施形態に係るメモリシステムについて説明する。第３実施形態は、補正対象ブロックを示すポインタｐｔｒが定義される点においては、第１実施形態と同等である。一方、第３実施形態は、判定処理の開始条件がホスト読出し要求の受信に限らず、任意のホスト要求の受信である点において、第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
３．１ 判定処理及び補正量算出処理
図２２は、第３実施形態に係るメモリシステムにおける判定処理及び補正量算出処理を含む一連の処理の一例を示すフローチャートである。図２２は、第１実施形態の変形例の図１２に対応する。
図２２の例では、判定処理の開始条件は、メモリコントローラ３０がホスト要求を受信することである。ホスト要求は、ホスト読出し要求に限らず、ホスト機器２からの任意の要求を含む。
図２２に示すように、メモリコントローラ３０がホスト要求を受信すると（開始）、メモリコントローラ３０は、受信したホスト要求に基づく処理を実行する（Ｓ６１）。例えば、ホスト要求がホスト読出し要求である場合、Ｓ６１の処理は、図１２のＳ３１の処理と同等である。
Ｓ６１の処理が終了すると、メモリコントローラ３０は、累積要求数ＮＲをインクリメントする（Ｓ６２）。累積要求数ＮＲは、例えば、初期化されて０になる、０以上の整数である。
そして、メモリコントローラ３０は、Ｓ６１の処理によってインクリメントされた累積要求数ＮＲが、閾値ＴＨ以上となったか否かを判定する（Ｓ６３）。
累積要求数ＮＲが閾値ＴＨ以上でない場合（Ｓ６３；ｎｏ）、判定処理及び補正量算出処理を含む一連の処理は終了となる（終了）。累積要求数ＮＲが閾値ＴＨ以上である場合（Ｓ６３；ｙｅｓ）、ポインタｐｔｒが指し示す補正対象ブロックの代表セルユニットＣＵが、読出し対象のセルユニットＣＵであると判定する。そして、メモリコントローラ３０は、補正対象ブロックの代表セルユニットＣＵに対する追加の読出し処理を不揮発性メモリ１０に実行させる（Ｓ６４）。
Ｓ６１の処理が補正対象ブロックの代表セルユニットＣＵに対する読出し処理であった場合、Ｓ６４の読出し処理は、Ｓ６１の読出し処理で読み出されたページとは異なるページの読出し処理である。Ｓ６１の処理が読出し処理以外の処理、又は補正対象ブロックの代表セルユニットＣＵ以外のセルユニットＣＵに対する読出し処理であった場合、Ｓ６４の読出し処理は、補正対象ブロックの代表セルユニットＣＵの全てのページの読出し処理である。メモリコントローラ３０は、Ｓ６４の読出し処理によって受信した読出しデータを、バッファメモリ３２内に一時的に記憶する。
Ｓ６１及びＳ６４の読出し処理による読出しデータに基づき、メモリコントローラ３０は、補正対象ブロックの代表セルユニットＣＵに対する補正量算出処理を実施する（Ｓ６５）。これにより、メモリコントローラ３０は、補正対象ブロックの代表補正量ΔＶａを算出する。
メモリコントローラ３０は、Ｓ６５の処理で算出された代表補正量ΔＶａを揮発性メモリ２０内の代表補正量情報２１に記憶させる（Ｓ６６）。これにより、補正対象ブロックの代表補正量ΔＶａが最適な状態に更新される。
メモリコントローラ３０は、メモリ管理情報２２を参照し、補正対象ブロックとなった物理ブロックＰＢＬＫとは別の有効ブロックをポインタｐｔｒが指すまで、ポインタｐｔｒをインクリメントする（Ｓ６７）。これにより、次回の補正量算出処理を含む一連の処理における補正対象ブロックは、今回の補正量算出処理を含む一連の処理における補正対象ブロックとは異なる物理ブロックＰＢＬＫとなる。
メモリコントローラ３０は、累積要求数ＮＲを０に初期化する（Ｓ６８）。これにより、次の補正対象ブロックに関する補正量算出処理は、少なくとも閾値ＴＨ以上のホスト要求を受信した後となる。
Ｓ６８の処理が終わると、判定処理及び補正量算出処理を含む一連の処理は終了となる（終了）。
３．２ 第３実施形態に係る効果
第３実施形態によれば、メモリコントローラ３０は、ホスト要求を受信した場合、判定処理及び補正量算出処理を含む一連の処理を開始する。そして、メモリコントローラ３０は、ホスト要求の累積要求数ＮＲが閾値ＴＨ以上である場合、ポインタｐｔｒが指し示す補正対象ブロックに関する補正量算出処理を実行する。これにより、補正対象ブロックの代表補正量ΔＶａを最適な状態に保つことができる。
また、メモリコントローラ３０は、補正量算出処理の後、補正対象ブロックとなった物理ブロックＰＢＬＫとは別の有効ブロックをポインタｐｔｒが指すまで、ポインタｐｔｒをインクリメントする。これにより、全ての有効ブロックに関する補正量算出処理が同程度の頻度で実行されるように、補正対象ブロックを巡回させることができる。したがって、読出し電圧の管理負荷の増加を抑制できる。
４． 第４実施形態
次に、第４実施形態に係るメモリシステムについて説明する。第４実施形態は、補正対象ブロックを示すポインタｐｔｒが定義される点においては、第１実施形態と同等である。一方、第４実施形態は、判定処理の開始条件がメモリシステム３の状態が遷移を開始することである点において、第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
４．１ 判定処理及び補正量算出処理
図２３は、第４実施形態に係るメモリシステムにおける判定処理及び補正量算出処理を伴う状態遷移の一例を示す状態遷移図である。図２３では、判定処理及び補正量算出処理に関してメモリシステム３が取り得る複数の状態間の関係が示される。
まず、メモリシステム３の取り得る複数の状態について説明する。
図２３に示すように、メモリシステム３の判定処理及び補正量算出処理に関する状態は、アクティブ状態ＳＴＳ１、アクティブ－スタンバイ間遷移中状態ＳＴＳ２、スタンバイ状態ＳＴＳ３、アクティブ－パワーオフ間遷移中状態ＳＴＳ４、及びパワーオフ状態ＳＴＳ５を含む。アクティブ状態ＳＴＳ１は、メモリシステム３における全ての機能が有効となっている状態である。上述の第１実施形態乃至第３実施形態では、メモリシステム３は、アクティブ状態ＳＴＳ１である。アクティブ－スタンバイ間遷移中状態ＳＴＳ２は、メモリシステム３がアクティブ状態とスタンバイ状態との間を遷移している状態である。スタンバイ状態ＳＴＳ３は、メモリシステム３の一部の機能が無効となっている状態である。スタンバイ状態ＳＴＳ３におけるメモリシステム３の電力消費量は、アクティブ状態ＳＴＳ１におけるメモリシステム３の電力消費量より少ない。アクティブ－パワーオフ間遷移中状態ＳＴＳ４は、メモリシステム３がアクティブ状態とパワーオフ状態との間を遷移している状態である。パワーオフ状態ＳＴＳ５は、メモリシステム３に対する電力の供給が停止した状態である。パワーオフ状態ＳＴＳ５において、メモリシステム３は、電力を消費しない。
アクティブ－スタンバイ間遷移中状態ＳＴＳ２は、補正量算出処理中状態ＳＴＳ２１、スタンバイ移行処理中状態ＳＴＳ２２、アクティブ復帰処理中状態ＳＴＳ２３、及び補正対象ブロック更新中状態ＳＴＳ２４を含む。補正量算出処理中状態ＳＴＳ２１は、メモリシステム３が補正量算出処理を実行している状態である。スタンバイ移行処理中状態ＳＴＳ２２は、メモリシステム３がアクティブ状態ＳＴＳ１からスタンバイ状態ＳＴＳ３に移行するための処理を実行している状態である。アクティブ復帰処理中状態ＳＴＳ２３は、メモリシステム３がスタンバイ状態ＳＴＳ３からアクティブ状態ＳＴＳ１に復帰するための処理を実行している状態である。補正対象ブロック更新中状態ＳＴＳ２４は、メモリシステム３がメモリ管理情報２２内のポインタｐｔｒをインクリメントして、補正対象ブロックを更新している状態である。
アクティブ－パワーオフ間遷移中状態ＳＴＳ４は、補正量算出処理中状態ＳＴＳ４１、パワーオフ移行処理中状態ＳＴＳ４２、アクティブ復帰処理中状態ＳＴＳ４３、及び補正対象ブロック更新中状態ＳＴＳ４４を含む。パワーオフ移行処理中状態ＳＴＳ４２は、メモリシステム３がアクティブ状態ＳＴＳ１からパワーオフ状態ＳＴＳ５に移行するための処理を実行している状態である。アクティブ復帰処理中状態ＳＴＳ４３は、メモリシステム３がパワーオフ状態ＳＴＳ５からアクティブ状態ＳＴＳ１に復帰するための処理を実行している状態である。補正量算出処理中状態ＳＴＳ４１及び補正対象ブロック更新中状態ＳＴＳ４４は、それぞれ補正量算出処理中状態ＳＴＳ２１及び補正対象ブロック更新中状態ＳＴＳ２４と同等の状態である。
次に、各状態を遷移させるイベントについて説明する。
アクティブ状態ＳＴＳ１においてスタンバイエントリ条件が満たされると（Ｅ１）、メモリコントローラ３０は、補正量算出処理を実行すると判定し、補正量算出処理の実行を開始する。これにより、メモリシステム３は、アクティブ状態ＳＴＳ１からスタンバイ状態ＳＴＳ３への遷移を開始する。すなわち、メモリシステム３は、補正量算出処理中状態ＳＴＳ２１に遷移する。スタンバイエントリ条件は、例えば、ホスト機器２からホスト要求を受信しない期間が指定期間以上となる場合が想定される。
補正量算出処理中状態ＳＴＳ２１において補正量算出処理が終了すると（Ｅ２）、メモリシステム３は、スタンバイ移行処理中状態ＳＴＳ２２に遷移する。スタンバイ移行処理は、メモリシステム３の一部の機能を停止させる処理を含む。スタンバイ移行処理は、揮発性メモリ２０に記憶された情報のうち、スタンバイ状態ＳＴＳ３に遷移することで失われる情報を、不揮発性メモリ１０に記憶させることによって不揮発化する処理を含んでもよい。例えば、スタンバイ移行処理において不揮発化される情報は、代表補正量情報２１及びメモリ管理情報２２を含んでもよい。スタンバイ移行処理中状態ＳＴＳ２２において、スタンバイ移行処理が終了すると（Ｅ３）、メモリシステム３は、スタンバイ状態ＳＴＳ３に遷移する。以上により、アクティブ状態ＳＴＳ１からスタンバイ状態ＳＴＳ３への遷移が終了する。
スタンバイ状態ＳＴＳ３においてスタンバイイグジット条件が満たされると（Ｅ４）、メモリシステム３は、スタンバイ状態ＳＴＳ３からアクティブ状態ＳＴＳ１への遷移を開始する。すなわち、メモリシステム３は、アクティブ復帰処理中状態ＳＴＳ２３に遷移する。スタンバイイグジット条件は、例えば、メモリシステム３がホスト機器２から新たなホスト要求を受信する場合が想定される。アクティブ復帰処理中状態ＳＴＳ２３におけるアクティブ復帰処理は、停止していたメモリシステム３の一部の機能を復帰させる処理を含む。アクティブ復帰処理中状態ＳＴＳ２３におけるアクティブ復帰処理は、スタンバイ移行処理において不揮発化された情報を揮発性メモリ２０に再び記憶させる処理を含んでもよい。例えば、アクティブ復帰処理中状態ＳＴＳ２３におけるアクティブ復帰処理において揮発性メモリ２０に記憶される情報は、代表補正量情報２１及びメモリ管理情報２２を含んでもよい。アクティブ復帰処理中状態ＳＴＳ２３においてアクティブ復帰処理が終了すると（Ｅ５）、メモリシステム３は、補正対象ブロック更新中状態ＳＴＳ２４に遷移する。補正対象ブロック更新中状態ＳＴＳ２４において補正対象ブロックの更新が終了すると（Ｅ６）、メモリシステム３は、アクティブ状態ＳＴＳ１に遷移する。以上により、スタンバイ状態ＳＴＳ３からアクティブ状態ＳＴＳ１への遷移が終了する。
また、アクティブ状態ＳＴＳ１においてパワーオフエントリ条件が満たされると（Ｅ７）、メモリコントローラ３０は、補正量算出処理を実行すると判定し、補正量算出処理の実行を開始する。これにより、メモリシステム３は、アクティブ状態ＳＴＳ１からパワーオフ状態ＳＴＳ５への遷移を開始する。すなわち、メモリシステム３は、補正量算出処理中状態ＳＴＳ４１に遷移する。パワーオフエントリ条件は、例えば、メモリシステム３への電力供給が停止する場合が想定される。
補正量算出処理中状態ＳＴＳ４１において余裕時間がある場合（Ｅ８）、メモリシステム３は、補正量算出処理中状態ＳＴＳ４１を維持する。すなわち、メモリシステム３は、内部容量（図示せず）によってパワーオフ状態ＳＴＳ５に遷移可能な範囲において、補正量算出処理を１又は複数の補正対象ブロックについて実行し続ける。補正量算出処理中状態ＳＴＳ４１において余裕時間がない場合（Ｅ９）、メモリシステム３は、パワーオフ移行処理中状態ＳＴＳ４２に遷移する。パワーオフ移行処理は、メモリシステム３の内部容量を使用して、揮発性メモリ２０に記憶された少なくとも一部の情報を、不揮発性メモリ１０に記憶させることによって不揮発化する処理を含む。例えば、パワーオフ移行処理において不揮発化される情報は、代表補正量情報２１及びメモリ管理情報２２を含んでもよい。パワーオフ移行処理中状態ＳＴＳ４２において、パワーオフ移行処理が終了すると（Ｅ１０）、メモリシステム３は、パワーオフ状態ＳＴＳ５に遷移する。以上により、アクティブ状態ＳＴＳ１からパワーオフ状態ＳＴＳ５への遷移が終了する。
パワーオフ状態ＳＴＳ５においてパワーオフイグジット条件が満たされると（Ｅ１１）、メモリシステム３は、パワーオフ状態ＳＴＳ５からアクティブ状態ＳＴＳ１への遷移を開始する。すなわち、メモリシステム３は、アクティブ復帰処理中状態ＳＴＳ４３に遷移する。パワーオフイグジット条件は、例えば、停止していたメモリシステム３への電力供給が再開する場合が想定される。アクティブ復帰処理中状態ＳＴＳ４３におけるアクティブ復帰処理は、停止していたメモリシステム３の機能を復帰させる処理を含む。アクティブ復帰処理中状態ＳＴＳ４３におけるアクティブ復帰処理は、パワーオフ移行処理において不揮発化された情報を揮発性メモリ２０に再び記憶させる処理を含んでもよい。例えば、アクティブ復帰処理中状態ＳＴＳ４３におけるアクティブ復帰処理において揮発性メモリ２０に記憶される情報は、代表補正量情報２１及びメモリ管理情報２２を含んでもよい。アクティブ復帰処理中状態ＳＴＳ４３においてアクティブ復帰処理が終了すると（Ｅ１２）、メモリシステム３は、補正対象ブロック更新中状態ＳＴＳ４４に遷移する。補正対象ブロック更新中状態ＳＴＳ４４において補正対象ブロックの更新が終了すると（Ｅ１３）、メモリシステム３は、アクティブ状態ＳＴＳ１に遷移する。以上により、パワーオフ状態ＳＴＳ５からアクティブ状態ＳＴＳ１への遷移が終了する。
４．２ 第４実施形態に係る効果
第４実施形態によれば、メモリコントローラ３０は、スタンバイエントリ条件が満たされると、スタンバイ移行処理を実行する前に、補正量算出処理を実行する。これにより、ホスト機器２からの要求を頻繁に受信しない期間においても、補正対象ブロックの代表補正量ΔＶａを最適な状態に保つことができる。
また、メモリコントローラ３０は、パワーオフエントリ条件が満たされると、パワーオフ移行処理を実行する前に、補正量算出処理を実行する。これにより、メモリシステム３への電力供給が再開した際に、補正対象ブロックの代表補正量ΔＶａを最適な状態に保つことができる。
また、メモリコントローラ３０は、内部容量に基づく余裕時間がある範囲において、１又は複数の補正対象ブロックに対する補正量算出処理を実行する。これにより、メモリシステム３への電力供給が再開した際に、代表補正量ΔＶａが最適な状態に保たれている補正対象ブロックの数を、多くすることができる。
また、メモリコントローラ３０は、スタンバイイグジット条件又はパワーオフイグジット条件が満たされると、アクティブ復帰処理を実行した後に、補正対象ブロックとなった物理ブロックＰＢＬＫとは別の有効ブロックをポインタｐｔｒが指すまで、ポインタｐｔｒをインクリメントする。これにより、状態遷移に伴って補正量算出処理が実行されなかった物理ブロックＰＢＬＫが次の補正対象となるように、補正対象ブロックを巡回させることができる。したがって、読出し電圧の管理負荷の増加を抑制できる。
４．３ 第４実施形態の変形例
上述の第４実施形態は、メモリシステム３がスタンバイ状態ＳＴＳ３に遷移する前、及びパワーオフ状態ＳＴＳ５に遷移する前に、補正量算出処理が実行される場合について説明したが、これに限られない。例えば、補正量算出処理は、メモリシステム３がアクティブ状態ＳＴＳ１に遷移する前に、実行されてもよい。
図２４は、第４実施形態の変形例に係るメモリシステムにおける判定処理及び補正量算出処理を伴う状態遷移の一例を示す状態遷移図である。図２４は、第４実施形態の図２３に対応する。
図２４に示すように、アクティブ状態ＳＴＳ１においてスタンバイエントリ条件が満たされると（Ｅ１）、アクティブ状態ＳＴＳ１からスタンバイ状態ＳＴＳ３への遷移を開始する。すなわち、メモリシステム３は、メモリシステム３は、スタンバイ移行処理中状態ＳＴＳ２２に遷移する。スタンバイ移行処理中状態ＳＴＳ２２においてスタンバイ移行処理が終了すると（Ｅ３）、メモリシステム３は、スタンバイ状態ＳＴＳ３に遷移する。以上により、アクティブ状態ＳＴＳ１からスタンバイ状態ＳＴＳ３への遷移が終了する。
スタンバイ状態ＳＴＳ３においてスタンバイイグジット条件が満たされると（Ｅ４）、メモリシステム３は、スタンバイ状態ＳＴＳ３からアクティブ状態ＳＴＳ１への遷移を開始する。すなわち、メモリシステム３は、アクティブ復帰処理中状態ＳＴＳ２３に遷移する。アクティブ復帰処理中状態ＳＴＳ２３においてアクティブ復帰処理が終了すると（Ｅ５）、メモリコントローラ３０は、補正量算出処理を実行すると判定し、補正量算出処理の実行を開始する。これにより、メモリシステム３は、補正量算出処理中状態ＳＴＳ２１に遷移する。補正量算出処理中状態ＳＴＳ２１において補正量算出処理が終了すると（Ｅ２）、メモリシステム３は、補正対象ブロック更新中状態ＳＴＳ２４に遷移する。補正対象ブロック更新中状態ＳＴＳ２４において補正対象ブロックの更新が終了すると（Ｅ６）、メモリシステム３は、アクティブ状態ＳＴＳ１に遷移する。以上により、スタンバイ状態ＳＴＳ３からアクティブ状態ＳＴＳ１への遷移が終了する。
また、アクティブ状態ＳＴＳ１においてパワーオフエントリ条件が満たされると（Ｅ７）、メモリシステム３は、アクティブ状態ＳＴＳ１からパワーオフ状態ＳＴＳ５への遷移を開始する。すなわち、メモリシステム３は、パワーオフ移行処理中状態ＳＴＳ４２に遷移する。パワーオフ移行処理中状態ＳＴＳ４２においてパワーオフ移行処理が終了すると（Ｅ１０）、メモリシステム３は、パワーオフ状態ＳＴＳ５に遷移する。以上により、アクティブ状態ＳＴＳ１からパワーオフ状態ＳＴＳ５への遷移が終了する。
パワーオフ状態ＳＴＳ５においてパワーオフイグジット条件が満たされると（Ｅ１１）、メモリシステム３は、パワーオフ状態ＳＴＳ５からアクティブ状態ＳＴＳ１への遷移を開始する。すなわち、メモリシステム３は、アクティブ復帰処理中状態ＳＴＳ４３に遷移する。アクティブ復帰処理中状態ＳＴＳ４３においてアクティブ復帰処理が終了すると（Ｅ１２）、メモリコントローラ３０は、補正量算出処理を実行すると判定し、補正量算出処理の実行を開始する。これにより、メモリシステム３は、補正量算出処理中状態ＳＴＳ４１に遷移する。補正量算出処理中状態ＳＴＳ４１において補正量算出処理が終了すると（Ｅ９Ａ）、メモリシステム３は、補正対象ブロック更新中状態ＳＴＳ４４に遷移する。補正対象ブロック更新中状態ＳＴＳ４４において補正対象ブロックの更新が終了すると（Ｅ１３）、メモリシステム３は、アクティブ状態ＳＴＳ１に遷移する。以上により、パワーオフ状態ＳＴＳ５からアクティブ状態ＳＴＳ１への遷移が終了する。
第４実施形態の変形例によれば、メモリコントローラ３０は、スタンバイイグジット条件が満たされると、アクティブ復帰処理を実行した後に、補正量算出処理を実行する。メモリコントローラ３０は、パワーオフイグジット条件が満たされると、アクティブ復帰処理を実行した後に、補正量算出処理を実行する。これにより、スタンバイ状態ＳＴＳ３及びパワーオフ状態ＳＴＳ５に遷移したことによって生じ得る読出し電圧の変動の影響を抑制することができる。
なお、メモリコントローラ３０は、アクティブ－パワーオフ間遷移中状態ＳＴＳ４において、補正量算出処理を複数回実行しない。これにより、メモリシステム３をパワーオフ状態ＳＴＳ５からアクティブ状態ＳＴＳ１へ速やかに遷移させることができる。
５． 第５実施形態
次に、第５実施形態に係るメモリシステムについて説明する。第５実施形態は、補正量算出処理を実行した回数に応じて、補正対象ブロックに対して補正量算出処理を実行する頻度を変更する点において、第４実施形態と異なる。以下の説明では、第４実施形態と同等の構成及び動作については説明を省略し、第４実施形態と異なる構成及び動作について主に説明する。
５．１ メモリ管理情報
図２５は、第５実施形態に係るメモリシステムのメモリ管理情報の構成を示す図である。図２５は、第１実施形態の図８に対応する。図２５に示すように、メモリ管理情報２２には、有効フラグに加え、補正回数が記憶される。補正回数は、対応する物理ブロックＰＢＬＫに関して実行された補正量算出処理の回数を示す。
第５実施形態に係るメモリ管理情報２２は、不揮発性メモリ１０内の複数の物理ブロックＰＢＬＫが、有効フラグ及び上述の補正回数に応じて、複数のリストに分類される。図２５の例では、メモリ管理情報２２が４つのリストに分類される場合が示される。具体的には、メモリ管理情報２２は、未書込みリスト、未補正リスト、少数回補正済リスト、及び多数回補正済リストに分類される。
未書込みリストは、有効なデータが書き込まれていない、すなわち有効フラグが“ｆａｌｓｅ”の物理ブロックＰＢＬＫが分類される。未書込みリストに分類される物理ブロックＰＢＬＫは、補正対象ブロックとはならない。このため、未書込みリストに分類される物理ブロックＰＢＬＫは、ポインタが指し示す対象とはならない。
未補正リストは、有効ブロック、すなわち有効フラグが“ｔｒｕｅ”の物理ブロックＰＢＬＫのうち、補正回数が０の物理ブロックＰＢＬＫが分類される。未補正リストに分類される物理ブロックＰＢＬＫは、ポインタｐｔｒ１に指し示されることによって、補正対象ブロックとなる。
少数回補正済みリストは、有効ブロックのうち、補正回数が１以上閾値Ｘ未満の物理ブロックＰＢＬＫが分類される。閾値Ｘは、２以上の整数である。図２５の例では、閾値Ｘが５の場合が示される。少数回補正済みリストに分類される物理ブロックＰＢＬＫは、ポインタｐｔｒ１と異なるポインタｐｔｒ２に指し示されることによって、補正対象ブロックとなる。
多数回補正済みリストは、有効ブロックのうち、補正回数が閾値Ｘ以上の物理ブロックＰＢＬＫが分類される。多数回補正済みリストに分類される物理ブロックＰＢＬＫは、ポインタｐｔｒ１及びｐｔｒ２と異なるポインタｐｔｒ３に指し示されることによって、補正対象ブロックとなる。
ポインタｐｔｒ１～ｐｔｒ３は、互いに独立に定義される。ポインタｐｔｒ１がインクリメントされる頻度は、ポインタｐｔｒ２及びｐｔｒ３がインクリメントされる頻度より高い。ポインタｐｔｒ２がインクリメントされる頻度は、ポインタｐｔｒ３がインクリメントされる頻度より高い。このため、未補正リストに分類される物理ブロックＰＢＬＫは、少数回補正済みリスト及び多数回補正済みリストに分類される物理ブロックＰＢＬＫよりも高頻度で補正対象ブロックとなる。少数回補正済みリストに分類される物理ブロックＰＢＬＫは、多数回補正済みリストに分類される物理ブロックＰＢＬＫよりも高頻度で補正対象ブロックとなる。このように、第５実施形態に係るメモリ管理情報２２では、補正回数の増加に応じて補正量算出処理の対象となる頻度が低くなるように、物理ブロックＰＢＬＫが分類される。
５．２ 書込み処理
図２６は、第５実施形態に係るメモリシステムにおける書込み処理を含む一連の処理の一例を示すフローチャートである。図２６では、第１実施形態の図１０に、処理Ｓ１４が更に追加される。
図２６のＳ１１及びＳ１２の処理は、図１０のＳ１１及びＳ１２の処理と同等である。すなわち、書込み条件が満たされると（開始）、メモリコントローラ３０は、書込み対象のセルユニットＣＵに対する書込み処理を不揮発性メモリ１０に実行させる（Ｓ１１）。Ｓ１１の書込み処理が終了すると、メモリコントローラ３０は、メモリ管理情報２２内の有効フラグを更新する（Ｓ１２）。
Ｓ１２の処理が終了すると、メモリコントローラ３０は、書込み対象の物理ブロックＰＢＬＫに対応する列を未書込みリストから削除すると共に、未補正リストのポインタｐｔｒ１が指し示す列の直前の列に移動させる（Ｓ１４）。これにより、メモリコントローラ３０は、データが書き込まれた物理ブロックＰＢＬＫに対する補正量算出処理の順番を、未実施リスト内の現時点における最後にすることができる。
Ｓ１４の処理が終了すると、書込み処理を含む一連の処理は終了となる（終了）。
５．３ 判定処理及び補正量算出処理
図２７は、第５実施形態に係るメモリシステムにおける判定処理及び補正量算出処理を伴う状態遷移の一例を示す状態遷移図である。図２７は、第４実施形態の図２３に対応する。図２７に示すように、メモリシステム３は、アクティブ状態ＳＴＳ１、複数の遷移中状態ＳＴＳ２Ａ～ＳＴＳ２Ｃ、及び複数のスタンバイ状態ＳＴＳ３Ａ～ＳＴＳ３Ｃを含む。
スタンバイＡ状態ＳＴＳ３Ａは、例えば、消費電力が最も少なくできるスタンバイ状態である。具体的には、例えば、スタンバイＡ状態ＳＴＳ３Ａにおいてメモリシステム３は、不揮発性メモリ１０への電力供給を停止させる。スタンバイＡ状態ＳＴＳ３Ａにおいてメモリシステム３が揮発性メモリ２０に記憶させ続ける情報量は、スタンバイＢ状態ＳＴＳ３Ｂ及びスタンバイＣ状態ＳＴＳ３Ｃよりも少ない。スタンバイＡ状態ＳＴＳ３Ａにおいてメモリシステム３は、ホスト機器２との間で通信されるクロック信号を除いて、クロック信号の通信を停止する。
スタンバイＢ状態ＳＴＳ３Ｂは、例えば、スタンバイＡ状態ＳＴＳ３ＡとスタンバイＣ状態ＳＴＳ３Ｃとの間の特性を有するスタンバイ状態である。具体的には、例えば、スタンバイＢ状態ＳＴＳ３Ｂにおいてメモリシステム３は、不揮発性メモリ１０への電力供給を維持する。スタンバイＢ状態ＳＴＳ３Ｂにおいてメモリシステム３が揮発性メモリ２０に記憶させ続ける情報量は、スタンバイＡ状態ＳＴＳ３Ａより多く、かつスタンバイＣ状態ＳＴＳ３Ｃよりも少ない。スタンバイＢ状態ＳＴＳ３Ｂにおいてメモリシステム３は、ホスト機器２との間で通信されるクロック信号を除いて、クロック信号の通信を停止する。
スタンバイＣ状態ＳＴＳ３Ｃは、例えば、アクティブ状態ＳＴＳ１への復帰時間を元雄も短くできるスタンバイ状態である。具体的には、例えば、スタンバイＣ状態ＳＴＳ３Ｃにおいてメモリシステム３は、電力供給を停止させない。スタンバイＣ状態ＳＴＳ３Ｃにおいてメモリシステム３が揮発性メモリ２０に記憶させ続ける情報量は、スタンバイＡ状態ＳＴＳ３Ａ及びスタンバイＢ状態ＳＴＳ３Ｂよりも多い。スタンバイＣ状態ＳＴＳ３Ｃにおいてメモリシステム３は、ホスト機器２との間で通信されるクロック信号を除いて、クロック信号の通信を停止する。
複数の遷移中状態ＳＴＳ２Ａ～ＳＴＳ２Ｃは、それぞれ複数の状態ＳＴＳ２１Ａ～ＳＴＳ２４Ａ、ＳＴＳ２１Ｂ～ＳＴＳ２４Ｂ、及びＳＴＳ２１Ｃ～ＳＴＳ２４Ｃを含む。複数の状態ＳＴＳ２１Ａ～ＳＴＳ２４Ａ、ＳＴＳ２１Ｂ～ＳＴＳ２１Ｂ、及びＳＴＳ２１Ｃ～ＳＴＳ２４Ｃの各々は、図２３の複数の状態ＳＴＳ２１～ＳＴＳ２４と同等であるため、説明を省略する。なお、複数の遷移中状態ＳＴＳ２Ａ～ＳＴＳ２Ｃの各々へのエントリ条件は、互いに異なる。すなわち、メモリコントローラ３０は、複数の遷移中状態ＳＴＳ２Ａ～ＳＴＳ２Ｃの各々に含まれる補正量算出処理について、互いに異なる条件を使用して実行可否を判定する。
メモリシステム３におけるスタンバイ状態への遷移の発生頻度は、例えば、スタンバイＡ状態ＳＴＳ３Ａ、スタンバイＢ状態ＳＴＳ３Ｂ、スタンバイＣ状態ＳＴＳ３Ｃの順に高くなる。このため、補正量算出処理の頻度は、アクティブ－スタンバイＡ間の遷移中状態ＳＴＳ２Ａにおいて実行される場合、アクティブ－スタンバイＢ間の遷移中状態ＳＴＳ２Ｂにおいて実行される場合、アクティブ－スタンバイＣ間の遷移中状態ＳＴＳ２Ｃにおいて実行される場合、の順に高くなる。
第５実施形態では、上述したスタンバイ状態への遷移の発生頻度の違いと、図２５に示した物理ブロックＰＢＬＫ毎の補正量算出処理の実行頻度の違いと、が相互に関連づけられる。すなわち、メモリコントローラ３０は、アクティブ－スタンバイＣ間の遷移中状態ＳＴＳ２Ｃで実行される補正量算出処理において、未補正リストに分類される物理ブロックＰＢＬＫの補正量を算出する。メモリコントローラ３０は、アクティブ－スタンバイＢ間の遷移中状態ＳＴＳ２Ｂで実行される補正量算出処理において、少数回補正済リストに分類される物理ブロックＰＢＬＫの補正量を算出する。メモリコントローラ３０は、アクティブ－スタンバイＡ間の遷移中状態ＳＴＳ２Ａで実行される補正量算出処理において、多数回補正済リストに分類される物理ブロックＰＢＬＫの補正量を算出する。以上により、物理ブロックＰＢＬＫ毎の補正量算出処理の発生頻度を異ならせる動作を実現することができる。
５．４ 補正頻度の変更処理
図２８は、第５実施形態に係るメモリシステムにおける補正頻度の変更処理の一例を示すフローチャートである。図２８の例では、補正頻度の変更処理の開始条件は、補正量算出処理が終了することである。
図２８に示すように、補正量算出処理が終了すると（開始）、メモリコントローラ３０は、メモリ管理情報２２を参照する。そして、メモリコントローラ３０は、補正対象の物理ブロックＰＢＬＫに対応する列の補正回数をインクリメントする（Ｓ７１）。
メモリコントローラ３０は、補正対象の補正回数が１であるか否かを判定する（Ｓ７２）。補正対象の補正回数が１である場合（Ｓ７２；ｙｅｓ）、メモリコントローラ３０は、補正対象の物理ブロックＰＢＬＫが未補正リストに分類されていると判定する。そして、メモリコントローラ３０は、未補正リスト内において、ポインタｐｔｒ１をインクリメントする（Ｓ７３）。
Ｓ７３の処理の後、メモリコントローラ３０は、補正対象の物理ブロックＰＢＬＫに対応する列を、未補正リストから、少数回補正済リストのポインタｐｔｒ２が指す列の直前の列に移動させる（Ｓ７４）。これにより、メモリコントローラ３０は、補正量算出処理が実行された物理ブロックＰＢＬＫに対する次の補正量算出処理の順番を、少数回実施済みリスト内の現時点における最後にすることができる。そして、Ｓ７４の処理が終了すると、補正頻度の変更処理は終了となる（終了）。
補正対象の補正回数が１でない場合（Ｓ７２；ｎｏ）、メモリコントローラ３０は、補正対象の物理ブロックＰＢＬＫが少数回補正済みリスト又は多数回補正済みリストに分類されていると判定する。そして、メモリコントローラ３０は、補正対象の補正回数が閾値Ｘ以下であるか否かを判定する（Ｓ７５）。
補正対象の補正回数が閾値Ｘ以下である場合（Ｓ７５；ｙｅｓ）、メモリコントローラ３０は、補正対象の物理ブロックＰＢＬＫが少数回補正済みリストに分類されていると判定する。そして、メモリコントローラ３０は、少数回補正済みリスト内において、ポインタｐｔｒ２をインクリメントする（Ｓ７６）。
Ｓ７６の処理の後、メモリコントローラ３０は、補正対象の補正回数が閾値Ｘであるか否かを判定する（Ｓ７７）。補正対象の補正回数が閾値Ｘでない場合（すなわち、補正回数が２以上Ｘ未満の場合）（Ｓ７７；ｎｏ）、補正頻度の変更処理は終了となる（終了）。
補正対象の補正回数が閾値Ｘである場合（Ｓ７７；ｙｅｓ）、メモリコントローラ３０は、補正対象の物理ブロックＰＢＬＫに対応する列を、少数回補正済みリストから、多数回補正済リストのポインタｐｔｒ３が指す列の直前の列に移動させる（Ｓ７８）。これにより、メモリコントローラ３０は、補正量算出処理が実行された物理ブロックＰＢＬＫに対する次の補正量算出処理の順番を、多数回実施済みリスト内の現時点における最後にすることができる。そして、Ｓ７８の処理が終了すると、補正頻度の変更処理は終了となる（終了）。
補正対象の補正回数が閾値Ｘを超える場合（Ｓ７５；ｎｏ）、メモリコントローラ３０は、補正対象の物理ブロックＰＢＬＫが多数回補正済みリストに分類されていると判定する。そして、メモリコントローラ３０は、多数回補正済みリスト内において、ポインタｐｔｒ３をインクリメントする（Ｓ７９）。そして、Ｓ７９の処理が終了すると、補正頻度の変更処理は終了となる（終了）。
５．５ 第５実施形態に係る効果
第５実施形態によれば、メモリコントローラ３０は、スタンバイＣ状態ＳＴＳ３Ｃへのエントリ条件が満たされる場合、未補正リストに分類される補正対象ブロックに関する補正量算出処理を実行する。メモリコントローラ３０は、スタンバイＢ状態ＳＴＳ３Ｂへのエントリ条件が満たされる場合、少数回補正済みリストに分類される補正対象ブロックに関する補正量算出処理を実行する。メモリコントローラ３０は、スタンバイＡ状態ＳＴＳ３Ａへのエントリ条件が満たされる場合、多数回補正済リストに分類される補正対象ブロックに関する補正量算出処理を実行する。スタンバイＣ状態ＳＴＳ３Ｃへのエントリ条件は、最も発生頻度が高い。スタンバイＡ状態ＳＴＳ３Ａへのエントリ条件は、最も発生頻度が低い。スタンバイＢ状態ＳＴＳ３Ｂへのエントリ条件は、スタンバイＡ状態ＳＴＳ３Ａへのエントリ条件とスタンバイＣ状態ＳＴＳ３Ｃへのエントリ条件との間の発生頻度である。これにより、補正回数が少ない物理ブロックＰＢＬＫほど、補正量算出処理の実行頻度を高くすることができる。このため、補正量が最適値から離れている可能性が高い物理ブロックＰＢＬＫに対しては補正量算出処理を速やかに実行しつつ、補正量が適切な値に近い可能性が高い物理ブロックＰＢＬＫに対しては補正量算出処理の実行数を減らすことができる。
なお、第５実施形態では、状態遷移の発生頻度の違いを補正量算出処理の実行頻度の違いと関連づける場合について説明したが、これに限られない。例えば、第１実施形態において、補正量算出処理を実行するための条件として、代表セルユニットＣＵへのホスト読出し要求数を考慮してもよい。具体的には、補正量算出処理を高頻度で実行させたい場合には代表セルユニットＣＵへのホスト読出し要求数を１回とし、低頻度で実行させたい場合には代表セルユニットＣＵへのホスト読出し要求数を５回とする、といった制御が考えられる。
６． その他
上述の第１実施形態乃至第５実施形態は、上述の例に限られず、種々の変形が適用可能である。
例えば、上述した第１実施形態乃至第５実施形態では、１つの物理ブロックＰＢＬＫについて１つの代表セルユニットＣＵ及び１つの代表補正量ΔＶａの組が割り当てられる場合について説明したが、これに限られない。例えば、代表セルユニットＣＵ及び代表補正量ΔＶａの組は、１つの物理ブロックＰＢＬＫについて複数割り当てられてもよい。
また、上述の第１実施形態乃至第５実施形態では、１つのメモリセルトランジスタＭＴに２ビットのデータを記憶可能な場合について説明したが、これに限られず、３ビット、４ビット、又は５ビット以上のデータを記憶可能な場合についても、同様に適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…情報処理システム、２…ホスト機器、３…メモリシステム、１０…不揮発性メモリ、２０…揮発性メモリ、２１…代表補正量情報、２２…メモリ管理情報、３０…メモリコントローラ、３１…制御回路、３２…バッファメモリ、３３…ホストインタフェース回路、３４…ＥＣＣ回路、３５…読出し電圧補正回路、３６…不揮発性メモリインタフェース回路、３７…揮発性メモリインタフェース回路。

Claims (18)

  1. 複数のグループを含む不揮発性メモリと、ここで、前記複数のグループの各々は、複数のセルユニットを含み、前記複数のセルユニットの各々は、複数のメモリセルを含む、
    第１動作を実行するように構成されたメモリコントローラと、
    を備え、
    前記第１動作は、
    対象グループに対応づけられた第１補正量に基づいて、前記対象グループからデータを読み出すことと、
    前記データに基づき、前記第１補正量を第２補正量に更新することと、
    を含み、
    前記メモリコントローラは、
    第１グループを前記対象グループとして選択し、
    条件が満たされる場合、前記第１グループに関する前記第１動作を実行した後に、第２グループを前記対象グループとして選択する
    ように構成された、
    メモリシステム。
  2. 前記条件は、ホスト機器から受信した読出し要求に基づいて前記第１グループ内に含まれる第１セルユニットからデータを読み出すことを含み、
    前記メモリコントローラは、前記条件が満たされる場合、前記第１補正量を使用して前記第１セルユニットから読み出されたデータに基づき、前記第１補正量を前記第２補正量に更新するように構成された、
    請求項１記載のメモリシステム。
  3. 前記条件は、前記第１グループ内に含まれ、かつ前記第１セルユニットと異なる第２セルユニットに対する読出し要求をホスト機器から受信することを含み、
    前記メモリコントローラは、前記条件が満たされる場合、
    前記第１補正量に基づいて第３補正量を算出し、
    前記第３補正量を使用して前記第２セルユニットから読み出されたデータに基づき、前記第１補正量を前記第２補正量に更新する
    ように構成された、
    請求項２記載のメモリシステム。
  4. 前記条件は、ホスト機器から受信した要求の数が第１閾値以上となることを含む、
    請求項１記載のメモリシステム。
  5. 前記条件は、前記メモリシステムが第１状態から第２状態への遷移を開始することを含む、
    請求項１記載のメモリシステム。
  6. 前記第１状態は、アクティブ状態であり、
    前記第２状態は、スタンバイ状態である、
    請求項５記載のメモリシステム。
  7. 前記第１状態は、アクティブ状態であり、
    前記第２状態は、パワーオフ状態である、
    請求項５記載のメモリシステム。
  8. 前記条件が満たされることは、第１条件又は第２条件が満たされることを含み、
    前記メモリコントローラは、
    前記第１グループが前記対象グループとして選択される際に前記第１条件が満たされる場合、前記第１グループに関する前記第１動作を実行した後に、前記第２グループを前記対象グループとして選択し、
    第３グループが前記対象グループとして選択される際に前記第２条件が満たされる場合、前記第３グループに関する前記第１動作を実行した後に、第４グループを前記対象グループとして選択する
    ように構成された、
    請求項１記載のメモリシステム。
  9. 前記メモリコントローラは、前記第１グループに関する前記第１動作の実行回数が第２閾値以上となった場合、前記第１グループに関する前記第１動作が発動する条件を前記第１条件から前記第２条件へと変更するように構成された、
    請求項８記載のメモリシステム。
  10. 前記第１条件は、前記メモリシステムが第１状態から第２状態への遷移を開始することを含み、
    前記第２条件は、前記メモリシステムが前記第１状態から第３状態への遷移を開始することを含む、
    請求項８記載のメモリシステム。
  11. 前記第１状態は、アクティブ状態であり、
    前記第２状態は、第１スタンバイ状態であり、
    前記第３状態は、前記第１スタンバイ状態より発生頻度が低い第２スタンバイ状態である、
    請求項１０記載のメモリシステム。
  12. 前記メモリコントローラは、前記第１グループに関する前記第１動作の実行回数が第２閾値以上となった場合、前記第１グループに関する前記第１動作が発動する条件を前記第１条件から前記第２条件へと変更するように構成された、
    請求項１１記載のメモリシステム。
  13. 前記複数のグループの各々は、データの消去単位である、
    請求項１記載のメモリシステム。
  14. 前記複数のセルユニットの各々は、データの書込み単位である、
    請求項１３記載のメモリシステム。
  15. 前記複数のセルユニットのうちの１つのセルユニット内の前記複数のメモリセルは、
    同一のワード線に共通接続され、
    それぞれ異なるビット線に接続される、
    請求項１４記載のメモリシステム。
  16. 複数のグループを含む不揮発性メモリと、ここで、前記複数のグループの各々は、複数のセルユニットを含み、前記複数のセルユニットの各々は、複数のメモリセルを含む、
    第１動作を実行するように構成されたメモリコントローラと、
    を備え、
    前記第１動作は、
    対象グループに対応づけられた第１補正量に基づいて、前記対象グループからデータを読み出すことと、
    前記データに基づき、前記第１補正量を第２補正量に更新することと、
    を含み、
    前記メモリコントローラは、第１グループに関する条件が満たされる場合、
    前記第１グループを前記対象グループとして選択し、
    前記第１グループに関する第１動作を実行する
    ように構成された、
    メモリシステム。
  17. 前記条件は、前記第１グループを対象とする読出しコマンドの発行数が第１数に達することを含む、
    請求項１６記載のメモリシステム。
  18. 前記メモリコントローラは、前記第１グループ内の第１アドレスを選択するように構成され、
    前記条件は、前記第１グループを対象とする読出しコマンドに含まれるアドレスが前記第１アドレスと一致することを含む、
    請求項１６記載のメモリシステム。
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