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KR100433846B1 - 반도체장치의 금속도전막 형성방법 - Google Patents

반도체장치의 금속도전막 형성방법 Download PDF

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KR100433846B1
KR100433846B1 KR10-2001-0028492A KR20010028492A KR100433846B1 KR 100433846 B1 KR100433846 B1 KR 100433846B1 KR 20010028492 A KR20010028492 A KR 20010028492A KR 100433846 B1 KR100433846 B1 KR 100433846B1
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metal
film
layer
metal layer
wafer
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윤종호
진성곤
김구영
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주식회사 하이닉스반도체
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Abstract

본 발명은, 반도체장치의 금속도전막 형성방법에 관한 것으로서, 특히, 콘택홀 등에 잔류된 자연산화막을 RF플라즈마식각으로 제거하고, 이 콘택홀에 층간절연막과 접합성을 향상하기 위하여 금속접합층을 적층하고, 이 콘택홀의 내부에 스텝 커버리지(Step Coverage)를 향상하기 위하여 저압에서 제1금속막을 소정 두께로 적층한 후, 다시 제2금속막을 소정 두께로 적층하여 금속도전막을 평탄화시키므로 콘택홀의 바닥면과 측벽면에 스텝커버리지를 향상시켜서 반도체장치의 금속배선의 단선으로 인한 불량을 방지하고 경제적인 효과를 달성하도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.

Description

반도체장치의 금속도전막 형성방법{Method for forming the Metal Layer Of Semiconductor Device}
본 발명은 반도체 장치의 금속도전막을 평탄하게 적층하는 방법에 관한 것으로, 특히, 콘택홀 등에 잔류된 자연산화막(Native Oxide)을 RF플라즈마식각으로 제거하고, 이 콘택홀에 층간절연막과 접합성을 향상하기 위하여 금속접합층을 적층하고, 이 콘택홀의 내부에 스텝 커버리지(Step Coverage)를 향상하기 위하여 저압에서 제1금속막을 소정 두께로 적층하고, 다시 제2금속막을 소정 두께로 적층하여 금속도전막을 평탄화시키도록 하는 반도체장치의 금속도전막 형성방법에 관한 것이다.
일반적으로, 반도체소자의 집적도가 증가할수록 콘택 면적이 감소하고, 식각부위의 경사진 정도를 나타내는 에스펙트 비(Aspect Ratio)는 증가하게 된다. 통상적으로 콘택홀의 면적은 작고, 에스펙트비가 클수록 콘택홀등과 같은 부위에 적층되는 스텝커버리지는 감소하여 전류의 흐름이 나쁘고 저항값이 저하되는 등과 같이 반도체장치의 신뢰성을 저하시킨다.
상기 콘택홀에 금속막의 증착시 온도(Temperature), 전력(Power), 압력(Pressure)등은 금속막의 스텝 커버리지에 영향을 미칠수 있는 인자(Factor)들 인데 그 중에 전력과 압력을 조절하여 금속막의 스텝 커버리지를 개선하기도 하지만 공정에 한계성을 가진다. 특히, 온도를 사용하여 스텝 커버리지를 조절하기도 하는 데 온도가 너무 높은 경우 콘택홀의 측벽에 적층된 금속이 다른 부분(층간절연막등)으로 확산되어서 금속선이 단선되어지며, 온도가 낮을 경우에는 금속선이 연결되어지나 금속의 유동(Flow)이 나빠지는 그림자 효과(Shadowing Effect)에 의하여 스텝 커버리지가 커지게 되는 단점을 지닌다.
이와 같이, 256Mega 또는 그 이상의 고집적메모리 소자의 메탈 콘택(Metal Contact)공정으로 콘택홀 내에 CVD(Chemical Vapor Deposition)공정으로 텅스텐(W)을 증착한 후, 에치빽(Etch-Back)공정으로 텅스텐층을 평탄화하도록 하였다.
그러나, 상기 콘택홀내에 텅스텐층을 적층하여 에치빽 공정으로 평탄화하는 공정은 우선 공정수가 많아서 단가가 높아지며, 에치빽공정을 정밀하게 제어하지 못하여서 텅스텐층이 과도하게 식각되는 문제점을 지닌다.
또한, 텅스텐의 저항이 알루미늄이나 구리에 비하여 상대적으로 크기 때문에 콘택 저항이 증가하는 문제점을 지닌다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본고안의 주된 목적은, 콘택홀 등에 잔류된 자연산화막을 RF플라즈마식각으로 제거하고, 이 콘택홀에 층간절연막과 접합성을 향상하기 위하여 금속접합층을 적층하고, 이 콘택홀의 내부에 스텝 커버리지(Step Coverage)를 향상하기 위하여 저압에서 제1금속막을 소정 두께로 적층한 후, 다시 제2금속막을 소정 두께로 적층하여 금속도전막을 평탄화시키도록 하는 것이다.
또 다른 목적은 콘택홀의 바닥면과 측벽면에 스텝커버리지가 좋도록 하기 위함이다.
또 다른 목적은 반도체장치의 금속배선의 단선으로 인한 불량을 방지하고 경제적인 효과가 크도록 하는 것이 목적이다.
도 1은 본 발명에 따른 웨이퍼 상에 하부도전층 및 층간절연막을 적층한 상태를 보인 도면이고,
도 2는 본 발명에 따른 층간절연막에 콘택홀을 형성하여 하부도전층과 연결한 상태를 보인 도면이고,
도 3은 본 발명에 따른 콘택홀 내부에 자연 산화막을 제거하기 위한 RF플라즈마식각을 진행한 상태를 보인 도면이고,
도 4는 본 발명에 따른 콘택홀 및 절연막 상부에 금속접합층을 적층하는 상태를 보인 도면이고,
도 5는 본 발명에 따른 금속접합층 상부에 제1금속층을 적층한 상태를 보인 도면이고,
도 6은 본 발명에 따른 제1금속층 상부에 제2금속층을 적층한 상태를 보인 도면이고,
도 7은 본 발명에 따른 제2금속층 상부에 반사방지막을 적층한 상태를 보인 도면이고,
도 8은 본 발명에 따른 금속접합층, 제1,제2금속층, 반사방지막을 식각하여 패턴을 형성하는 상태를 보인 도면이다.
도 9는 본 발명에 따른 층간절연막의 축적률에 따른 콘택저항(비아저항)을 보인 그래프이고,
도 10a 내지 10d는 본 발명의 층간절연막에 따른 제1,제2금속층을 매립한 상태의 특성을 사진으로 보인 도면이다.
-- 도면의 주요부분에 대한 부호의 설명 --
1 : 웨이퍼 10 : 하부도전층
12 : 층간절연막 14 : 감광막
16 : 콘택홀 18 : 자연산화막
20 : 금속접합층 22 : 제1금속층
24 : 제2금속층 26 : 반사방지막
상기한 목적을 달성하기 위하여 본 발명은, 소정의 하부구조를 갖는 웨이퍼상에 하부도전층 및 층간절연막을 연속적으로 적층하는 단계와; 상기 층간절연막의 소정부위를 식각하여서 상기 하부도전층을 노출하도록 콘택홀을 형성하는 단계와; 상기 웨이퍼의 콘택홀과 층간절연막에 함유된 수분을 디가스(Degass)하여 제거하는 단계와; 상기 결과물의 콘택홀 바닥면에 노출된 하부도전층 상에 잔류된 자연산화막을 제거하기 위하여 RF플라즈마식각(Radio Frequency Plasma Etch)을 진행하는 단계와; 상기 웨이퍼의 콘택홀과 층간절연막의 전체 표면 상에 상기 하부도전층과 연결되도록 금속접합층을 형성하는 단계와; 상기 금속접합층이 적층된 결과물의 구조를 갖는 웨이퍼를 제2챔버로 이송하여서 소정의 온도와 저압으로 상기 금속접합층 상에 제1금속층을 형성하는 단계와; 상기 제1금속층이 형성된 결과물 웨이퍼를 상온으로 냉각하는 단계와; 상기 제1금속층이 적층된 결과물의 구조를 갖는 웨이퍼를 동일챔버로 이송하여서 10초 내지 300초 동안 예열하고, 소정의 온도와 압력으로 상기 제1금속층 상에 제2금속층을 형성하는 단계와; 상기 결과물을 상온으로 냉각하고, 반사방지막을 적층한 후, 마스킹식각으로 패턴을 형성하는 단계를 포함하여 이루어진 반도체장치의 금속도전막 형성방법을 제공한다.
상기 층간절연막은, SOG막, HSQ막 또는 HDP산화막 혹은 기타 다른 IMD막을 사용하도록 한다.
상기 금속접합층은, 티타늄, 티타늄합금, 티타늄나이트라이드층(Ti) 또는 티타늄(Ti)/티타늄나이트라이드층(TiN)을 사용하도록 한다.
상기 제1금속층 및 제2금속층은 알루미늄 또는 알루미늄합금을 사용하도록 한다.
상기 제1금속층을 증착할 때, DC파워를 1 ∼ 20KW로 하고, 불활성가스를 1 ∼ 500sccm으로 공급하며, 히터 온도를 400℃이하로 하고, 공정압력을 0.5mTorr이하로 진행하고, 특히, 상기 히터 온도는 상온이며, 상기 웨이퍼의 온도는 플라즈마에 의하여 200 내지 300℃의 온도범위에서 상승되어 진행되어진다.
상기 제2금속층을 증착할 때, DC파워를 1 ∼ 20 KW로 하고, 불활성가스를 1 ∼ 1000sccm으로 공급하는 것이 바람직 하다.
상기 반사방지막은, 티타늄막/타타늄나이트라이드막을 사용하도록 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하도록 한다.
도 1은 본 발명에 따른 웨이퍼 상에 하부도전층 및 층간절연막을 적층한 상태를 보인 도면이다. 도 2는 본 발명에 따른 층간절연막에 콘택홀을 형성하여 하부도전층과 연결한 상태를 보인 도면이다. 도 3은 본 발명에 따른 콘택홀 내부에 자연 산화막을 제거하기 위한 RF플라즈마식각을 진행한 상태를 보인 도면이다. 도 4는 본 발명에 따른 콘택홀 및 절연막 상부에 금속접합층을 적층하는 상태를 보인 도면이다. 도 5는 본 발명에 따른 금속접합층 상부에 제1금속층을 적층한 상태를 보인 도면이다. 도 6은 본 발명에 따른 제1금속층 상부에 제2금속층을 적층한 상태를 보인 도면이다. 도 7은 본 발명에 따른 제2금속층 상부에 반사방지막을 적층한 상태를 보인 도면이다. 도 8은 본 발명에 따른 금속접합층, 제1,제2금속층, 반사방지막을 식각하여 패턴을 형성하는 상태를 보인 도면이다. 도 9는 본 발명에 따른 층간절연막의 축적률에 따른 콘택저항(비아저항)을 보인 그래프이다. 도 10a 내지10d는 본 발명의 층간절연막에 따른 제1,제2금속층을 매립한 상태의 특성을 사진으로 보인 도면이다.
도 1에 도시된 바와 같이, 소정의 하부구조를 갖는 웨이퍼(1)상에 하부도전층(10) 및 층간절연막(14)을 연속적으로 적층한 후, 상기 층간절연막(14) 상에 콘택홀이 형성될 부위가 개방되도록 감광막(14)을 형성하도록 한다.
상기 층간절연막(12)은, SOG막, HSQ막 또는 HDP(High Density Plasma)산화막혹은 기타 다른 IMD막을 선택하여서 사용하도록 한다.
도 9에 도시된 바와 같이, 상기 층간절연막(12)을 SOG막, HSQ막 또는 HDP산화막을 각각 사용하였을 때, 비아 체인 저항값(Via Chain Resistance)을 나타낸 것으로서, 이 그래프는 통계적으로 테스트한 시편을 모두 100%로 보고 계산하여 그린 그래프로 HSG의 경우에는 100% 낮은 저항을 보이지만, SOG의 경우에는 1Ω에서 100Ω까지 브로드(Broad)하게 저항이 분포한다.
이 때, 상기 SOG막의 에치빽(Etch-Back) 두께를 150nm에서 220nm로 증가하는 경우. 저항값과 그 분포가 다소 개선되는 것을 알 수 있다.
즉, 상기 SOG막을 사용하는 경우, 에치빽공정으로 500 ∼ 4000Å의 두께를 잔류하도록 식각하는 것이 바람직 하다.
도 2에 도시된 바와 같이, 상기 감광막(14)을 이용하여 콘택 마스크 식각공정으로 층간절연막(12)을 식각하여 상기 하부도전층(10)을 노출하여 콘택홀(16)을 형성한다.
상기 웨이퍼(1)의 콘택홀(16)과 층간절연막(12)에 함유된 수분을디가스(Degass)하여 제거하도록 한다.
이 때, 상기 콘택홀(16)의 바닥면에 노출된 하부도전층(10) 상에는 자연산화막(18)이 미세한 크기로 형성되어진 상태이다.
도 3에 도시된 바와 같이, 상기 자연산화막(18)을 제거하기 위하여 RF플라즈마 식각을 진행하도록 한다.
도 4에 도시된 바와 같이, 상기 웨이퍼(1)의 콘택홀(16)과 층간절연막(12)의 전체 표면 상에 상기 하부도전층(10)과 연결되도록 금속접합층(20)을 형성한다. 이 금속접합층(20)은 층간절연막(12)과 하부도전층(10)에 적층되는 금속배선이 용이하게 접합되도록 접합성을 향상시키는 역할을 한다.
상기 금속접합층(20)은 티타늄, 티타늄합금, 티타늄나이트라이드층 또는 티타늄/티타늄나이트라이드층을 사용하도록 한다.
상기 금속접합층(20)은, 적층 두께를 300 ∼ 1000Å으로 하고, DC파워를 5 ∼ 20KW로 하며, 불활성가스를 10 ∼ 200sccm으로 공급하고, 온도를 5 ∼ 400℃로 하며, 압력을 20 ∼ 100mTorr로 하여 형성한다.
이 때, 바람직 하게는 DC파워를 12KW로 하고, 아르곤(Argon)을 불활성가스로 하여 50 ∼ 100sccm의 유량으로 공급하고, 온도를 200 ∼ 300℃로 하며, 압력을 40 ∼ 60 mTorr로 하여 형성하도록 한다.
그리고, 상기 금속접합층(20)을 적층할 때, 제1챔버 내부의 온도는 상온에서 시작하는 것이 바람직 하다.
도 5에 도시된 바와 같이, 상기 금속접합층(20)이 적층된 결과물의 구조를갖는 웨이퍼(1)를 제2챔버로 이송하여서 소정의 온도와 저압으로 상기 금속접합층(20)상에 제1금속층(22)을 형성하도록 한다.
상기 제1금속층(22)을 증착하는 조건은, 증착 두께를 2500 ∼3000Å으로 하고, DC파워를 1 ∼ 20KW로 하고, 아르곤을 불활성가스로 하여 1 ∼ 500sccm의 유량으로 공급하며, 온도를 10 ∼ 400℃이하로 하고, 압력을 0.01 ∼ 0.7mTorr이하로 진행한다. 특히, 증착 압력은 0.01 ∼ 0.5mTorr의 범위가 더욱 더 바람직하다.
그리고, 상기 제1금속층(22)을 적층할 때, 제2챔버 내부의 온도는 상온에서 시작하고, 플라즈마에 의하여 웨이퍼 온도가 200 ∼ 300℃까지 상승하게 된다.
이 때, 상기 제1금속층(22)을 적층한 후, 상승된 온도를 저하시키기 위하여 상기 제1금속층(22)이 형성된 결과물 웨이퍼를 상온으로 냉각할 수도 있다.
도 6에 도시된 바와 같이, 상기 제1금속층(22)이 적층된 결과물의 구조를 갖는 웨이퍼(1)를 동일 챔버(제2챔버)에 그대로 둔 상태에서 소정의 온도와 압력으로 상기 제1금속층(22) 상에 제2금속층(24)을 형성하도록 한다.
이 때, 상기 제2금속층을 증착하기 전, 냉각되어진 웨이퍼를 10 ∼ 300초 동안 200∼300℃온도로 예열할 수도 있다.
상기 제2금속층(22)을 증착하는 조건은, DC파워를 1 ∼ 20KW로 하고, 아르곤을 불활성가스로 하여 1 ∼ 1000sccm의 유량으로 공급하고, 온도를 450 ∼ 550℃로 하도록 한다.
상기 제2금속층(22)을 형성한 후, 상온으로 냉각할 수도 있다.
도 7 및 도 8에 도시된 바와 같이, 상기 결과물을 소정의 챔버로 이송한 후,상기 결과물의 웨이퍼(1) 상에 반사방지막(26)을 적층한 후, 마스킹식각으로 패턴(28)을 형성하도록 한다.
도 10a 내지 도 10d는 층간절연막에 따른 제1금속층(22)과 제2금속층(24)의 매립특성을 나타낸 것으로서, 도 10a는 HSG막을 층간절연막(12)으로 사용하는 것을 나타내고 있으며, 도 10b는 HDP산화막을 층간절연막(12)으로 사용하는 것을 나타내고 있으며, 도 10c는 SOG막을 층간절연막(12)으로 사용하고, 220nm의 에치빽공정을 진행한 상태를 보인 도면이고, 도 10d는 SOG막을 층간절연막(12)으로 사용하고, 150nm의 에치빽공정을 진행한 상태를 보인 도면이다.
상기 도 10c 및 도 10d를 비교하여 보면, SOG막을 사용하는 경우, 220nm로 에치빽공정을 진행한 경우에 콘택홀(16)의 매립 및 평탄화공정이 양호하게 진행된 상태를 보이고 있다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체장치의 금속도전막 형성방법을 이용하게 되면, 콘택홀 등에 잔류된 자연산화막을 RF식각으로 제거하고, 이 콘택홀에 층간절연막과 접합성을 향상하기 위하여 금속접합층을 적층하고, 이 콘택홀의 내부에 스텝 커버리지(Step Coverage)를 향상하기 위하여 저압에서 제1금속막을 소정 두께로 적층한 후, 다시 제2금속막을 소정 두께로 적층하여 금속도전막을 평탄화시키므로 콘택홀의 바닥면과 측벽면에 스텝커버리지를 향상시켜서 반도체장치의 금속배선의 단선으로 인한 불량을 방지하고 경제적인 효과를 달성하도록 하는매우 유용하고 효과적인 발명이다.

Claims (23)

  1. 소정의 하부구조를 갖는 웨이퍼 상에 하부도전층을 증착하는 단계와,
    상기 하부 도전층 상에 SOG막, HSQ막 또는 HDP막 중 어느 하나를 이용하여 층간절연막을 적층하는 단계와;
    상기 층간절연막의 소정부위를 식각하여서 상기 하부도전층을 노출하도록 콘택홀을 형성하는 단계와;
    상기 웨이퍼의 콘택홀과 층간절연막에 함유된 수분을 디가스하여 제거하는 단계와;
    상기 웨이퍼를 제1챔버로 이송하여서 콘택홀과 층간절연막의 전체 표면 상에 상기 하부도전층과 연결되도록 금속접합층을 형성하는 단계와;
    상기 금속접합층이 적층된 결과물의 구조를 갖는 웨이퍼를 제2챔버로 이송하여 상기 금속접합층 상에 제1금속층을 형성하는 단계와;
    상기 제1금속층이 적층된 결과물의 구조를 갖는 웨이퍼를 동일 챔버 내에서 상기 제1금속층 상에 제2금속층을 형성하는 단계와;
    상기 결과물에 반사방지막을 적층한 후, 마스킹식각으로 패턴을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 SOG막을 사용하는 경우, 에치빽공정으로 500 ∼ 4000Å의 두께를 남기도록 식각하는 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  4. 제 1 항에 있어서, 상기 웨이퍼를 디가스한 후, 상기 콘택홀 바닥면에 노출된 하부도전층에 잔류된 자연산화막을 제거하기 위하여 식각을 진행하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  5. 제 4 항에 있어서, 상기 자연산화막을 제거할 때, RF플라즈마 식각으로 진행하는 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  6. 제 1 항에 있어서, 상기 금속접합층은, 티타늄, 티타늄합금, 티타늄나이트라이드층 또는 티타늄/티타늄나이트라이드층인 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  7. 제 1 항 또는 제 6 항에 있어서, 상기 금속접합층은, 적층 두께를 300 ∼1000Å으로 하고, DC파워를 5 ∼ 20KW로 하며, 불활성가스를 10 ∼ 200sccm의 유량으로 공급하고, 온도를 5 ∼ 400℃로 하며, 압력을 20 ∼ 100 mTorr로 하여 형성하는 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  8. 제 7항에 있어서, 상기 금속접합층은, DC파워를 12KW로 하고, 불활성가스를 50 ∼ 100sccm으로 공급하고, 온도를 200 ∼ 300℃로 하며, 압력을 40 ∼ 60 mTorr로 하여 형성하는 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  9. 제 7 항에 있어서, 상기 금속접합층을 적층할 때, 제1챔버 내부의 온도는 상온에서 시작해서 상기 증착 온도까지 승온 시키는 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  10. 제 1 항에 있어서, 상기 제1금속층 및 제2금속층은 알루미늄 또는 알루미늄합금인 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  11. 제 1 항에 있어서, 상기 제1금속층 증착시, 증착 두께를 2500 ∼3000Å으로하는 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  12. 제 1 항 또는 제 11 항에 있어서, 상기 제1금속층 증착시, DC파워를 1 ∼ 20 KW로 하고, 불활성가스를 1 ∼ 500sccm으로 공급하며, 증착온도를 10 ∼ 400℃의 범위로 하여 증착하는 것을 특징으로 하는 반도체 장치의 금속도전막 형성방법.
  13. 제 12 항에 있어서, 상기 불활성가스는 아르곤을 사용하는 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  14. 제 12 항에 있어서, 상기 제1금속층 증착시, 압력을 0.01 ∼ 0.7mTorr로 하여 진행하는 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  15. 제 14 항에 있어서, 상기 제 1금속층의 증착압력은, 0.01 ∼ 0.5mTorr의 범위를 갖는 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  16. 제 12 항에 있어서, 상기 제1금속층을 적층할 때, 제2챔버 내부의 온도는 상온에서 시작해서 상기 증착온도까지 승온시키는 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  17. 제 1 항에 있어서, 상기 제1금속층이 형성된 결과물 웨이퍼를 상온으로 냉각하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  18. 제 1 항에 있어서, 상기 제2금속층을 증착하기 전, 상기 웨이퍼를 10 ∼ 300초 동안 200∼300℃의 온도로 예열하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  19. 제 1 항에 있어서, 상기 제2금속층 증착시, DC파워를 1 ∼ 20 KW로 하고, 불활성가스를 1 ∼ 1000sccm으로 공급하는 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  20. 제 19 항에 있어서, 상기 불성가스는 아르곤을 사용하는 것을 특징으로 하는반도체장치의 금속도전막 형성방법.
  21. 제 1 항 또는 제 19 항에 있어서, 상기 제2금속층 증착시, 증착온도를 450 ∼ 550℃로 하는 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  22. 제 1 항에 있어서, 상기 제2금속층을 형성한 후, 상온으로 냉각하는 냉각단계를 더 포함하는 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
  23. 제 1 항에 있어서, 상기 반사방지막은, 티타늄막/티타늄나이트라이드막인 것을 특징으로 하는 반도체장치의 금속도전막 형성방법.
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