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KR100464650B1 - 이중 유전막 구조를 가진 반도체소자의 캐패시터 및 그제조방법 - Google Patents

이중 유전막 구조를 가진 반도체소자의 캐패시터 및 그제조방법 Download PDF

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KR100464650B1
KR100464650B1 KR10-2002-0022118A KR20020022118A KR100464650B1 KR 100464650 B1 KR100464650 B1 KR 100464650B1 KR 20020022118 A KR20020022118 A KR 20020022118A KR 100464650 B1 KR100464650 B1 KR 100464650B1
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KR
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capacitor
thin film
semiconductor device
manufacturing
lower electrode
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이기정
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주식회사 하이닉스반도체
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Publication date
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Priority to US10/330,655 priority patent/US20030199139A1/en
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Abstract

본 발명은 이중 유전막 구조를 가진 반도체소자의 캐패시터 및 그 제조방법에 관한 것으로, 반도체기판상에 하부전극을 형성하는 단계; 상기 하부전극상에 Al2O3박막과 Ta2O5박막의 이중 유전체막으로 구성된 유전체막을 형성하는 단계; 및 상기 유전체막상에 상부전극을 형성하는 단계를 포함하여 구성된다.

Description

이중 유전막 구조를 가진 반도체소자의 캐패시터 및 그 제조방법{Capacitor of semiconductor device having dual dielectric layer structure and method for fabricating the same}
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로서, 보다 상세하게는 Ta2O5/Al2O3의 이중 유전체막 구조를 가진 반도체소자의 캐패시터 제조방법에 관한 것이다.
최근에는 미세화된 반도체 공정기술의 발달로 메모리제품의 고집적화가 가속화됨에 따라 단위 셀면적이 크게 감소하고 있으며, 동작전압의 저 전압화가 이루어지고 있다.
그러나, 기억소자의 동작에 필요한 충전용량은 셀면적 감소에도 불구하고, 소프트 에러(soft error)의 발생과 리프레쉬 시간의 단축을 방지하기 위해 25fF/셀 이상의 충분한 용량이 요구되고 있다.
따라서, 현재 질화막/산화막(NO) 구조의 질화막을 유전체로 사용하고 있는 디램용 캐패시터 소자의 경우 표면적이 큰 반구형 구조의 전극 표면을 갖는 3차원 형태의 전하저장전극을 사용하고 있으며, 그 높이도 날로 증가하고 있다.
한편, 캐패시터의 높이가 증가하게 되면, 셀지역과 주변회로지역간에 생기는 높이 차이로 인해 후속 노광공정시 초점심도(depth of forcus)가 확보되지 않아 배선공정이후 집적 공정에 악영향을 미치게 된다.
따라서, 종래의 NO 캐패시터 소자로는 256 M 이상의 차세대 디램 제품에 필요한 충전용량을 확보하는데 그 한계를 보이고 있다.
한편, 최근에는 N/O 캐패시터가 256 M 이상의 차세대 디램 제품에 필요한 충전용량을 확보하는데 그 한계를 보이고 있기 때문에 도 1에서와 같은 Ta2O5캐패시터의 개발이 본격적으로 이루어지고 있다.
이러한 Ta2O5유전체막을 이용한 종래기술에 따른 반도체소자의 캐패시터 제조방법을 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 캐패시터 제조방법은, 도 1a에 도시된 바와같이, 먼저 반도체기판(1)상에 제1층간절연막(3)을 증착한후 그 위에 감광물질을 도포한후 포토리소그라피 공정기술을 이용한 노광 및 현상공정을 진행하여 이를 선택적으로 패터닝하여 플러그 콘택 형성용 제1포토마스크(미도시)를 형성한다.
그다음, 상기 제1포토마스크(미도시)를 마스크로 상기 제1층간절연막(3)을 패터닝하여 상기 반도체기판(1)의 일부분을 노출시키는 플러그콘택홀(5)을 형성한후 상기 제1포토마스크(미도시)를 제거한다.
이어서, 상기 플러그콘택홀(5) 및 제1층간절연막(3)상에 도전물질을 증착한후 이를 CMP 하여 상기 플러그콘택홀(5)내에 콘택플러그(7)를 형성한다.
그다음, 도 1b에 도시된 바와같이, 상기 전체 구조의 상면에 제2층간절연막 (9)을 증착한후 상기 제2층간절연막(9)상에 그 위에 감광물질을 도포한후 포토리소그라피 공정기술을 이용한 노광 및 현상공정을 진행하여 이를 선택적으로 패터닝하여 플러그 콘택 형성용 제2포토마스크(미도시)를 형성한다.
이어서, 상기 제2포토마스크(미도시)를 마스크로 상기 제2층간절연막(9)을 패터닝하여 상기 콘택플러그(7)상부의 제2층간절연막(9)내에 하부전극영역을 한정하는 콘택홀(11)을 형성한후 상기 제2포토마스크(미도시)을 제거한다.
그다음, 상기 콘택홀(11)을 포함한 제2층간절연막(9)상에 도핑된 폴리실리콘층(미도시)을 증착한후 그 위에 감광물질을 도포한다. 이때, 상기 도핑된 폴리실리콘층(미도시)의 형성공정은, 실린더 구조 또는 오목 구조의 형상화된 캐패시터 모듈을 하부전극으로 사용하기 위해 LPCVD 챔버를 사용하여 증착한다.
이어서, 상기 감광물질과 도핑된 폴리실리콘층(미도시)을 CMP한후 남아 있는 감광물질과 제2층간절연막(9)을 제거하여 상기 콘택플러그(7)과 접속하는 실린더 형태의 하부전극(13)을 형성한다. 이때, 실린더 형태의 하부전극대신에 오목 구조의 하부전극을 형성할 수도 있다. 이 경우에 상기 감광물질과 도핑된 폴리실리콘층(미도시)을 CMP한후 남아 있는 감광물질만 제거하여 오목 구조의 하부전극을 형성한다.
이어서, 도 1d에 도시된 바와같이, 상기 하부전극(13)상에 Ta2O5박막(15)을 증착한후 상기 Ta2O5박막(15)상에 상부전극(17)으로 TiN층을 증착하거나, 그 위에 구조적인 안정성을 확보하고, 열적 또는 전기적 충격에 대해 상부전극의 내구성을 향상시키기 위해 일종의 완충층으로 도프트 폴리실리콘을 함께 적층하여 반도체소자의 캐패시터를 형성한다.
그러나, Ta2O5박막은 불안정한 화학양론비(stoichiometry)를 갖고 있기 때문에 Ta와 O의 조성비 차이에 기인한 치환형 Ta 원자(vacancy atom)가 박막내에 존재할 수 밖에 없게 된다.
그리고, 박막 형성시에 Ta2O5의 전구체(precusor)인 Ta(OC2H5)5의 유기물과 O2(또는 N2O)가스의 반응으로 인해 불순물인 탄소원자와 탄소화합물(C, CH4, C2H4등) 및 물(H2O)도 함께 존재하게 된다.
결국, Ta2O5박막내에 불순물로 존재하는 탄소원자, 이온과 라디칼로 인해 캐패시터의 누설전류가 증가하게 되고, 유전특성이 열화되는 문제점을 내포하고 있다.
현재, DCS(Di-Chloro-Silane) 가스를 사용하여 증착한 Si3N4(ε=7) 유전체막으로는 유전율이 작아서 더 이상의 0.16 μm 급 이하의 미세배선 공정이 사용되는 초집적 제품의 캐패시터 유전막으로서 그 한계점에 도달해 있는 상태이고, 이보다 유전율이 큰 Ta2O5(ε=25) 유전막을 쓸 수 밖에 없는 상황에 놓여 있다.
그러나, Ta2O5박막도 그 자체의 유전율은 크지만, 상기에서 언급한 바와같이, 캐패시터 형성시에 Ta2O5박막 자체가 갖고 있는 문제점 때문에 캐패시터 형성시에 Ta2O5증착한후 고온 산화과정에서 하부전극인 폴리실리콘 표면에 저 유전 계면산화막(Si2O, ε=3.85)이 형성되어 사실상 등가산화막 두께를 30 Å 이하로 낮출 수가 없어서 큰 충전용량값을 얻는데 역시 그 한계가 있다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 이중 유전체막을 이용하여 기존의 유전물질보다 큰 충전용량을 얻을 수 있고 누설전류 발생을 효과적으로 막을 수 있어 초고집적 반도체소자에 적합한 이중 유전막 구조를 가진 반도체소자의 캐패시터 및 그 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2d는 본 발명에 따른 이중 유전막 구조를 가진 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정별 단면도.
[도면부호의설명]
21 : 반도체기판 23 : 제1층간절연막
25 : 플러그콘택홀 27 : 콘택플러그
29 : 제2층간절연막 31 : 콘택홀
33 : 하부전극 35 : 반구형 폴리실리콘층
37a : Al2O3박막 37b : Ta2O5박막
37 : 유전체막 39 : 상부전극
상기 목적을 달성하기 위한 본 발명에 따른 이중 유전체막으로 구성된 반도체소자의 캐패시터 제조방법은, 반도체기판상에 하부전극을 형성하는 단계; 상기 하부전극상에 Al2O3박막과 Ta2O5박막의 이중 유전체막으로 구성된 유전체막 을 형성하는 단계; 및 상기 유전체막상에 상부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
또한, 본 발명에 따른 이중 유전체막으로 구성된 반도체소자의 캐패시터는, 반도체기판상에 형성된 하부전극; 상기 하부전극상에 형성된 Al2O3박막과 Ta2O5박막의 이중 유전체막으로 구성된 유전체막; 및 상기 유전체막상에 형성된 상부전극 을 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 이중 유전막 구조를 가진 반도체소자의 캐패시터 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 이중 유전막 구조를 가진 반도체소자의 캐패시터 제조방법을 설명하기 위한 공정단면도이다.
본 발명의 일실시예에 따른 이중 유전체막 구조를 가진 반도체소자의 캐패시터 제조방법은, 도 2a에 도시된 바와같이, 먼저 반도체기판(21)상에 제1층간절연막 (23)을 증착한후 그 위에 감광물질을 도포한후 포토리소그라피 공정기술을 이용한 노광 및 현상공정을 진행하여 이를 선택적으로 패터닝하여 플러그 콘택 형성용 제1포토마스크(미도시)를 형성한다.
그다음, 상기 제1포토마스크(미도시)를 마스크로 상기 제1층간절연막(23)을 패터닝하여 상기 반도체기판(21)의 일부분을 노출시키는 플러그콘택홀(25)을 형성한후 상기 제1포토마스크(미도시)를 제거한다.
이어서, 상기 플러그콘택홀(25) 및 제1층간절연막(23)상에 도전물질을 증착한후 이를 CMP 하여 상기 플러그콘택홀(25)내에 콘택플러그(27)를 형성한다.
그다음, 도 2b에 도시된 바와같이, 상기 전체 구조의 상면에 제2층간절연막 (29)을 증착한후 상기 제2층간절연막(29)상에 그 위에 감광물질을 도포한후 포토리소그라피 공정기술을 이용한 노광 및 현상공정을 진행하여 이를 선택적으로 패터닝하여 플러그 콘택 형성용 제2포토마스크(미도시)를 형성한다.
이어서, 상기 제2포토마스크(미도시)를 마스크로 상기 제2층간절연막(29)을 패터닝하여 상기 콘택플러그(27)상부의 제2층간절연막(29)내에 하부전극영역을 한정하는 콘택홀(31)을 형성한후 상기 제2포토마스크(미도시)을 제거한다.
그다음, 상기 콘택홀(31)을 포함한 제2층간절연막(29)상에 도핑된 폴리실리콘층(미도시)을 증착한후 그 위에 감광물질을 도포한다. 이때, 상기 도핑된 폴리실리콘층(미도시)의 형성공정은, 실린더 구조 또는 오목 구조의 형상화된 캐패시터모듈을 하부전극으로 사용하기 위해 LPCVD 챔버를 사용하여 증착한다.
이어서, 상기 감광물질과 도핑된 폴리실리콘층(미도시)을 CMP한후 남아 있는 감광물질과 제2층간절연막(29)을 제거하여 상기 콘택플러그(27)과 접속하는 실린더 형태의 하부전극(33)을 형성한다. 이때, 실린더 형태의 하부전극대신에 오목 구조의 하부전극을 형성할 수도 있다. 이 경우에 상기 감광물질과 도핑된 폴리실리콘층(미도시)을 CMP한후 남아 있는 감광물질만 제거하여 오목 구조의 하부전극을 형성한다.
그다음, 도 2c에 도시된 바와같이, 충전용량값을 증가시키기 위해 하부전극(33)의 표면에 반구(HSG; Hemi Spherical Grain) 형상의 폴리실리콘층(35)을 형성하여 하부전극(33)의 면적을 증가시켜 준다.
이어서, 반구 형상의 폴리실리콘층(35)표면에 자연산화막(Si2O)의 형성으로 인해 저유전 산화층이 형성되는 것을 방지하고, 후속 공정에서 비정질 Al2O3증착 과정에서 생기는 저유전 산화막 형성을 최소화하기 위해 하부전극(33)의 폴리실리 콘층 표면을 300 내지 500 ℃온도에서 인시튜(in-situ) 또는 엑스 시트 (ex-situ) 방식의 플라즈마 또는 700 내지 950 ℃ 온도에서의 RTP공정을 이용하여 NH3분위기하에서 30초 내지 120 초동안 폴리실리콘층 표면을 질화처리한다.
또는, 하부전극으로 사용하기 위해 폴리실리콘층을 형성한 다음 인시튜 또는 엑스 시튜에서 HF 증기 또는 HF 용액을 사용하여 자연산화막을 제거하고 HF 화합물을 이용하여 폴리실리콘을 표면처리하는 과정에서 HF 표면처리 전후에 계면을 세정하거나 균일성을 향상시킬 목적으로 NH4OH용액 또는 H2SO4용액 등을 사용하여 계면을 세정한다.
이어서, 도 2d에 도시된 바와같이, 반도체기판상에서 일어나는 표면화학반응 (surface chemical reaction)을 통해 Al2O3박막 (37a)을 10 내지 20 Å 정도로 얇게 증착한후 50 내지 100 Å 정도의 Ta2O5박막(37b)을 300 내지 600 ℃ 온도와 0.1 내지 5 torr 압력하의 LPCVD 챔버에서 CVD 또는 ALD (Atomic Layer Deposition)에 의해 증착한다. 여기서, 상기 Al2O3박막(37a)은 1차 유전체막으로 사용하고, Ta2O5박막(37b)은 2차 유전체막으로 사용한다.
이때, 상기 Al2O3박막(37a)은 Al 성분의 화학증기를 MFC 와 같은 유량조절기를 통해 증발기 (evaporizer) 또는 증발관(evaporation tube)으로 공급된 일정량의 Al(OC2H5)3용액을 150 내지 300 ℃ 온도범위내에서 증발시켜 얻는다.
한편, 상기 비정질 Al2O3박막을 증착하기 전에 인시튜 플라즈마를 사용하여 일차적으로 NO2또는 O2분위기에서 저온 열처리하여 댕글링본드에 기인한 구조적 결함 내지 구조적 불균일성(homogenity)을 개선하여 누설전류 특성을 향상시키기 위해 선택적 산화공정을 추가로 진행한다.
위에서의 Ta2O5박막을 증착한후 진행되는 N2O 열처리 과정에서 산화제 (oxidant; 활성산소)가 하부전극쪽으로 확산하지 못하도록 하기 위해, 확산장벽용으로 10 내지 20 Å 정도의 얇은 비정질 Al2O3박막이 1차적으로 증착된후 RTP를 이용하여 800 내지 900 ℃ 온도의 N2분위기에서 30초 내지 120초 정도 아닐링시켜 결정화를 유도한다.
또는, 1차 Al2O3박막을 형성한후 원하는 두께, 50 내지 100 Å만큼 CVD 또는 ALD방식으로 2차로 비정질 Ta2O5박막을 증착하고 위와 동일한 방법으로 RTP를 이용하여 800 내지 950 ℃의 N2O (N2또는 O2) 분위기에서 30초 내지 120 초정도 아닐링처리하여 결정화를 유도한다.
한편, 상기 결정화를 유도하는 방법으로는, RTP 공정을 이용하는 대신 전기로(furnace)를 이용하여 700 내지 800 ℃온도의 N2O (또는 O2)분위기에서 10분 내지 30분 정도 아닐링시켜 결정화를 유도한다.
또한, 상기 Ta2O5유전체막(39b)은 Ta(OC2H5)5(탄탈륨 에틸레이트) 또는 Ta(N(CH3)2)5(펜타-디메틸-아미노-탄탈륨)과 같은 유기금속 화합물을 전구체 (precursor) 로 사용하여 CVD 또는 ALD 방법으로 증착한다. 또는 Ta 성분의 화학증기를 MFC 와 같은 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 Ta(OC2H5)용액을 150 내지 200 ℃ 온도범위내에서 증발시켜 얻는다.
한편, Ta2O5박막을 증착하기 위한 CVD 또는 ALD용 Ta 성분의 화학 증기를 Ta(OC2H5)5와 같은 금속유기화합물 용액을 MFC 와 같은 유량 조절기를 통해 정량 공급한후 150 내지 200 ℃온도범위내에서 정온으로 유지되고 있는 증발기 (evaporizer) 또는 증발관(evaporation tube)에서 증발시킨 다음 응축을 방지 하기 위해 150 ℃온도 이상되는 공급관을 따라 0.1 내지 5 torr 이하의 CVD 또는 ALD 챔버내로 주입하여 Ta2O5박막을 증착한다.
그다음, 전체 구조의 상면에 상부전극(39)으로 TiN층을 증착하거나, 그 위에 구조적인 안정성을 확보하고, 열적 또는 전기적 충격에 대해 상부전극의 내구성을 향상시키기 위해 일종의 완충층으로 도프트 폴리실리콘을 함께 적층하여 반도체 소자의 캐패시터를 형성한다. 이때, 상기 상부전극(39)은 도프트 폴리실리콘을 포함하여 TiN, TaN, W, WN, Ru, RuO2, Ir, IrO2, Pt 등과 같은 금속계 물질을 사용한다. 또한, 상기 금속계 상부전극은 CVD법 또는 ALD 법을 포함한 PE-CVD 법, RF 마그네틱 스퍼터링법을 이용하여 형성한다.
상기에서 설명한 바와같이, 본 발명에 따른 이중 유전막 구조를 가진 반도체소자의 캐패시터 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 따른 이중 유전막 구조를 가진 반도체소자의 캐패시터 제조방법에 의하면, Ta2O5/ Al2O3의 이중 유전체막을 캐패시터의 유전층으로 사용하면 유전율이 종래의 NO 박막 (ε=4∼5)보다 높고, 종래의 Ta2O5박막(ε=25)과 같이 하부 폴리실리실리콘 전극과의 계면사이에 형성되는 저유전산화막 형성자체를 기본적으로 방지할 수 있기 때문에 등가산화막의 두께(Tox)를 N/O 캐패시터(Tox=45∼55Å)나Ta2O5캐패시터(Tox=30∼40 Å)보다 더 작은 20∼30 Å 정도로 조절할 수 있어 초집적 제품군에서도 25 fF/셀 이상의 큰 충전용량을 보다 용이하게 확보할 수 있다.
특히, Ta2O5유전체막만을 이용하여 캐패시터를 구성하는 것보다는 기계 및 전기적 강도가 우수한 페롭스카이트형 구조(ABO3구조)를 하고 있는 Al2O3유전체막이 질화막/산화막(N/O) 또는 Ta2O5유전체막에 비해 항복특성(breakdown property)이 우수하다.
이와 같이, 이중 유전체막 구조로 캐패시터를 형성하는 경우에, 종전의 Ta2O5박막만을 유전체막으로 사용할 때와 달리, 이미 결정화된 상태로 존재해 있는 얇은 Al2O3유전체막이 Ta2O5박막을 증착한후 N2O 아닐링과정에서 활성 산소가 또는 TaON유전체막을 뚫고 아래로 확산할 때 확산장벽 역할을 해 주기 때문에 하부전극인 폴리실리콘 표면에 저 유전 산화막이 형성되는 것을 막아 줄 수가 있다.
또한, 이중의 Ta2O5/Al2O3유전체막 구조를 채용한 캐패시터를 이용할 경우 NO 또는 Ta2O5캐패시터에 비해 외부로부터 인가되는 전기적 충격에도 강할 뿐만 아니라 NO 또는 Ta2O5보다 절연파괴전압(breakdown voltage)이 높고, 누설전류 발생수준이 낮은 우수한 전기적 특성을 얻을 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (18)

  1. 반도체기판상에 하부전극을 형성하는 단계;
    상기 하부전극상에 Al2O3박막과 Ta2O5박막의 이중 유전체막으로 구성된 유전체막을 형성하는 단계; 및
    상기 유전체막상에 상부전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 이중 유전막 구조를 가진 반도체소자의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 하부전극은 폴리실리콘층과 반구형 폴리실리콘층으로 구성된 것을 특징으로하는 이중 유전막 구조를 가진 반도체소자의 캐패시터 제조방법.
  3. 제2항에 있어서, 상기 하부전극인 폴리실리콘층을 형성한후 폴리실리콘층의 표면을 인시튜 또는 엑스 시튜방식의 RTP로 NH3분위기하에서 30초 내지 120초동안 아닐링처리하여 질화처리하는 단계를 더 포함하는 것을 특징으로 하는 이중 유전막 구조를 가진 반도체소자의 캐패시터 제조방법.
  4. 제2항에 있어서, 1차 Al2O3박막을 증착하기 전에 하부전극용 폴리실리콘층 을 인시튜 또는 엑스 시튜에서 HF 증기 또는 HF 용액을 사용하여 자연산화막을 제거하는 공정을 진행하거나, HF 화합물을 이용하여 폴리실리콘을 표면처리하는 과정에서 HF 표면처리 전후에 NH4OH용액 또는 H2SO4용액 등을 사용하여 계면을 세정한다음 1차 유전막인 Al2O3박막을 증착하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  5. 제1항에 있어서, 상기 Al2O3박막은 10 내지 20 Å 정도로 증착하고, 상기 Ta2O5박막은 300 내지 600 ℃ 온도와 0.1 내지 5 torr 압력하의 LPCVD 챔버에서 CVD 또는 ALD(Atomic Layer Deposition)에 의해 0 내지 100 Å정도 두께로 증착하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  6. 제1항 또는 제5항에 있어서, 상기 Al2O3박막은 Al 성분의 화학증기를 MFC 와 같은 유량조절기를 통해 증발기 (evaporizer) 또는 증발관(evaporation tube)으로 공급된 일정량의 Al(OC2H5)3용액을 150 내지 300 ℃ 온도범위내에서 증발시켜 얻는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  7. 제1항에 있어서, 상기 비정질 Al2O3박막을 증착하기 전에 인시튜 플라즈마를 사용하여 일차적으로 NO2또는 O2분위기에서 저온 열처리에 의한 선택적 산화공정을 추가로 진행하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  8. 제1항에 있어서, 상기 얇은 비정질 Al2O3박막을 1차적으로 증착한후 RTP를 이용하여 800 내지 900 ℃ 온도의 N2분위기에서 30초 내지 120초 정도 아닐링시켜 결정화를 유도하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  9. 제1항에 있어서, 상기 1차 Al2O3박막을 형성한후 50 내지 100 Å만큼 CVD 또는 ALD방식으로 2차로 비정질 Ta2O5박막을 증착하고 RTP를 이용하여 800 내지 950 ℃의 N2O (N2또는 O2) 분위기에서 30초 내지 120 초정도 아닐링처리하여 결정화를 유도하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  10. 제8항 또는 제9항에 있어서, 상기 결정화를 유도하는 방법으로는, RTP 공정을 이용하는 대신 전기로(furnace)를 이용하여 700 내지 800 ℃온도의 N2O (또는 O2)분위기에서 10분 내지 30분 정도 아닐링시켜 결정화를 유도하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  11. 제1항에 있어서, 상기 2차 Ta2O5유전체막은 Ta(OC2H5)5(탄탈륨 에틸레이트) 또는 Ta(N(CH3)2)5(펜타-디메틸-아미노-탄탈륨)과 같은 유기금속 화합물을전구체(precursor) 로 사용하여 CVD 또는 ALD 방법으로 증착하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  12. 제1항에 있어서, 상기 2차 Ta2O5유전체막은 Ta 성분의 화학증기를 MFC 와 같은 유량조절기를 통해 증발기 또는 증발관으로 공급된 일정량의 Ta(OC2H5)용액을 150 내지 200 ℃ 온도범위내에서 증발시켜 얻는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  13. 제1항에 있어서, 상기 2차 Ta2O5박막은 CVD 또는 ALD용 Ta 성분의 화학 증기를 Ta(OC2H5)5와 같은 금속유기화합물 용액을 MFC 와 같은 유량 조절기 를 통해 정량 공급한후 150 내지 200 ℃온도범위내에서 정온으로 유지되고 있는 증발기 (evaporizer) 또는 증발관(evaporation tube)에서 증발시킨 다음 응축을 방지 하기 위해 150 ℃온도 이상되는 공급관을 따라 0.1 내지 5 torr 이하의 CVD 또는 ALD 챔버내로 주입하여 Ta2O5박막을 증착하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  14. 제1항에 있어서, 상기 상부전극은 TiN층과 폴리실리콘층의 적층구조로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  15. 제1항에 있어서, 상기 상부전극은 도프트 폴리실리콘을 포함하여 TiN, TaN, W, WN, Ru, RuO2, Ir, IrO2, Pt 등과 같은 금속계 물질중 어느 하나를 적층하여 사용하는 것을 특징으로하는 반도체소자의 캐패시터 제조방법.
  16. 반도체기판상에 형성된 하부전극;
    상기 하부전극상에 형성된 Al2O3박막과 Ta2O5박막의 이중 유전체막으로 구성된 유전체막; 및
    상기 유전체막상에 형성된 상부전극을 포함하여 구성되는 것을 특징으로하는 이중 유전막 구조를 가진 반도체소자의 캐패시터.
  17. 제16항에 있어서, 상기 하부전극은 폴리실리콘층과 반구형 폴리실리콘층으로 구성된 것을 특징으로하는 이중 유전막 구조를 가진 반도체소자의 캐패시터.
  18. 제16항에 있어서, 상기 하부전극은 실린더 구조 또는 오목구조로 형성되는 것을 특징으로하는 이중 유전막 구조를 가진 반도체소자의 캐패시터.
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