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KR100842758B1 - 낸드 플래시 메모리 소자의 프로그램 방법 및 이를구현하기 위한 프로그램 바이어스 전압 발생장치 - Google Patents

낸드 플래시 메모리 소자의 프로그램 방법 및 이를구현하기 위한 프로그램 바이어스 전압 발생장치 Download PDF

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KR100842758B1
KR100842758B1 KR1020060134266A KR20060134266A KR100842758B1 KR 100842758 B1 KR100842758 B1 KR 100842758B1 KR 1020060134266 A KR1020060134266 A KR 1020060134266A KR 20060134266 A KR20060134266 A KR 20060134266A KR 100842758 B1 KR100842758 B1 KR 100842758B1
Authority
KR
South Korea
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voltage
program
precharge
loop
memory device
Prior art date
Application number
KR1020060134266A
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English (en)
Inventor
김병국
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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Priority to KR1020060134266A priority Critical patent/KR100842758B1/ko
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Abstract

본 발명은 낸드 플래시 메모리 소자의 프로그램 방법에 있어서, 프리차지 시간의 지연없이 프로그램 교란을 방지할 수 있는 낸드 플래시 메모리 소자의 프로그램 방법을 제공하기 위한 것으로, 이를 위해 본 발명은 비트라인과 연결된 제1 선택 트랜지스터와, 공통 소스 라인과 연결된 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 연결된 복수의 메모리 셀을 단위 스트링으로 하는 낸드 플래시 메모리 소자의 프로그램 방법에 있어서, 상기 단위 스트링 중 프로그램 셀에 프로그램 전압을 인가하기 전에 상기 프로그램 셀과 동일 워드라인을 공유하는 프로그램 금지 셀이 구성된 단위 스트링으로 상기 공통 소스 라인을 통해 프리차지 전압을 인가하여 상기 프로그램 금지 셀의 채널영역을 프리차지시키는 단계를 포함하는 낸드 플래시 메모리 소자의 프로그램 방법을 제공한다.
낸드 플래시 메모리 소자, 프로그램, 프리차지, ISPP, 루프

Description

낸드 플래시 메모리 소자의 프로그램 방법 및 이를 구현하기 위한 프로그램 바이어스 전압 발생장치{PROGRAMMING METHOD OF NAND TYPE FLASH MEMORY DEVICE AND PRODUCING APPARATUS OF PROGRAM BIAS VOLTAGE FOR REALIZING THE SAME}
도 1은 일반적인 낸드 플래시 메모리 소자(NAND type flash memory device)의 메모리 셀 어레이를 도시한 등가 회로도.
도 2는 종래기술에 따른 낸드 플래시 메모리 소자의 프로그램 방법을 도시한 흐름도.
도 3은 종래기술에 따른 낸드 플래시 메모리 소자의 프로그램 바이어스 전압을 도시한 파형도.
도 4는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 방법을 도시한 흐름도.
도 5는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 바이어스 전압을 도시한 파형도.
도 6은 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 바이어스 전압 발생장치를 도시한 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 차지 펌프
20 : 전압 분배부
30 : 프로그램 전압 전송부
40 : 독출전압 전송부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 낸드 플래시 메모리 소자(NAND type flash memory device)의 프로그램 방법에 관한 것이다.
최근에는, 전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 비휘발성 메모리 소자의 수요가 증가하고 있다. 그리고, 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 메모리 소자의 고집적화 기술에 대한 연구가 활발히 진행되고 있다. 여기서, '프로그램'이란 데이터를 메모리 셀에 기입(write)하는 동작을 의미하며, '소거'란 메모리 셀에 기입된 데이터를 제거하는 동작을 의미한다.
이러한 결과로, 비휘발성 메모리 소자의 고집적화를 위해 복수 개의 메모리 셀(memory cell)들이 직렬로 접속-즉, 인접한 셀 끼리 드레인(drain) 또는 소 스(source)를 서로 공유하는 구조-되어 한 개의 스트링(string)을 이루는 낸드 플래시 메모리 소자가 제안되었다. 낸드 플래시 메모리 소자는 노어 플래시 메모리 소자(NOR type flash memory device)와 달리 순차적으로 정보를 독출(read)하는 메모리 소자로서, 파울러-노드하임(Fowler-Nordheim; FN) 터널링(tunneling) 방식을 이용하여 플로팅 게이트(floating gate)에 전자를 주입하거나 방출하면서 메모리 셀의 문턱전압(threshold voltage)을 제어하는 방식으로 프로그램 및 소거 동작을 수행한다.
따라서, 소거된 셀은 플로팅 게이트의 전자가 방출되어 음(negative)의 문턱전압을 가지며, 이때 소거된 셀의 위상(state)을 온-셀(on-cell)이라 한다. 그리고, 프로그램된 셀은 플로팅 게이트로 전자가 주입되어 양(positive)의 문턱전압을 가지며, 이때 프로그램된 셀의 위상을 오프-셀(off-cell)이라 한다. 그러나, 낸드 플래시 메모리 소자의 경우 전하 이득(gain)이나 전하 손실(loss)에 의한 불량이 발생하며, 이러한 특성과 관련하여 여러가지 검증을 수행하고 있다. 이러한 정상적인 프로그램 또는 소거 동작 여부를 검증(verify)하기 위하여 페이지 버퍼(page buffer)가 사용된다.
도 1은 일반적인 낸드 플래시 메모리 소자의 메모리 셀 어레이를 도시한 등가 회로도이다.
도 1을 참조하면, 일반적인 낸드 플래시 메모리 소자의 메모리 셀 어레이는 복수의 메모리 블록(block)으로 이루어지고, 각 메모리 블록에는 복수의 비트라인(BL0~BLn)이 병렬로 배치된다. 또한, 각 메모리 블록에는 복수의 비트라 인(BL0~BLn)에 각각 대응되는 복수의 스트링이 배치된다. 각각의 스트링은 해당 스트링을 선택하기 위한 드레인 선택 트랜지스터(Drain Select Transistor, DST) 및 소스 선택 트랜지스터(Source Select Transistor, SST)와, 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 간에 직렬 연결된 복수의 메모리 셀(MC0~MCn)(n은 15, 31, 63)로 이루어진다. 또한, 각 스트링의 소스 선택 트랜지스터(SST)의 소스는 공통 소스 라인(Common Source Line, CSL)과 공통 연결된다.
복수의 스트링 내에 각각 구성되는 드레인 선택 트랜지스터(DST)의 게이트는 드레인 선택 라인(Drain Select Line, DSL)과 연결되고, 소스 선택 트랜지스터(SST)의 게이트는 소스 선택 라인(Source Select Line, SSL)과 연결된다. 또한, 각 메모리 셀(MC0~MCn)의 콘트롤 게이트(control gate)는 워드라인(WL0~WLn)과 연결된다.
이와 같이 구성된 메모리 셀 어레이를 구비한 낸드 플래시 메모리 소자의 메모리 소자는 독출 및 프로그램 동작을 페이지(page) 단위로 수행하고, 소거 동작을 블록 단위로 수행한다. 여기서, 페이지 단위는 한 개의 워드라인에 콘트롤 게이트가 공통으로 연결된 모든 메모리 셀을 포함한다. 또한, 복수의 페이지는 셀 블록이라고 칭하며, 각각의 셀 블럭은 비트라인 당 한 개 또는 복수의 셀 스트링을 포함한다.
프로그램 동작은 프로그램 문턱전압의 불균일을 증대시키지 않고 프로그램 및 검증의 회수를 억제하기 위하여 '95 ISSCC('A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme(ISPP 방식)) p128~'에 개시된 ISPP 방식으로 진행하고 있다. ISPP 방식은 프로그램 동작을 반복하여 수행하는 경우, 선택된 워드라인에 인가되는 프로그램 전압이 프로그램 회수의 증가에 따라 점진적으로 증가하는 방향으로 가변 전압치가 설정되고, 비트라인에 인가되는 전압은 프로그램 회수에 관계없이 일정 전압치로 설정됨으로써 프로그램 전압 차가 프로그램 회수의 증가에 따라 점진적으로 증가하도록 데이터 프로그램을 수행하는 방식이다.
한편, 프로그램 셀의 프로그램 동작에 의해 프로그램 금지 셀-프로그램이 되지 않아야 할 셀-이 영향을 받는 프로그램 교란(program disturbance)을 방지하기 위하여 셀프 부스팅(self boosting) 방식으로 채널전압(channel voltage)을 높이거나, 또는 비트라인에 직접 6V 이상의 높은 전압을 인가하여 프로그램 교란이 발생되는 것을 방지하고 있다.
이하, 도 2 및 도 3을 결부시켜 종래기술에 따른 낸드 플래시 메모리 소자의 프로그램 동작을 설명하기로 한다. 도 2는 프로그램 동작 흐름도이고, 도 3은 도 1에 도시된 신호의 파형도로서, ISPP 방식을 3-루프(loop1~loop3)로 진행한 파형도이다.
도 1 내지 도 3을 참조하면, 프로그램 명령에 의해 프로그램 동작이 시작된다(S21).
루프(loop1)에 대해 설명하면 다음과 같다.
프리차지 구간(tpre0)에 비트라인을 이용한 셀프 부스팅이 이루어진다(S22). 프리차지 구간(tpre0)에서, 공통 소스 라인(CSL)으로는 전원전압인 'Vcc'가 인가되고, 소스 선택 라인(SSL)으로는 '0V'가 인가되고, 드레인 선택 라인(DSL)으로는 대략 전원전압(Vcc)보다 낮은 전압(대략 4.5V)를 갖는 'Vdc'가 인가되고, 프로그램 셀이 존재하는 스트링과 연결된 비트라인(BL0)에는 '0V'가 인가되고, 프로그램 금지 셀로 이루어진 스트링과 연결된 비트라인(BL1)에는 'Vdc' 전압이 인가된다. 또한, 워드라인(WL0~WLn)에는 대락 10V 정도의 통과 전압(Vpass)을 인가한다. 이러한 바이어스 조건에 의해 비트라인(BL1)과 연결된 스트링의 메모리 셀의 초기 채널전압(Vchi)은 "Vchi=Vdc-Vth('DST'의 문턱전압)"이 된다. 하지만, 스트링을 구성하는 복수의 메모리 셀 내에 구성된 유전체막과 게이트 절연막의 정전용량에 기인하여 최후 채널전압(Vch)은 일정 크기로 증가되기 때문에 프로그램 동작시 프로그램 교란을 방지하게 된다.
이후, 프로그램 구간(tpgm0)에는 선택 메모리 셀에 대한 프로그램 동작이 이루어진다(S23). 이 구간(tpgm0)에서는 공통 소스 라인(CSL)으로는 전원전압인 'Vcc'가 인가되고, 소스 선택 라인(SSL)으로는 '0V'가 인가되고, 드레인 선택 라인(DSL)으로는 'Vdc'가 인가되고, 비트라인(BL0)에는 '0V'가 인가되며, 비트라인(BL1)에는 'Vdc' 전압이 인가된다. 또한, 선택 워드라인(WL)에는 프로그램 전압(Vpgm0)이 인가되고, 비선택 워드라인(WL)에는 통과 전압 'Vpass'이 인가된다. 이런 바이어스 조건에 의해 선택 워드라인(WL)과 연결된 메모리 셀에 대해서는 프로그램 동작이 수행된다.
이후, 검증 구간(tvrf0)에는 선택 메모리 셀에 대한 검증 동작이 이루어진다(S24). 이 구간(tvrf0)에서는 공통 소스 라인(CSL)으로 전원전압인 '0V'가 인가되고, 소스 선택 라인(SSL)으로는 'Vcc'가 인가되고, 드레인 선택 라인(DSL)으로는 'Vdc'가 인가되고, 비트라인(BL0)에는 '0V 또는 1V'가 인가되며, 비트라인(BL1)에는 '0V' 전압이 인가된다. 또한, 선택 워드라인(WL)에는 대략 '0.5V' 전압이 인가되고, 비선택 워드라인(WL)에는 통과 전압 'Vpass'이 인가된다. 이런 바이어스 조건에 의해 선택 워드라인(WL)과 연결된 메모리 셀에 대한 검증 동작이 수행된다.
이러한 프리차지, 프로그램 및 검증 동작은 반복적으로 설정된 루프만큼 진행된다. 즉, 그 다음 번째 루프(loop2)(S25~S27)와 루프(loop3)(S28~S30)에서도 동일한 방법으로 진행된다. 다만, 프로그램 동작시 사용되는 프로그램 전압은 조금씩 증가된다. 예를 들면, 두 번째 루프(loop2)에서 사용되는 프로그램 전압(Vpgm1)은 첫 번째 루프(loop1)에서 사용된 프로그램 전압(Vpgm0)보다 높은 전압 예컨대, 대략 "△V=0.5V' 정도 높은 전압을 갖게 된다.
한편, 프리차지 동작에 있어서, 프로그램 교란 방지를 위해 셀프 부스팅 방식 대신에 직접 프로그램 금지 셀과 연결된 비트라인에 대략 6V 이상의 전압을 인가하는 방법도 있다. 그러나, 이러한 프로그램 교란 방지 방법들은 다음과 같은 문 제점이 있다.
먼저, 셀프 부스팅 방식의 경우에는 프로그램 금지 셀과 연결된 비트라인에 전원전압 'Vcc' 또는 'Vdc'를 인가하는데, 이 경우 프리차지 전압이 '4.5V' 이하로 비교적 낮게 설정되어 셀프 부스팅된 전압(Vch) 또한 낮아 프로그램 교란을 방지하는데 한계가 있다. 또한, 직접 인가방식의 경우에는 비트라인이 셀 영역 내에서 최소 피치(pitch)로 설계되어 있으면서 칩 전체에 걸쳐 신장됨으로써 비트라인의 기생 정전용량이 너무 커지게 되어 비트라인에 직접적으로 6V 이상의 고전압을 인가하기 위해서는 로딩(loading) 시간이 너무 오래 걸리게 된다. 즉, 프리차지 시간의 급격한 증가를 초래하게 된다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 낸드 플래시 메모리 소자의 프로그램 방법에 있어서, 프리차지 시간의 지연없이 프로그램 교란을 방지할 수 있는 낸드 플래시 메모리 소자의 프로그램 방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 상기한 낸드 플래시 메모리 소자의 프로그램 방법을 구현하기 위한 프로그램 바이어스 전압 발생장치를 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 비트라인과 연결된 제1 선택 트랜지스터와, 공통 소스 라인과 연결된 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 연결된 복수의 메모리 셀을 단위 스트링으로 하는 낸드 플래시 메모리 소자의 프로그램 방법에 있어서, 상기 단위 스트링 중 프로그램 셀에 프로그램 전압을 인가하기 전에 상기 프로그램 셀과 동일 워드라인을 공유하는 프로그램 금지 셀이 구성된 단위 스트링으로 상기 공통 소스 라인을 통해 프리차지 전압을 인가하여 상기 프로그램 금지 셀의 채널영역을 프리차지시키는 단계를 포함하는 낸드 플래시 메모리 소자의 프로그램 방법을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 비트라인과 연결된 제1 선택 트랜지스터와, 공통 소스 라인과 연결된 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 연결된 복수의 메모리 셀을 단위 스트링으로 하고, 복수의 루프(loop)를 포함하는 ISPP(Incremental Step Pulse Programming) 방식으로 프로그램 동작을 수행하는 낸드 플래시 메모리 소자의 프로그램 바이어스 전압 발생장치에 있어서, 차지 펌프(charge pump)와, 상기 차지 펌프로부터 출력된 펌핑(pumping) 전압을 분배하여 서로 다른 전압 레벨을 갖는 복수의 프로그램 전압과 복수의 프리챠지 전압을 각각 출력하는 전압 분배부와, 상기 전압 분배부로부터 출력되는 상기 복수의 프로그램 전압을 상기 루프마다 각각 인에이블되는 복수의 제어신호에 응답하여 상기 메모리 셀과 연결된 워드라인으로 공급하는 제1 전송부와, 상기 전압 분배부로부터 출력되는 상기 복수의 프리차지 전 압을 상기 루프마다 상기 복수의 제어신호에 응답하여 상기 공통 소스 라인으로 공급하는 제2 전송부를 포함하는 낸드 플래시 메모리 소자의 프로그램 바이어스 전압 발생장치를 제공한다.
전술한 바와 같이, 종래기술에서는 비트라인을 매개로 프리차지 동작을 수행하기 때문에 그 만큼 로딩 시간이 증가하게 된다. 따라서, 본 발명에서는 비트라인에 비해 기생 정전용량이 작은 공통 소스 라인을 매개로 프리차지 동작을 수행하는 방법을 제안한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 4는 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 방법을 설명하기 위하여 도시한 흐름도이고, 도 5는 각 단계별 프로그램 동작 파형도이다. 여기서는, 일례로 3-루프(loop1~loop3)를 갖는 ISPP 방식을 예로 들어 설명하기로 한다.
도 1, 도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 방법은 각 루프(loop1~loop3)마다 수행되는 프리차지 동작을 종래기술에서와 같이 비트라인(BL)을 매개로 프리차지 전압을 공급하는 것이 아니 라, 공통 소스 라인(CSL)을 매개로 프리차지 전압을 공급한다. 이때, 프리차지 전압은 ISPP 방식에서와 같이 각 루프(loop1~loop3)마다 일정 크기로 증가시켜 공급한다.
한편, 본 발명의 실시예에서는 프리차지 전압을 독출전압(Vread)으로 명명하기로 한다.
구체적으로 설명하면 다음과 같다.
프로그램 명령이 입력되면, 프로그램 동작으로 진입한다(S41).
첫 번째 루프( loop1 )
프리차지 구간(tpre0)에서는 프리차지 동작이 수행된다(S42). 이 구간(tpre0)에서, 공통 소스 라인(CSL)으로는 전원전압 'Vcc'보다 높은 독출전압 'Vread0'이 인가되고, 소스 선택 라인(SSL)으로는 공통 소스 라인(CSL)과 동일한 독출전압 'Vread0'이 일정 시간 동안 인가되며, 드레인 선택 라인(DSL)으로는 '0V'가 인가되고, 프로그램 셀이 존재하는 스트링과 연결된 비트라인(BL0)으로는 '0V'가 인가되고, 프로그램 금지 셀로 이루어진 스트링과 연결된 비트라인(BL1)으로는 'Vdc' 또는 '0V' 전압이 인가된다. 또한, 워드라인(WL0~WLn)으로는 대략 10V 정도의 통과 전압(Vpass)이 인가된다. 이러한 바이어스 조건에 의해 비트라인(BL1)과 연결된 스트링의 메모리 셀의 채널전압(Vch0)은 "Vch0=Vread0-Vth('SST'의 문턱전압)"이 된다.
이후, 프로그램 구간(tpgm0)에는 선택 메모리 셀에 대한 프로그램 동작이 이 루어진다(S43). 이 구간(tpgm0)에서, 공통 소스 라인(CSL)으로는 'Vread0' 전압이 인가되고, 소스 선택 라인(SSL)으로는 '0V'가 인가되고, 드레인 선택 라인(DSL)으로는 'Vdc'가 인가되고, 비트라인(BL0)으로는 '0V'가 인가되며, 비트라인(BL1)으로는 'Vdc' 또는 'Vcc' 전압이 인가된다. 또한, 선택 워드라인(WL)으로는 프로그램 전압(Vpgm0)이 인가되고, 비선택 워드라인(WL)으로는 통과 전압 'Vpass'이 인가된다. 이러한 바이어스 조건에 의해 비트라인(BL0)과 연결되고, 선택 워드라인(WL)과 연결된 메모리 셀에 대해서는 프로그램 동작이 수행된다. 이때, 비트라인(BL1)과 연결된 프로그램 금지 셀의 채널영역에는 적어도 채널전압(Vch0)과 같거나 셀프 부스팅에 의해 채널전압보다 높은 전위를 갖는 채널전압이 걸리기 때문에 프로그램 교란이 방지된다.
이후, 검증 구간(tvrf0)에는 선택 메모리 셀에 대한 검증 동작이 이루어진다(S44). 이 구간(tvrf0)에서, 공통 소스 라인(CSL)으로는 전원전압인 '0V'가 인가되고, 소스 선택 라인(SSL)으로는 'Vread0' 전압 또는 'Vread0' 전압보다 △V(대략 0.5V)만큼 높은 'Vread1' 전압이 인가되고, 드레인 선택 라인(DSL)으로는 'Vdc' 또는 'Vcc'가 인가되고, 비트라인(BL0)으로는 '0V 또는 1V'가 인가되며, 비트라인(BL1)으로는 '0V' 전압이 인가된다. 또한, 선택 워드라인(WL)에는 대략 '0.5V' 프로그램 검증 전압이 인가되고, 비선택 워드라인(WL)으로는 통과 전압 'Vpass'이 인가된다. 이런 바이어스 조건에 의해 선택 워드라인(WL)과 연결된 메모리 셀에 대한 검증 동작이 수행된다.
두 번째 루프( loop2 )
프리차지 구간(tpre1)에서는 프리차지 동작이 수행된다(S45). 이 구간(tpre1)에서, 공통 소스 라인(CSL)으로는 'Vread0'보다 높은 'Vread1'(Vread1=Vread0+△V=Vread0+0.5V) 전압이 인가되고, 소스 선택 라인(SSL)으로는 공통 소스 라인(CSL)과 동일한 독출전압 'Vread1'이 일정 시간 동안 인가되며, 드레인 선택 라인(DSL)으로는 '0V'가 인가되고, 비트라인(BL0)으로는 '0V'가 인가되고, 비트라인(BL1)으로는 'Vdc' 또는 '0V' 전압이 인가된다. 또한, 워드라인(WL0~WLn)으로는 통과 전압(Vpass)이 인가된다. 이러한 바이어스 조건에 의해 비트라인(BL1)과 연결된 메모리 셀의 채널전압(Vch1)은 "Vch1=Vread1-Vth('SST'의 문턱전압)"이 된다.
이후, 프로그램 구간(tpgm1)에는 선택 메모리 셀에 대한 프로그램 동작이 이루어진다(S46). 이 구간(tpgm1)에서, 공통 소스 라인(CSL)으로는 'Vread1'가 인가되고, 소스 선택 라인(SSL)으로는 '0V'가 인가되고, 드레인 선택 라인(DSL)으로는 'Vdc' 또는 'Vcc'가 인가되고, 비트라인(BL0)으로는 '0V'가 인가되며, 비트라인(BL1)으로는 'Vdc' 전압이 인가된다. 또한, 선택 워드라인(WL)으로는 'Vpgm0'보다 △V(대략 0.5V) 정도 높은 전압(Vpgm1)이 인가되고, 비선택 워드라인(WL)으로는 통과 전압 'Vpass'이 인가된다. 이러한 바이어스 조건에 의해 비트라인(BL0)과 연결되고, 선택 워드라인(WL)과 연결된 메모리 셀에 대해서는 프로그램 동작이 수행된다. 이때, 비트라인(BL1)과 연결된 프로그램 금지 셀의 채널영역에는 적어도 채널전압(Vch1)과 같거나 셀프 부스팅에 의해 채널전압(Vch1)보다 높은 전위를 갖는 채널전압이 걸리기 때문에 프로그램 교란이 방지된다. 더욱이, 두 번째 루프(loop2)에서는 프로그램 전압(Vpgm1)이 첫 번째 루프(loop1)의 프로그램 전압(Vpgm0)보다 대략 0.5V 정도 높아지기 때문에 채널전압(Vch1) 또한 첫 번째 루프(loop1)에서보다 0.5V 정도 높게 인가된다.
이후, 검증 구간(tvrf1)에는 선택 메모리 셀에 대한 검증 동작이 이루어진다(S47). 이 구간(tvrf1)에서는 공통 소스 라인(CSL)으로 전원전압인 '0V'가 인가되고, 소스 선택 라인(SSL)으로는 'Vread1' 전압 또는 'Vread1' 전압보다 높은 'Vread2' 전압이 인가되고, 드레인 선택 라인(DSL)으로는 'Vdc'가 인가되고, 비트라인(BL0)으로는 '0V 또는 1V'가 인가되며, 비트라인(BL1)으로는 '0V' 전압이 인가된다. 또한, 선택 워드라인(WL)으로는 대략 '0.5V' 전압이 인가되고, 비선택 워드라인(WL)으로는 통과 전압 'Vpass'이 인가된다. 이런 바이어스 조건에 의해 선택 워드라인(WL)과 연결된 메모리 셀에 대한 검증 동작이 수행된다.
세 번째 루프( loop3 )
프리차지 구간(tpre2)에서는 프리차지 동작이 수행된다(S48). 이 구간(tpre2)에서, 공통 소스 라인(CSL)으로는 'Vread1'보다 높은 'Vread2'(Vread2=Vread1+△V=Vread1+0.5V) 전압이 인가되고, 소스 선택 라인(SSL)으로는 공통 소스 라인(CSL)과 동일한 독출전압 'Vread2'이 일정 시간 동안 인가되며, 드레인 선택 라인(DSL)으로는 '0V'가 인가되고, 비트라인(BL0)으로는 '0V'가 인가되고, 비트라인(BL1)으로는 'Vdc' 또는 '0V' 전압이 인가된다. 또한, 워드라인(WL0~WLn)으로는 통과 전압(Vpass)이 인가된다. 이러한 바이어스 조건에 의해 비트라인(BL1)과 연결된 메모리 셀의 채널전압(Vch2)은 "Vch2=Vread2-Vth('SST'의 문턱전압)"이 된다.
이후, 프로그램 구간(tpgm2)에는 선택 메모리 셀에 대한 프로그램 동작이 이루어진다(S49). 이 구간(tpgm2)에서, 공통 소스 라인(CSL)으로는 'Vread2'가 인가되고, 소스 선택 라인(SSL)으로는 '0V'가 인가되고, 드레인 선택 라인(DSL)으로는 'Vdc' 또는 'Vcc'가 인가되고, 비트라인(BL0)으로는 '0V'가 인가되며, 비트라인(BL1)으로는 'Vdc' 전압이 인가된다. 또한, 선택 워드라인(WL)으로는 'Vpgm1'보다 △V(대략 0.5V) 정도 높은 전압(Vpgm2)이 인가되고, 비선택 워드라인(WL)으로는 통과 전압 'Vpass'이 인가된다. 이러한 바이어스 조건에 의해 비트라인(BL0)과 연결되고, 선택 워드라인(WL)과 연결된 메모리 셀에 대해서는 프로그램 동작이 수행된다. 이때, 비트라인(BL1)과 연결된 프로그램 금지 셀의 채널영역에는 적어도 채널전압(Vch2)과 같거나 셀프 부스팅에 의해 채널전압(Vch2)보다 높은 전위를 갖는 채널전압이 걸리기 때문에 프로그램 교란이 방지된다. 더욱이, 세 번째 루프(loop3)에서는 프로그램 전압(Vpgm2)이 두 번째 루프(loop2)의 프로그램 전압(Vpgm1)보다 대략 0.5V 정도 높아지기 때문에 채널전압(Vch2) 또한 첫 번째 루프(loop2)에서보다 0.5V 정도 높게 인가된다.
이후, 검증 구간(tvrf2)에는 선택 메모리 셀에 대한 검증 동작이 이루어진다(S50). 이 구간(tvrf2)에서는 공통 소스 라인(CSL)으로 전원전압인 '0V'가 인가되고, 소스 선택 라인(SSL)으로는 'Vread2' 전압 또는 'Vread2' 전압보다 높은 'Vread3' 전압이 인가되고, 드레인 선택 라인(DSL)으로는 'Vdc'가 인가되고, 비트라인(BL0)으로는 '0V 또는 1V'가 인가되며, 비트라인(BL1)으로는 '0V' 전압이 인가된다. 또한, 선택 워드라인(WL)으로는 대략 '0.5V' 전압이 인가되고, 비선택 워드라인(WL)으로는 통과 전압 'Vpass'이 인가된다. 이런 바이어스 조건에 의해 선택 워드라인(WL)과 연결된 메모리 셀에 대한 검증 동작이 수행된다.
지금까지 설명한 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 방법에서 사용하는 최초 독출전압(Vread0)은 전원전압보다 높은 전압, 바람직하 게는 최초 프로그램 전압(Vpgm0)에 의해 프로그램 교란이 발생되지 않을 정도로 충분한 채널전압을 갖는 범위 내에서 설정된다. 예컨대, 6V 이상의 전압을 갖도록 설정한다. 또한, 각 루프(loop1~loop3)별 독출전압의 증가폭은 프로그램 전압의 증가폭과 동일하거나 다르게 설정할 수 있다.
한편, 도 6은 일례로 본 발명의 실시예에 따른 낸드 플래시 메모리 소자의 프로그램 동작시 각 루프(loop1~loop3)마다 선택 워드라인(WL)으로 공급되는 프로그램 전압(Vpgm0~Vpgm2)과 공통 소스 라인(CSL)으로 공급되는 독출전압(Vread0~Vread2)의 발생장치를 도시한 회로도이다.
도 6을 참조하면, 발생장치는 차지 펌프(charge pump)(10)와, 차지 펌프(10)로부터 출력된 펌핑 전압(pumping voltage)을 서로 다른 전압 레벨을 갖는 복수의 전압으로 분배하는 전압 분배부(20)와, 전압 분배부(20)를 통해 분배된 프로그램 전압(Vpgm0~Vpgm2)을 각 루프(loop1~loop2)마다 인에이블(enable)되는 제어신호(Cloop1~Cloop3)에 응답하여 선택 워드라인(WL)으로 공급하는 프로그램 전압 전송부(30)와, 전압 분배부(20)를 통해 분배된 독출전압(Vread0~Vread2)을 제어신호(Cloop1~Cloop3)에 응답하여 공통 소스 라인(CSL)으로 공급하는 독출전압 전송부(40)를 포함한다.
차지 펌프(10)는 프로그램 전압보다 낮은 전압으로 입력되는 전압을 프로그램 전압보다 높은 전압으로 상승시켜 출력한다. 만약 프로그램 전압보다 높은 전압 을 공급할 수 있는 전압 공급원이 존재하는 경우 차지 펌프는 굳이 사용할 필요가 없다.
전압 분배부(20)는 복수의 저항(R1~R8)이 직렬로 접속된 구성으로 이루어진다. 전압 분배부(20)는 차지 펌프(10)로부터 출력되는 펌핑 전압을 서로 다른 전압 레벨을 갖는 프로그램 전압(Vpgm0~Vpgm2)과 독출전압(Vread0~Vread2)으로 분배하여 출력한다.
프로그램 전압 전송부(30)는 제어신호(Cloop1~Cloop3)에 응답하여 동작하는 복수의 스위칭 소자(NM1~NM3)로 이루어지며, 스위칭 소자는 일례로 NMOS 트랜지스터로 이루어진다.
독출전압 전송부(40)는 제어신호(Cloop1~Cloop3)에 응답하여 동작하는 복수의 스위칭 소자(NM4~NM6)로 이루어지며, 스위칭 소자는 일례로 NMOS 트랜지스터로 이루어진다. 또한, 각 루프(loop1~loop2)의 검출 동작시 공통 소스 라인(CSL)으로 '0V'를 인가하기 위하여 제어신호(Cvrf)에 응답하여 동작하는 NMOS 트랜지스터(NM7)를 더 포함한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, ISPP 방식을 적용하는 낸드 플래시 메모리 소자의 프로그램 방법에 있어서, 비트라인보다 기생 정전용량이 작은 공통 소스 라인을 매개로 프리차지 동작을 구현함으로써 프로그램 교란을 방지하면서 비트라인을 매개로 프리차지 동작을 수행한 종래기술에 비해 로딩 시간을 감소시켜 프리차지 시간을 감소시킬 수 있다. 이를 통해, 전체 ISPP 프로그램 동작시간을 감소시킬 수 있다.
둘째, 본 발명에 의하면, 공통 소스 라인을 매개로 프리차지 동작을 구현하는 과정에서, 프리차지 전압을 프로그램과 마찬가지로 ISPP 방식으로 구현함으로써 전력 소모를 최소화할 수 있다.

Claims (12)

  1. 비트라인과 연결된 제1 선택 트랜지스터와, 공통 소스 라인과 연결된 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 연결된 복수의 메모리 셀을 단위 스트링으로 하는 낸드 플래시 메모리 소자의 프로그램 방법에 있어서,
    상기 단위 스트링 중 프로그램 셀에 프로그램 전압을 인가하기 전에 상기 프로그램 셀과 동일 워드라인을 공유하는 프로그램 금지 셀이 구성된 단위 스트링으로 상기 공통 소스 라인을 통해 프리차지 전압을 인가하여 상기 프로그램 금지 셀의 채널영역을 프리차지시키는 단계를 포함하고,
    상기 프로그램 셀은 복수의 루프(loop)를 포함하는 ISPP(Incremental Step Pulse Programming) 방식을 이용하여 프로그램하는 낸드 플래시 메모리 소자의 프로그램 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 프리차지 전압은 상기 루프마다 일정 전압 레벨로 증가시키는 낸드 플래시 메모리 소자의 프로그램 방법.
  4. 제 1 항에 있어서,
    상기 프리차지 전압은 상기 루프마다 일정 전압 레벨로 증가하는 상기 프로그램 전압의 증가 폭과 동일한 증가 폭으로 증가시키는 낸드 플래시 메모리 소자의 프로그램 방법.
  5. 제 4 항에 있어서,
    상기 증가 폭은 0.5V인 낸드 플래시 메모리 소자의 프로그램 방법.
  6. 제 1 항에 있어서,
    상기 프리차지 전압은 전원전압보다 높은 전압을 갖는 낸드 플래시 메모리 소자의 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 프로그램 금지 셀의 채널영역이 프리차지되는 동안, 상기 제2 선택 트랜지스터는 상기 프리차지 전압에 의해 동작하는 낸드 플래시 메모리 소자의 프로그램 방법.
  8. 제 1 항에 있어서,
    상기 프로그램 금지 셀의 채널영역이 프리차지되는 동안, 상기 제1 선택 트랜지스터는 상기 비트라인과 상기 프로그램 금지 셀이 구성된 단위 스트링 간의 연결을 차단하는 낸드 플래시 메모리 소자의 프로그램 방법.
  9. 비트라인과 연결된 제1 선택 트랜지스터와, 공통 소스 라인과 연결된 제2 선택 트랜지스터와, 상기 제1 및 제2 선택 트랜지스터 사이에 직렬 연결된 복수의 메모리 셀을 단위 스트링으로 하고, 복수의 루프(loop)를 포함하는 ISPP(Incremental Step Pulse Programming) 방식으로 프로그램 동작을 수행하는 낸드 플래시 메모리 소자의 프로그램 바이어스 전압 발생장치에 있어서,
    차지 펌프(charge pump);
    상기 차지 펌프로부터 출력된 펌핑(pumping) 전압을 분배하여 서로 다른 전압 레벨을 갖는 복수의 프로그램 전압과 복수의 프리챠지 전압을 각각 출력하는 전압 분배부;
    상기 전압 분배부로부터 출력되는 상기 복수의 프로그램 전압을 상기 루프마다 각각 인에이블되는 복수의 제어신호에 응답하여 상기 메모리 셀과 연결된 워드라인으로 공급하는 제1 전송부; 및
    상기 전압 분배부로부터 출력되는 상기 복수의 프리차지 전압을 상기 루프마다 상기 복수의 제어신호에 응답하여 상기 공통 소스 라인으로 공급하는 제2 전송부
    를 포함하는 낸드 플래시 메모리 소자의 프로그램 바이어스 전압 발생장치.
  10. 제 9 항에 있어서,
    상기 제1 전송부는 상기 루프마다 일정 전압 레벨로 증가된 프로그램 전압을 상기 워드라인으로 공급하는 낸드 플래시 메모리 소자의 프로그램 바이어스 전압 발생장치.
  11. 제 9 항에 있어서,
    상기 제2 전송부는 상기 루프마다 일정 전압 레벨로 증가된 프리차지 전압을 상기 공통 소스 라인으로 공급하는 낸드 플래시 메모리 소자의 프로그램 바이어스 전압 발생장치.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 일정 전압 레벨은 0.5V인 낸드 플래시 메모리 소자의 프로그램 바이어스 전압 발생장치.
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