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KR100332511B1 - 강유전체 메모리 장치와 그 구동 방법 - Google Patents

강유전체 메모리 장치와 그 구동 방법 Download PDF

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KR100332511B1
KR100332511B1 KR1019980044942A KR19980044942A KR100332511B1 KR 100332511 B1 KR100332511 B1 KR 100332511B1 KR 1019980044942 A KR1019980044942 A KR 1019980044942A KR 19980044942 A KR19980044942 A KR 19980044942A KR 100332511 B1 KR100332511 B1 KR 100332511B1
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South Korea
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ferroelectric
ferroelectric memory
gate electrode
capacitor
layer
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히로다까 다무라
히데끼 다까우찌
다까시 에시다
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후지쯔 가부시끼가이샤
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Publication date
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Abstract

본 발명은 1 개의 트랜지스터와 1 개의 커패시터로 1 개의 메모리 셀을 구성하는 1T-1C형 메모리에 적합한 강유전체 메모리 장치 및 그 구동 방법에 관한 것이며, 적은 전압으로 정보의 기입이 가능한 강유전체 메모리, 간단한 구성의 1T-1C형 강유전체 메모리 장치를 제공한다.
강유전체 메모리는 절연 게이트형 전계 효과 트랜지스터와, 강유전체막과, 상기 강유전체막 상에 대향해서 형성된 한 쌍의 커패시터 전극으로서, 상기 한 쌍의 커패시터 전극의 한 쪽과 상기 게이트 전극이 전기적으로 접속되어 있는 한 쌍의 커패시터 전극을 갖는다.
간단한 구성의 강유전체 메모리 장치는 소스, 드레인, 절연 게이트를 갖는 절연 게이트형 전계 효과 트랜지스터와, 상기 드레인과 상기 절연 게이트 사이에 접속된 강유전체 커패시터를 갖는다.

Description

강유전체 메모리 장치와 그 구동 방법
본 발명은 강유전체 메모리에 관한 것이며, 특히 1개의 트랜지스터와 1개의 강유전체 커패시터를 사용하여 1개의 메모리 셀을 구성하는 1T-1C형 메모리에 적합한 강유전체 메모리 장치 및 그 구동 방법에 관한 것이다.
한 쌍의 전극간에 강유전체를 배치한 강유전체 커패시터는 인가 전압에 상응한 분극을 나타낸다. 분극량 대 인가 전압의 특성은 히스테리시스를 나타내고, 인가 전압을 0으로 하여도 잔류 분극이 남는다.
정보에 상응한 잔류 분극을 형성하면, 강유전체 커패시터로 불휘발성 메모리를 형성할 수 있다. 강유전체 커패시터의 분극을 판독하기 위해 전계효과 트랜지스터를 사용할 수 있다. 예를 들어 절연 게이트형 전계효과 트랜지스터의 절연 게이트 전극에 강유전체 커패시터의 한 쪽 전극을 접속하고, 분극에 상응하여 트랜지스터의 온/오프를 제어한다.
현재 1메모리 셀당 2개의 트랜지스터와 2개의 커패시터를 사용하는 2T-2C형의 강유전체 랜덤 액세스 메모리(FeRAM)는 64k 비트까지 제품화되어 있다. 그러나 1메모리 셀당 1개의 트랜지스터와 1개의 커패시터를 사용하는 1T-1C형 FeRAM은 아직 실용화의 연구 단계이다.
도 8(a)∼(c)는 종래의 기술에 의한 강유전체 메모리를 나타낸다. 도 8(a)에 나타낸 바와 같이, p형 실리콘 기판(51)의 표면상에 게이트 산화막(52)을 통해서 다결정 실리콘 등의 부유 게이트 전극(53)이 형성된다. 부유 게이트전극(53) 상에 강유전체층(54)이 형성되고, 다시 그 위에 컨트롤 게이트 전극(55)이 형성된다. 이상의 적층이 패터닝되어 게이트 전극이 형성된다. 이 게이트 전극의 양측에 이온 주입 등에 의해 n형 불순물을 첨가하여 소스 영역(61), 드레인 영역(62)이 형성된다.
컨트롤 게이트 전극(55)에 정전압(+V)를 인가한 후에 이 전압을 제거한다. +V의 전압 인가에 의해 강유전체층(54)은 도면에 나타낸 바와 같이 분극한다. 이 분극은 컨트롤 게이트 전극(55)에 대한 인가 전압을 제거한 후에도 잔류한다. 잔류 분극에 의해 부유 게이트 전극(53)은 정으로 대전하여, p형 실리콘 기판(51) 표면에 n채널(60)을 유기한다. 따라서 소스(61), 드레인(42)간은 n 채널(60)에 의해 전기적으로 접속된다.
도 8(b)에 나타낸 바와 같이, 컨트롤 게이트 전극(55)에 부전압(-V)를 인가한 후에 이 전압을 제거한다. -V의 인가에 의해 강유전체층(54)은 역극성으로 분극한다. 컨트롤 게이트 전극(55)에 대한 인가 전압을 제거한 후에도 분극이 잔류한다. 이 때문에 부유 게이트전극(53)은 부로 대전하여, p형 실리콘 기판(51) 표면의 채널을 소멸시킨다. 따라서 소스(61), 드레인(62)간은 전기적으로 분리된다.
이와 같이 해서 기판(51)에 대한 컨트롤 게이트 전극(55)의 인가 전압에 의해 강유전체층(54)의 분극을 제어하여, 불휘발적으로 정보를 기록할 수 있다.
도 8(a), (b)에 나타낸 강유전체 메모리에서는 게이트 산화막(52)을 커패시터 유전체층으로 하는 커패시터(C2)와 강유전체층(54)을 커패시터 유전체층으로 하는 커패시터(C1)가 직렬로 접속된 회로 형식이 된다. 강유전체층(54)의 유전율은 게이트 산화막(52)의 유전율에 비해 현저하게 높기 때문에, 커패시터 C1의 용량은 커패시터 C2의 용량보다 커지기 쉽다.
도 8(c)에 나타낸 바와 같이 기판(51)과 컨트롤 게이트 전극(55) 사이에 전압(V)를 인가했을 때, 강유전체 커패시터(C1)에 인가되는 전압(V1)은 직렬 접속되는 커패시터(C2)에 인가되는 전압(V2)보다 작어진다.
강유전체 커패시터의 이력 특성이 전압 V1을 필요로 할 경우에는, 컨트롤 게이트 전극(55)에 인가할 전압은 V1 + V2가 되어 큰 전압이 필요해진다.
본 발명의 목적은 작은 전압으로 정보의 기입이 가능한 강유전체 메모리를 제공하는 것이다.
본 발명의 다른 목적은 신규의 구성을 갖는 강유전체 메모리를 제공하는 것이다.
본 발명의 다른 목적은 간단한 구성의 1T-1C형 강유전체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 워드선과 비트선의 2선만으로 기입 동작을 행할 수 있는 강유전체 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 1T-1C형 강유전체 메모리 장치의 신규의 구동 방법을 제공하는 것이다.
도 1은 본 발명의 실시예에 의한 강유전체 메모리를 나타낸 단면도 및 등가 회로도.
도 2는 도 1에 나타낸 강유전체 커패시터의 제조 공정을 설명하기 위한 단면도 및 평면도.
도 3은 도 1에 나타낸 강유전체 커패시터의 제조 공정을 설명하기 위한 단면도 및 평면도.
도 4는 본 발명자 등이 행한 예비 실험을 설명하기 위한 단면도 및 평면도.
도 5는 도 4에 나타낸 샘플의 특성을 나타낸 그래프.
도 6은 본 발명의 다른 실시예에 의한 강유전체 메모리를 나타낸 단면도.
도 7은 강유전체 메모리 장치의 등가 회로도.
도 8은 종래 기술에 의한 강유전체 메모리를 설명하기 위한 단면도 및 등가 회로도.
도 9는 본 발명의 실시예에 의한 메모리 셀을 나타낸 회로도 및 특성을 나타낸 그래프.
도 10은 본 발명의 실시예에 의한 메모리 어레이의 회로 형식 및 특성을 나타낸 그래프.
도 11은 도 2(b)에 나타낸 신호 파형에 의해 메모리 셀 어레이가 어떻게 동작하는가를 나타낸 개략 평면도.
도 12는 본 발명의 실시예에 의한 강유전체 메모리 장치의 구성을 나타낸 단면도 및 평면도.
도 13은 도 12의 강유전체 메모리 장치를 제조하는 제조 프로세스를 설명하기 위한 단면도.
도 14는 도 4의 강유전체 메모리 장치를 제조하는 제조 프로세스를 설명하기 위한 단면도.
도 15는 도 4의 강유전체 메모리 장치를 제조하는 제조 프로세스를 설명하기 위한 단면도.
도 16은 본 발명의 실시예에 의한 강유전체 메모리 장치의 구성을 나타낸 단면도 및 평면도.
도 17은 도 16의 강유전체 메모리 장치를 제조하는 제조 프로세스를 설명하기 위한 단면도 및 평면도.
도 18은 도 16의 강유전체 메모리 장치를 제조하는 제조 프로세스를 설명하기 위한 단면도 및 평면도.
※ 도면의 주요부분에 대한 부호의 설명 ※
1: 실리콘 기판
2: 필드 산화막
3: 게이트 산화막
4: 게이트 전극
5, 6: 소스/드레인 영역
8: 절연층
9: 강유전체층
11, 12: (강유전체 커패시터의) 대향 전극
Cr: 강유전체 커패시터
B: 비트선
W: 워드선
T: 절연 게이트형 전계효과 트랜지스터
G: 절연 게이트
S: 소스
D: 드레인
Cf: 강유전체 커패시터
Cgs: 소스·게이트간 용량
BL: 비트선
WL: 워드선
17: 절연층
18: 저부 전극
18A, 18B: 저부 전극
19: 비트선
20: 강유전체층
21: 절연층
22: 워드선
30a, 30b: 플러그
31: 플러그
32: 워드 배선층
본 발명의 일관점에 의하면, 반도체 기판과; 상기 반도체 기판의 표면상에 형성된 게이트 절연막과, 상기 게이트 절연막상에 형성된 게이트 전극과, 상기 게이트 전극의 양측에서 상기 반도체 기판의 표면에 형성된 한 쌍의 소스/드레인 영역을 갖는 절연 게이트형 전계효과 트랜지스터와; 상기 게이트 전극을 덮어서 상기 반도체 기판 표면상에 형성된 하지(下地)절연막과; 상기 하지절연막상에 형성된 강유전체막과; 상기 강유전체막의 표면상에 대향하여 형성된 한 쌍의 커패시터 전극으로서, 상기 한 쌍의 커패시터 전극의 한 쪽과 상기 게이트 전극이 전기적으로 접속되어 있는 한 쌍의 커패시터 전극을 갖는 강유전체 메모리가 제공된다.
강유전체층에 접해서 그 표면상에 대향하는 한 쌍의 전극을 형성하여 강유전체 커패시터를 구성함으로써, 소망 용량의 강유전체 커패시터를 형성할 수 있다. 강유전체 커패시터의 한 쪽 전극을 게이트 전극 상방에 겹쳐서 배치함으로써, 커패시터 전극이 갖는 부유 용량을 저감할 수 있다.
본 발명의 다른 관점에 의하면, 소스, 드레인 및 절연 게이트를 갖는 절연게이트형 전계효과 트랜지스터와; 상기 드레인과 상기 절연 게이트와의 사이에 접속된 강유전체 커패시터를 갖는, 다이오드 접속의 메모리 셀을 구비한 강유전체 메모리 장치가 제공된다.
절연 게이트형 전계효과 트랜지스터의 절연 게이트와 드레인을 강유전체 커패시터로 접합함으로써, 다이오드 접속된 전계효과 트랜지스터가 형성된다. 강유전체 커패시터의 잔류 분극에 의해 다이오드 접속된 전계 효과 트랜지스터의 상승 전위(임계치)가 제어된다.
소스·드레인간에 인가되는 전압에 상응하여 강유전체 커패시터의 분극을 제어할 수 있다.
본 발명의 다른 관점에 의하면, 병렬로 배치된 복수 개의 비트선과; 상기 복수 개의 비트선에 교차하도록 병렬로 배치된 복수 개의 워드선과; 상기 비트선과 상기 워드선의 각 교점에 접속된 강유전체 메모리 셀로서, 각 강유전체 메모리 셀은 소스, 드레인 및 절연 게이트를 갖는 절연 게이트형 전계효과 트랜지스터와 상기 드레인과 상기 절연 게이트 사이에 접속된 강유전체 커패시터를 갖는, 다이오드 접속의 강유전체 메모리 셀을 구비하는 강유전체 메모리 장치를 구동하는 방법으로서, (a) 선택한 워드선을 접지하고 다른 워드선 및 모든 비트선에 제1 기준 전위를 인가하여, 선택한 워드선에 접속된 모든 강유전체 메모리 셀에 제1 정보를 기입하는 공정과; (b) 상기 선택한 워드선에 접속된 강유전체 메모리 셀 중에서 제1 정보를 기입해야 할 강유전체 메모리 셀에는 계속해서 접지 전위와 제1 기준 전위를 공급하고, 기타의 비트선에는 제1 기준 전위보다 적은 제2 기준 전위를 공급하며, 기타의 워드선에는 제1 기준 전위보다 적고 제2 기준 전위보다 큰 제3 기준 전위를 공급하여, 선택된 강유전체 메모리 셀에만 제1 정보를 기입하는 공정과; (c) 상기 비트선의 전위 및 상기 선택한 워드선 이외의 워드선의 전위를 공정 (b)와 동일하게 하고, 상기 선택한 워드선에 상기 제1 기준 전위보다 큰 제4 기준 전위를 공급하고, 상기 선택된 워드선에 접속된 강유전체 메모리 셀 중에서 공정 (b)에서 제1 정보가 기입되지 않았던 강유전체 메모리 셀에 제2 정보를 기입하는 공정을 포함한 강유전체 메모리 장치의 구동 방법이 제공된다.
동일 워드선에 접속된 복수의 메모리 셀에 대해 일단 제1 정보를 기입한 후, 제1 정보를 기입할 메모리 셀에 다시 제1 정보를 기입하고, 제2 정보를 기입할 셀에 제2 정보를 기입함으로써, 기입의 디스터브(disturb) 내성이 있는 기입 방식이 제공된다.
본 발명의 또 다른 관점에 의하면, 반도체 기판과; 상기 반도체 기판 상에 형성된 절연 게이트 전극과; 상기 절연 게이트 전극의 양측에서 상기 반도체 기판에 형성된 소스 영역 및 드레인 영역과; 상기 절연 게이트 전극을 둘러싸서 동일면을 형성하도록 반도체 기판 상에 형성된 제1 절연층과; 상기 제1 절연층을 관통하여 상기 드레인에 달하는 개구 홈과; 상기 개구 홈을 메워서 상기 절연층과 동일면을 형성하는 비트 배선과; 상기 절연 게이트 전극 및 상기 비트 배선을 덮어서 상기 동일면상에 형성된 강유전체층을 가지며, 상기 게이트 전극, 상기 강유전체층 및 상기 비트 배선이 강유전체 커패시터를 구성하는 강유전체 메모리 장치가 제공된다.
절연 게이트 전극, 제1 절연층 및 비트 배선으로 동일면을 형성하고, 이 동일면상에 강유전체층을 형성함으로써, 소형화가 용이하고 특성이 안정한 강유전체 메모리 셀이 제공된다.
[실시예]
도 8(a), (b)에 나타낸 강유전체 메모리에서는 게이트 산화막, 부유 게이트 전극, 강유전체층, 컨트롤 게이트 전극을 적층하여 동일 형상으로 패터닝하기 때문에, 강유전체 커패시터의 용량이 부유 게이트 전극과 기판이 형성하는 용량에 비하여 커지기 쉬웠다. 강유전체 커패시터의 용량을 작게 하고자 하면, 강유전체층의 두께를 비정상적으로 두껍게 하게 되어, 제조 공정상 곤란이 수반되었다.
또, 부유 게이트 전극과 컨트롤 게이트 전극 사이에 강유전체층을 끼우는 구성은 부유 게이트 전극과 강유전체층 사이의 계면과, 강유전체층과 컨트롤 게이트 전극 사이의 계면의 성질이 다르게 되기 쉬워서, 안정한 성능을 얻기가 용이하지 않았다.
본 발명자는 강유전체층의 일 표면상에 평행하게 한 쌍의 전극을 배치하고, 이들 전극간에 강유전체 커패시터를 형성하는 것을 제안한다. 강유전체층의 두께 및 전극간의 간격을 조정함으로써, 강유전체 커패시터의 용량은 거의 자유롭게 설정할 수 있다.
도 4(a), (b) 및 도 5(a), (b)는 본 발명자가 행하였던 예비 실험을 설명하기 위한 도면이다.
도 4(a), (b)는 형성된 샘플의 구성을 개략적으로 나타낸 단면도 및 평면도이다. 도 4(a)는 샘플의 단면 구성을 나타낸다. 실리콘 기판(21) 표면상에 두께 350nm의 실리콘 산화막(28)을 형성하고, 그 위에 두께 200nm의 SrBi2Ta2O9(SBT) 강유전체층(29)을 적층하였다. 강유전체층(29)의 표면상에 0.1㎛의 간격으로 한 쌍의 전극(31, 32)을 평행으로 배치하였다.
도 4(b)는 전극(31, 32)의 평면 패턴을 나타낸다. 전극(31, 32)은 길이 200 ㎛에 걸쳐서 갭 0.1㎛로 대향하는 평행 전극부를 가지며, 각각의 거의 중앙으로부터 전압을 인가하기 위한 패드(P1, P2)가 인출되어 있다. 도면에서 평행 전극의 길이(l)는 200㎛이며, 이들의 간격(g)는 0.1㎛이다. 전극(31, 32)은 백금막으로 형성하였다.
SBT막의 유전율은 형성 방법에 좌우되지만, 약 200 정도이어서 공기의 유전율에 비해 현저히 크다. 따라서 전극(31, 32)간에 형성되는 강유전체 커패시터의 용량은 거의 강유전체층(29)의 유전율 및 두께, 전극(31, 32)의 간격 및 대향 길이에 의해 결정된다.
도 5(a), (b)는 도 4(a), (b)에 나타낸 샘플의 특성을 나타낸 그래프이다. 도 5(a)는 실리콘 기판(21) 상에 산화막(28), 강유전체층(29), 전극(31, 32)을 적층한 구성에 있어서, 강유전체층이 어떠한 결정성을 갖는가를 나타낸 X선 회절 패턴이다. 횡축은 X선 회절각 2θ를 단위 도로 나타내고, 종축은 회절 강도를 임의 눈끔으로 나타낸다.
도면 중 실리콘 기판의 (100)면의 회절 피크 및 Pt 전극의 (111)면의 회절피크 이외의 피크가 SBT의 회절 피크에 상당한다. 이 결과로부터 실리콘 산화막 상에 형성한 SBT층은 강유전체층으로서 양호하게 결정화되어 있는 것을 알 수 있다.
도 5(b)는 도 4(a), (b)에 나타낸 샘플의 히스테리시스 특성을 나타낸다. 횡축은 대향 전극간의 인가 전압을 단위 V로 나타내고, 종축은 축적 전하를 단위 pC로 나타낸다. 인가 전압 V = 0 시의 전하량이 잔류 분극의 크기를 나타낸다. 도면에 나타낸 측정치로부터 잔류 분극이 0.5pC라 하면, 1㎛당의 잔류 분극은 2.5 fC/㎛가 된다.
MOS 트랜지스터의 반도체 표면에 채널을 유기하기 위해서는, 0.1 μC/cm2정도의 전하 밀도가 제공되면 된다. MOS 트랜지스터의 게이트 면적을 1μm2로 가정하고, 0.1μC/cm2의 전하 밀도를 부여하면, 약 1 × 10-15C의 전하량이 된다. 상술한 잔류 분극 2.5fC/㎛로부터 필요한 커패시터 전극의 대향 길이는 약 0.4㎛가 된다. 이 정도의 커패시터 전극의 치수는 고집적도의 강유전체 메모리를 제조하기 위해 장해가 되지 않는 치수이다.
또한 상술한 샘플에서는 커패시터 대향 전극의 간격을 0.1㎛로 하였으나, 제조 공정을 용이하게 하기 위해 이 간격을 넓혀서 대향 길이를 증가시키는 등 여러 가지 변경을 행하여도 좋음은 당업자에게는 자명할 것이다.
도 4(a)에 나타낸 샘플 구성에서는, 강유전체층(29)의 두께를 엷게 함으로써 강유전체층의 분극이 충분한 강도로 생겨도 강유전체 커패시터의 용량을 소망하는값으로 제한하는 일이 용이하다. 또 전극 간격 등의 선택에 의해 구동 전압을 소망하는 값으로 설정하는 것도 용이하게 된다.
도 1(a), (b)는 본 발명의 실시예에 의한 강유전체 메모리의 구성을 개략적으로 나타낸다. 도 1(a)는 강유전체 메모리의 단면 구성을 개략적으로 나타내고, 도 1(b)는 그 등가 회로를 나타낸다.
도 1(a)에서, 예를 들어 p형의 실리콘 기판(1)의 표면상에 주지의 LOCOS 기술에 의해 필드 산화막(2)을 형성한다. 필드 산화막(2)으로 둘러싸인 활성 영역 표면상에, 예를 들어 10nm의 게이트 선화막(3)을 형성하고, 그 위에 다결정 실리콘의 게이트 전극(4)을 예를 들어 두께 200nm 형성한다. 게이트 전극(4)의 양측에 n형 불순물을 이온 주입하여, 한 쌍의 소스/드레인 영역(5, 6)을 형성한다.
또한 필요에 따라 게이트 전극(4) 측벽 상에 실리콘 산화막 등의 사이드 스페이서를 형성하고 나서 이온 주입을 행할 수도 있다. 또 소스/드레인 영역(5, 6)에 대한 배선을 형성할 수도 있다.
그 후에 게이트 전극(4)을 덮도록 실리콘 산화막(8)을 화학 기상 증착(CVD) 등에 의해 형성한다. 실리콘 산화막(8)의 표면은 평탄화 처리하는 것이 바람직하다. 실리콘 산화막(8)의 표면상에 SBT, Pb(Zr, Ti)O3(PZT) 등의 강유전체층(9)을 형성한다. 강유전체층(9)은, 예를 들어 두께 200nm의 SBT층으로 한다. 강유전체층(9)의 표면상에 Pt 등에 의한 대향 전극(11, 12)을 형성한다. 이 때 강유전체층(9) 및 절연층(8)을 관통하여 게이트 전극(4)의 일부에 달하는 비어 홀을 형성해 두고, 전극(11)이 게이트 전극(4)과 전기적으로 접촉하도록 하는 것이 바람직하다.
또 전극(11)과 게이트 전극(4)이 기판 표면 방향에서 오버랩 하도록 배치함으로써, 전극(11)의 부유 용량을 저감할 수 있다.
도 1(b)는 이와 같이 해서 형성된 강유전체 메모리의 등가 회로를 나타낸다. 소스(S), 드레인(D) 및 게이트(G)를 갖는 MOS 트랜지스터(T)의 게이트 전극(G)에 강유전체 커패시터(Cf)가 접속되어 있다. 소스(S) 및 드레인(D)은 각각 제1 비트선(B1), 제2 비트선(B2)에 접속되고, 강유전체 커패시터(Cf)의 다른 쪽 전극은 워드선(W)에 접속한다.
한 쌍의 비트선(B1, B2)간의 도통을 조사함으로써 기록된 정보를 알 수 있다. 또 비트선(B1, B2)과 워드선(W) 사이에 일정 이상의 전압을 인가함으로써, 강유전체 커패시터(Cf)에 정보를 기입할 수 있다.
이하, 도 1에 나타낸 강유전체 메모리의 제조 프로세스를 도 2(av)∼도 3(cp)를 참고하여 설명한다. 도 2(av)∼도 3(cp)에서 av, bv, cv는 각각 단면도를 나타내고, ap, bp, cp는 각각 평면도를 나타낸다.
도 2(av), (ap)에 나타낸 바와 같이, p형 실리콘 기판(1)의 표면상에 LOCOS에 의해 필드 산화막(2)을 형성한 후, 활성 영역 표면상에 두께 10nm의 게이트 산화막(3)을 열산화에 의해 작성한다. 필드 산화막(2)과 게이트 산화막(3)의 표면상에 두께 약 200nm의 다결정 실리콘층(4)을 예를 들어 화학 기상 증착(CVD)에 의해형성한다. 이 다결정 실리콘(4)은 n형 불순물을 도프한 n형 영역이 된다.
다결정 실리콘층(4)을 레지스트 패턴을 사용한 포토리소그래피에 의해 패터닝하여, 게이트 산화막(3)으로부터 필드 산화막(2) 상으로 연장하는 게이트 전극(4)을 형성한다. 게이트 전극(4)을 마스크로 하고 n형 불순물을 이온 주입하여 n형의 소스/드레인 영역을 형성한다(도 1 a 참조). 이온 주입은, 예를 들어 As 이온을 사용하고, 가속 에너지 30keV, 도즈량 1 × 1015cm-2의 조건에서 거의 수직 방향으로부터 행한다.
도 2(bv), (bp)에 나타낸 바와 같이, 게이트 전극(4)을 덮어서 실리콘 산화막(8)을 CVD에 의해 형성한다. 실리콘 산화막(8)을 형성 후, 표면을 화학 기계 연마(CMP)에 의해 평탄화한다. CMP는, 예를 들어 로데일사의 상품명 SC112를 사용해서 행한다.
도 2 cv, cp에 나타낸 바와 같이, 표면을 평탄화한 실리콘 산화막(8)의 표면 상에, 예를 들어 200nm의 SBT층(9)을 형성한다. SBT층은, 예를 들어 졸겔(sol-gel)법에 의해 형성할 수 있다. 기판 표면상에 출발 원료가 되는 혼합 알콕시드 용액을 스핀 도포하고, 온도 250℃에서 건조시킨다. 이 공정을 4회 반복하고, 그 후에 O2분위기 중, 온도 800℃에서 30분간의 결정화 어닐링을 행한다.
강유전체층(9) 표면상에 레지스트 패턴을 형성하고, 예를 들어 CF4와 Ar의 혼합 가스를 사용한 반응성 이온 에칭(RIE)에 의해 강유전체층을 패터닝하여 커패시터의 강유전체층(9)을 형성한다.
도 3(av), (ap)에 나타낸 바와 같이, 강유전체층(9)을 덮도록 실리콘 산화막(10)을 CVD에 의해 형성한다. 실리콘 산화막(10)의 표면상에 레지스트 패턴을 형성하여, 게이트 전극(4)에 달하는 비어 홀(VH)을 형성한다. 그 후에 레지스트 패턴은 제거한다.
도 3(bv), (bp)에 나타낸 바와 같이, 다시 CVD에 의한 실리콘 산화막(8)도 약간 에칭되는 것은 피하기 어려우나, 실리콘 산화막(10)의 두께를 엷게 선택해 둠으로써 실리콘 산화막(8)의 형상은 거의 변화하지 않도록 유지할 수 있다.
도 3(cv), (cp)에 나타낸 바와 같이, 비어 홀(VH)을 형성한 기판 표면상에 Ti층(12a), TiN층(12b) 및 Al층(12c)의 적층으로 이루어진 알루미늄 배선층을 형성하고, 패터닝함으로써 커패시터의 대향 전극(11, 12)을 형성한다. Ti층(12a)은 밀착성을 향상시키는데 도움이 되고, TiN층(12b)은 Al과 Si의 고유 확산을 방지하는 배리어층으로서 기능한다.
도 3(cp)에 나타낸 바와 같이, 강유전체층(9)의 표면상에서 전극(11, 12)이 대향하고 있는 부분이 강유전체 커패시터(Cf)를 구성한다.
또한 SBT로 커패시터 유전체층을 작성하는 경우를 설명하였으나, 다른 강유전체를 사용할 수도 있다. 예를 들어 SBT 대신에 PZT를 사용하여도 좋다. PZT는 SBT와 비교하여도 더욱 큰 유전율을 갖는다. 강유전체층을 형성하는 강유전체는 그 밑에 배치되는 절연층(산화 실리콘의 경우 유전율 약 4)에 비해, 10배 이상의 유전율을 갖는 것이 바람직하다. 거의 강유전체층만을 커패시터 유전체층으로 하기 위해서, 대향 전극(11, 12)간의 간격은 강유전체층(9)의 두께의 3배 이하로 하는 것이 바람직하다. 강유전체 커패시터와 밑의 반도체 디바이스 구조를 전기적으로 분리하는 경우에는, 절연체층(8)의 두께는 가장 엷은 부분이라도 10nm 이상의 두께를 갖는 것이 바람직하다.
상기 실시예에서는 MOS 트랜지스터의 상부를 절연체층(8), 강유전체층(9)으로 덮고, 강유전체층(9) 상에 대향 전극(11, 12)을 설치하였다. 대향 전극(11, 12)은 강유전체층(9)의 표면상에 형성할 필요가 있으나, 강유전체층(9) 상부 표면 상에 설치할 필요는 없다.
도 6은 본 발명의 다른 실시예에 의한 강유전체 메모리의 구성을 나타낸 단면도이다. 본 실시예에서는 도 1에 나타낸 실시예와 마찬가지로 실리콘 기판(1) 표면에 필드 산화막(2)을 형성한 후, 필드 산화막(2)으로 둘러싸인 활성 영역 내에 게이트 절연막(3), 게이트 전극(4), 소스 영역(5) 및 드레인 영역(6)을 갖는 MOS 트랜지스터를 형성하고, 그 표면을 덮어서 절연층(8)을 형성한다. 절연층(8)의 표면 내에 대향 전극(11, 12)을 설치하고, 대향 전극(11, 12)의 표면과 절연층(8)의 표면이 동일 평면을 갖도록 한다.
이와 같은 구성은, 예를 들어 절연층(8)의 일부를 우선 성막하고, 그 표면상에 대향 전극(11, 12)을 형성하고, 대향 전극(11, 12)을 덮어서 절연층(8)의 나머지 부분을 성막하여, 평탄화 처리를 행함으로써 형성할 수 있다.
대향 전극(11, 12) 및 절연층(8)의 표면을 덮어서 강유전체층(9)을 성막한다. 이와 같이 해서 도 6에 나타낸 바와 같이, 절연층(8) 중에 매립된 대향전극(11, 12)을 갖는 강유전체 메모리가 얻어진다.
도 7은 도 1(a), 도 6에 나타낸 바와 같은 강유전체 메모리를 사용해서 구성되는 강유전체 메모리 장치의 회로도를 나타낸다. 도면 중 세로 방향에 비트선(BLm, BLm+1, …)이 복수 개 배치되고, 도면 중 가로 방향에 워드선(WLn, WLn+1, …)이 복수 개 설치된다. 또한 복수의 소스선(SLn, SLn+1, …)이 도면 중 가로 방향으로 설치된다.
비트선(BL)은 비트선 제어 회로(BLC)에 접속됨과 동시에 센스 회로(SC)에 접속된다. 워드선(WL)은 워드선 제어 회로(WLC)에 접속된다. 소스선(SL)은 소스선 제어 회로(SLC)에 접속된다.
비트선 제어 회로(BLC), 워드선 제어 회로(WLC), 소스선 제어 회로(SLC)는 각각 비트선(BL), 워드선(WL) 및 소스선(SL)의 전위를 제어한다. 소스선 제어 회로(SLC)는 비트선(BL)에 흐르는 전류를 검출한다.
또한 도 1(a), (b)의 강유전체 메모리에 여러 가지 변경을 행하여도 좋다. 예를 들어 MOS 트랜지스터 대신에 다른 절연 게이트형 전계효과 트랜지스터를 사용하여도 좋다. 강유전체에 SBT, PZT 이외의 강유전체를 사용하여도 좋다. 강유전체 커패시터의 전극에 Pt 이외의 도전 재료를 사용하여도 좋다. 기타 여러 가지 변경이 가능하다. 메모리 셀의 회로 형식도 도 7에 나타낸 것에 한정되지 않는다.
도 9(a)∼(d)는 본 발명의 실시예에 의한 신규의 메모리 셀을 나타낸다. 도 9(a)는 1메모리 셀의 회로 형식을 나타내고, 도 9(b), (c)는 기입 동작, 판독 동작을 나타낸 그래프이며, 도 9(d)는 판독 전류를 나타낸 그래프이다.
도 9(a)에서, 절연 게이트형 전계효과 트랜지스터(T)는 절연 게이트(G), 소스(S) 및 드레인(D)을 갖는다. 절연 게이트(G)와 드레인(D) 사이에는 강유전체 커패시터(Cf)가 접속되어 있다. 이와 같이 해서 다이오드 접속된 절연 게이트형 전계효과 트랜지스터가 형성된다.
또한 절연 게이트(G)와 소스(S) 사이에는 용량(Cgs)이 접속되어 있다. 이 용량(Cgs)은 커패시터를 외부에 부착하지 않아도 트랜지스터(T)의 절연 게이트(G)와 소스(S) 사이에 형성되는 절연 게이트·소스간 용량으로 형성할 수 있다. 소스(S)·드레인(D)에 전압을 인가했을 때, 강유전체 커패시터(Cf)에 인가되는 전압 성분을 결정하는 커플링비 R = Cgs/(Cgs+ Cf)는 0.2 이상으로 하는 것이 바람직하다. 드레인(D)은 비트선(BL)에 접속되고, 소스(S)는 워드선(WL)에 접속된다.
이하, 절연 게이트형 전계효과 트랜지스터(T)가 n 채널인 경우를 가정한다. 소스(S)와 드레인(D) 사이에 전압 V가 인가되면, 이 전압은 2개의 커패시터(Cgs, Cf)에 의해 전압 분할되는 것으로 생각할 수 있다. 강유전체 커패시터(Cf)에 인가되는 전압을 Vf라 한다.
도 9(b)는 강유전체 커패시터(Cf)의 인가 전압 Vf에 대한 분극(P)을 나타낸 그래프이다. 파선으로 나타낸 히스테리시스 커브는 충분히 포화할 때까지 분극을 발생시킨 경우의 히스테리시스 특성을 나타낸다. 실선으로 나타낸 히스테리시스커브는 메모리 동작에 사용하는 히스테리시스 특성을 나타낸다. 3개의 직선(Cgs·(V -Vf))은 커패시터(Cgs)를 부하로 한 때의 부하 직선이며, 소스(S), 드레인(D)간에 전압 V = +Vcc, 0, -Vcd를 인가했을 때를 나타낸다. 일단 +Vcc를 인가한 후는 인가 전압을 "0"으로 복귀시켜도, "1"의 잔류 분극이 남아 있고, 일단 -Vcc를 인가한 후는 인가 전압을 "0"으로 복귀시켜도 "0"을 표시하는 잔류 분극이 남는다.
도 9(c)는 판독 특성을 나타낸 그래프이다. 도 9(b)에 나타낸 바와 같이, 강유전체 커패시터(Cf)에는 잔류 분극이 발생하고 있는 것으로 한다. 메모리 판독시에는 기입 전압 +Vcc보다 적은 전압 +Vr가 인가된다. 판독 전압 +Vr가 인가된 상태에서는 강유전체 커패시터(Cf)가 "0"이면 강유전체 커패시터(CF)의 분극이 "0"으로 변화하고, "1"이면 정극성의 분극이 더 증가한다. 이 분극량의 차에 따라 절연 게이트형 전계효과 트랜지스터(T)의 도전도가 변화하여, 기억된 정보를 판독할 수 있다.
도 9(d)는 판독 전류의 변화를 나타낸다. 횡축은 인가 전압 V를 나타내고, 종축은 절연 게이트형 전계효과 트랜지스터(T)를 흐르는 전류 I를 나타낸다. 기입된 정보가 "1"일 경우에는 잔류 분극에 의해 채널이 발생하고 있으며, 전압(V)을 증가시키면 즉시 전류(I)는 증대한다.
이에 대해 기입된 정보가 "0"일 경우에는 전압(V)을 인가하여도 즉시에는 전류(I)는 흐르지 않는다. 인가 전압 V가 판독 전압 Vr일 때 흐르는 전류는 미약하다. 이와 같이 기입된 정보가 "1"이냐 "0"이냐에 따라서 트랜지스터(T)에 흐르는 전류 I는 대폭적으로 변화한다. 이 전류의 차를 검출함으로써 정보를 판독할 수 있다. 또한 기입시에는 인가 전압은 펄스 형상으로 하여 전력 소비를 억제하는 것이 바람직하다.
도 10(a), (b)는 메모리 셀 어레이의 구성과 동작을 나타낸다. 도 10(a)는 메모리 셀 어레이의 구성을 나타낸 블록도이며, 도 10(b)는 워드선(WL), 비트선(BL)에 인가하는 전압을 나타낸 그래프이다. 실제의 인가 전압은 펄스 파형이지만, 설명을 간단히 하기 위해서 직류 파형적으로 나타낸다.
도 10(a)에서 복수의 비트선(BL)이 병렬로 도면 중 세로 방향으로 배치되어 있다. 복수의 워드선(WL)은 비트선(BL)과 교차해서 도면 중 수평 방향으로 병렬로 배치되어 있다. 비트선(BL)과 워드선(WL)의 각 교점에는 도 9(a)에 나타낸 메모리 셀(MC)이 접속되어 있다. 비트선(BL)은 비트선 제어 회로(BLC)에 접속되어, 비트선 제어 신호가 공급된다. 비트선(BL)은 도면 중 하방에서 센스 회로(SC)에 접속되어, 비트선을 흐르는 전류가 검출된다. 워드선(WL)은 워드선 제어 회로(WLC)에 접속되어, 워드선 제어 신호가 공급된다.
판독시에는 판독할 메모리 셀에 접속된 비트선(BL)과 워드선(WL) 사이에 도 9(d)에 나타낸 바와 같은 판독 전압 Vr을 인가하고, 다른 메모리 셀에는 보다 적은 전압밖에 인가되지 않도록 함으로써 소망하는 메모리 셀의 정보를 판독할 수 있다.
도 10(b)는 기입시에 신호 파형을 나타낸다. 도면 중 상방에 워드선(WL)에 인가하는 신호 파형을 나타내고, 하방에 비트선(BL)에 인가하는 신호 파형을 나타낸다. 워드선(WL)의 신호 파형은 접지 전위 0, 기준 전위 Vcc 및 2Vcc/3, 4Vcc/3을 포함한 4준위이다. 비트선(BL)의 신호 파형은 기준 전위 Vcc와 Vcc/3의 2준위이다.
1개의 워드선을 선택하고, 이 워드선에 접속된 메모리 셀에 소망하는 정보를 기입하는 경우를 상정한다. 시간 영역 IIIA은 워드선의 선택 상태를 나타낸다. 선택한 워드선의 전위를 "0"으로 하고, 비선택 워드선을 기준 전위 Vcc로 한다. 또 모든 비트선(BL)은 기준 전위 Vcc로 한다.
도 11(a)가 워드선 선택 상태를 나타낸다. 선택된 워드선(WL)에만 접지 전위 "0"이 주어지고, 기타의 워드선 및 비트선에는 기준 전위 Vcc가 주어지고 있다. 따라서 선택된 워드선에 접속된 모든 메모리 셀에 전압 +Vcc가 인가된다. 이 인가 전압에 의해 선택된 워드선에 접속된 모든 메모리 셀에 "1"이 기입된다.
도 10(b)에서 시간 영역 IIIA으로부터 시간 영역 IIIB으로 진행하면, 선택된 워드선(WL)의 전위는 접지 전압으로 유지된 채로, 비선택된 워드선의 전위가 기준 전위 Vcc보다 낮은 2Vcc/3으로 변경된다. 또 비트선(BL)에서는 "1"을 기입할 비트선은 기준 전위 Vcc로 유지된 채로, 기타의 비트선의 전위는 Vcc/3으로 변경된다.
도 11(b)가 시간 영역 IIIB의 상태를 나타낸다. "1"을 기립할 메모리 셀에는 +Vcc가 계속해서 주어지는 반면, 기타의 메모리 셀에는 +Vcc/3 또는 -Vcc/3의 전위가 주어지고 있다. 이와 같은 전압 인가에 의해 "1"을 기입할 메모리 셀에는 확실히 "1"이 기입되는 반면, 기타의 메모리 셀의 상태는 커다란 영향을 받지 않는다.
도 10(b)에서 시간 영역 IIIB으로부터 시간 영역 IIIC으로 변화하면, 선택된 워드선의 전위가 접지 전위로부터 4Vcc/3으로 변경된다. 비선택 워드선의 전위는 변화하지 않는다. 또 비트선(BL)의 전위는 시간 영역 IIIB과 마찬가지로 유지된다.
도 11(c)가 시간 영역 IIIC의 상태를 나타낸다. 선택된 워드선의 전위가 "0"으로부터 4Vcc/3으로 변경됨으로써, 선택된 워드선에 접속된 메모리 셀 중에서 "1"을 기입할 메모리 셀 이외의 메모리 셀("0"을 기입할 메모리 셀)에 -Vcc가 인가되어 "0"이 기입된다. 기타의 메모리 셀에는 +Vcc/3 또는 -Vcc/3의 전위밖에 주어지지 않는다.
이와 같은 기입 방법을 실행함으로써 디스터브 내성이 큰 기입 특성이 얻어진다. 또 "1"의 기입과 "0"의 기입을 선택된 워드선(WL)의 전위를 변경하기만 해서 행할 수 있기 때문에 회로 구성을 간단화할 수 있다.
도 12(a), (b)는 상술한 회로 형식을 실현하는 데 적합한 메모리 셀의 구성을 나타낸다. 도 12(a)는 단면도를 나타내고, 도 12(b)는 상면도를 나타낸다. 도 12(b) 중의 XII A-XII A에 따른 단면이 도 12(a)의 단면에 상당한다.
p형 실리콘 기판(1)의 표면상에 주지의 LOCOS에 의해 필드 산화막(2)을 형성한다. 필드 산화막(2)으로 둘러싸인 각 활성 영역 내에 한 쌍의 절연 게이트형 전계효과 트랜지스터를 작성한다.
절연 게이트형 전계효과 트랜지스터로는, 예를 들어 MOS 트랜지스터를 사용한다. 각 활성 영역 내에 게이트 산화막(3)을 형성한 후, 그 위에 한 쌍의 게이트전극(4)을 다결정 실리콘층으로 형성한다. 게이트 전극(4) 상에는 강유전체 커패시터의 전극으로서 적합한 성질을 갖는 저부 전극(18)이 형성된다. 도시한 구성에서는 게이트 전극(4)과 저부 전극(18)이 게이트 전극 구조를 구성하고 있다.
게이트 전극 구조를 마스크로 하여, 소스 영역(5) 및 드레인 영역(6)을 형성하기 위한 이온 주입을 행한다. 여기서 게이트·소스간 용량(Cgs)을 크게 하여 커플링비 R을 크게 하기 위해서, 이온 주입을 2단계로 나누어 소스 영역(5)과 드레인 영역(6)을 별개의 이온 주입으로 형성한다.
예를 들어 레지스트 마스크 등에 의해 드레인 영역을 형성할 영역을 마스크하고, 입사각 60°, 가속 에너지 60keV, 도즈량 1 × 1015cm-2의 조건에서 As 이온을 기판을 회전시키면서 주입한다. 입사각을 60 도로 함으로써, 주입된 As 이온은 게이트 전극의 하방까지 분포한다. 이 때문에 작성되는 소스 영역(5)과 게이트 전극(4) 사이에 적극적으로 용량(Cgs)이 형성된다.
소스 영역을 레지스트 마스크 등으로 마스크하고, 드레인 영역을 형성할 영역을 노출하여 거의 수직 방향으로부터 가속 에너지 30keV, 도즈량 1 × 1015cm-2의 조건에서 As 이온을 주입한다. 이 이온 주입에 의해 한 쌍의 드레인 영역(6)이 형성된다. 이온 주입 방향을 수직으로 하기 때문에 드레인 영역(6)은 약간 게이트 전극(4)의 하방에도 연장하지만, 기판 표면에 사영(射影)할 때, 드레인 영역(6)이 게이트 전극과 오버랩하는 양(면적)은 소스 영역(5)이 게이트 전극과 오버랩하는양(면적)과 비교해서 현저하게 적어진다. 따라서 소스·게이트간 용량은 드레인·게이트간 용량보다 크다.
기판 표면상은 일단 절연막(17)이 형성되고, 드레인 영역(6)에 달하는 개구가 형성된다. 이 개구 내에 드레인 전극을 겸하는 비트선(19)이 형성된다. 비트선(19)은 강유전체 커패시터의 저부 전극도 겸한다. 절연 게이트 전극 상의 저부 전극(18), 절연층(17) 및 비트선(19)의 표면을 연마하여 평탄한 동일면을 형성하고, 그 위에 강유전체층(20)을 형성한다. 강유전체층(20)은 평탄한 표면상에 형성되기 때문에, 그 특성을 안정화시키기 쉽다. 강유전체막(20)을 형성한 후, 필요에 따라 그 불필요한 부분을 제거한다.
강유전체층(20)을 덮어서 다시 절연층(21)이 형성된다. 절연층(21, 17)을 관통하는 개구가 소스 영역(5)에 달할 때까지 형성되어, 소스 영역(5)과 전기적으로 접속된 워드선(22)이 형성된다.
도 12(b)에 나타낸 바와 같이, 도면 중 가로 방향으로 워드선(22)이 연장하고, 그 밑에는 강유전체층(20)이 연장한다. 강유전체층(20) 밑에 도면 중 세로 방향으로 비트선(19)이 연장한다. 콘택트 홀(23)은 워드선(22)과 소스 영역(5)과의 콘택트 영역을 나타낸다. 또 1개의 메모리 셀(MC)에 상당하는 영역을 파선으로 둘러싸서 나타낸다.
도 12(a), (b)에 나타낸 바와 같은 메모리 셀을 제조하는 제조 프로세스를 도 13(a)∼도 15(c)를 참조하여 설명한다.
도 13(a)에 나타낸 바와 같이, p형 실리콘 기판(1)의 표면상에 필드 선화막을 형성한 후에 게이트 산화막(3)을 약 10nm 형성하고, 그 위에 다결정 실리콘층을 두께 200nm 정도 증착한다. 다결정 실리콘층을 패터닝 함으로써 게이트 전극(4)을 형성한다. 게이트 전극(4) 및 필요에 따라 레지스트 패턴을 마스크로 하고, 소스 영역(5) 및 드레인 영역(6)을 형성하는 이온 주입을 행한다.
또한 게이트 전극(4)과 소스 영역(5)의 오버랩량을 크게 하기 위해서는, 소스 영역(5)에 대한 이온 주입을 입사각 60°, 가속 에너지 60keV, 도즈량 1 × 1015cm-2의 조건에서 As 이온을 주입함으로써 행하고, 드레인 영역(6)을 형성하는 이온 주입은 수직 방향으로부터 가속 에너지 30keV, 도즈량 1 × 1015cm-2의 조건에서 As 이온을 주입함으로써 행하면 된다.
도 13(b)에 나타낸 바와 같이, 게이트 전극(4)을 덮어서 CVD에 의해 산화 실리콘층(17a)을 형성한다. 산화 실리콘층(17a)을 형성한 후, 표면을 화학 기계 연마(CMP)에 의해 평탄화한다.
도 13(c)에 나타낸 바와 같이 소스 영역(5)과 드레인 영역(6)을 노출하는 개구를 실리콘 산화막(17a)을 관통하여 형성하고, 기판 표면상에 다결정 실리콘층(30)을 CVD에 의해 증착하여, 개구를 다시 메운다.
도 13(d)에 나타낸 바와 같이, 다시 표면측으로부터 CMP를 행함으로써, 게이트 전극(4)을 노출시킨다. CMP 후의 표면은 게이트 전극(4), 산화 실리콘층(17a), 소스(5) 및 드레인(6)에 접속된 다결정 실리콘의 플러그(30a, 30b)가 동일 평면에 형성되어 있다.
도 14(a)에 나타낸 바와 같이, 동일면을 형성한 기판 표면상에 TiN/Ti 적층으로 형성된 하층 전극(18a)과 Pt로 형성된 주전극(18b)을 형성한다. 하층 전극(18a) 중에서 Ti층은 밀착성을 좋게 하기 위한 층이며, TiN층은 확산 배리어층으로서 기능한다. Pt의 주전극층(18b)은 강유전체와의 콘택트 특성이 우수한 전극을 형성한다.
도 14(b)에 나타낸 바와 같이, 전극층(18a, 18b)의 적층 상에 레지스트 패턴을 형성하고, 전극층을 패터닝함으로써, 게이트 전극(4)에 접속된 저부 전극(18A)과 드레인 영역에 접속된 저부 전극(18B)을 형성한다. 이 패터닝은, 예를 들어 CF4와 Ar의 혼합 가스를 사용한 반응성 이온 에칭(RIE)에 의해 행할 수 있다.
전극(18A, 18B)의 패터닝 후에 CVD에 의해 산화 실리콘층(17b)을 증착하여 저부 전극을 완전히 덮는다.
도 14(c)에 나타낸 바와 같이, 표면으로부터 CMP를 행함으로써 저부 전극(18A, 18B)이 노출된 평탄면을 형성한다.
도 15(a)에 나타낸 바와 같이, 형성한 평턴면상에, 예를 들어 두께 200nm의 SrBi2Ta2O3(SBT)층(20)을 형성한다. SBT층은, 예를 들어 졸겔법에 의해 형성할 수 있다. 우선 출발 원료가 되는 혼합 알콕시드 용액을 스핀 도포하고, 온도 250℃에서 건조시킨다. 이 도포-건조 공정을 4회 반복함으로써 소망하는 두께의 도포막을 얻는다. 다음에 O2분위기 중, 온도를 800℃로 하고, 30분간의 결정화 어닐링 처리를 행한다.
이와 같은 공정에 의해 강유전체 특성이 우수한 SBT층이 얻어진다. SBT층(20)을 형성한 후, SBT층(20)의 표면상에 레지스트 패턴을 형성하고 SBT층(20)의 패터닝을 행한다. 이 패터닝은, 예를 들어 CF4와 Ar의 혼합 가스를 사용한 반응성 이온 에칭(RIE)에 의해 행할 수 있다. 강유전체층(20)의 패터닝한 후, 그 표면을 덮어서 CVD에 의해 산화 실리콘막(21)을 증착한다.
도 15(b)에 나타낸 바와 같이, 포토리스그래피를 사용하여 실리콘 산화막(21, 17b)을 관통하는 개구를 형성하고, 소스 영역(5)에 접속된 플러그(30a)의 표면을 노출시킨다. 이 개구 내에 다결정 실리콘층을 CVD에 의해 증착함으로써 개구를 다시 메우고, 도 13(d)와 마찬가지의 CMP를 행함으로써 평탄면을 형성한다. 개구 내에 소스 인출 전극(31)이 형성된다.
도 15(c)에 나타낸 바와 같이, 평탄면상에 하층 배선층(32a)과 주배선층(32b)으로 되는 적층 배선층을 형성한다. 적층 배선층을 패터닝함으로써 워드 배선(32)이 형성된다. 또한 하층 배선층(32a)은, 예를 들어 TiN/Ti의 적층으로 형성하고, 주배선층(32b)은 Al 또는 Al 합금으로 형성한다.
이와 같은 제조 프로세스에 의하면, 중요한 구성 요소를 평탄면상에 형성하기 때문에 안정한 특성을 얻기가 용이해진다. 또 MOS 트랜지스터 구조상 강유전체 커패시터를 형성하기 때문에, 메모리 셀당의 점유 면적을 작게 할 수 있다.
도 12(a)의 구성에서는, 강유전체층의 하면상에 전극을 나란히 배치하여 강유전체 커패시터를 형성하였다. 강유전체 커패시터는 강유전체층의 상부 표면상에전극을 나란히 하여 배치함으로써도 형성할 수 있다.
도 16(a), (b)는 본 발명의 다른 실시예에 의한 메모리 셀의 구성을 나타낸다. 본 메모리 셀은 도 12(a)에 나타낸 메모리 셀과 동등한 기능을 가지며, 강유전체층(20)의 상부 표면상에 대향 전극(18, 19)이 형성되어 있다. 대향 전극(18, 19)의 표면상에는 산화 실리콘층(21)이 형성되고, 소스 영역(5)에 달하는 열린 개구(23)가 형성되어 있다. 또한 전극(18)은 도시되어 있지 않는 위치에 형성된 도전성 플러그(25)에 의해 게이트 전극(4)에 접속되고, 전극(19)은 도시되어 있지 않는 곳에 형성된 플러그(26)에 의해 드레인 영역(6)에 접속된다. 기타의 점은 도 12(a)에 나타낸 구성과 마찬가지이다.
도 16(b)는 도 16(a)에 나타낸 메모리 셀의 상면도를 나타낸다. 일점 파선 XVIA-XVIA에 따른 단면이 도 16(a)의 단면에 상당한다. 크로스 해치(cross hatch)로 나타낸 영역은 콘택트 홀이 존재하는 영역을 나타낸다.
도 17(av)∼(dp), 도 18(av)∼(cp)는 도 16(a), (b)에 나타낸 메모리 셀을 제조하는 프로세스를 설명하기 위한 단면도 및 평면도이다. V를 붙인 도면은 단면도이며, P를 붙인 도면은 평면도이다.
도 17(ap)에 나타낸 바와 같이, p형 실리콘 기판(1)의 표면상에 필드 산화막(2)을 형성하여 활성 영역을 획정한다.
도 17(av)에 나타낸 바와 같이, 활성 영역 상에 게이트 산화막(3)을 두께 약 10nm로 열산화로 형성하고, 그 위에 다결정 실리콘층(4)을 두께 약 200nm로 퇴직한다. 다결정 실리콘층을 패터닝하고 게이트 산화막으로부터 필드 산화막 상에 연장하는 게이트 전극(4)을 형성한다. 게이트 전극(4)을 마스크로 하고 소스 영역(5), 드레인 영역(6)을 형성하는 이온 주입을 행한다.
또한 게이트 전극(4)과 소스 영역(5)의 오버랩량을 크게 하기 위해서는, 소스 영역(5)에 대한 이온 주입을 입사각 60°, 가속 에너지 30keV, 도즈량 1 × 1015cm-2의 조건에서 As를 이온 주입함으로써 행한다. 드레인 영역(6)을 형성하는 이온 주입은 수직 방향으로부터 가속 에너지 30 keV, 도즈량 1 × 1015cm-2의 조건에서 As를 주입함으로써 행하면 된다.
도 17(bv), (bp)에 나타낸 바와 같이, 게이트 전극(4)을 덮어서 CVD에 의해 실리콘 산화막(17)을 증착한다. 실리콘 산화막(17)을 증착한 후에 CMP에 의해 표면을 평탄화한다.
도 17(cv), (cp)에 나타낸 바와 같이, 표면을 평탄화한 실리콘 산화막(17)의 표면상에, 예를 들어 두께 200nm의 SBT층(20)을 형성한다. SBT층(20)은, 예를 들어 졸겔법에 의해 형성할 수 있다. 증착한 SBT층(20)을 CF4와 Ar의 혼합 가스에 의해 에칭하여 SBT층(20)을 패터닝한다.
다음에 Pt를 스퍼터링으로 형성하고, CF4와 Ar의 혼합 가스에 의해 에칭하여 패터닝 함으로써 대향 전극(18, 19)을 형성한다.
도 17(dv), (dp)에 나타낸 바와 같이, SBT층(20)과 대향 전극(18, 19)을 덮어서 CVD에 의한 실리콘 산화막(21)을 형성한다. 실리콘 산화막(21) 상에 레지스트 패턴을 형성하고, 대향 전극(18, 19)으로의 콘택트 홀 및 게이트 전극 및 드레인 영역에 달하는 콘택트 홀을 형성한다.
도 18(av), (ap)에 나타낸 바와 같이, 콘택트 홀을 형성한 기판 표면상에 Ti층, TiN층, Al층으로 되는 배선층을 형성하고 패터닝 함으로써 배선층(27, 28)을 형성한다. 배선층(28)은 비트선이 된다. 또한 Ti층은 밀착성을 좋게 하기 위해 도움이 되는 전극층이며, TiN층은 확산 배리어로서 기능한다.
도 18(bv), (bp)에 나타낸 바와 같이, 기판 표면을 덮어서 산화 실리콘층(29)을 CVD에 의해 증착하고, 소스 영역(5)에 달하는 콘택트 홀(30)을 형성한다.
도 18(cv), (cp)에 나타낸 바와 같이, Ti층, TiN층, Al층으로 되는 배선층(31)을 형성하고 패터닝함으로써 워드선을 형성한다.
이상 실시예에 따라 본 발명을 설명하였으나, 본 발명은 이들에 제한되는 것은 아니다. 예를 들어 여러 가지 변경, 개량, 조합 등이 가능함은 당업자에게는 자명할 것이다.
이상 설명한 바와 같이, 본 발명에 의하면 강유전체 커패시터가 소망하는 적은 용량을 갖는 강유전체 메모리가 제공된다. 절연 게이트 전극의 용량에 비해 강유전체 커패시터의 용량을 적게 하면, 인가 전압의 주부분이 강유전체 커패시터에 인가될 수 있다.
강유전체 커패시터의 대향 전극이 강유전체층의 동일 표면상에 형성되기 때문에, 강유전체 커패시터의 특성을 안정화시키기 쉽다. 대향 전극의 패터닝 공정도 간단화할 수 있다.
간단한 구성의 강유전체 메모리 장치가 제공된다.
메모리 셀당 1 개의 트랜지스터를 사용할 뿐이지만, 기입시의 디스터브 내성이 높은 강유전체 메모리 장치의 구동 방법이 제공된다.

Claims (16)

  1. 반도체 기판과,
    상기 반도체 기판의 표면상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 전극의 양측에서 상기 반도체 기판의 표면에 형성된 한 쌍의 소스/드레인 영역을 갖는 절연 게이트형 전계효과 트랜지스터와,
    상기 게이트 전극을 덮어서 상기 반도체 기판의 표면상에 형성된 하지(下地)절연막과,
    상기 하지절연막상에 형성된 강유전체막과,
    상기 강유전체막의 일표면상에 대향하여 형성된 한 쌍의 커패시터 전극으로서, 상기 한 쌍의 커패시터 전극의 한 쪽과 상기 게이트 전극이 전기적으로 접속되어 있는 한 쌍의 커패시터 전극을 갖는 강유전체 메모리 장치.
  2. 제1항에 있어서, 상기 한 쌍의 커패시터 전극 사이의 간격은 상기 강유전체막의 두께의 3배 이하의 값을 갖는 강유전체 메모리 장치.
  3. 제1항 또는 제2항에 있어서, 상기 한 쌍의 커패시터 전극의 한 쪽은 상기 게이트 전극 상방에 배치되어 있는 강유전체 메모리 장치.
  4. 제1항 또는 제2항에 있어서, 상기 하지절연막의 두께가 10nm 이상인 강유전체 메모리 장치.
  5. 제1항 또는 제2항에 있어서, 상기 한 쌍의 커패시터 전극은 상기 하지(下地)절연막 중에 매립되어 상기 하지절연막과 공통의 표면을 형성하고, 상기 강유전체막은 상기 한 쌍의 커패시터 전극과 상기 하지절연막을 덮고 있는 강유전체 메모리 장치.
  6. 제1항 또는 제2항에 있어서, 상기 한 쌍의 커패시터 전극의 다른 쪽이 상기 한 쌍의 소스/드레인 영역의 한 쪽과 전기적으로 접촉되어 있는 강유전체 메모리 장치.
  7. 소스, 드레인 및 절연 게이트를 갖는 절연 게이트형 전계효과 트랜지스터와,
    상기 드레인과 상기 절연 게이트와의 사이에 접속된 강유전체 커패시터를 갖는, 다이오드 접속의 메모리 셀을 구비한 강유전체 메모리 장치.
  8. 병렬로 배치된 복수 개의 비트선과,
    상기 복수 개의 비트선과 교차하도록 병렬로 배치된 복수 개의 워드선과,
    상기 비트선과 상기 워드선의 각 교점에 접속된 강유전체 메모리 셀로서, 각 강유전체 메모리 셀은 소스, 드레인 및 절연 게이트를 갖는 절연 게이트형 전계효과 트랜지스터와 상기 드레인과 상기 절연 게이트와의 사이에 접속된 강유전체 커패시터를 갖는, 다이오드 접속의 강유전체 메모리 셀을 구비하는 강유전체 메모리 장치.
  9. 제7항 또는 제8항에 있어서, 상기 절연 게이트형 전계효과 트랜지스터는 드레인·절연 게이트간의 용량보다 큰 소스·절연 게이트간 용량을 갖는 강유전체 메모리 장치.
  10. 제9항에 있어서, 상기 절연 게이트형 전계효과 트랜지스터는 상기 절연 게이트와 상기 드레인의 오버랩 면적과 비교하여 상기 절연 게이트와 상기 소스의 오버랩 면적이 큰 강유전체 메모리 장치.
  11. 제7항 또는 제8항에 있어서, 상기 강유전체 커패시터의 용량을 Cf, 상기 소스·절연 게이트간의 용량을 Cgs라 할 때,
    커플링비(R = Cgs/(Cgs + Cf))가 0.2 이상인 강유전체 메모리 장치.
  12. 제7항 또는 제8항에 있어서, 상기 워드선의 전위에 대해 상기 비트선에 정전위를 인가하여 상기 강유전체 커패시터에 제1 정보를 기입하는 동작과, 상기 워드선의 전위에 대해 상기 비트선에 부전위를 인가하여 상기 강유전체 커패시터에 제2 정보를 기입하는 동작을 실행할 수 있는 제어 회로를 더 갖는 강유전체 메모리 장치.
  13. 병렬로 배치된 복수 개의 비트선과,
    상기 복수 개의 비트선과 교차하도록 병렬로 배치된 복수 개의 워드선과,
    상기 비트선과 상기 워드선의 각 교점에 접속된 강유전체 메모리 셀로서, 각 강유전체 메모리 셀은 소스, 드레인 및 절연 게이트를 갖는 절연 게이트형 전계효과 트랜지스터 및 상기 드레인과 상기 절연 게이트 사이에 접속된 강유전체 커패시터를 갖는 강유전체 메모리 셀을 구비하는 강유전체 메모리 장치를 구동하는 방법으로서,
    (a) 선택한 워드선을 접지하고 다른 워드선 및 모든 비트선에 제1 기준 전위를 인가하여, 선택한 워드선에 접속된 모든 강유전체 메모리 셀에 제1 정보를 기입하는 공정과,
    (b) 상기 선택한 워드선에 접속된 강유전체 메모리 셀 중에서 제1 정보를 기입해야하는 강유전체 메모리 셀에는 계속해서 접지 전위와 제1 기준 전위를 공급하고, 기타의 비트선에는 제1 기준 전위보다 적은 제2 기준 전위를 공급하며, 기타의 워드선에는 제1 기준 전위보다 적고 제2 기준 전위보다 큰 제3 기준 전위를 공급하여, 선택된 강유전체 메모리 셀에만 제1 정보를 기입하는 공정과,
    (c) 상기 비트선의 전위 및 상기 선택한 워드선 이외의 워드선의 전위를 공정 (b)와 동일하게 하고, 상기 선택한 워드선에 상기 제1 기준 전위보다 큰 제4 기준 전위를 공급하여, 상기 선택된 워드선에 접속된 강유전체 메모리 셀 중에서 공정 (b)에서 제1 정보가 기입되지 않았던 강유전체 메모리 셀에 제2 정보를 기입하는 공정을 포함한 강유전체 메모리 장치의 구동 방법.
  14. 제13항에 있어서, 상기 제1 기준 전위를 Vcc로 하였을 때, 제2, 제3 및 제4의 기준 전위가 약 Vcc/3, 약 2Vcc/3, 약 4Vcc/3인 강유전체 메모리 장치의 구동 방법.
  15. 반도체 기판과,
    상기 반도체 기판 상에 형성된 절연 게이트 전극과,
    상기 절연 게이트 전극의 양측에서 상기 반도체 기판 표면에 형성된 소스 영역 및 드레인 영역과,
    상기 절연 게이트 전극을 둘러싸서 동일면을 형성하도록 반도체 기판 표면상에 형성된 제1 절연층과,
    상기 제1 절연층을 관통하여 상기 드레인에 이르는 개구 홈과,
    상기 개구 홈을 메워서 상기 절연층과 동일면을 형성하는 비트 배선과,
    상기 절연 게이트 전극 및 상기 비트 배선을 덮어서 상기 동일면상에 형성된 강유전체층을 가지며,
    상기 게이트 전극, 상기 강유전체층 및 상기 비트 배선이 강유전체 커패시터를 구성하는 강유전체 메모리 장치.
  16. 제15항에 있어서, 상기 강유전체층을 덮어서 반도체 기판 상에 형성된 제2 절연층과,
    상기 제2 절연층 및 제1 절연층을 관통하여 상기 소스 영역에 이르는 개구와,
    상기 개구를 메워서 상기 비트 배선과 교차하여 제2 절연층상으로 연장하는 워드 배선을 더 갖는 강유전체 메모리 장치.
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