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KR100218275B1 - 벌크형 1트랜지스터 구조의 강유전체 메모리소자 - Google Patents

벌크형 1트랜지스터 구조의 강유전체 메모리소자 Download PDF

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KR100218275B1
KR100218275B1 KR1019970017809A KR19970017809A KR100218275B1 KR 100218275 B1 KR100218275 B1 KR 100218275B1 KR 1019970017809 A KR1019970017809 A KR 1019970017809A KR 19970017809 A KR19970017809 A KR 19970017809A KR 100218275 B1 KR100218275 B1 KR 100218275B1
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KR
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gate electrode
electrode layer
insulating film
floating gate
ferroelectric
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이근호
최창훈
Original Assignee
윤종용
삼성전자주식회사
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Publication date
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Abstract

본 발명은 벌크형 `1트랜지스터구조의 강유전체 메모리소자를 개시한다. 메모리소자는 제 1 전도형 반도체기판의 표면 근방에 형성된 제 2 전도형 소스영역과, 채널영역을 사이에 두고 상기 소스영역과 마주보는 상기 반도체 기판의 표면근방에 형성된 제 2 전도형 드레인영역을 포함한다. 또한, 상기 메모리소자는 상기 채널영역의 반도체 기판의 표면에 형성된 제 1 절연막과, 상기 제 1 절연막상에 형성된 제 1 플로팅게이트 전극층과, 상기 제 1 플로팅 게이트 전극층상에 형성된 제 2 절연막과, 상기 제 2 절연막상에 형성된 제 1 제어게이트 전극층과, 상기 제 1 제어게이트 전극층상에 형성된 제 3 절연막과, 상기 제 3 절연막상에 형성되고 상기 제 1 플로팅게이트 전극층과 전기적으로 연결된 제 2 플로팅게이트 전극층과, 상기 제 2 플로팅게이트 전극층상에 형성된 강유전체막과, 상기 강유전체막상에 형성된 제 2 제어게이트 전극층을 더 포함한다.

Description

벌크형 1트랜지스터 구조의 강유전체 메모리소자
본 발명은 강유전체 메모리소자에 관한 것으로서, 특히 벌크형 1트랜지스터 구조를 가지는 강유전체 메모리소자에 관한 것이다.
분극(Polarization)의 히스테리시스특성을 나타내는 강유전체(ferroelectric material)는 자발분극(spontaneous polarization)을 가지며 그 방향은 외부전계에 따라 조절되어진다. 이와 같이 외부 전계에 따라 조절되어지는 자발분극의 방향을 디지털 정보 0 과 1 에 대응시켜 메모리 소자에 응용하려는 연구가 활발히 이루어지고 있다.
이러한 메모리소자는 통상 FRAM(ferroelectric random access memory)이라 불리며 기존의 메모리 소자에 비하여 자발분극으로 인한 비휘발성, 매우 빠른 분극반전속도로 인한 고속 리드/라이트, 높은 내구성과 신뢰성, 그리고 디램과 같은 1트랜지스터 및 1캐패시터 구조나 단일 트랜지스터구조를 통한 대용량화의 가능성 등 많은 장점을 지니고 있다고 알려져 있다.
최근 연구되어지고 있는 FRAM의 구조는 앞서 언급한 바와 같이 기존 디램과 같은 1트랜지스터 및 1캐패시터구조에서 캐패시터의 유전체를 강유전성 물질로 대체한 구조(이하 디램형 구조라 한다)(참조문헌: S. Onishi et al., IEDM Tech. Dig., p.843~844, 1994, N. Tanabe et al., Symp. on VLSI Tech. Dig. of Technical Papers, p.123~124, 1995)와 게이트 절연층을 강유전체로 대체하거나 게이트 절연층 위에 금속층과 강유전체 박막층을 적층시킨 1트랜지스터형 구조로 나뉜다. 나중에 언급된 1트랜지스터 구조는 비파괴적 리딩(NDRO ;Non - destructive Read Out)이 가능하며 하나의 트랜지스터로만 구성되어 있기 때문에 대용량화에 유리하다는 점 등 디램형 구조에 비해 많은 장점을 가지고 있다. 이러한, 1트랜지스터형 구조는 금속층과 강유전 박막의 배치에 따라 MFS(Metal - Ferroelectric - Semiconductor ), MFIS(Metal - Ferroelectric - Insulator - Semiconductor), MFMIS (Metal - Ferroelectric - Metal - Insulator - Semiconductor )구조로 분류된다(참조문헌: Y. Nakao et al., Integrated Ferroelectics. 1995, Vol. 6, pp. 23~34).
상술한 1트랜지스터형 구조에서 해결하여야 할 중요한 문제중의 하나는 메모리 셀이 1트랜지스터로만 구성된 구조로는 리드/라이트동작을 모두 할 수 없기 때문에 셀선택을 위한 선택트랜지스터가 하나 더 필요하다는 점이 있다(참고문헌 ; D. Lamps et al., 5th Intern. Symp. on Integrated Ferroelectrics, 1993) 이와 같은 선택트랜지스터의 추가로 인해 대용량화에 저해가 될 뿐만아니라 공정적인 문제도 야기되므로 이의 해결은 시급한 과제의 하나였다.
이러한 문제를 해결하기 위하여 SOI구조를 이용한 1트랜지스터형 구조(참조문헌 ; H. Ishiwara et al., SSDM Dig. of Technical Papers, p.809~811, 1996)가 제안된 바 있으나 벌크형 메모리셀 구조에서는 아직 진정한 1트랜지스터형 구조가 제시되지 못하고 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 벌크형 구조에서 선택트랜지스터없이 1트랜지스터로만 리드/라이트동작이 가능한 강유전성 메모리소자를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 메모리소자는 제 1 전도형 반도체기판의 표면 근방에 형성된 제 2 전도형 소스영역과, 채널영역을 사이에 두고 상기 소스영역과 마주보는 상기 반도체 기판의 표면근방에 형성된 제 2 전도형 드레인영역을 포함한다. 또한, 상기 메모리소자는 상기 채널영역의 반도체 기판의 표면에 형성된 제 1 절연막과, 상기 제 1 게이트 절연막상에 형성된 제 1 플로팅게이트 전극층과, 상기 제 1 플로팅 게이트 전극층상에 형성된 제 2 절연막과, 상기 제 2 절연막상에 형성된 제 1 제어게이트 전극층과, 상기 제 1 제어게이트 전극층상에 형성된 제 3 절연막과, 상기 제 3 절연막상에 형성되고 상기 제 1 플로팅게이트 전극층과 전기적으로 연결된 제 2 플로팅게이트 전극층과, 상기 제 2 플로팅게이트 전극층상에 형성된 강유전체막과, 상기 강유전체막상에 형성된 제 2 제어게이트 전극층을 더 포함한다.
도 1은 본 발명에 의한 벌크형 1트랜지스터구조의 강유전체 메모리소자의 셀구조를 나타낸 도면.
도 2는 본 발명에 의한 벌크형 1트랜지스터구조의 강유전체 메모리소자의 셀어레이구조를 나타낸다.
도 3은 본 발명에 의한 벌크형 1트랜지스터구조의 강유전체 메모리소자의 셀어레이구조에 따른 일실시예의 데이터 1 라이트동작을 설명하기 위한 도면.
도 4는 본 발명에 의한 벌크형 1트랜지스터구조의 강유전체 메모리소자의 셀어레이구조에 따른 일실시예의 데이터 0 라이트동작을 설명하기 위한 도면.
도 5은 본 발명에 의한 벌크형 1트랜지스터구조의 강유전체 메모리소자의 셀어레이구조에 따른 다른 실시예의 데이터 1 라이트동작을 설명하기 위한 도면.
도 6는 본 발명에 의한 벌크형 1트랜지스터구조의 강유전체 메모리소자의 셀어레이구조에 따른 다른 실시예의 데이터 0 라이트동작을 설명하기 위한 도면.
도 7는 본 발명에 의한 벌크형 1트랜지스터구조의 강유전체 메모리소자의 셀어레이구조의 리드동작을 설명하기 위한 도면.
도 8는 본 발명에 의한 벌크형 1트랜지스터구조의 강유전체 메모리소자의 강유전체막 양단에 인가되는 전압 대 분극특성곡선을 나타낸 그래프.
도 9은 본 발명에 의한 벌크형 1트랜지스터구조의 강유전체 메모리소자의 드레인 전압 대 전류 특성곡선을 나타낸 그래프.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명에 의한 벌크형 1트랜지스터구조의 강유전체 메모리소자의 셀구조를 나타낸다.
도 1의 셀구조는 제 1 전도형, 예컨대 p형 실리콘 반도체기판(10)의 표면 근방에 형성된 제 2 전도형, 예컨대 n형 소스영역(12)과, 채널영역(14)을 사이에 두고 상기 소스영역(12)과 마주보는 상기 반도체 기판(10)의 표면근방에 형성된 n형드레인영역(16)을 포함한다. 상기 소스영역(12)의 표면에는 소스전극층(13)이 형성되고 드레인영역(16)의 표면에는 드레인전극층(17)이 형성된다.
또한, 상기 메모리소자는 반도체 기판(10)의 채널영역(14) 표면에 형성된 제 1 절연막(18)과, 상기 제 1 게이트 절연막(18)상에 형성된 제 1 플로팅게이트 전극층(20)과, 상기 제 1 플로팅 게이트 전극층(20)상에 형성된 제 2 절연막(22)과, 상기 제 2 절연막(22)상에 형성된 제 1 제어게이트 전극층(24)과, 상기 제 1 제어게이트 전극층(24)상에 형성된 제 3 절연막(25)과, 상기 제 3 절연막(25)상에 형성되고 상기 제 1 플로팅게이트 전극층(20)과 전기적으로 연결된 제 2 플로팅게이트 전극층(26)과, 상기 제 2 플로팅게이트 전극층(26)상에 형성된 강유전체막(28)과, 상기 강유전체막(28)상에 형성된 제 2 제어게이트 전극층(30)을 더 포함한다.
상기 제 1 제어게이트 전극층(24)과 상기 제 2 플로팅게이트 전극층(26)에 개재된 상기 제 3 절연막(25)의 두께는 상기 제 1 플로팅게이트 전극층(20)과 상기 제 1 제어게이트 전극층(24)에 개재된 상기 제 2 절연막(22)의 두께보다 더 얇게 형성된다.
즉, 본 발명에서 제안하려는 새로운 벌크형 1트랜지스터구조의 메모리소자는 게이트 절연막(18)상에 3층의 금속층(20, 24, 26)이 형성되고 그 중 첫 번째와 세 번째 금속층(20, 26)은 서로 연결되어 플로팅전극층으로 제공된다. 즉, 본 발명의 메모리셀의 게이트구조는 MF(MI)2S(Metal - Ferroelectric - Metal - Insulator - Metal - Insulator - Semiconductor) - FET 의 구조를 이룬다.
상술한 바와 같이, 종래의 1트랜지스터형 FRAM(MFS-FET, MFIS-FET, MFMIS-FET)의 경우 선택 트랜지스터가 필요하였던 주요 원인이 실리콘 벌크 바이어스를 셀별로 조정하는 것이 불가능하였기 때문이다. 이는 상술한 H. Ishiwara et al.의 페이퍼에 제시된 SOI구조에서 해결될 수 있었던 것이다.
본 발명에서는 3층의 금속층(20, 24, 26) 중 제 1 금속층(20)과 제 3 금속층(26)의 사이에 제 2 금속층(24)를 개재함으로써 별도의 선택트랜지스터의 추가없이 리드/라이트동작이 가능하여 종래 기술의 어려움을 해결한 것이다.
도 2는 본 발명에 의한 벌크형 1트랜지스터구조의 강유전체 메모리소자의 셀어레이구조를 나타낸다.
셀어레이는 수평방향으로 연장되고 수직방향으로는 소정간격으로 배열된 복수의 워드라인들(WL)과, 수직방향으로 연장되고 수평방향으로는 복수의 제 1 비트라인들(BL1) 및 복수의 제 2 비트라인들(BL2)과, 상기 워드라인들과 상기 제 1 및 제 2 비트라인들의 교차점에 위치한 복수의 메모리셀들(CE)을 포함한다. 각 메모리셀(CE)의 회로구성은 상술한 도 1의 메모리셀구조를 등가회로로 나타낸 것이다.
상기 각 메모리셀(CE)은 MF(MI)2S - FET 구조로 접지된 소스(SC), 제 2 비트라인(BL2)과 연결된 드레인(DR), 서로 연결된 제 1 및 제 2 플로팅게이트 전극층으로 구성된
Figure kpo00001
형 플로팅게이트(FG),
Figure kpo00002
형 플로팅게이트(FG)의 제 1 및 제 2 플로팅게이트 전극층의 사이에 개재되고 제 1 비트라인(BL1)과 연결되는 제 1 제어게이트(CG1), 강유전체(FE), 상기 워드라인(WL)과 연결되는 제 2 제어게이트(CG2)를 포함한다. 소스(SC)와 실리콘 기판인 벌크는 리드동작과 라이트동작시 모두 접지에 연결된다.
도 3 내지 도 7를 참조하여 본 발명에 의한 메모리소자의 리드 및 라이트동작을 설명하고자 한다.
라이트동작
도 3을 참조하면, 라이트동작은 라이트하려는 셀(도면의 점선원)이 연결된 워드라인(WL)에 로우 선택전압 V가 인가되고 다른 워드라인들에는 로우 비선택전압 V/3가 인가된다. 또한, 라이트하려는 셀이 연결된 제 1 및 제 2 비트라인(BL1, BL2)에는 기입제어전압 0V가 인가된다. 선택되지 않는 셀에 연결된 다른 비트라인들에는 칼럼 비선택전압 2V/3가 인가된다. 이러한 전압인가에서 라이트하려는 셀의 제 1 제어게이트(CG1)과 제 2 제어게이트(CG2)의 사이에만 V의 전위차가 인가되고 나머지 셀들의 제 1 제어게이트(CG1)과 제 2 제어게이트(CG2)의 사이에는 V/3 또는 -V/3의 전위차가 인가되게 된다. 이 때, V/3나 -V/3가 분극을 형성하기에 충분치 않도록 라이트전압 V를 결정한다면 원하는 셀에만 자발분극을 형성시킬 수 있게 되어 선택적 라이팅이 가능하게 된다. 선택된 셀의 제 1 제어게이트(CG1)과 제 2 제어게이트(CG2)의 사이에 도시된 바와 같이 V이 인가된 경우에는 플로팅게이트(FG)의 채널영역에 인접한 부분에 +전하가 집중되므로 채널영역의 표면근방에는 전자들이 모이게 되어 표면인버젼층(surface inversion layer)이 형성되게 된다. 즉, 2진수 1인 데이터가 기입되게 된다.
도 4를 참조하면, 이진수 0인 데이터를 라이트하기 위해서 라이트하려는 셀의 워드라인(WL)에 -V를 인가하고 제 1 비트라인(BL1)에 0를 인가하면 제 1 제어게이트(CG1)과 제 2 제어게이트(CG2)전위차 사이에 전위차 -V가 인가된다. 선택되지 않는 셀들에 대해서는 상술한 데이터 1의 라이트동작과 동일한 크기의 마이너스전압이 인가된다. 따라서, 플로팅게이트(FG)의 채널영역에 인접한 부분에 -전하가 집중되므로 채널영역의 표면근방에는 정공들이 모이게 되어 표면인버젼층이 형성되지 않게 된다.
상술한 실시예에서는 선택된 셀에 대해서는 제 1 비트라인에 인가되는 전압은 0V로 고정시키고 워드라인에 V 또는 -V을 인가하고, 선택되지 않은 셀에 대해서는 워드라인 및 제 1 비트라인에 인가되는 전압을 V/3, 2V/3 또는 -V/3, -2V/3을 인가하여 데이터 1 또는 0을 라이팅시킨다.
또한, 도 5 및 도 6에 도시한 바와 같이 선택된 셀에 대해서는 워드라인에 인가되는 전압은 0V로 고정시키고 워드라인에 -V 또는 V을 인가하고, 선택되지 않은 셀에 대해서는 워드라인 및 제 1 비트라인에 인가되는 전압을 -2V/3, -V/3 또는 2V/3, V/3을 인가하여 데이터 1 또는 0을 라이팅시킬 수도 있다.
독출동작
도 7를 참조하면, 독출은 드레인(DR)과 제 2 제어게이트(CG2)를 이용하여 이루어진다. 정보를 읽기 원하는 셀(도면의 점선원)이 위치한 워드라인에 로우 선택전압 Vg를 인가하고 선택된 칼럼의 제 2 비트라인에 칼럼선택전압 Vd바이어스를 가함으로 칼럼이 선택된다. 선택된 셀에 연결된 제 1 비트라인과 선택되지 않은 워드라인들과 비트라인들에는 0V가 인가된다. 이와같은 리드동작시에는 선택된 셀의 강유전체의 분극상태 즉 정보에 따라 채널의 문턱전압이 변하게 되어 데이터가 1인 경우는 제 2 비트라인 - 채널영역의 표면인버젼층 - 소스 - 접지로 전류가 흐르게 되고 데이터 0인 경우에는 표면인버젼층이 형성되지 않으므로 상기 전류패스가 형성되지 않으므로 전류가 흐르지 않는다. 따라서, 제 2 비트라인에서 전류를 센싱함으로써 선택된 셀의 정보를 읽을 수 있다.
시물레이션
SILVACO 사의 소자 시뮬레이터 ATLAS를 이용하여 2차원 시물레이션을 하였다. 시물레이션의 대상 강유전체 메모리소자의 구조는 도 1과 동일하며 이때 설정된 각 층의 두께 및 강유전체의 분극특성은 다음의 표 1 과 같다. 실리콘 기판의 도핑농도는 3E16 /cm3이며 n영역의 도핑농도는 1E20/cm3이다. 모든 금속은 AL으로 가정한다. 제 2 및 제 3 절연막은 산화막으로 가정한다.
표 1
강유전체막(28) 두께 2500Å
잔류분극 6.0 μC/㎠
포화분극 8.0 μC/㎠
항전계 40 kV/㎝
유전율 150
제 2 절연막(22) 두께 500Å
유전율 3.9
제 3 절연막(25) 두께 100Å
유전율 80
플로팅게이트 전극층(20, 26) 두께 1000Å
제 1 제어게이트 전극층(24) 두께 1000Å
채널(14) 길이 5 μm
도 8은 유전체막의 양단에 -5V와 5V의 전위차를 가하여 자발분극을 일으킴으로서 1과 0의 정보를 기록할 수 있음을 나타내고 있다. 워드라인에 0V가 인가되고 제 1 비트라인에 -5V 또는 5V의 바이어스를 가함으로서 3.4E-6 C/㎠와 -5.5E-6 C/㎠ 가량의 자발분극이 생김을 볼 수 있고 이는 각각 1과 0의 정보를 기록한 것에 해당한다.
워드라인에 2V의 바이어스가 인가되었을 때의 Id-Vd곡선의 시물레이션 결과가 도 9에 나타내어 있다. 데이터 1이 기록되어진 경우 즉 잔류분극이 3.4E-6 C/㎠인 경우에는 워드라인에 2V가 인가되었을 때, 채널이 형성되어져 약 2E-7 A/μm의 전류가 흐르고 데이터 0이 기록되어진 경우에는 채널이 형성되지 않아 전류가 흐르지 않음을 알 수 있다. 즉, 강유전체의 자발분극의 방향에 따라 문턱전압의 변화가 일어나고 이를 이용하여 정보를 읽을 수 있음을 알 수 있다. 따라서, 선택된 로우의 워드라인에 2V, 선택된 컬럼의 비트라인에 1V를 인가한 후 비트라인에서 전류를 센싱함으로써 원하는 셀의 정보를 읽어낼다.
상술한 바와 같이 본 발명에서는 벌크형 강유전체 메모리소자에서 별도의 선택트랜지스터의 추가없이 1트랜지스터만으로 라이트/리드동작이 가능하므로 셀당 차지하는 면적을 최소화시킬 수 있어서 고집적화에 유리하다.

Claims (7)

  1. 제 1 전도형 반도체기판;
    상기 반도체 기판의 표면 근방에 형성된 제 2 전도형 소스영역;
    채널영역을 사이에 두고 상기 소스영역과 마주보는 상기 반도체 기판의 표면근방에 형성된 제 2 전도형 드레인영역;
    상기 채널영역의 반도체 기판의 표면에 형성된 제 1 절연막;
    상기 제 1 절연막상에 형성된 제 1 플로팅게이트 전극층;
    상기 제 1 플로팅 게이트 전극층상에 형성된 제 2 절연막;
    상기 제 2 절연막상에 형성된 제 1 제어게이트 전극층;
    상기 제 1 제어게이트 전극층상에 형성된 제 3 절연막;
    상기 제 3 절연막상에 형성되고 상기 제 1 플로팅게이트 전극층과 전기적으로 연결된 제 2 플로팅게이트 전극층;
    상기 제 2 플로팅게이트 전극층상에 형성된 강유전체막; 및
    상기 강유전체막상에 형성된 제 2 제어게이트 전극층을 구비하는 것을 특징으로 하는 강유전체 메모리소자.
  2. 제 1 항에 있어서, 상기 제 1 제어게이트 전극층과 상기 제 2 플로팅게이트 전극층에 개재된 상기 제 3 절연막의 두께는 상기 제 1 플로팅게이트 전극층과 상기 제 1 제어게이트 전극층에 개재된 상기 제 2 절연막의 두께보다 더 얇은 것을 특징으로 하는 강유전체 메모리소자.
  3. 제 2 항에 있어서, 상기 제 3 절연막의 두께는 약 100Å정도 인 것을 특징으로 하는 강유전체 메모리소자.
  4. 제 1 항에 있어서, 상기 전극층들은 금속인 것을 특징으로 하는 강유전체 메모리소자.
  5. 복수의 워드라인들;
    복수의 제 1 비트라인들;
    복수의 제 2 비트라인들; 및
    상기 워드라인들과 상기 제 1 및 제 2 비트라인들에 각각 연결된 복수의 메모리셀들을 구비하고,
    상기 각 메모리셀은 제 1 전도형 반도체 기판의 표면 근방에 형성되고 접지된 제 2 전도형 소스영역;
    채널영역을 사이에 두고 상기 소스영역과 마주보는 상기 반도체 기판의 표면근방에 형성되고 상기 복수의 제 2 비트라인들 중 대응하는 제 2 비트라인과 연결된 제 2 전도형 드레인영역;
    상기 채널영역의 반도체 기판의 표면에 형성된 제 1 절연막;
    상기 제 1 게이트 절연막상에 형성된 제 1 플로팅게이트 전극층;
    상기 제 1 플로팅 게이트 전극층상에 형성된 제 2 절연막;
    상기 복수의 제 1 비트라인들 중 대응하는 제 1 비트라인과 연결되고 상기 제 2 절연막상에 형성된 제 1 제어게이트 전극층;
    상기 제 1 제어게이트 전극층상에 형성된 제 3 절연막;
    상기 제 3 절연막상에 형성되고 상기 제 1 플로팅게이트 전극층과 전기적으로 연결된 제 2 플로팅게이트 전극층;
    상기 제 2 플로팅게이트 전극층상에 형성된 강유전체막; 및
    상기 복수의 워드라인들 중 대응하는 워드라인과 연결되고 상기 강유전체막상에 형성된 제 2 제어게이트 전극층을 구비하는 것을 특징으로 하는 강유전체 메모리소자.
  6. 제 5 항에 있어서, 상기 각 제 1 비트라인에는 상기 각 메모리셀에 데이터를 라이팅하기 위한 전압신호가 인가되는 것을 특징으로 하는 강유전체 메모리소자.
  7. 제 5 항에 있어서, 상기 각 메모리셀에 데이터의 기입은 상기 제 1 제어게이트 전극층과 제 2 제어게이트 전극층 사이에 인가되는 전압에 의해 이루어지는 것을 특징으로 하는 강유전체 메모리소자.
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