JP3210292B2

JP3210292B2 - 強誘電体メモリ装置とその駆動方法

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Publication number: JP3210292B2
Application number: JP29711498A
Authority: JP
Inventors: 正樹青木; 泰孝田村; 英規高内; 隆恵下
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-10-28
Filing date: 1998-10-19
Publication date: 2001-09-17
Anticipated expiration: 2018-10-19
Also published as: JPH11204747A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体メモリに
関し、特に１つのトランジスタと１つの強誘電体キャパ
シタを用いて１つのメモリセルを構成する１Ｔ−１Ｃ型
メモリに適した強誘電体メモリ装置およびその駆動方法
に関する。

【０００２】

【従来の技術】一対の電極間に強誘電体を配置した強誘
電体キャパシタは、印加電圧に応じた分極を示す。分極
量対印加電圧の特性はヒステリシスを示し、印加電圧を
０にしても残留分極が残る。

【０００３】情報に応じた残留分極を形成すると、強誘
電体キャパシタで不揮発性メモリを形成することができ
る。強誘電体キャパシタの分極を読み出すために電界効
果トランジスタを用いることができる。たとえば、絶縁
ゲート型電界効果トランジスタの絶縁ゲート電極に強誘
電体キャパシタの一方の電極を接続し、分極に応じてト
ランジスタのオン／オフを制御する。

【０００４】現在、１メモリセル当たり２つのトランジ
スタと２つのキャパシタを用いる２Ｔ−２Ｃタイプの強
誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）は６４ｋ
ビットまで製品化されている。しかしながら、１メモリ
セル当たり１つのトランジスタと１つのキャパシタを用
いる１Ｔ−１Ｃ型ＦｅＲＡＭは未だ実用化の研究段階で
ある。

【０００５】図８（Ａ）〜（Ｃ）は、従来の技術による
強誘電体メモリを示す。図８（Ａ）に示すように、ｐ型
シリコン基板５１の表面上に、ゲート酸化膜５２を介し
て多結晶シリコン等の浮遊ゲート電極５３が形成され
る。浮遊ゲート電極５３の上に強誘電体層５４が形成さ
れ、さらにその上にコントロールゲート電極５５が形成
される。以上の積層がパターニングされ、ゲート電極が
形成される。このゲート電極の両側にイオン注入などに
より、ｎ型不純物を添加してソース領域６１、ドレイン
領域６２が形成される。

【０００６】コントロールゲート電極５５に正電圧＋Ｖ
を印加した後この電圧を除去したとする。＋Ｖの電圧印
加により、強誘電体層５４は図に示すように分極する。
この分極は、コントロールゲート電極５５への印加電圧
を除去した後も残留する。残留分極により、浮遊ゲート
電極５３は正に帯電し、ｐ型シリコン基板５１表面にｎ
チャネル６０を誘起する。従って、ソース６１、ドレイ
ン６２間はｎチャネル６０によって電気的に接続され
る。

【０００７】図８（Ｂ）に示すように、コントロールゲ
ート電極５５に負電圧−Ｖを印加した後この電圧を除去
する。−Ｖの印加により、強誘電体層５４は逆極性に分
極する。コントロールゲート電極５５への印加電圧を除
去した後も、分極が残留する。このため、浮遊ゲート電
極５３は負に帯電し、ｐ型シリコン基板５１の表面のチ
ャネルを消滅させる。従って、ソース６１、ドレイン６
２間は電気的に分離される。

【０００８】このようにして、基板５１に対するコント
ロールゲート電極５５の印加電圧により強誘電体層５４
の分極を制御し、不揮発的に情報を記録することができ
る。

【０００９】図８（Ａ）、（Ｂ）に示す強誘電体メモリ
においては、ゲート酸化膜５２をキャパシタ誘電体層と
するキャパシタＣ２と、強誘電体層５４をキャパシタ誘
電体層とするキャパシタＣ１が直列に接続された回路形
式となる。強誘電体層５４の誘電率はゲート酸化膜５２
の誘電率と比べ著しく高いため、キャパシタＣ１の容量
はキャパシタＣ２の容量よりも大きくなり易い。

【００１０】図８（Ｃ）に示すように、基板５１とコン
トロールゲート電極５５の間に電圧Ｖを印加した時、強
誘電体キャパシタＣ１に印加される電圧Ｖ１は、直列接
続されるキャパシタＣ２に印加される電圧Ｖ２よりも小
さくなってしまう。

【００１１】強誘電体キャパシタの履歴特性が、電圧Ｖ
１を必要とする場合、コントロールゲート電極５５に印
加すべき電圧は、Ｖ１＋Ｖ２となり、大きな電圧が必要
となってしまう。

【００１２】

【発明が解決しようとする課題】本発明の目的は、小さ
な電圧で情報の書き込みが可能な強誘電体メモリを提供
することである。

【００１３】本発明の他の目的は、新規な構成を有する
強誘電体メモリを提供することである。

【００１４】本発明の他の目的は、簡単な構成の１Ｔ−
１Ｃタイプの強誘電体メモリ装置を提供することであ
る。

【００１５】本発明の他の目的は、ワード線とビット線
の２線だけで書き込み動作を行うことのできる強誘電体
メモリ装置を提供することである。

【００１６】本発明のさらに他の目的は、１Ｔ−１Ｃ型
強誘電体メモリ装置の新規な駆動方法を提供することで
ある。

【００１７】

【課題を解決するための手段】本発明の一観点によれ
ば、半導体基板と、前記半導体基板表面上に形成された
ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲー
ト電極と、前記ゲート電極の両側で前記半導体基板表面
に形成された一対のソース／ドレイン領域とを有する絶
縁ゲート型電界効果トランジスタと、前記ゲート電極を
覆って、前記半導体基板表面上に形成された絶縁膜と、
前記絶縁膜上に形成された強誘電体膜と、前記強誘電体
膜上に対向して形成された一対のキャパシタ電極であっ
て、前記一対のキャパシタ電極の一方と前記ゲート電極
とが電気的に接続されている一対のキャパシタ電極とを
有する強誘電体メモリが提供される。

【００１８】強誘電体層に接して対向した一対の電極を
形成し、強誘電体キャパシタを構成することにより、所
望容量の強誘電体キャパシタを作成することができる。
強誘電体キャパシタの一方の電極をゲート電極上方に重
ねて配置することにより、キャパシタ電極の有する浮遊
容量を低減することができる。

【００１９】本発明の他の観点によれば、ソース、ドレ
イン、絶縁ゲートを有する絶縁ゲート型電界効果トラン
ジスタと、強誘電体層の１表面上に配置された１対のキ
ャパシタ電極を有し、前記ドレインと前記絶縁ゲートと
の間に接続された強誘電体キャパシタとを有するメモリ
セルを備えた強誘電体メモリ装置が提供される。

【００２０】絶縁ゲート型電界効果トランジスタの絶縁
ゲートとドレインとを強誘電体キャパシタで結合するこ
とにより、ダイオード接続された電界効果トランジスタ
が形成される。強誘電体キャパシタの残留分極により、
ダイオード接続された電界効果トランジスタの立ち上が
り電位（閾値）が制御される。

【００２１】ソース・ドレイン間に印加される電圧に応
じ、強誘電体キャパシタの分極を制御できる。

【００２２】本発明の他の観点によれば、並列に配置さ
れた複数本のビット線と、前記複数本のビット線と交差
するように、並列に配置された複数本のワード線と、前
記ビット線と前記ワード線の各交点に接続された強誘電
体メモリセルであって、各強誘電体メモリセルは、ソー
ス、ドレイン、絶縁ゲートを有する絶縁ゲート電界効果
型トランジスタと前記ドレインと前記絶縁ゲートとの間
に接続された強誘電体キャパシタとを有する、強誘電体
メモリセルとを有する強誘電体メモリ装置を駆動する方
法であって、（ａ）選択したワード線を接地し、他のワ
ード線および全てのビット線に第１の基準電位を印加
し、選択したワード線に接続された全ての強誘電体メモ
リセルに第１の情報を書き込む工程と、（ｂ）前記選択
したワード線に接続された強誘電体メモリセルのうち第
１の情報を書き込むべき強誘電体メモリセルには引続き
接地電位と第１の基準電位を供給し、その他のビット線
には第１の基準電位より小さな第２の基準電位、その他
のワード線には第１の基準電位より小さく、第２の基準
電位より大きな第３の基準電位を供給して選択された強
誘電体メモリセルにのみ第１の情報を書き込む工程と、
（ｃ）前記ビット線の電位、および前記選択したワード
線以外のワード線の電位を工程（ｂ）と同一とし、前記
選択したワード線に前記第１の基準電位より大きな第４
の基準電位を供給し、前記選択されたワード線に接続さ
れた強誘電体メモリセルのうち工程（ｂ）で第１の情報
を書き込まれなかった強誘電体メモリセルに第２の情報
を書き込む工程とを含む強誘電体メモリ装置の駆動方法
が提供される。

【００２３】同一ワード線に接続された複数のメモリセ
ルに対し、一旦第１の情報を書き込んだ後、第１の情報
を書き込むべきメモリセルに再び第１の情報を書き込
み、第２の情報を書き込むべきセルに第２の情報を書き
込むことにより、書き込みのディスターブ耐性のある書
き込み方式が提供される。

【００２４】本発明のさらに他の観点によれば、半導体
基板と、前記半導体基板上に形成された絶縁ゲート電極
と、前記絶縁ゲート電極の両側で、前記半導体基板表面
に形成されたソース領域とドレイン領域と、前記絶縁ゲ
ート電極を囲んで同一面を形成するように半導体基板表
面上に形成された第１絶縁層と、前記第１絶縁層を貫通
して、前記ドレインに達する開口溝と、前記開口溝を埋
めて前記絶縁層と同一面を形成するビット配線と、前記
絶縁ゲート電極、前記ビット配線を覆って前記同一面上
に形成された強誘電体層とを有する強誘電体メモリ装置
が提供される。

【００２５】絶縁ゲート電極、第１絶縁層、ビット配線
によって同一面を形成し、この同一面上に強誘電体層を
形成することにより、小型化が容易で特性の安定した強
誘電体メモリセルが提供できる。

【００２６】

【発明の実施の形態】図８（Ａ）、（Ｂ）に示した強誘
電体メモリにおいては、ゲート酸化膜、浮遊ゲート電
極、強誘電体層、コントロールゲート電極を積層し、同
一形状にパターニングするため、強誘電体キャパシタの
容量が浮遊ゲート電極と基板の形成する容量に比べ大き
くなりやすかった。強誘電体キャパシタの容量を小さな
ものにしようとすると、強誘電体層の厚さを異常に厚く
することになり、製造工程上困難が伴った。

【００２７】また、浮遊ゲート電極とコントロールゲー
ト電極との間に強誘電体層を挟む構成は、浮遊ゲート電
極と強誘電体層との間の界面と、強誘電体層とコントロ
ールゲート電極との間の界面の性質が異なりやすく、安
定な性能を得るのが容易でなかった。

【００２８】本発明者は、強誘電体層の一表面上に平行
に一対の電極を配置し、これらの電極間に強誘電体キャ
パシタを形成することを提案する。強誘電体層の厚さお
よび電極間の間隔を調整することにより、強誘電体キャ
パシタの容量はほとんど自由に設定することが可能とな
る。

【００２９】図４（Ａ）、（Ｂ）、図５（Ａ）、（Ｂ）
は、本発明者が行った予備実験を説明するための図であ
る。

【００３０】図４（Ａ）、（Ｂ）は、作成したサンプル
の構成を概略的に示す断面図および平面図である。図４
（Ａ）はサンプルの断面構成を示す。シリコン基板２１
表面上に厚さ３５０ｎｍのシリコン酸化膜２８を形成
し、その上に厚さ２００ｎｍのＳｒＢｉ₂Ｔａ₂Ｏ
₉（ＳＢＴ）強誘電体層２９を積層した。強誘電体層２
９の表面上に０．１μｍの間隔で１対の電極３１、３２
を平行に配置した。

【００３１】図４（Ｂ）は、電極３１、３２の平面パタ
ーンを示す。電極３１、３２は、長さ２００μｍに亘っ
てギャップ０．１μｍで対向する平行電極部を有し、そ
れぞれのほぼ中央から電圧を印加するためのパッドＰ
１、Ｐ２が引き出されている。図において、平行電極の
長さｌは２００μｍであり、これらの間隔ｇは０．１μ
ｍである。電極３１、３２は、白金膜で形成した。

【００３２】ＳＢＴ膜の誘電率は、作成方法に依存する
が、約２００程度あり、空気の誘電率と比べ著しく大き
い。従って、電極３１、３２間に形成される強誘電体キ
ャパシタの容量は、ほとんど強誘電体層２９の誘電率お
よび厚さ、電極３１、３２の間隔および対向長によって
決定される。

【００３３】図５（Ａ）、（Ｂ）は、図４（Ａ）、
（Ｂ）に示したサンプルの特性を示すグラフである。図
５（Ａ）は、シリコン基板２１の上に酸化膜２８、強誘
電体層２９、電極３１、３２を積層した構成において、
強誘電体層がどのような結晶性を有するかを示すＸ線回
折パターンである。横軸はＸ線回折角２θを単位度で示
し、縦軸は回折強度を任意目盛で示す。

【００３４】図中シリコン基板の（１００）面の回折ピ
ークおよびＰｔ電極の（１１１）面の回折ピーク以外の
ピークがＳＢＴの回折ピークに相当する。この結果か
ら、シリコン酸化膜上に形成したＳＢＴ層は、強誘電体
層として良好に結晶化していることが判る。

【００３５】図５（Ｂ）は、図４（Ａ）、（Ｂ）に示す
サンプルのヒステリシス特性を示す。横軸は対向電極間
の印加電圧を単位Ｖで示し、縦軸は蓄積電荷を単位ｐＣ
で示す。印加電圧Ｖ＝０の時の電荷量が、残留分極の大
きさを示す。図に示した測定値から残留分極が０．５ｐ
Ｃであるとすると、１μｍ当たりの残留分極は２．５ｆ
Ｃ／μｍとなる。

【００３６】ＭＯＳトランジスタの半導体表面にチャネ
ルを誘起するためには、０．１μＣ／ｃｍ²程度の電荷
密度が提供されればよい。ＭＯＳトランジスタのゲート
面積を１μｍ²と仮定し、０．１μＣ／ｃｍ²の電荷密
度を与えると、約１×１０^-1 ⁵Ｃの電荷量となる。上述
の残留分極２．５ｆＣ／μｍから、必要なキャパシタ電
極の対向長は、約０．４μｍとなる。この程度のキャパ
シタ電極の寸法は、高集積度の強誘電体メモリを作成す
るために障害とならない寸法である。

【００３７】なお、上述のサンプルにおいてはキャパシ
タ対向電極の間隔を０．１μｍとしたが、製造工程の容
易さのためにこの間隔を広げ、対向長を増加する等種々
の変更を行ってもよいことは当業者に自明であろう。

【００３８】図４（Ａ）に示すサンプル構成において
は、強誘電体層２９の厚さを薄くすることにより、強誘
電体層の分極が十分な強度で生じても、強誘電体キャパ
シタの容量を所望の値に制限する事が容易である。ま
た、電極間隔などの選択により、駆動電圧を所望の値に
設定する事も容易になる。

【００３９】図１（Ａ）、（Ｂ）は、本発明の実施例に
よる強誘電体メモリの構成を概略的に示す。図１（Ａ）
は、強誘電体メモリの断面構成を概略的に示し、図１
（Ｂ）は、その等価回路を示す。

【００４０】図１（Ａ）において、例えばｐ型のシリコ
ン基板１の表面上に、周知のＬＯＣＯＳ技術によりフィ
ールド酸化膜２を形成する。フィールド酸化膜２で囲ま
れた活性領域表面上に、例えば厚さ１０ｎｍのゲート酸
化膜３を形成し、その上に多結晶シリコンのゲート電極
４を例えば厚さ２００ｎｍ形成する。ゲート電極４の両
側にｎ型不純物をイオン注入し、一対のソース／ドレイ
ン領域５、６を形成する。

【００４１】なお、必要に応じゲート電極４側壁上にシ
リコン酸化膜等のサイドスペーサを形成し、さらにイオ
ン注入を行うこともできる。また、ソース／ドレイン領
域５、６に対する配線を作成することもできる。

【００４２】その後、ゲート電極４を覆ってシリコン酸
化膜８を化学気相堆積（ＣＶＤ）等によって形成する。
シリコン酸化膜８の表面は、好ましくは平坦化処理す
る。シリコン酸化膜８の表面上にＳＢＴ、Ｐｂ（Ｚｒ、
Ｔｉ）Ｏ₃（ＰＺＴ）等の強誘電体層９を形成する。強
誘電体層９は、例えば厚さ２００ｎｍのＳＢＴ層とす
る。強誘電体層９の表面上にＰｔ等による対向電極１
１、１２を形成する。この時強誘電体層９および絶縁層
８を貫通してゲート電極４の一部に達するビヤホールを
形成しておき、電極１１がゲート電極４と電気的に接触
するようにすることが好ましい。

【００４３】また、電極１１とゲート電極４とが基板表
面方向においてオーバーラップするように配置すること
により、電極１１の浮遊容量を低減することができる。

【００４４】図１（Ｂ）は、このようにして形成された
強誘電体メモリの等価回路を示す。ソースＳ、ドレイン
Ｄ、ゲートＧを有するＭＯＳトランジスタＴのゲート電
極Ｇに、強誘電体キャパシタＣ_Fが接続されている。ソ
ースＳ、ドレインＤはそれぞれ第１ビット線Ｂ１、第２
ビット線Ｂ２に接続し、強誘電体キャパシタＣ_fの他方
の電極はワード線Ｗに接続する。

【００４５】一対のビット線Ｂ１、Ｂ２間の導通を調べ
ることにより、記録された情報を知ることができる。ま
た、ビット線Ｂ１、Ｂ２とワード線Ｗとの間に一定以上
の電圧を印加することにより、強誘電体キャパシタＣ_f
に情報を書き込むことができる。

【００４６】以下、図１に示す強誘電体メモリの製造プ
ロセスを図２（ＡＶ）〜図３（ＣＰ）を参照して説明す
る。図２（ＡＶ）〜図３（ＣＰ）において、（ＡＶ）、
（ＢＶ）、（ＣＶ）はそれぞれ断面図を示し、（Ａ
Ｐ）、（ＢＰ）、（ＣＰ）はそれぞれ平面図を示す。

【００４７】図２（ＡＶ）、（ＡＰ）に示すように、ｐ
型シリコン基板１の表面上にＬＯＣＯＳによりフィール
ド酸化膜２を形成した後、活性領域表面上に厚さ１０ｎ
ｍのゲート酸化膜３を熱酸化により作成する。フィール
ド酸化膜２、ゲート酸化膜３の表面上に厚さ約２００ｎ
ｍの多結晶シリコン層４を例えば化学気相堆積（ＣＶ
Ｄ）により形成する。この多結晶シリコン層４は、ｎ型
不純物をドープしたｎ型領域とする。

【００４８】多結晶シリコン層４をレジストパターンを
用いたホトリソグラフィによりパターニングし、ゲート
酸化膜３からフィールド酸化膜２上に延在するゲート電
極４を作成する。ゲート電極４をマスクとして用い、ｎ
型不純物をイオン注入し、ｎ型のソース／ドレイン領域
を形成する（図１（Ａ）参照）。イオン注入は、例えば
Ａｓイオンを用い、加速エネルギ３０ｋｅＶ、ドーズ量
１×１０¹⁵ｃｍ^-2の条件でほぼ垂直方向から行う。

【００４９】図２（ＢＶ）、（ＢＰ）に示すように、ゲ
ート電極４を覆うようにシリコン酸化膜８をＣＶＤによ
り作成する。シリコン酸化膜８作成後、表面を化学機械
研磨（ＣＭＰ）により平坦化する。ＣＭＰは、例えばロ
デール社の商品名ＳＣ１１２を用いて行う。

【００５０】図２（ＣＶ）、（ＣＰ）に示すように、表
面を平坦化したシリコン酸化膜８の表面上に、例えば厚
さ２００ｎｍのＳＢＴ層９を形成する。ＳＢＴ層は、例
えばゾルゲル法により形成することができる。基板表面
上に出発原料となる混合アルコキシド溶液をスピン塗布
し、温度２５０℃で乾燥させる。この工程を４回繰り返
し、その後Ｏ₂雰囲気中、温度８００℃で３０分間の結
晶化アニールを行う。

【００５１】強誘電体層９表面上にレジストパターンを
形成し、例えばＣＦ₄とＡｒの混合ガスを用いた反応性
イオンエッチング（ＲＩＥ）により、強誘電体層をパタ
ーニングしてキャパシタの強誘電体層９を作成する。

【００５２】図３（ＡＶ）、（ＡＰ）に示すように、強
誘電体層９を覆うようにシリコン酸化膜１０をＣＶＤに
より作成する。シリコン酸化膜１０の表面上に、レジス
トパターンを作成し、ゲート電極４に達するビヤホール
ＶＨを形成する。その後レジストパターンは除去する。

【００５３】図３（ＢＶ）、（ＢＰ）に示すように、さ
らにＣＶＤによるシリコン酸化膜１０も除去する。この
時、シリコン酸化膜１０のエッチングと共に、シリコン
酸化膜８も若干エッチングされることは避け難いが、シ
リコン酸化膜１０の厚さを薄く選択しておくことによ
り、シリコン酸化膜８の形状はほぼ変化しないように保
つことができる。

【００５４】図３（ＣＶ）、（ＣＰ）に示すように、ビ
ヤホールＶＨを形成した基板表面上に、Ｔｉ層１２ａ、
ＴｉＮ層１２ｂ、Ａｌ層１２ｃの積層からなるアルミニ
ウム配線層を形成し、パターニングすることによってキ
ャパシタの対向電極１１、１２を作成する。Ｔｉ層１２
ａは密着性を改良するために役立ち、ＴｉＮ層１２ｂは
ＡｌとＳｉの固相拡散を防止するバリア層として機能す
る。

【００５５】図３（ＣＰ）に示すように、強誘電体層９
の表面上で電極１１、１２が対向している部分が強誘電
体キャパシタＣ_fを構成する。

【００５６】なお、ＳＢＴでキャパシタ誘電体層を作成
する場合を説明したが、他の強誘電体を用いることもで
きる。例えば、ＳＢＴの代わりにＰＺＴを用いてもよ
い。ＰＺＴは、ＳＢＴと較べてもさらに大きな誘電率を
有する。強誘電体層を形成する強誘電体は、その下に配
置される絶縁層（酸化シリコンの場合誘電率約４）に比
べ、１０倍以上の誘電率を有することが好ましい。ほぼ
強誘電体層のみをキャパシタ誘電体層とするために、対
向電極１１、１２間の間隔は、強誘電体層９の厚さの３
倍以下とすることが好ましい。強誘電体キャパシタと下
の半導体デバイス構造とを電気的に分離する場合には、
絶縁体層８の厚さは最も薄い部分でも１０ｎｍ以上の厚
さを有することが好ましい。

【００５７】上記実施例においては、ＭＯＳトランジス
タの上部を絶縁体層８、強誘電体層９で覆い、強誘電体
層９の上に対向電極１１、１２を設けた。対向電極１
１、１２は、強誘電体層９の表面上に形成する必要があ
るが、強誘電体層９の上部表面上に設ける必要はない。

【００５８】図６は、本発明の他の実施例による強誘電
体メモリの構成を示す断面図である。本実施例において
は、図１に示す実施例と同様に、シリコン基板１表面に
フィールド酸化膜２を形成した後、フィード酸化膜２で
囲まれた活性領域内にゲート絶縁膜３、ゲート電極４、
ソース領域５、ドレイン領域６を有するＭＯＳトランジ
スタを形成し、その表面を覆うように絶縁層８を設け
る。絶縁層８の表面内に、対向電極１１、１２を設け、
対向電極１１、１２の表面と絶縁層８の表面とが同一平
面を有するようにする。

【００５９】このような構成は、たとえば絶縁層８の一
部をまず成膜し、その表面上に対向電極１１、１２を形
成し、対向電極１１、１２を覆うように絶縁層８の残り
の部分を成膜し、平坦化処理を行うことによって形成す
ることができる。

【００６０】対向電極１１、１２および絶縁層８の表面
を覆うように、強誘電体層９を成膜する。このようにし
て、図６に示すように、絶縁体層８中に埋め込まれた対
向電極１１、１２を有する強誘電体メモリが得られる。

【００６１】図７は、図１（Ａ）、図６に示すような強
誘電体メモリを用いて構成される強誘電体メモリ装置の
回路図を示す。図中縦方向にビット線ＢＬｍ、ＢＬｍ＋
１、…が複数本配置され、図中横方向にワード線ＷＬ
ｎ、ＷＬｎ＋１、…が複数本設けられる。さらに、複数
のソース線ＳＬｎ、ＳＬｎ＋１、…が図中横方向に設け
られる。

【００６２】ビット線ＢＬは、ビット線制御回路ＢＬＣ
に接続されると共に、センス回路ＳＣに接続される。ワ
ード線ＷＬは、ワード線制御回路ＷＬＣに接続される。
ソース線ＳＬは、ソース線制御回路ＳＬＣに接続され
る。

【００６３】ビット線制御回路ＢＬＣ、ワード線制御回
路ＷＬＣ、ソース線制御回路ＳＬＣは、それぞれビット
線ＢＬ、ワード線ＷＬ、ソース線ＳＬの電位を制御す
る。センス回路ＳＣは、ビット線ＢＬに流れる電流を検
出する。

【００６４】なお、図１（Ａ）、図６の強誘電体メモリ
に種々の変更を行ってもよい。たとえば、ＭＯＳトラン
ジスタの代わりに他の絶縁ゲート型電界効果型トランジ
スタを用いてもよい。強誘電体にＳＢＴ、ＰＺＴ以外の
強誘電体を用いてもよい。強誘電体キャパシタの電極に
Ｐｔ以外の導電材料を用いてもよい。その他種々の変更
が可能である。メモリセルの回路形式も図７に示すもの
に限られない。

【００６５】図９（Ａ）〜（Ｄ）は、本発明の実施例に
よる新規なメモリセルを示す。図９（Ａ）は、１メモリ
セルの回路形式を示し、図９（Ｂ）、（Ｃ）は書き込み
動作、読み出し動作を示すグラフであり、図９（Ｄ）は
読み出し電流を示すグラフである。

【００６６】図９（Ａ）において、絶縁ゲート型電界効
果トランジスタＴは、絶縁ゲートＧ、ソースＳ、ドレイ
ンＤを有する。絶縁ゲートＧとドレインＤとの間には、
強誘電体キャパシタＣ_fが接続されている。このように
して、ダイオード接続された絶縁ゲート型電界効果トラ
ンジスタが形成される。

【００６７】さらに、絶縁ゲートＧとソースＳとの間に
は、容量Ｃ_gsが接続されている。この容量Ｃ_gsは、キャ
パシタを外付けしなくても、トランジスタＴの絶縁ゲー
トＧとソースＳとの間に形成される絶縁ゲート・ソース
間容量によって形成することができる。ソースＳ・ドレ
インＤ間に電圧を印加した時に、強誘電体キャパシタＣ
_fに印加される電圧成分を決定するカップリング比Ｒ
＝Ｃ_gs／（Ｃ_gs＋Ｃ_f）は０．２以上とすることが好ま
しい。ドレインＤはビット線ＢＬに接続され、ソースＳ
はワード線ＷＬに接続される。

【００６８】以下、絶縁ゲート型電界効果トランジスタ
Ｔが、ｎチャネルである場合を仮定する。ソースＳとド
レインＤの間に電圧Ｖが印加されると、この電圧は２つ
のキャパシタＣ_gsとＣ_fによって電圧分割されると考え
ることができる。強誘電体キャパシタＣ_fに印加される
電圧をＶ_fとする。

【００６９】図９（Ｂ）は、強誘電体キャパシタＣ_fの
印加電圧Ｖ_fに対する分極Ｐを示すグラフである。破線
で示すヒステリシスカーブは、充分飽和するまで分極を
生じさせた場合のヒステリシス特性を示す。実線で示す
ヒステリシスカーブはメモリ動作に用いるヒステリシス
特性を示す。３本の直線Ｃ_gs・（Ｖ−Ｖ_f）は、キャパ
シタＣ_gsを負荷とした時の負荷直線であり、ソースＳ、
ドレインＤ間に電圧Ｖ＝＋Ｖｃｃ、０、−Ｖｃｃを印加
した時を示す。一旦＋Ｖｃｃを印加した後は、印加電圧
Ｖを“０”に戻しても、“１”の残留分極が残ってお
り、一旦−Ｖｃｃを印加した後は、印加電圧Ｖを“０”
に戻しても“０”を表す残留分極が残る。

【００７０】図９（Ｃ）は、読み出し特性を示すグラフ
である。図９（Ｂ）に示すように、強誘電体キャパシタ
Ｃ_fには残留分極が生じているとする。メモリ読み出し
時には、書き込み電圧＋Ｖｃｃよりも小さな電圧＋Ｖｒ
が印加される。読み出し電圧＋Ｖｒが印加された状態で
は、強誘電体キャパシタＣ_fが“０”であれば、強誘電
体キャパシタＣ_fの分極が“０”に変化し、“１”であ
れば正極性の分極がさらに増加する。この分極量の差に
応じて絶縁ゲート型電界効果トランジスタＴの導電度が
変化し、記憶された情報を読み出すことができる。

【００７１】図９（Ｄ）は、読み出し電流の変化を示
す。横軸は印加電圧Ｖを示し、縦軸は絶縁ゲート型電界
効果トランジスタＴを流れる電流Ｉを示す。書き込まれ
た情報が“１”の場合、残留分極によりチャネルが発生
しており、電圧Ｖを増加させると直ちに電流Ｉは増大す
る。

【００７２】これに対し、書き込まれた情報が“０”の
場合、電圧Ｖを印加しても直ちには電流Ｉは流れない。
印加電圧Ｖが読み出し電圧Ｖｒの時、流れる電流は微弱
である。このように、書き込まれた情報が“１”か
“０”であるかによってトランジスタＴに流れる電流Ｉ
は大幅に変化する。この電流の差を検出することによ
り、情報を読み出すことができる。なお、書込み時には
印加電圧をパルス状とし、電力消費を押えることが好ま
しい。

【００７３】図１０（Ａ）、（Ｂ）は、メモリセルアレ
イの構成と動作を示す。図１０（Ａ）はメモリセルアレ
イの構成を示すブロック図であり、図１０（Ｂ）はワー
ド線ＷＬ、ビット線ＢＬに印加する電圧を示すグラフで
ある。実際の印加電圧はパルス波形であるが、説明を簡
単にするため直流波形的に示す。

【００７４】図１０（Ａ）において、複数のビット線Ｂ
Ｌが並列に図中縦方向に配置されている。複数のワード
線ＷＬは、ビット線ＢＬと交差するように、図中水平方
向に並列に配置されている。ビット線ＢＬとワード線Ｗ
Ｌの各交点には、図９（Ａ）に示したメモリセルＭＣが
接続されている。ビット線ＢＬはビット線制御回路ＢＬ
Ｃに接続され、ビット線制御信号を供給される。ビット
線ＢＬは、図中下方においてセンス回路ＳＣに接続さ
れ、ビット線を流れる電流が検出される。ワード線ＷＬ
は、ワード線制御回路ＷＬＣに接続され、ワード線制御
信号が供給される。

【００７５】読み出し時には、読み出すべきメモリセル
に接続されたビット線ＢＬとワード線ＷＬの間に図９
（Ｄ）に示すような読み出し電圧Ｖｒを印加し、他のメ
モリセルにはより小さな電圧しか印加されないようにす
ることによって所望のメモリセルの情報を読み出すこと
ができる。

【００７６】図１０（Ｂ）は、書き込み時の信号波形を
示す。図中上方にワード線ＷＬに印加する信号波形を示
し、下方にビット線ＢＬに印加する信号波形を示す。ワ
ード線ＷＬの信号波形は、接地電位０、基準電位Ｖｃｃ
および２Ｖｃｃ／３、４Ｖｃｃ／３を含む４準位であ
る。ビット線ＢＬの信号波形は、基準電位ＶｃｃとＶｃ
ｃ／３の２準位である。

【００７７】１本のワード線を選択し、このワード線に
接続されたメモリセルに所望の情報を書き込む場合を想
定する。時間領域ＩＩＩＡは、ワード線の選択状態を示
す。選択したワード線の電位を接地電位“０”とし、非
選択ワード線を基準電位Ｖｃｃとする。また、全てのビ
ット線ＢＬは基準電位Ｖｃｃとする。

【００７８】図１１（Ａ）がワード線選択状態を示す。
選択されたワード線ＷＬにのみ接地電位“０”が与えら
れ、その他のワード線およびビット線には基準電位Ｖｃ
ｃが与えられている。したがって、選択されたワード線
に接続された全てのメモリセルに電圧＋Ｖｃｃが印加さ
れる。この印加電圧により、選択されたワード線に接続
された全てのメモリセルに“１”が書き込まれる。

【００７９】図１０（Ｂ）において、時間領域ＩＩＩＡ
から時間領域ＩＩＩＢに進行すると、選択されたワード
線ＷＬの電位は接地電位に保たれたまま、非選択された
ワード線の電位が基準電位Ｖｃｃよりも低い２Ｖｃｃ／
３に変更される。また、ビット線ＢＬにおいては“１”
を書き込むべきビット線は基準電位Ｖｃｃに保たれたま
ま、その他のビット線の電位はＶｃｃ／３に変更され
る。

【００８０】図１１（Ｂ）が時間領域ＩＩＩＢの状態を
示す。“１”を書き込むべきメモリセルには＋Ｖｃｃが
引続き与えられるのに対し、その他のメモリセルには＋
Ｖｃｃ／３または−Ｖｃｃ／３の電位が与えられてい
る。このような電圧印加により、“１”を書き込むべき
メモリセルには確実に“１”が書き込まれるのに対し、
その他のメモリセルの状態は大きな影響を受けない。

【００８１】図１０（Ｂ）において、時間領域ＩＩＩＢ
から時間領域ＩＩＩＣに変化すると、選択されたワード
線の電位が接地電位から４Ｖｃｃ／３に変更される。非
選択ワード線の電位は変化しない。また、ビット線ＢＬ
の電位は時間領域ＩＩＩＢと同様に保たれる。

【００８２】図１１（Ｃ）が時間領域ＩＩＩＣの状態を
示す。選択されたワード線の電位が“０”から４Ｖｃｃ
／３に変更されることにより、選択されたワード線に接
続されたメモリセルのうち、“１”を書き込むべきメモ
リセル以外のメモリセル（“０”を書き込むべきメモリ
セル）に−Ｖｃｃが印加され、“０”が書き込まれる。
その他のメモリセルには、＋Ｖｃｃ／３または−Ｖｃｃ
／３の電位しか与えられない。

【００８３】このような書き込み方法を実行することに
より、ディスターブ耐性の大きな書き込み特性が得られ
る。また、“１”の書き込みと“０”の書き込みとを選
択されたワード線ＷＬの電位を変更するのみで行えるた
め、回路構成を簡単化できる。

【００８４】図１２（Ａ）、（Ｂ）は、上述の回路形式
を実現するのに適したメモリセルの構成を示す。図１２
（Ａ）は、断面図を示し、図１２（Ｂ）は上面図を示
す。図１２（Ｂ）中のXII Ａ−XII Ａに沿う断面が、図
１２（Ａ）の断面に相当する。

【００８５】ｐ型シリコン基板１の表面上に、周知のＬ
ＯＣＯＳにより、フィールド酸化膜２を形成する。フィ
ールド酸化膜２で囲まれた各活性領域内に、一対の絶縁
ゲート型電界効果トランジスタを作成する。

【００８６】絶縁ゲート型電界効果トランジスタとし
て、たとえばＭＯＳトランジスタを用いる。各活性領域
内に、ゲート酸化膜３を形成した後、その上に一対のゲ
ート電極４を多結晶シリコン層で形成する。ゲート電極
４の上には、強誘電体キャパシタの電極として適した性
質を有する底部電極１８が形成される。図示の構成にお
いては、ゲート電極４と底部電極１８がゲート電極構造
を構成している。

【００８７】ゲート電極構造をマスクとし、ソース領域
５、ドレイン領域６を作成するためのイオン注入を行
う。ここで、ゲート・ソース間容量Ｃ_gsを大きくしてカ
ップリング比Ｒを大きくするため、イオン注入を２段階
に分け、ソース領域５とドレイン領域６を別々のイオン
注入で作成する。

【００８８】たとえば、レジストマスク等によりドレイ
ン領域を形成すべき領域をマスクし、入射角６０度、加
速エネルギ６０ｋｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2の条
件でＡｓイオンを基板を回転させながら注入する。入射
角を６０度にすることにより、注入されたＡｓイオン
は、ゲート電極下方にまで分布する。このため、作成さ
れるソース領域５とゲート電極４との間に積極的に容量
Ｃ_gsが形成される。

【００８９】ソース領域をレジストマスク等でマスク
し、ドレイン領域を形成すべき領域を露出して、ほぼ垂
直方向から加速エネルギ３０ｋｅＶ、ドーズ量１×１０
¹⁵ｃｍ ^-2の条件でＡｓイオンを注入する。このイオン注
入により、一対のドレイン領域６が形成される。イオン
注入方向を垂直とするため、ドレイン領域６は若干ゲー
ト電極４の下方にも延在するが、基板表面に射影した
時、ドレイン領域６がゲート電極とオーバラップする量
（面積）はソース領域５がゲート電極とオーバラップす
る量（面積）と較べ著しく小さくなる。従って、ソース
・ゲート間容量はドレイン・ゲート間容量よりも大き
い。

【００９０】基板表面上には、一旦絶縁膜１７が形成さ
れ、ドレイン領域６に達する開口が形成される。この開
口内にドレイン電極を兼ねるビット線１９が形成され
る。ビット線１９は、強誘電体キャパシタの底部電極も
兼ねる。絶縁ゲート電極上の底部電極１８、絶縁層１
７、ビット線１９の表面を研磨し、平坦な同一面を形成
し、その上に強誘電体層２０を形成する。強誘電体層２
０は、平坦な表面上に形成されるため、その特性を安定
化しやすい。強誘電体膜２０を形成した後、必要に応
じ、その不要部分を除去する。

【００９１】強誘電体層２０を覆ってさらに絶縁層２１
が形成される。絶縁層２１、１７を貫通する開口がソー
ス領域５に達するまで形成され、ソース領域５と電気的
に接続されたワード線２２が形成される。

【００９２】図１２（Ｂ）で示すように、図中横方向に
ワード線２２が延在し、その下には強誘電体層２０が延
在する。強誘電体層２０の下に、図中縦方向にビット線
１９が延在する。コンタクトホール２３は、ワード線２
２とソース領域５とのコンタクト領域を示す。また、１
つのメモリセルＭＣに相当する領域を破線で囲んで示
す。

【００９３】図１２（Ａ）、（Ｂ）に示すようなメモリ
セルを製造する製造プロセスを、図１３（Ａ）〜図１５
（Ｃ）を参照して説明する。

【００９４】図１３（Ａ）に示すように、ｐ型シリコン
基板１の表面上にフィールド酸化膜を形成した後、ゲー
ト酸化膜３を約１０ｎｍ形成し、その上に多結晶シリコ
ン層を厚さ２００ｎｍ程度堆積する。多結晶シリコン層
をパターニングすることにより、ゲート電極４を形成す
る。ゲート電極４および必要に応じてレジストパターン
をマスクとし、ソース領域５、ドレイン領域６を形成す
るイオン注入を行う。

【００９５】なお、ゲート電極４とソース領域５のオー
バラップ量を大きくするためには、ソース領域５に対す
るイオン注入を入射角６０度、加速エネルギ６０ｋｅ
Ｖ、ドーズ量１×１０¹⁵ｃｍ^-2の条件でＡｓイオンを注
入することにより行い、ドレイン領域６を形成するイオ
ン注入は垂直方向から加速エネルギ３０ｋｅＶ、ドーズ
量１×１０¹⁵ｃｍ^-2の条件でＡｓイオンを注入すること
により行えばよい。

【００９６】図１３（Ｂ）に示すように、ゲート電極４
を覆うように、ＣＶＤにより酸化シリコン膜１７ａを形
成する。酸化シリコン膜１７ａを形成した後、表面を化
学機械研磨（ＣＭＰ）により平坦化する。

【００９７】図１３（Ｃ）に示すように、ソース領域
５、ドレイン領域６を露出する開口をシリコン酸化膜１
７ａを貫通して形成し、基板表面上に多結晶シリコン層
３０をＣＶＤにより堆積し、開口を埋め戻す。

【００９８】図１３（Ｄ）に示すように、再び表面側か
らＣＭＰを行うことにより、ゲート電極４を露出させ
る。ＣＭＰ後の表面は、ゲート電極４、酸化シリコン層
１７ａ、ソース５、ドレイン６に接続された多結晶シリ
コンのプラグ３０ａ、３０ｂが同一平面を形成してい
る。

【００９９】図１４（Ａ）に示すように、同一面を形成
した基板表面上に、ＴｉＮ／Ｔｉ積層で形成された下層
電極１８ａ、Ｐｔで形成された主電極１８ｂを形成す
る。下層電極１８ａのうち、Ｔｉ層は密着性を良くする
ための層であり、ＴｉＮ層は拡散バリア層として機能す
る。Ｐｔの主電極層１８ｂは、強誘電体とのコンタクト
特性の優れた電極を形成する。

【０１００】図１４（Ｂ）に示すように、電極層１８
ａ、１８ｂの積層の上にレジストパターンを形成し、電
極層をパターニングすることにより、ゲート電極４に接
続された底部電極１８Ａとドレイン領域に接続された底
部電極１８Ｂを形成する。このパターニングは、たとえ
ばＣＦ₄とＡｒの混合ガスを用いた反応性イオンエッチ
ング（ＲＩＥ）により行うことができる。

【０１０１】電極１８Ａ、１８Ｂのパターニングの後、
ＣＶＤにより酸化シリコン層１７ｂを堆積し、底部電極
を完全に覆う。

【０１０２】図１４（Ｃ）に示すように、表面からＣＭ
Ｐを行うことにより、底部電極１８Ａ、１８Ｂが露出し
た平坦面を形成する。

【０１０３】図１５（Ａ）に示すように、形成した平坦
面上に、たとえば厚さ２００ｎｍのＳｒＢｉ₂Ｔａ₂Ｏ
₉（ＳＢＴ）層２０を形成する。ＳＢＴ層は、たとえば
ゾルゲル法により形成することができる。まず出発原料
となる混合アルコキシド溶液をスピン塗布し、温度２５
０℃で乾燥させる。この塗布−乾燥工程を４回繰り返す
ことにより、所望の厚さの塗布膜を得る。次に、Ｏ₂雰
囲気中温度を８００℃とし、３０分間の結晶化アニール
処理を行う。

【０１０４】このような工程により、強誘電体特性に優
れたＳＢＴ層が得られる。ＳＢＴ層２０を形成した後、
ＳＢＴ層２０表面上にレジストパターンを形成し、ＳＢ
Ｔ層２０のパターニングを行う。このパターニングは、
たとえばＣＦ₄とＡｒの混合ガスを用いた反応性イオン
エッチング（ＲＩＥ）により行うことができる。強誘電
体層２０のパターニング後、その表面を覆ってＣＶＤに
より酸化シリコン膜２１を堆積する。

【０１０５】図１５（Ｂ）に示すように、ホトリソグラ
フィを用い、シリコン酸化膜２１、１７ｂを貫通する開
口を形成し、ソース領域５に接続されたプラグ３０ａの
表面を露出させる。この開口内に、多結晶シリコン層を
ＣＶＤによって堆積することによって開口を埋め戻し、
図１３（Ｄ）と同様のＣＭＰを行うことにより平坦面を
形成する。開口内にソース引出電極３１が形成される。

【０１０６】図１５（Ｃ）に示すように、平坦面上に下
層配線層３２ａ、主配線層３２ｂからなる積層配線層を
形成する。積層配線層をパターニングすることにより、
ワード配線３２が形成される。なお、下層配線層３２ａ
は、たとえばＴｉＮ／Ｔｉの積層で形成し、主配線層３
２ｂはＡｌまたはＡｌ合金で形成する。

【０１０７】このような製造プロセスによれば、重要な
構成要素を平坦面上に形成するため、安定した特性を得
ることが容易となる。また、ＭＯＳトランジスタ構造上
に強誘電体キャパシタが形成されるため、メモリセル当
たりの占有面積を小さくすることができる。

【０１０８】図１２（Ａ）の構成においては、強誘電体
層の下面上に電極を並べて配置し、強誘電体キャパシタ
を形成した。強誘電体キャパシタは、強誘電体層の上表
面上に電極を並べて配置することによっても形成するこ
とができる。

【０１０９】図１６（Ａ）、（Ｂ）は、本発明の他の実
施例によるメモリセルの構成を示す。本メモリセルは、
図１２（Ａ）に示すメモリセルと同等の機能を有し、強
誘電体層２０の上表面上に対向電極１８、１９が形成さ
れている。対向電極１８、１９の表面上には、酸化シリ
コン層２１が形成され、ソース領域５に達する開孔２３
が形成されている。なお、電極１８は図示されていない
位置に形成された導電性プラグ２５によってゲート電極
４に接続され、電極１９は図示されていないところに形
成されたプラグ２６によってドレイン領域６に接続され
る。その他の点は、図１２（Ａ）に示す構成と同様であ
る。

【０１１０】図１６（Ｂ）は、図１６（Ａ）に示すメモ
リセルの上面図を示す。一点破線XVI Ａ−XVI Ａに沿っ
た断面が図１６（Ａ）の断面に相当する。クロスハッチ
で示す領域はコンタクトホールの存在する領域を示す。

【０１１１】図１７（ＡＶ）〜（ＤＰ）、図１８（Ａ
Ｖ）〜（ＣＰ）は、図１６（Ａ）、（Ｂ）に示すメモリ
セルを作成するプロセスを説明するための断面図および
平面図である。Ｖを付した図面は断面図であり、Ｐを付
した図面は平面図である。

【０１１２】図１７（ＡＰ）に示すように、ｐ型シリコ
ン基板１の表面上にフィード酸化膜２を形成し、活性領
域を画定する。

【０１１３】図１７（ＡＶ）に示すように、活性領域上
にゲート酸化膜３を厚さ約１０ｎｍ熱酸化で形成し、そ
の上に多結晶シリコン層４を厚さ約２００ｎｍ堆積す
る。多結晶シリコン層をパターニングし、ゲート酸化膜
からフィード酸化膜上に延在するゲート電極４を形成す
る。ゲート電極４をマスクとし、ソース領域５、ドレイ
ン領域６を形成するイオン注入を行う。

【０１１４】なお、ゲート電極４とソース領域５のオー
バラップ量を大きくするためには、ソース領域５に対す
るイオン注入を入射角６０度、加速エネルギ３０ｋｅ
Ｖ、ドーズ量１×１０¹⁵ｃｍ^-2の条件でＡｓをイオン注
入することにより行う。ドレイン領域６を形成するイオ
ン注入は、垂直方向から加速エネルギ３０ｋｅＶ、ドー
ズ量１×１０¹⁵ｃｍ^-2の条件でＡｓを注入することによ
り行えばよい。

【０１１５】図１７（ＢＶ）、（ＢＰ）に示すように、
ゲート電極４を覆うように、ＣＶＤによりシリコン酸化
膜１７を堆積する。シリコン酸化膜１７を堆積した後、
ＣＭＰにより表面を平坦化する。

【０１１６】図１７（ＣＶ）、（ＣＰ）に示すように、
表面を平坦化したシリコン酸化膜１７の表面上に、たと
えば厚さ２００ｎｍのＳＢＴ層２０を形成する。ＳＢＴ
層２０は、たとえばゾル−ゲル法により形成することが
できる。堆積したＳＢＴ層２０を、ＣＦ₄とＡｒの混合
ガスによりエッチングしてＳＢＴ層２０をパターニング
する。

【０１１７】次に、Ｐｔ層をスパッタリングで形成し、
ＣＦ₄とＡｒの混合ガスによりエッチングしてパターニ
ングすることにより、対向電極１８、１９を形成する。

【０１１８】図１７（ＤＶ）、（ＤＰ）に示すように、
ＳＢＴ層２０と対向電極１８、１９を覆うように、ＣＶ
Ｄによるシリコン酸化膜２１を形成する。シリコン酸化
膜２１の上にレジストパターンを形成し、対向電極１
８、１９へのコンタクト孔およびゲート電極およびドレ
イン領域に達するコンタクト孔を形成する。

【０１１９】図１８（ＡＶ）、（ＡＰ）に示すように、
コンタクト孔を形成した基板表面上にＴｉ層、ＴｉＮ
層、Ａｌ層からなる配線層を形成し、パターニングする
ことにより配線層２７、２８を形成する。配線層２８
は、ビット線となる。なお、Ｔｉ層は密着性をよくする
ために役立つ電極層であり、ＴｉＮ層は拡散バリアとし
て機能する。

【０１２０】図１８（ＢＶ）、（ＢＰ）に示すように、
基板表面を覆うように酸化シリコン層２９をＣＶＤによ
り堆積し、ソース領域５に達するコンタクト孔３０を形
成する。

【０１２１】図１８（ＣＶ）、（ＣＰ）に示すように、
Ｔｉ層、ＴｉＮ層、Ａｌ層からなる配線層３１を形成
し、パターニングすることによりワード線を形成する。

【０１２２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【０１２３】

【発明の効果】以上説明したように、本発明によれば、
強誘電体キャパシタが所望の小さな容量を有する強誘電
体メモリが提供される。絶縁ゲート電極の容量と較べ
て、強誘電体キャパシタの容量を小さなものにすると、
印加電圧の主部分を強誘電体キャパシタに印加すること
が可能となる。

【０１２４】強誘電体キャパシタの対向電極が強誘電体
層の同一表面上に形成されるため、強誘電体キャパシタ
の特性を安定化し易い。対向電極のパターニング工程も
簡単化することが可能となる。

【０１２５】簡単な構成の強誘電体メモリ装置が提供さ
れる。メモリセル当たり１つのトランジスタを用いるの
みであるが、書き込み時のディスターブ耐性の高い強誘
電体メモリ装置の駆動方法が提供される。

【図面の簡単な説明】

【図１】本発明の実施例による強誘電体メモリを示す断
面図および等価回路図である。

【図２】図１に示す強誘電体キャパシタの製造工程を説
明するための断面図および平面図である。

【図３】図１に示す強誘電体キャパシタの製造工程を説
明するための断面図および平面図である。

【図４】本発明者等の行った予備実験を説明するための
断面図および平面図である。

【図５】図４に示すサンプルの特性を示すグラフであ
る。

【図６】本発明の他の実施例による強誘電体メモリを示
す断面図である。

【図７】強誘電体メモリ装置の等価回路図である。

【図８】従来技術による強誘電体メモリを説明するため
の断面図および等価回路図である。

【図９】本発明の実施例によるメモリセルを示す回路図
及び特性を示すグラフである。

【図１０】本発明の実施例によるメモリセルアレイの回
路形式を示す回路図および信号波形図である。

【図１１】図２（Ｂ）に示す信号波形によりメモリセル
アレイがどのように動作するかを示す概略平面図であ
る。

【図１２】本発明の実施例による強誘電体メモリ装置の
構成を示す断面図及び平面図である。

【図１３】図１２の強誘電体メモリ装置を製造する製造
プロセスを説明するための断面図である。

【図１４】図４の強誘電体メモリ装置を製造する製造プ
ロセスを説明するための断面図である。

【図１５】図４の強誘電体メモリ装置を製造する製造プ
ロセスを説明するための断面図である。

【図１６】本発明の実施例による強誘電体メモリ装置の
構成を示す断面図および平面図である。

【図１７】図１６の強誘電体メモリ装置を製造する製造
プロセスを説明するための断面図および平面図である。

【図１８】図１６の強誘電体メモリ装置を製造する製造
プロセスを説明するための断面図および平面図である。

【符号の説明】

１シリコン基板２フィールド酸化膜３ゲート酸化膜４ゲート電極５、６ソース／ドレイン領域８絶縁層９強誘電体層１１、１２（強誘電体キャパシタの）対向電極Ｃ_f強誘電体キャパシタＢビット線Ｗワード線Ｔ絶縁ゲート型電界効果トランジスタＧ絶縁ゲートＳソースＤドレインＣ_f強誘電体キャパシタＣ_gs ソース・ゲート間容量ＢＬビット線ＷＬワード線１７絶縁層１８底部電極１８Ａ、１８Ｂ底部電極１９ビット線２０強誘電体層２１絶縁層２２ワード線３０ａ、３０ｂプラグ３１プラグ３２ワード配線層

───────────────────────────────────────────────────── フロントページの続き (72)発明者恵下隆神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内 (56)参考文献特開平９−82905（ＪＰ，Ａ) 特開平６−119773（ＪＰ，Ａ) 特開平11−176958（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/105 H01L 21/822 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板表面上に形成されたゲート絶縁膜と、前
記ゲート絶縁膜上に形成されたゲート電極と、前記ゲー
ト電極の両側で前記半導体基板表面に形成された一対の
ソース／ドレイン領域とを有する絶縁ゲート型電界効果
トランジスタと、前記ゲート電極を覆って、前記半導体基板表面上に形成
された絶縁膜と、前記絶縁膜上に形成された強誘電体膜と、前記強誘電体膜上に対向して形成された一対のキャパシ
タ電極であって、前記一対のキャパシタ電極の一方と前
記ゲート電極とが電気的に接続されている一対のキャパ
シタ電極とを有する強誘電体メモリ装置。
【請求項２】前記一対のキャパシタ電極の間の間隔
は、前記強誘電体膜の厚さの３倍以下の値を有する請求
項１記載の強誘電体メモリ装置。
【請求項３】前記一対のキャパシタ電極の一方は、前
記ゲート電極上方に配置されている請求項１または２に
記載の強誘電体メモリ装置。
【請求項４】前記絶縁膜の厚さが１０ｎｍ以上である
請求項１〜３のいずれかに記載の強誘電体メモリ装置。
【請求項５】前記一対のキャパシタ電極は、前記絶縁
膜中に埋め込まれて前記絶縁膜と共通の表面を形成し、
前記強誘電体膜は前記一対のキャパシタ電極と前記絶縁
膜とを覆っている請求項１〜４のいずれかに記載の強誘
電体メモリ装置。
【請求項６】前記一対のキャパシタ電極の他方が、前
記一対のソース／ドレイン領域の一方と電気的に接続さ
れている請求項１〜５のいずれかに記載の強誘電体メモ
リ装置。
【請求項７】ソース、ドレイン、絶縁ゲートを有する
絶縁ゲート型電界効果トランジスタと、強誘電体層の１表面上に配置された１対のキャパシタ電
極を有し、前記ドレインと前記絶縁ゲートとの間に接続
された強誘電体キャパシタとを有するメモリセルを備え
た強誘電体メモリ装置。
【請求項８】並列に配置された複数本のビット線と、前記複数本のビット線と交差するように、並列に配置さ
れた複数本のワード線と、前記ビット線と前記ワード線の交点に接続された強誘電
体メモリセルであって、各強誘電体メモリセルは、ソー
ス、ドレイン、絶縁ゲートを有する絶縁ゲート型電界効
果トランジスタと、強誘電体層の１表面上に配置された
１対のキャパシタ電極を有し、前記ドレインと前記絶縁
ゲートとの間に接続された強誘電体キャパシタとを有す
る、強誘電体メモリセルとを有する強誘電体メモリ装
置。
【請求項９】前記絶縁ゲート型電界効果トランジスタ
は、ドレイン・絶縁ゲート間の容量よりも大きなソース
・絶縁ゲート間容量を有する請求項８に記載の強誘電体
メモリ装置。
【請求項１０】前記絶縁ゲート型電界効果トランジス
タは、前記絶縁ゲートと前記ドレインとのオーバラップ
面積と較べて前記絶縁ゲートと前記ソースとのオーバラ
ップ面積が大きい請求項９記載の強誘電体メモリ装置。
【請求項１１】前記強誘電体キャパシタの容量を
Ｃ_f、前記ソース・絶縁ゲート間の容量をＣ_gsとした
時、カップリング比Ｒ＝Ｃ_gs／（Ｃ_gs＋Ｃ_f）が０．２以
上である請求項８〜１０のいずれかに記載の強誘電体メ
モリ装置。
【請求項１２】さらに、前記ワード線、前記ビット線
に接続され、前記ワード線の電位に対して前記ビット線
に正電位を印加して前記強誘電体キャパシタに第１の情
報を書き込む動作と、前記ワード線の電位に対して前記
ビット線に負電位を印加して前記強誘電体キャパシタに
第２の情報を書き込む動作とを実行することのできる制
御回路を有する請求項８〜１１のいずれかに記載の強誘
電体メモリ装置。
【請求項１３】並列に配置された複数本のビット線
と、前記複数本のビット線と交差するように、並列に配置さ
れた複数本のワード線と、前記ビット線と前記ワード線の各交点に接続された強誘
電体メモリセルであって、各強誘電体メモリセルは、ソ
ース、ドレイン、絶縁ゲートを有する絶縁ゲート電界効
果型トランジスタと前記ドレインと前記絶縁ゲートとの
間に接続された強誘電体キャパシタとを有する、強誘電
体メモリセルとを有する強誘電体メモリ装置を駆動する
方法であって、（ａ）選択したワード線を接地し、他のワード線および
全てのビット線に第１の基準電位を印加し、選択したワ
ード線に接続された全ての強誘電体メモリセルに第１の
情報を書き込む工程と、（ｂ）前記選択したワード線に接続された強誘電体メモ
リセルのうち第１の情報を書き込むべき強誘電体メモリ
セルには引続き接地電位と第１の基準電位を供給し、そ
の他のビット線には第１の基準電位より小さな第２の基
準電位、その他のワード線には第１の基準電位より小さ
く、第２の基準電位より大きな第３の基準電位を供給し
て選択された強誘電体メモリセルにのみ第１の情報を書
き込む工程と、（ｃ）前記ビット線の電位、および前記選択したワード
線以外のワード線の電位を工程（ｂ）と同一とし、前記
選択したワード線に前記第１の基準電位より大きな第４
の基準電位を供給し、前記選択されたワード線に接続さ
れた強誘電体メモリセルのうち工程（ｂ）で第１の情報
を書き込まれなかった強誘電体メモリセルに第２の情報
を書き込む工程とを含む強誘電体メモリ装置の駆動方
法。
【請求項１４】前記第１の基準電位をＶｃｃとした
時、第２、第３、第４の基準電位が約Ｖｃｃ／３、約２
Ｖｃｃ／３、約４Ｖｃｃ／３である請求項１３記載の強
誘電体メモリ装置の駆動方法。
【請求項１５】半導体基板と、前記半導体基板上に形成された絶縁ゲート電極と、前記絶縁ゲート電極の両側で、前記半導体基板表面に形
成されたソース領域とドレイン領域と、前記絶縁ゲート電極を囲んで同一面を形成するように半
導体基板表面上に形成された第１絶縁層と、前記第１絶縁層を貫通して、前記ドレインに達する開口
溝と、前記開口溝を埋めて前記絶縁層と同一面を形成するビッ
ト配線と、前記絶縁ゲート電極、前記ビット配線を覆って前記同一
面上に形成された強誘電体層とを有する強誘電体メモリ
装置。
【請求項１６】さらに、前記強誘電体層を覆って半導
体基板上に形成された第２絶縁層と、前記第２絶縁層、第１絶縁層を貫通して前記ソース領域
に達する開口と、前記開口を埋め、前記ビット配線と交差して第２絶縁層
上を延在するワード配線とを有する請求項１５記載の強
誘電体メモリ装置。