KR100320436B1 - Method for manufacturing mosfet - Google Patents
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Abstract
본 발명은 웰 이온주입에 따른 기판의 격자손상에 기인하는 실리콘 인터스티셜 및 TED(Transient Enhanced Diffusion)등을 억제하여 소자의 특성을 향상시킬 수 있는 모스팻 제조방법을 제공하기 위한 것으로, 반도체 기판에 소자 격리영역을 형성하는 공정과, 액티브 영역의 기판내에 이온주입을 실시하여 웰 영역을 형성하는 공정과, 상기 웰 영역내 소정깊이에 확산방지층을 형성한 후, 상기 웰 영역의 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과, 게이트 재산화 공정을 실시한 후, LDD 이온주입을 실시하는 공정과, 게이트 전극 양측면에 절연측벽을 형성한 후, 고농도 이온주입을 통해 상기 기판과 반대도전형의 소오스/드레인 불순물 영역을 형성하는 공정과, 상기 소오스/드레인 불순물 영역과 상기 이온확산층의 사이에 할로 이온주입을 통해 할로 영역을 형성하는 공정을 포함하여 이루어진다.SUMMARY OF THE INVENTION The present invention is to provide a method for manufacturing a MOSFET capable of improving device characteristics by suppressing silicon interstitial and TED (Transient Enhanced Diffusion) caused by lattice damage of a substrate due to well ion implantation. Forming an isolation region in the substrate; implanting ions into the active region substrate; forming a well region; forming a diffusion barrier layer at a predetermined depth in the well region; After the gate electrode is formed through the insulating film, the gate reoxidation process is performed, the LDD ion implantation is performed, and the insulating side walls are formed on both sides of the gate electrode, and high concentration ion implantation is used to reverse the substrate. Forming a typical source / drain impurity region, and a halo ion column between the source / drain impurity region and the ion diffusion layer Via comprises the step of forming the halo region.
Description
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 웰(Well) 이온주입 후 실리콘 이온주입을 통해 이온주입 및 게이트 재산화 공정에서 발생하는 실리콘 인터스티셜(Si Interstitial)을 감소시키는데 적당한 모스팻 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, a method for manufacturing a mothpat suitable for reducing silicon interstitial generated in an ion implantation and gate reoxidation process through silicon ion implantation after well ion implantation. It is about.
도 1a 내지 1f는 종래 기술에 따른 모스팻 제조방법을 설명하기 위한 공정단면도이다.1A to 1F are cross-sectional views illustrating a method for manufacturing a MOSFET according to the prior art.
도 1a에 도시한 바와 같이, 필드 영역과 액티브 영역으로 정의된 반도체 기판(11)상에 제 1 절연막(12)과 제 2 절연막(13)을 차례로 형성한 후, 패터닝하여 소자 격리 영역을 정의한다.As shown in FIG. 1A, a first insulating film 12 and a second insulating film 13 are sequentially formed on a semiconductor substrate 11 defined as a field region and an active region, and then patterned to define an element isolation region. .
이때, 제 1 절연막(12)은 산화막이고, 제 2 절연막(13)은 질화막이다.At this time, the first insulating film 12 is an oxide film and the second insulating film 13 is a nitride film.
이후, 제 2 절연막(13)을 마스크로 이용한 식각 공정으로 제 1 절연막(12) 및 반도체 기판(11)을 식각하여 트렌치(14)를 형성한다.Thereafter, the trench 14 is formed by etching the first insulating layer 12 and the semiconductor substrate 11 by an etching process using the second insulating layer 13 as a mask.
이후, 도 1b에 도시한 바와 같이, 제 1, 제 2 절연막(12,13)을 포함한 전면에 절연물질을 형성한 후, CMP(Chemical Mechanical Polishing)공정을 이용하여 상기 트렌치(14)내에 매립시켜 소자 격리영역(15)을 형성한다.Thereafter, as shown in FIG. 1B, an insulating material is formed on the entire surface including the first and second insulating layers 12 and 13, and then embedded in the trench 14 using a chemical mechanical polishing (CMP) process. The device isolation region 15 is formed.
도 1c에 도시한 바와 같이, 액티브 영역의 기판에 웰 이온주입을 실시하여 웰 영역(16)을 형성한다.As shown in Fig. 1C, the well region 16 is formed by implanting well ions into the active region substrate.
그리고, 웰 영역(16)의 기판상에 게이트 절연막(17)을 형성하고, 상기 게이트 절연막(17)상에 폴리실리콘층(18)과 게이트 캡 절연막(19)을 차례로 형성한다.The gate insulating film 17 is formed on the substrate of the well region 16, and the polysilicon layer 18 and the gate cap insulating film 19 are sequentially formed on the gate insulating film 17.
도 1d에 도시한 바와 같이, 사진 식각 공정으로 게이트 캡 절연막(19), 폴리실리콘층(18) 및 게이트 절연막(17)을 선택적으로 제거하여 게이트 전극(18a)을 형성한다.As shown in FIG. 1D, the gate cap insulating layer 19, the polysilicon layer 18, and the gate insulating layer 17 are selectively removed to form the gate electrode 18a by a photolithography process.
이후, 게이트 재산화 공정을 통해 게이트 전극(18a) 및 기판상에 제 3 절연막(20)을 성장시킨 후, 상기 게이트 전극(18a) 양측의 기판내에 저농도 불순물 이온주입을 실시하여 LDD영역(21)을 형성한다.Thereafter, after the third insulating film 20 is grown on the gate electrode 18a and the substrate through a gate reoxidation process, low concentration impurity ions are implanted into the substrates on both sides of the gate electrode 18a to perform LDD region 21. To form.
도 1e에 도시한 바와 같이, 제 3 절연막(20)상에 측벽 형성용 절연물질을 형성한 후, 에치백(etchback)하여 게이트 전극(18a)의 양측면에 게이트 측벽(23)을 형성한다.As shown in FIG. 1E, after forming an insulating material for forming sidewalls on the third insulating film 20, the gate sidewalls 23 are formed on both sides of the gate electrode 18a by etching back.
이후, 게이트 측벽(23) 및 게이트 전극(18a)을 마스크로 이용한 고농도 불순물 이온주입을 실시하여 기판내에 소오스/드레인 불순물 영역(24,25)을 형성한다.Thereafter, high concentration impurity ion implantation using the gate sidewall 23 and the gate electrode 18a as a mask is performed to form source / drain impurity regions 24 and 25 in the substrate.
도 1f에 도시한 바와 같이, 펀치 쓰루(Punch Through) 방지를 위해 할로(holo) 이온주입을 통해 할로 영역(26)을 형성하면, 종래 기술에 따른 모스팻 제조공정이 완료된다.As shown in FIG. 1F, when the halo region 26 is formed through halo ion implantation to prevent punch through, the MOSFET manufacturing process according to the prior art is completed.
그러나 상기와 같은 종래 모스팻 제조방법은 다음과 같은 문제점이 있었다.However, the conventional method for preparing MOSFETs has the following problems.
웰 이온주입이 높은 에너지로 수행되기 때문에 이온들이 기판에 충돌하는 과정에서 기판의 격자가 손상을 입게되며 이러한 상태에서 게이트 재산화 공정을 수행하면, 손상을 입은 격자를 통해 채널 이온이 확산되는 TED(Transient Enhanced Diffusion) 및 실리콘 인터스티셜(Interstitial)이 발생한다. 이로인해, 숏 채널 효과, 역 숏 채널 효과(문턱전압이 채널길이가 큰 소자에서의 문턱전압보다 더 높게 상승했다가 다시 문턱전압이 현저하게 감소하는 효과)등 좋지 않은 특성이 나타나 소자의 특성을 저하시키게 된다.Since well ion implantation is performed at high energy, the lattice of the substrate is damaged while ions collide with the substrate. In this state, the gate reoxidation process causes TED (channel ions to diffuse through the damaged lattice). Transient Enhanced Diffusion) and Silicon Interstitial. This results in unfavorable characteristics such as the short channel effect and the reverse short channel effect (the threshold voltage rises higher than the threshold voltage of a device with a large channel length and then decreases again). Is degraded.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 웰 이온주입에 따른 기판의 격자손상에 기인하는 실리콘 인터스티셜 및 TED(Transient Enhanced Diffusion)등을 억제하여 소자의 특성을 향상시킬 수 있는 모스팻 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems of the prior art, it is possible to improve the characteristics of the device by suppressing silicon interstitial and TED (Transient Enhanced Diffusion) caused by the lattice damage of the substrate due to well ion implantation It is an object of the present invention to provide a method for preparing mospat.
도 1a 내지 1f는 종래 기술에 따른 모스팻 제조방법을 설명하기 위한 공정단면도1A to 1F are cross-sectional views illustrating a method for manufacturing a mospat according to the prior art.
도 2a 내지 2g는 본 발명 모스팻 제조방법을 설명하기 위한 공정단면도Figure 2a to 2g is a process cross-sectional view for explaining the present invention mospat manufacturing method
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
31 : 반도체 기판 35 : 소자 격리 영역31 semiconductor substrate 35 device isolation region
36 : 웰 영역 37 : 실리콘 이온층36 well region 37 silicon ion layer
39a : 게이트 전극 43 : 절연측벽39a: gate electrode 43: insulating side wall
44,45 : 소오스/드레인 불순물 영역 44 : 할로 영역44,45 source / drain impurity region 44: halo region
상기의 목적을 달성하기 위한 본 발명의 모스팻 제조방법은 반도체 기판에 소자 격리영역을 형성하는 공정과, 액티브 영역의 기판내에 이온주입을 실시하여 웰 영역을 형성하는 공정과, 상기 웰 영역내 소정깊이에 확산방지층을 형성한 후, 상기 웰 영역의 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 공정과, 게이트 재산화 공정을 실시한 후, LDD 이온주입을 실시하는 공정과, 게이트 전극 양측면에 절연측벽을 형성한 후, 고농도 이온주입을 통해 상기 기판과 반대도전형의 소오스/드레인 불순물 영역을 형성하는 공정과, 상기 소오스/드레인 불순물 영역과 상기 이온확산층의 사이에 할로 이온주입을 통해 할로 영역을 형성하는 공정을 포함하여 이루어진다.In order to achieve the above object, the MOSFET manufacturing method of the present invention comprises forming a device isolation region in a semiconductor substrate, forming a well region by implanting ions into a substrate of an active region, and forming a well region in the well region. After forming a diffusion barrier layer at a depth, forming a gate electrode on the substrate of the well region via a gate insulating film, performing a gate reoxidation process, and then performing LDD ion implantation, and on both sides of the gate electrode After forming the insulating side wall, forming a source / drain impurity region of opposite conductivity type to the substrate through high concentration ion implantation, and a halo region through halo ion implantation between the source / drain impurity region and the ion diffusion layer. It comprises a step of forming a.
이하, 본 발명의 모스팻 제조방법을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, with reference to the accompanying drawings, the manufacturing method of the mospat of the present invention.
먼저, 본 발명의 모스팻 제조방법은 높은 에너지로 주입된 웰 이온주입시 손상되는 기판의 격자를 통해 채널 이온이나 소오스/드레인용 고농도 이온등이 확산되는 것을 방지하기 위해 웰 영역내에 확산방지영역을 형성하는 것을 특징으로 한다.First, the MOSFET manufacturing method of the present invention is to prevent the diffusion of the channel ions or the high concentration ions for the source / drain through the lattice of the substrate damaged during the implantation of well ions implanted with high energy in the well region It is characterized by forming.
도 2a 내지 2g는 본 발명 모스팻 제조방법을 설명하기 위한 공정단면도이다.Figures 2a to 2g is a cross-sectional view for explaining the process for producing the present invention.
도 2a에 도시한 바와 같이, 반도체 기판(31)상에 제 1 절연막(32)과 제 2 절연막(33)을 차례로 형성한다.As shown in FIG. 2A, the first insulating film 32 and the second insulating film 33 are sequentially formed on the semiconductor substrate 31.
사진 식각 공정으로 제 2 절연막(33) 및 제 1 절연막(32)을 선택적으로 제거하여 필드 영역을 정의한 후, 기판을 식각하여 트렌치(34)를 형성한다.After the second insulating layer 33 and the first insulating layer 32 are selectively removed by a photolithography process to define a field region, the substrate is etched to form the trench 34.
도 2b에 도시한 바와 같이, 소자 격리 영역을 형성하기 위한 절연물질을 증착한 후, CMP(Chemical Mechanical Polishing)공정을 통해 상기 트렌치(34)내에 매립시키는 것에 의해 소자격리 영역(35)을 형성한다.As shown in FIG. 2B, the device isolation region 35 is formed by depositing an insulating material for forming the device isolation region and then filling the trench 34 through a chemical mechanical polishing (CMP) process. .
도 2c에 도시한 바와 같이, 웰 이온주입을 실시하여 웰 영역(36)을 형성한 후, 상기 웰 영역(36)내에 실리콘(Si)을 이온주입한 후, 열처리하여 실리콘 이온층(37)을 형성한다.As shown in FIG. 2C, well ion implantation is performed to form the well region 36. After implanting silicon (Si) into the well region 36, heat treatment is performed to form the silicon ion layer 37. do.
이때, 상기 실리콘 이온층(37)은 이후에 형성될 소오스 및 드레인 불순물 확산영역보다 더 아래에 위치하도록 적절히 조절한다.In this case, the silicon ion layer 37 is appropriately adjusted to be located below the source and drain impurity diffusion regions to be formed later.
상기 실리콘 이온층(37)은 웰 이온주입시 높은 에너지로 인해 기판의 격자가 손상되는 경우, 채널 이온 및 소오스/드레인 이온등이 격자를 통해 확산되지 않도록 확산방지층으로 사용된다.The silicon ion layer 37 is used as a diffusion barrier layer so that channel ions and source / drain ions do not diffuse through the lattice when the lattice of the substrate is damaged due to high energy during well ion implantation.
여기서, 상기 실리콘 이온층(37)은 웰 이온주입을 실시하기 이전에 먼저 형성하는 것이 가능하다.Here, the silicon ion layer 37 may be formed first before the well ion implantation.
도 2d에 도시한 바와 같이, 액티브 영역의 기판상에 게이트 절연막(38), 폴리실리콘층(39), 게이트 캡 절연막(40)을 차례로 형성한 후, 사진 식각 공정을 통해 상기 게이트 캡 절연막(40), 폴리실리콘층(39), 게이트 절연막(38)을 선택적으로 제거하여 도 2e에 도시한 바와 같이, 게이트 전극(39a)을 형성한다.As shown in FIG. 2D, the gate insulating film 38, the polysilicon layer 39, and the gate cap insulating film 40 are sequentially formed on the substrate in the active region, and then the gate cap insulating film 40 is formed through a photolithography process. ), The polysilicon layer 39 and the gate insulating film 38 are selectively removed to form the gate electrode 39a as shown in FIG. 2E.
이후, 재산화(Re-Oxidation) 공정을 통해 상기 게이트 전극(39a) 및 기판상에 제 3 절연막(41)을 형성한 후, 저농도 불순물 이온주입을 실시하여 상기 게이트 전극(39a) 양측의 기판내에 LDD영역(42)을 형성한다.Thereafter, a third insulating film 41 is formed on the gate electrode 39a and the substrate through a re-oxidation process, and then a low concentration of impurity ions are implanted into the substrate on both sides of the gate electrode 39a. LDD region 42 is formed.
도 2f에 도시한 바와 같이, 상기 제 3 절연막(41)상에 측벽 형성을 위한 절연물질을 증착한 후, 에치백하여 상기 게이트 전극(39a)의 양측면에 절연측벽(43)을 형성한다.As shown in FIG. 2F, an insulating material for forming sidewalls is deposited on the third insulating film 41, and then etched back to form insulating side walls 43 on both sides of the gate electrode 39a.
이후, 절연측벽(43) 및 게이트 전극(39a)을 마스크로 이용한 고농도 불순물 이온주입 및 확산을 통해 소오스/드레인 불순물 영역(44,45)을 형성한다.Thereafter, the source / drain impurity regions 44 and 45 are formed through the implantation and diffusion of high concentration impurity ions using the insulating side wall 43 and the gate electrode 39a as a mask.
도 2g에 도시한 바와 같이, 숏 채널 효과를 감소시키기 위해 할로 이온주입을 실시하여 할로 영역(46)을 형성하면 본 발명에 따른 모스팻 제조공정이 완료된다.As shown in FIG. 2G, when the halo region 46 is formed by performing halo ion implantation to reduce the short channel effect, the MOSFET manufacturing process according to the present invention is completed.
이상 상술한 바와 같이, 본 발명의 모스팻 제조방법은 다음과 같은 효과가 있다.As described above, the MOSFET manufacturing method of the present invention has the following effects.
웰 이온주입이 높은 에너지로 수행됨에 따라 기판과 이온들의 충돌에 의해 격자가 손상되고, 상기 손상된 격자를 통해 채널 이온 및 고농도 이온들이 확산되는 현상이 발생하는데, 이를 방지하기 위해 소오스/드레인 영역의 하부에 이온들이 기판으로 확산되지 못하도록 실리콘 이온주입에 의한 확산방지층을 형성하여TED(Transient Enhanced Diffusion) 및 실리콘의 인터스티셜(Interstitial)을 방지할 수 있다. 따라서, 소자의 특성을 개선시킬 수 있다.As well ion implantation is performed with high energy, the lattice is damaged by the collision of ions with the substrate, and channel ions and high concentration ions are diffused through the damaged lattice. In order to prevent the ions from diffusing to the substrate, a diffusion barrier layer may be formed by implanting silicon ions to prevent TED (Transient Enhanced Diffusion) and silicon interstitial. Therefore, the characteristics of the device can be improved.
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