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KR100244498B1 - Method for manufacturing mosfet - Google Patents

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KR100244498B1
KR100244498B1 KR1019970052461A KR19970052461A KR100244498B1 KR 100244498 B1 KR100244498 B1 KR 100244498B1 KR 1019970052461 A KR1019970052461 A KR 1019970052461A KR 19970052461 A KR19970052461 A KR 19970052461A KR 100244498 B1 KR100244498 B1 KR 100244498B1
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etching
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최훈
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김영환
현대반도체주식회사
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Abstract

본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 종래 모스 트랜지스터 제조방법은 모스 트랜지스터의 채널 길이의 하한선을 두고 그 값에 따라 모스 트랜지스터를 제조함으로써, 모스 트랜지스터의 동작전압인 문턱전압이 하한선을 갖게 되어 낮은 전압에서 모스 트랜지스터를 구동시키는 것이 용이하지 않은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 기판의 상부에 다수의 필드산화막을 증착하는 단계와; 상기 다수의 필드산화막의 사이에 노출된 기판과 필드산화막이 접하는 부분에 도핑되지 않은 다결정실리콘을 증착하고, 그 다결정실리콘의 측면에 산화막과 질화막을 적층한 측벽을 형성하는 단계와; 상기 측벽의 사이에 노출된 기판에 산화층을 형성하는 단계와; 상기 측벽을 구성하는 질화막을 식각하고, 불순물 이온을 저농도로 주입하여 상기 측벽을 구성하는 산화막의 하부 기판에 저농도 소스 및 드레인을 형성하는 단계와; 상기 다결정실리콘의 측면에 측벽을 형성하고, 그 측벽을 식각 마스크로 사용하는 식각공정으로 상기 기판에 형성된 산화층을 식각하여 기판을 노출시킨 후, 그 노출된 기판의 상부에 게이트를 형성하는 단계와; 상기 다결정실리콘에 고농도의 불순물이온을 주입하고, 확산시켜 그 다결정실리콘 하부 기판에 고농도 소스 및 드레인을 형성하는 단계를 포함하여 게이트의 하부와 측면에 산화막과 질화막을 형성하여 열전하 효과 및 단채널 효과에 의한 영향을 방지하여 채널이 형성되는 위치가 종래보다 낮아지게 되어 펀치쓰루의 영향이 줄어들게 됨으로써, 채널길이가 짧은 모스 트랜지스터의 구현이 가능해지고, 이에 따라 용이하게 저전압에서 구동하는 모스 트랜지스터를 제조하는 효과가 있다.The present invention relates to a MOS transistor manufacturing method, the conventional MOS transistor manufacturing method has a lower limit of the channel length of the MOS transistor, and by manufacturing the MOS transistor according to the value, the threshold voltage which is the operating voltage of the MOS transistor has a lower limit, There is a problem that it is not easy to drive a MOS transistor at a voltage. In view of the above problems, the present invention includes the steps of depositing a plurality of field oxide films on the substrate; Depositing undoped polysilicon on a portion of the substrate exposed between the plurality of field oxide films and the field oxide film, and forming sidewalls of an oxide film and a nitride film on the side of the polycrystalline silicon; Forming an oxide layer on the substrate exposed between the sidewalls; Etching the nitride film constituting the sidewall and implanting impurity ions at a low concentration to form a low concentration source and drain on a lower substrate of the oxide film constituting the sidewall; Forming a sidewall on the side surface of the polysilicon, etching the oxide layer formed on the substrate to expose the substrate by an etching process using the sidewall as an etching mask, and then forming a gate on the exposed substrate; Implanting and diffusing a high concentration of impurity ions into the polysilicon to form a high concentration source and drain on the lower substrate of the polysilicon to form an oxide film and a nitride film on the lower and side surfaces of the gate to form a thermal charge effect and a short channel effect. By preventing the influence of the channel is formed is lower than the conventional position through the punch-through effect is reduced, it is possible to implement a MOS transistor with a short channel length, thereby making it easy to manufacture a MOS transistor to drive at a low voltage It works.

Description

모스 트랜지스터 제조방법MOS transistor manufacturing method

본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 특히 단채널효과(short channel) 등의 영향을 받지않으며 모스 트랜지스터의 채널길이를 줄임으로써, 동작전압을 낮춰 동작특성을 향상시키는데 적당하도록 한 모스 트랜지스터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a MOS transistor, and in particular, a method of manufacturing a MOS transistor suitable for improving operating characteristics by reducing operating voltage by reducing the channel length of the MOS transistor without being affected by a short channel effect. It is about.

일반적으로, 모스 트랜지스터의 특성은 게이트에 인가되는 전압이 모스 트랜지스터의 채널을 형성시키는 최소값인 문턱전압으로 결정된다. 이러한 문턱전압은 채널의 크기와 관계가 있다. 즉, 채널의 길이가 짧고, 폭이 클수록 문턱전압값은 낮아지게 되며, 반대로 채널의 길이가 길고, 폭이 작을수록 문턱전압값은 높아지게 된다.In general, the characteristics of the MOS transistor are determined by the threshold voltage at which the voltage applied to the gate is the minimum value that forms the channel of the MOS transistor. This threshold voltage is related to the size of the channel. That is, the shorter the channel length and the larger the width, the lower the threshold voltage value. In contrast, the longer the channel length and the smaller the width, the higher the threshold voltage value.

현재 사용되고 있는 대부분의 휴대용 제품의 회로는 전지의 사용 시간 등을 고려하여 저전력을 요구하며, 이에 따라 낮은 전압에서 구동하는 모스 트랜지스터의 개발은 필수적인 것이나, 모스 트랜지스터의 채널을 짧게 하면 소스와 드레인간에 항상 채널이 형성되는 펀치쓰루(punch through), 열전하 효과(hot carrier effect), 단채널 효과 등의 영향으로 소자가 동작할 수 없게 된다. 이와 같은 영향을 고려하여 종래에는 게이트 크기의 하한선을 정해놓고 모스 트랜지스터를 제조하였으며, 이와 같은 종래 모스 트랜지스터 제조방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Most of the portable circuits currently in use require low power in consideration of battery usage time. Therefore, it is essential to develop a MOS transistor that operates at a low voltage.However, if the channel of the MOS transistor is shortened, The device cannot operate due to the effects of punch through, hot carrier effect, and short channel effect in which channels are always formed. In consideration of such an effect, a MOS transistor was manufactured by setting a lower limit of a gate size in the related art. The method of manufacturing the MOS transistor according to the related art will be described in detail with reference to the accompanying drawings.

도1a 내지 도1d는 종래 모스 트랜지스터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)의 상부에 게이트 산화막(2)과 다결정실리콘(3)을 순차적으로 증착하고, 사진식각공정을 통해 상기 다결정실리콘(3) 및 게이트 산화막(2)을 부분적으로 식각하여 게이트를 형성하는 단계(도1a)와; 상기 게이트 측면 기판(1)에 저농도의 불순물이온을 이온주입하여 저농도 소스 및 드레인(4)을 형성하는 단계(도1b)와; 상기 게이트의 측면에 절연막 측벽(5)을 형성하는 단계(도1c)와; 상기 측벽(5)의 좌우측 기판(1)에 불순물 이온을 고농도로 주입하여 고농도 소스 및 드레인(6)을 형성하는 단계(도1d)로 구성된다.1A through 1D are cross-sectional views of a manufacturing process of a conventional MOS transistor. As shown in FIG. 1, a gate oxide film 2 and a polysilicon 3 are sequentially deposited on a substrate 1 and a photolithography process is performed. Partially etching the polysilicon (3) and the gate oxide film (2) to form a gate (FIG. 1A); Implanting a low concentration of impurity ions into the gate side substrate (1) to form a low concentration source and drain (4); Forming an insulating film sidewall (5) on the side of the gate (Fig. 1C); A high concentration of impurity ions is injected into the left and right substrates 1 of the side wall 5 to form a high concentration source and drain 6 (Fig. 1D).

이하, 상기와 같이 구성된 종래 모스 트랜지스터 제조방법을 좀 더 상세히 설명하면 다음과 같다.Hereinafter, the conventional MOS transistor manufacturing method configured as described above will be described in more detail.

먼저, 도1a에 도시한 바와 같이 기판(1)의 상부 전면에 게이트 산화막(2)과 다결정실리콘(3)을 순차적으로 증착한 후, 상기 다결정실리콘(3)의 상부에 포토레지스트(도면 생략)를 도포하고, 노광하여 게이트 패턴을 형성한 다음, 그 패턴이 형성된 포토레지스트를 식각의 하드 마스크로 사용하여 다결정실리콘(3)과 게이트 산화막(2)을 식각하여 게이트를 형성하게 되며, 상기 패턴이 형성된 포토레지스트를 제거한다.First, as shown in FIG. 1A, the gate oxide film 2 and the polysilicon 3 are sequentially deposited on the entire upper surface of the substrate 1, and then the photoresist is omitted on the polycrystalline silicon 3. Is applied and exposed to form a gate pattern, and then the gate is formed by etching the polysilicon 3 and the gate oxide film 2 using the photoresist on which the pattern is formed as an etching hard mask. The formed photoresist is removed.

그 다음, 도1b에 도시한 바와 같이 상기 다결정실리콘(3)과 게이트 산화막(2)으로 구성되는 게이트의 측면 기판(1)의 하부에 불순물 이온을 저농도로 주입하여 저농도 소스 및 드레인(4)을 형성한다.Subsequently, as shown in FIG. 1B, impurity ions are implanted at a low concentration into the lower portion of the side substrate 1 of the gate including the polysilicon 3 and the gate oxide film 2 to form a low concentration source and drain 4. Form.

그 다음, 도1c에 도시한 바와 같이 상기 게이트와 기판(1)의 상부에 산화막 등의 절연층을 증착하고, 건식식각공정으로 식각하여 상기 게이트의 측면에 측벽(5)을 형성한다.Next, as shown in FIG. 1C, an insulating layer such as an oxide film is deposited on the gate and the substrate 1 and etched by a dry etching process to form sidewalls 5 on the side surfaces of the gate.

그 다음, 도1d에 도시한 바와 같이 상기 게이트 측면에 형성한 측벽(5)의 측면 기판(1)의 하부에 형성한 저농도 소스 및 드레인(4)영역에 불순물 이온을 고농도로 이온주입하여 고농도 소스 및 드레인(6)을 형성하여 모스 트랜지스터의 제조를 완료하게 된다.Then, as shown in FIG. 1D, high concentrations of impurity ions are implanted into the low concentration source and drain regions 4 formed in the lower portion of the side substrate 1 of the side wall 5 formed on the side of the gate. And a drain 6 to complete the manufacture of the MOS transistor.

이와 같은 제조방법으로 형성되는 모스 트랜지스터는 상기 고농도 소스 및 드레인(6)에 금속전극이 접속되어 다른 회로 또는 전원에 연결되며, 저농도 소스 및 드레인(4)의 사이에 채널이 형성되어 열전하 효과를 방지한다. 또한, 채널의 길이를 어느정도 길게 유지하여 단채널효과를 방지하였다.In the MOS transistor formed by such a manufacturing method, a metal electrode is connected to the high concentration source and drain 6 and connected to another circuit or a power source, and a channel is formed between the low concentration source and the drain 4 to generate a heat charge effect. prevent. In addition, the length of the channel is kept somewhat longer to prevent the short channel effect.

그러나, 상기한 바와 같이 종래 모스 트랜지스터 제조방법은 모스 트랜지스터의 채널 길이의 하한선을 두고 그 값에 따라 모스 트랜지스터를 제조함으로써, 집적도의 문제 뿐만 아니라, 모스 트랜지스터의 동작전압인 문턱전압 역시 하한선을 갖게 되어 낮은 전압에서 모스 트랜지스터를 구동시키는 것이 용이하지 않은 문제점이 있었다.However, as described above, the conventional MOS transistor manufacturing method has a lower limit of the channel length of the MOS transistor and manufactures the MOS transistor according to the value thereof, so that not only the integration problem but also the threshold voltage which is the operating voltage of the MOS transistor have a lower limit. There is a problem that it is not easy to drive the MOS transistor at a low voltage.

이와 같은 문제점을 감안한 본 발명은 모스 트랜지스터의 채널 길이를 줄임으로써, 보다 낮은 전압에서 구동하는 것이 가능하도록 하는 모스 트랜지스터 제조방법을 제공함에 그 목적이 있다.In view of the above problems, an object of the present invention is to provide a MOS transistor manufacturing method capable of driving at a lower voltage by reducing the channel length of the MOS transistor.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

도1a 내지 도1d는 종래 모스 트랜지스터 제조공정 수순단면도.1A to 1D are cross-sectional views of a conventional MOS transistor manufacturing process.

도2a 내지 도2l은 본 발명 모스 트랜지스터의 제조공정 수순단면도.2A to 2L are cross-sectional views of a manufacturing process of the MOS transistor of the present invention.

상기와 같은 목적은 기판의 상부에 다수의 필드산화막을 증착하는 영역설정단계와; 상기 다수의 필드산화막의 사이에 노출된 기판과 필드산화막이 접하는 부분에 도핑되지 않은 다결정실리콘을 증착하고, 그 다결정실리콘의 측면에 산화막과 질화막을 적층한 측벽을 형성하는 소스 및 드레인영역 설정단계와; 상기 측벽의 사이에 노출된 기판에 산화층을 형성하는 채널영역 설정단계와; 상기 측벽을 구성하는 질화막을 식각하고, 불순물 이온을 저농도로 주입하여 상기 측벽을 구성하는 산화막의 하부 기판에 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 다결정실리콘의 측면에 측벽을 형성하고, 그 측벽을 식각 마스크로 사용하는 식각공정으로 상기 기판에 형성된 산화층을 식각하여 기판을 노출시킨 후, 그 노출된 기판의 상부에 게이트를 형성하는 게이트 형성단계와; 상기 다결정실리콘에 고농도의 불순물이온을 주입하고, 확산시켜 그 다결정실리콘 하부 기판에 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계로 구성하여 게이트의 하부와 측면에 산화막과 질화막을 형성하여 열전하 효과 및 단채널 효과에 의한 영향을 방지함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is a region setting step of depositing a plurality of field oxide film on the substrate; A source and drain region setting step of depositing undoped polysilicon on a portion where the exposed substrate oxide and the field oxide film are in contact between the plurality of field oxide films and forming sidewalls of the oxide film and the nitride film on the side of the polycrystalline silicon; ; A channel region setting step of forming an oxide layer on the substrate exposed between the sidewalls; A low concentration source and drain forming step of etching the nitride film constituting the sidewall and implanting impurity ions at a low concentration to form a low concentration source and drain on a lower substrate of the oxide film constituting the sidewall; Forming a sidewall on the side surface of the polysilicon and etching the oxide layer formed on the substrate by an etching process using the sidewall as an etching mask to expose the substrate, and then forming a gate on the exposed substrate Wow; A high concentration source and drain forming step of injecting and diffusing a high concentration of impurity ions into the polysilicon and forming a high concentration source and drain on the lower substrate of the polysilicon to form an oxide film and a nitride film on the lower and side surfaces of the gate to form a thermal charge It is achieved by preventing the effect of the effect and the short channel effect, described in detail with reference to the accompanying drawings, the present invention as follows.

도2a 내지 도2l에 도시한 바와 같이 기판(1)의 상부에 필드산화막(7)을 증착하고, 그 필드산화막(7)과 기판(1)의 상부에 걸치도록 도핑되지 않은 다결정실리콘(8)을 증착하는 단계(도2a)와; 상기 도핑되지 않은 다결정실리콘(8)과 기판(1) 및 필드산화막(7)의 상부에 산화막(9)과 질화막(10)을 순차적을 증착한 후, 건식식각하여 상기 도핑되지 않은 다결정실리콘(8)의 측면에 측벽(5)을 형성하는 단계(도2b)와; 상기 상기 측벽(5)의 사이에 노출된 기판(1)과 다결정실리콘(8)의 상부를 산화시켜 산화층(11)을 형성하는 단계(도2c)와; 상기 측벽(5)을 구성하는 질화막(10)을 식각하는 단계(도2d)와; 상기 측벽(5)을 구성하는 산화막(9)을 이온주입 버퍼로 사용하여 상기 산화층(11)의 측면 기판(1)에 저농도 소스 및 드레인(4)을 형성하는 단계(도2e)와; 상기 산화막(9)의 상부와 상기 기판(1)에 형성한 산화층(11)의 상부 일부의 상부가 포함되도록 상기 다결정실리콘(8)의 측면에 질화막 측벽(12)을 형성하는 단계(도2f)와; 상기 질화막 측벽(12)을 식각 마스크로 하여 상기 산화층(11)을 식각하는 단계(도2g)와; 상기 산화층(11)의 식각으로 노출된 기판(1)에 문턱전압 조절을 위한 불순물 이온을 주입하는 단계(도2h)와; 상기 노출된 기판(1)의 상부에 게이트 산화막(2)을 증착하는 단계(도2i)와; 상기 다결정실리콘(8), 필드산화막(7), 게이트 산화막(2)의 상부 전면에 다결정실리콘(3)을 증착하는 단계(도2j)와; 상기 다결정실리콘(3)의 상부에서부터 에치백을 실시하여 상기 다결정실리콘(8)의 측면에 형성한 질화막 측벽(12)의 일부까지 식각하는 단계(도2k)와; 상기 에치백공정으로 노출된 다결정실리콘(8)에 불순물 이온을 주입하고, 확산시켜 상기 도핑되지 않은 다결정실리콘(8)의 하부 기판(1)에 고농도 소스 및 드레인(6)을 형성하는 단계(도2l)로 구성된다.As shown in Figs. 2A to 2L, a field oxide film 7 is deposited on top of the substrate 1, and the undoped polysilicon 8 is spread over the field oxide film 7 and the top of the substrate 1; Depositing (FIG. 2A); After sequentially depositing the oxide film 9 and the nitride film 10 on the undoped polysilicon 8, the substrate 1, and the field oxide film 7, the etched dry etched non-doped polysilicon 8 Forming sidewalls 5 on the sides of the < RTI ID = 0.0 > Oxidizing an upper portion of the substrate (1) and the polysilicon (8) exposed between the sidewalls (5) to form an oxide layer (Fig. 2C); Etching the nitride film (10) constituting the side wall (5); Forming a low concentration source and drain (4) on the side substrate (1) of the oxide layer (11) using an oxide film (9) constituting the sidewall (5) as an ion implantation buffer (FIG. 2E); Forming a nitride film sidewall 12 on the side of the polysilicon 8 such that the upper portion of the oxide film 9 and the upper portion of the upper portion of the oxide layer 11 formed on the substrate 1 are included (FIG. 2F). Wow; Etching the oxide layer 11 using the nitride film sidewall 12 as an etching mask (Fig. 2G); Implanting impurity ions for controlling the threshold voltage into the substrate 1 exposed by etching the oxide layer 11 (FIG. 2H); Depositing a gate oxide film (2) on top of the exposed substrate (1) (FIG. 2I); Depositing polycrystalline silicon (3) on the entire upper surface of the polycrystalline silicon (8), field oxide film (7), and gate oxide film (2); Etching back from the top of the polysilicon 3 to etch a portion of the nitride film sidewall 12 formed on the side of the polysilicon 8 (FIG. 2K); Implanting impurity ions into the polysilicon 8 exposed by the etch back process and diffusing to form a high concentration source and drain 6 on the lower substrate 1 of the undoped polysilicon 8 (Fig. 2l).

이하, 상기와 같이 구성된 본 발명 모스 트랜지스터 제조방법을 좀 더 상세히 설명하면 다음과 같다.Hereinafter, the method of manufacturing the MOS transistor of the present invention configured as described above will be described in more detail.

먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 로코스(LOCOS)공정을 통해 필드산화막(7)을 증착한다. 이때 필드산화막(7)은 다수개 증착하며, 각 필드산화막(2)의 사이에는 일정영역의 기판(1)이 노출되도록 한다. 이와 같이 필드산화막(7)을 증착한 후, 그 필드산화막(7)과 기판(1)의 상부가 접한 경계부에 도핑되지 않은 다결정실리콘(8)을 증착한다.First, as shown in FIG. 2A, a field oxide film 7 is deposited on the substrate 1 through a LOCOS process. In this case, a plurality of field oxide films 7 are deposited, and the substrate 1 in a predetermined region is exposed between the field oxide films 2. After depositing the field oxide film 7 in this manner, the undoped polysilicon 8 is deposited at the boundary between the field oxide film 7 and the upper portion of the substrate 1.

그 다음, 도2b에 도시한 바와 같이 상기 노출된 기판(1), 필드산화막(7), 도핑되지 않은 다결정실리콘(8)의 상부에 산화막(9)과 질화막(10)을 순차적으로 증착한 후, 상기 질화막(10)과 산화막(9)을 건식식각하여 상기 다결정실리콘(8)의 측면에 측벽(5)을 형성한다.Next, as shown in FIG. 2B, an oxide film 9 and a nitride film 10 are sequentially deposited on the exposed substrate 1, the field oxide film 7, and the undoped polysilicon 8. The sidewalls 5 are formed on the side surfaces of the polysilicon 8 by dry etching the nitride film 10 and the oxide film 9.

그 다음, 도2c에 도시한 바와 같이 상기 측벽(5) 간에 노출되어 있는 기판(1)과 상기 다결정실리콘(8)의 상부를 산화시켜 산화층(11)을 형성한다.Next, as shown in FIG. 2C, an oxide layer 11 is formed by oxidizing the substrate 1 exposed between the sidewalls 5 and the upper portion of the polysilicon 8.

그 다음, 도2d에 도시한 바와 같이 상기 측벽(5)을 구성하는 질화막(10)을 산화막(9)이 식각되지 않도록 선택적으로 식각한다.Next, as illustrated in FIG. 2D, the nitride film 10 constituting the side wall 5 is selectively etched so that the oxide film 9 is not etched.

그 다음, 도2e에 도시한 바와 같이 상기 식각되지 않은 산화막(9)을 이온주입의 버퍼로 사용하여 그 산화막(9)의 하부 기판(1)에 저농도 불순물 이온을 주입하여 저농도 소스 및 드래인(4)을 형성한다.Then, as shown in FIG. 2E, the low-etched impurity ions are implanted into the lower substrate 1 of the oxide film 9 by using the unetched oxide film 9 as a buffer for ion implantation. 4) form.

그 다음, 도2f에 도시한 바와 같이 상기 산화층(11)의 상부에 질화막을 증착하고, 건식식각하여 상기 질화막(10) 측벽이 위치하던 곳에 질화막 측벽(12)을 형성한다.Next, as illustrated in FIG. 2F, a nitride film is deposited on the oxide layer 11 and dry-etched to form the nitride film sidewall 12 where the sidewall of the nitride film 10 is located.

그 다음, 도2g에 도시한 바와 같이 상기 질화막 측벽(12)을 식각 마스크로 하여 상기 다결정실리콘(8)의 상부에 위치하는 산화층(11)을 모두 식각하고, 상기 기판(1)의 상부에 형성한 산화층(11)의 중심부를 모두 식각한다. 이와 같이 산화층(11)을 모두 식각하지 않는 이유는 이후의 공정에서 형성될 게이트와 상기 저농도 소스 및 드레인(4)과의 절연을 위한 것이다.Next, as shown in FIG. 2G, all of the oxide layer 11 positioned on the polysilicon 8 is etched using the nitride film sidewall 12 as an etching mask, and is formed on the substrate 1. All of the central portions of one oxide layer 11 are etched. The reason why the oxide layer 11 is not all etched is to insulate the gate and the low concentration source and drain 4 to be formed in a later process.

그 다음, 도2h에 도시한 바와 같이 상기 산화층(11)의 식각으로 노출된 기판(1)에 문턱전압조절을 위한 불순물 이온을 이온주입한다.Next, as illustrated in FIG. 2H, impurity ions are implanted into the substrate 1 exposed by etching the oxide layer 11 to control the threshold voltage.

그 다음, 도2i에 도시한 바와 같이 상기 산화층(11)의 식각으로 노출된 기판(1)의 상부에 게이트 산화막(2)을 증착한다.Next, as shown in FIG. 2I, a gate oxide film 2 is deposited on the exposed substrate 1 by etching the oxide layer 11.

그 다음, 도2j에 도시한 바와 같이 상기 게이트 산화막(2)과 다결정실리콘(8) 및 필드산화막(7)의 상부 전면에 다결정실리콘(3)을 증착한다.Next, as shown in FIG. 2J, polycrystalline silicon 3 is deposited on the entire upper surface of the gate oxide film 2, the polycrystalline silicon 8, and the field oxide film 7. As shown in FIG.

그 다음, 도2k에 도시한 바와 같이 상기 다결정실리콘(3)을 에치백하여 상기 다결정실리콘(8)과 그 측면의 질화막 측벽(12)의 일부가 식각될 때까지 공정을 진행한다. 이와 같이 에치백공정을 실시하여 상기 질화막 측벽(12)으로 다결정실리콘(8)과 분리되며, 게이트 산화막(2)의 상부에 위치하는 다결정실리콘(3) 게이트 전극을 형성한다.Then, as shown in Fig. 2K, the polysilicon 3 is etched back until the polysilicon 8 and a part of the nitride film sidewall 12 on its side are etched. The etch back process is performed to form a polysilicon 3 gate electrode which is separated from the polysilicon 8 by the nitride film sidewall 12 and positioned on the gate oxide film 2.

그 다음, 도2l에 도시한 바와 같이 상기 노출된 다결정실리콘(8)에 고농도의 불순물 이온을 주입하고, 확산시켜 그 다결정실리콘(8)의 하부에 고농도 소스 및 드래인(6)을 형성하여 모스 트랜지스터 제조를 완료하게 된다.Then, as shown in FIG. 2L, a high concentration of impurity ions are implanted into the exposed polysilicon 8, diffused, and a high concentration source and drain 6 are formed under the polysilicon 8 to form a moss. The transistor manufacturing is completed.

상기한 바와 같이 본 발명 모스 트랜지스터 제조방법은 게이트의 하부와 측면에 산화막과 질화막을 형성하여 열전하 효과 및 단채널 효과에 의한 영향을 방지하여 채널이 형성되는 위치가 종래보다 낮아지게 되어 펀치쓰루의 영향이 줄어들게 됨으로써, 채널길이가 짧은 모스 트랜지스터의 구현이 가능해지고, 이에 따라 용이하게 저전압에서 구동하는 모스 트랜지스터를 제조하는 효과가 있다.As described above, in the method of manufacturing the MOS transistor of the present invention, an oxide film and a nitride film are formed on the lower side and the side of the gate to prevent the influence of the thermal charge effect and the short channel effect so that the position where the channel is formed is lower than that of the conventional. As the influence is reduced, it is possible to implement a MOS transistor having a short channel length, and thus there is an effect of easily manufacturing a MOS transistor driven at a low voltage.

Claims (3)

기판의 상부에 다수의 필드산화막을 증착하는 영역설정단계와; 상기 다수의 필드산화막의 사이에 노출된 기판과 필드산화막이 접하는 부분에 도핑되지 않은 다결정실리콘을 증착하고, 그 다결정실리콘의 측면에 산화막과 질화막을 적층한 측벽을 형성하는 소스 및 드레인영역 설정단계와; 상기 측벽의 사이에 노출된 기판에 산화층을 형성하는 채널영역 설정단계와; 상기 측벽을 구성하는 질화막을 식각하고, 불순물 이온을 저농도로 주입하여 상기 측벽을 구성하는 산화막의 하부 기판에 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 다결정실리콘의 측면에 측벽을 형성하고, 그 측벽을 식각 마스크로 사용하는 식각공정으로 상기 기판에 형성된 산화층을 식각하여 기판을 노출시킨 후, 그 노출된 기판의 상부에 게이트를 형성하는 게이트 형성단계와; 상기 다결정실리콘에 고농도의 불순물이온을 주입하고, 확산시켜 그 다결정실리콘 하부 기판에 고농도 소스 및 드레인을 형성하는 고농도 소스 및 드레인 형성단계로 이루어진 것을 특징으로 하는 모스 트랜지스터 제조방법.An area setting step of depositing a plurality of field oxide films on the substrate; A source and drain region setting step of depositing undoped polysilicon on a portion where the exposed substrate oxide and the field oxide film are in contact between the plurality of field oxide films and forming sidewalls of the oxide film and the nitride film on the side of the polycrystalline silicon; ; A channel region setting step of forming an oxide layer on the substrate exposed between the sidewalls; A low concentration source and drain forming step of etching the nitride film constituting the sidewall and implanting impurity ions at a low concentration to form a low concentration source and drain on a lower substrate of the oxide film constituting the sidewall; Forming a sidewall on the side surface of the polysilicon and etching the oxide layer formed on the substrate by an etching process using the sidewall as an etching mask to expose the substrate, and then forming a gate on the exposed substrate Wow; And a high concentration source and drain forming step of implanting a high concentration of impurity ions into the polysilicon and diffusing them to form a high concentration source and drain on the lower substrate of the polysilicon. 제 1항에 있어서, 상기 게이트 형성단계는 상기 산화층의 식각으로 노출된 기판의 상부에 게이트 산화막을 증착하는 게이트 산화막 증착단계와; 상기 게이트 산화막과 다결정실리콘 및 그 측벽의 상부전면에 다결정실리콘을 증착하는 다결정실리콘 증착단계와; 상기 다결정실리콘을 에치백하여 상기 측벽의 사이에 게이트 전극을 형성하는 게이트 전극형성단계로 이루어진 것을 특징으로 하는 모스 트랜지스터 제조방법.The method of claim 1, wherein the forming of the gate comprises: depositing a gate oxide layer on the exposed substrate by etching the oxide layer; A polysilicon deposition step of depositing polysilicon on the gate oxide film, polycrystalline silicon, and upper surfaces of sidewalls thereof; And forming a gate electrode between the sidewalls by etching back the polycrystalline silicon. 제 1항에 있어서, 상기 게이트 형성단계에서 형성하는 측벽은 질화막 측벽인 것을 특징으로 하는 모스 트랜지스터 제조방법.The method of claim 1, wherein the sidewalls formed in the gate forming step are nitride film sidewalls.
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