KR100302685B1

KR100302685B1 - 증폭회로및다단증폭회로

Info

Publication number: KR100302685B1
Application number: KR1019970008187A
Authority: KR
Inventors: 다카히사 가와이; 이츠오 오카모토
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1996-07-12
Filing date: 1997-03-12
Publication date: 2001-09-22
Also published as: EP1387486A2; EP1387486B1; DE69738890D1; DE69726058T2; EP1387486A3; JP3508401B2; JPH1028020A; EP0818879B1; US5994963A; DE69726058D1; CN1090839C; EP0818879A3; TW325606B; CN1170988A; EP0818879A2; KR980012845A

Abstract

FET, 예컨대, MESFET로 구성된 증폭 회로에 관한 것으로, 정전원 설치만으로 충분하며, 부전원이 불필요한 동시에, 게인의 가변폭을 크게 하고, 입력 신호를 크게 감쇠시키고 싶은 경우에 FET를 사용할 수 있게 하고 있다.

증폭 소자를 이루는 E형 MESFET(45) 외에, E형 MESFET의 드레인 전압을 제어하는 E형 MESFET(46)을 설치하고, 게이트 바이어스 제어 전압 Vcontrol1의 변화에 대응하여, 예컨대, E형 MESFET(45)의 드레인 전압이 4∼0[V]로 변화하는 동시에, 게이트 바이어스 VGB3A가 0.4[V]∼0[V] 가깝게 변화하도록, 드레인 전압 VDD3의 전압치, E형 MESFET(46)의 특성 및 저항(50∼52)의 저항치를 결정한다.

Description

증폭 회로 및 다단 증폭 회로{AMPLIFIER CIRCUIT AND MULTISTAGE AMPLIFIER CIRCUIT}

본 발명은 FET(field effect transister)를 사용하여 구성되는 증폭 회로에 관한 것이다.

도 13은 종래의 휴대 전화기의 일예의 주요부의 회로 구성을 개략적으로 나타내는 블록도이고, 도 13 중, 1은 키보드, 표시부, 마이크, 스피커 등으로 이루어진 입출력 회로부이다.

또한, 2는 입출력 회로부(1)의 마이크로부터 공급되는 아날로그 음성 신호를 디지탈화하고, 음성·코딩, 채널·코딩, 암호화, 디지탈 변조 등의 처리를 행하여, 아날로그화하여 고주파 회로부에 공급하는 동시에, 고주파 회로부로부터 공급되는 신호를 디지탈화하고, 디지탈 복조, 암호 해독, 채널·디코딩, 음성·디코딩 등의 처리를 행하여, 아날로그 음성 신호를 입출력 회로부(1)의 마이크에 공급하는 베이스 밴드 회로부이다.

또한, 3은 베이스 밴드 회로부(2)로부터 공급되는 신호의 변조나 전력 증폭 및 안테나(4)를 통해 수신된 신호의 증폭이나 복조를 행하는 고주파 회로부, 5는 입출력 회로부(1), 베이스 밴드 회로부(2) 및 고주파 회로부(3)에 대하여 필요한 전압을 공급하는 전원부이다.

도 14는 고주파 회로부(3)의 구성을 나타내는 회로도이고, 도 14 중, 7은 송신 회로부, 8은 수신 회로부, 9는 송신시에는 안테나(4)를 송신 회로부(7)의 출력단자(7A)에 접속하고, 수신시 및 대기시에는 안테나(4)를 수신 회로부(8)의 입력 단자(8A)에 접속하는 전환 스위치 회로이다.

또한, 송신 회로부(7)에 있어서, 10은 베이스 밴드 회로부(2)로부터 출력되는 신호를 변조하는 변조기, 11은 변조기(10)로부터 출력되는 신호를 업·컨버트하는 것에 필요한 신호를 출력하는 전압 제어 발진기(VCO)이다.

또한,12는 변조기(10)로부터 출력되는 신호와 전압 제어 발진기(11)로부터 출력되는 신호를 승산하여 변조기(10)로부터 출력되는 신호를 업·컨버트하는 승산기이다.

또한, 13은 승산기(12)로부터 출력되는 고주파 신호를 증폭하는 증폭기, 14는 대역 통과 필터를 이루는 표면 탄성파 필터(SAW), 15는 표면 탄성파 필터(14)로부터 출력되는 고주파 신호를 전력 증폭하는 전력 증폭기이다.

또한, 수신 회로부(8)에 있어서, 16은 안테나(4)를 통해 입력되는 수신 신호를 증폭하는 증폭기, 17은 대역 통과 필터를 이루는 표면 탄성파 필터, 18은 표면 탄성파 필터(17)로부터 출력되는 신호를 다운·컨버트하는 데 필요한 신호를 출력하는 전압 제어 발진기이다.

또한, 19는 전압 제어 발진기(18)로부터 출력되는 신호를 증폭하는 증폭기, 20은 표면 탄성파 필터(17)로부터 출력되는 신호와 증폭기(19)로부터 출력되는 신호를 승산하여 표면 탄성파 필터(17)로부터 출력되는 신호를 다운·컨버트하는 승산기, 21은 승산기(20)로부터 출력되는 신호를 복조하는 복조기이다.

도 15는 전력 증폭기(15)의 구성을 나타내는 회로도이다. 전력 증폭기(15)는 모놀리딕·마이크로파 집적 회로(MMIC)로 이루어지고, 도 15 에서, 23은 입력 신호 IN이 입력되는 신호 입력 단자, 24,25는 증폭 회로, 26은 출력 신호 OUT가 출력되는 신호 출력 단자이다.

또한, 증폭 회로(24)에 있어서, 27은 증폭 소자를 이루는 D(depletion)형 쇼트키 게이트 전계 효과 트랜지스터, 이른바, D형 MESFET, 28은 직류 저지용의 용량 소자, 29는 드레인 전압원에서 정(正)의 드레인 전압 VDD1, 예컨대, +4[V]가 입력되는 드레인 전압 입력 단자이다.

또한, 30은 D형 MESFET(27)의 게이트에 부(負)의 게이트 바이어스 VGBl, 예컨대, -1.5[V]를 공급하는 게이트 바이어스 회로이고, 31은 게이트 바이어스원에서 부의 게이트 바이어스원 전압VGG1, 예컨대, -4.0[V]가 입력되는 게이트 바이어스원 전압 입력 단자이며, 32,33은 게이트 바이어스원 전압 VGG1을 분압하여 게이트 바이어스 전압VGB1을 생성하는 저항이다.

또한, 증폭 회로(25)에 있어서, 34는 증폭 소자를 이루는 D형 MESFET, 35는 직류 저지용의 용량 소자이고, 36은 드레인 전압원에서 정의 드레인 전압 VDD2, 예컨대, +5.8[V]가 입력되는 드레인 전압 입력 단자이다.

또한, 37은 D형 MESFET(34)의 게이트에 부의 게이트 바이어스VGB2, 예컨대, －1.5[V]를 공급하는 게이트 바이어스 회로이고, 38은 게이트 바이어스원에서 부의 게이트 바이어스원 전압원 VGG2, 예컨대, －4.0[V]가 입력되는 게이트 바이어스원 전압 입력 단자이며, 39,40은 게이트 바이어스원 전압 VGG2를 분압하여 게이트 바이어스 VGB2를 생성하는 저항이다.

이와 같이, 도 13에 나타내는 종래의 휴대 전화기에 있어서는, 고주파 회로부(3)의 송신 회로부(7)에 D형 MESFET(27,34)로 구성된 전력 증폭기(15)를 설치하고 있기 때문에, D형 MESFET(27,34)의 드레인 전압원으로서 정전원을 설치하는 외에, D형 MESFET(27,34)의 게이트 바이어스원으로서 부전원을 설치하지 않으면 안 되며, 이 때문에, DC－DC 컨버터를 필요로 하여, 이것이 가격을 높이고, 또한, 소형화를 방해하는 원인이 되고 있었다.

본 발명은, 이러한 점에 감안하여 정전원 설치만으로 충분하며, 부전원을 필요로 하지 않는 증폭 회로 및 다단 증폭 회로를 제공하는 것을 목적으로 한다.

도 1은 본 발명의 증폭 회로의 실시예의 제1 형태를 나타내는 회로도.

도 2는 본 발명의 증폭 회로의 실시예의 제1 형태 및 제7 형태의 작용 효과를 설명하기 위한 회로도.

도 3은 도 2에 나타내는 증폭 회로의 드레인 전압 대 출력 레벨 특성을 나타내는 도면.

도 4는 본 발명의 증폭 회로의 실시예의 제2 형태를 나타내는 회로도.

도 5는 본 발명의 증폭 회로의 실시예의 제3 형태를 나타내는 회로도.

도 6은 본 발명의 증폭 회로의 실시예의 제4 형태를 나타내는 회로도.

도 7은 본 발명의 증폭 회로의 실시예의 제5 형태를 나타내는 회로도.

도 8은 본 발명의 증폭 회로의 실시예의 제6 형태를 나타내는 회로도.

도 9는 본 발명의 증폭 회로의 실시예의 제7 형태를 나타내는 회로도.

도 10은 본 발명의 다단 증폭 회로의 실시예의 제1 형태를 나타내는 회로도.

도 11은 본 발명의 다단 증폭 회로의 실시예의 제1 형태에 있어서의 증폭 회로의 출력 레벨의 변화폭을 설명하기 위한 도면.

도 12는 도 2에 나타내는 증폭 회로의 입출력 특성을 나타내는 도면.

도 13은 종래의 휴대 전화기의 일예의 주요부의 회로 구성을 개략적으로 나타내는 블록도.

도 14는 도 13에 나타내는 종래의 휴대 전화기에 설치되는 고주파 회로부의 구성을 나타내는 회로도.

도 15는 도 14에 나타내는 고주파 회로부를 구성하는 송신 회로부에 설치되는 전력 증폭기의 구성을 나타내는 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

IN : 입력 신호

OUT : 출력 신호

VDDi(i=1,2··6) : 드레인 전압

VGGi(i=1,2···6) : 게이트 바이어스원 전압

Vcontrolk(k=1,2···6) : 게이트 바이어스 제어 전압

Vapc : 자동·전력·제어 전압

본 발명은, 제1 발명∼제38 발명을 포함하며, 제1 발명∼제16 발명은, 증폭 회로의 발명이고, 제17 발명∼제38 발명은 다단 증폭 회로의 발명이다.

본 발명 중, 제1 발명(청구범위 제1항 기재의 증폭 회로)은, 게이트에 입력 신호 및 게이트 바이어스가 공급되고, 입력 신호를 증폭하여 드레인으로부터 출력하는 E(enhancement)형 제1 FET와, 드레인이 드레인 전압원에 접속되고, 소스가 제1 FET의 드레인에 접속되며, 게이트에 공급되는 제어 신호에 의해, 제1 FET에 공급하는 드레인 전압을 제어하는 E형 제2 FET를 구비하는 것이다.

이 제1 발명에 의하면, FET로서 E형 FET만을 사용하고 있기 때문에, 드레인 전압 및 제어 신호로서 정전압만을 필요로 하고, 부전압은 필요로 하지 않는다. 따라서, 정전원 설치만으로 충분하며, 부전원을 설치할 필요가 없다.

또한, 제1 발명에 의하면, 활성 상태시에는 제어 신호의 레벨을 가변함으로써, 제2 FET의 소스 전압, 즉, 제1 FET의 드레인 전압을 가변하여 이득을 제어할 수 있다.

여기에, 제2 FET를 설치하지 않더라도, 증폭 회로를 구성할 수 있으며, 이와 같이 할 경우에 있어서는 제1 FET의 게이트 바이어스를 가변함으로써 이득을 제어할 수 있다.

그러나, 이 경우, 제1 FET의 게이트 바이어스를 0[V] 가깝게 내리더라도, 입력 신호가 큰 경우, 또는 제1 FET의 임계치를 높게 할 수 없으며, 제1 FET를 오프상태에 가까운 상태로 할 수 없는 경우에 있어서는, 이득의 가변폭을 크게할 수 없으며, 입력 신호를 크게 감쇠시키고 싶은 경우에 이것을 행할 수 없다.

이것에 대하여, 제1 발명에 의하면, 제2 FET에 의해서, 제1 FET의 드레인전압을 0[V] 내지 0[V] 부근에까지 내리는 것이 가능하기 때문에, 이득의 가변폭을 크게할 수 없으며, 입력 신호를 크게 감쇠시키고 싶은 경우에 이것을 할 수 있다.

또한, 제2 발명(청구범위 제2항 기재의 증폭 회로)은 제1 발명에 있어서, 제1 FET의 게이트 바이어스는 그 증감이 제어되는 것이다.

이 제2 발명에 의하면, 제1 FET의 게이트 바이어스는 그 증감이 제어되기때문에, 제1 FET의 드레인 전압을 내릴 경우, 제1 FET의 게이트 바이어스도 내리도록 할 경우에는 이득의 가변폭을 제1 발명의 경우보다도 크게 할 수 있다.

또한, 제3 발명(청구범위 제3항 기재의 증폭 회로)은 제2 발명에 있어서, 제2 FET의 게이트에 공급되는 제어 신호가, 제1 FET의 게이트 바이어스로서 공급되는 것이다.

이 제3 발명에 의하면, 제1, 제2 FET의 게이트에 대하여 게이트 바이어스를 공급하는 게이트 바이어스 회로를 간단한 구성으로 하고, 제1 FET의 드레인 전압을 내릴 경우에는, 제1 FET의 게이트 바이어스도 함께 내리고, 이득의 가변폭을 제1 발명의 경우보다도 크게 할 수 있다.

또한, 제4 발명(청구범위 제4항 기재의 증폭 회로)은 제3 발명에 있어서, 제1 FET의 게이트 바이어스로서, 제어 신호를 저항 분할한 전위가 공급되는 것이다.

이 제4 발명에 의하면, 제어 신호의 하한치를 0[V]로 할 수 없는 경우에 있어서도, 제1 FET의 게이트 전압의 하한치로서 0[V]에 가까운 값을 얻을 수 있으며, 이득의 가변폭을 제3 발명의 경우보다도 크게 할 수 있다.

또한, 제5 발명(청구범위 제5항 기재의 증폭 회로)은 제4 발명에 있어서, 제2 FET의 게이트에는, 제어 신호가 저항을 통해 공급되는 것이다.

이 제5 발명에 의하면, 제2 FET의 게이트 전압을 제4 발명의 경우보다도 내릴 수 있기 때문에, 제1 FET의 드레인 전압을 제4 발명의 경우보다도 용이하게 0[V] 내지 0[V] 부근으로 할 수 있다.

또한, 제6 발명(청구범위 제6항 기재의 증폭 회로)은 제1 발명에 있어서, 제2 FET의 소스는 인덕턴스 소자를 통해 제1 FET의 드레인에 접속되는 것이다.

이 제6 발명에 의하면, 제1 FET에 의해 증폭된 신호가 제2 FET를 통해 드레인 전압원측으로 누설되는 것을 방지하며, 제1 FET에 의해 증폭된 신호를 효율 좋게 다음 단(段)회로에 전달할 수 있다.

또한, 제7 발명(청구범위 제7항 기재의 증폭회로)은, 제6 발명에 있어서, 제2 FET의 소스는 용량 소자를 통해 접지되는 것이다.

이 제7 발명에 의하면, 제1 FET에서 출력되는 신호 중, 제1 FET에 의해서 증폭하고 싶은 신호보다도 낮은 주파수의 신호를 인덕턴스 소자 및 용량 소자를 통해 접지측에 흐르게 하는 동시에, 드레인 전압원측에서 입력되는 잡음을 제2 FET 및 용량 소자를 통해 접지측에 흐르게 하고, 제1 FET에 의해서 증폭하고 싶은 신호보다도 낮은 주파수의 신호 및 드레인 전압원측에서 입력되는 잡음이 다음 단회로에 전달되는 것을 막을 수 있다.

또한, 제8 발명(청구범위 제8항 기재의 증폭 회로)은 제1 발명에 있어서, 제2 FET의 소스는 제1 FET에 의해 증폭하고 싶은 신호에 공진하는 병렬 공진 회로를 통해 제1 FET의 드레인에 접속되는 것이다.

이 제8 발명에 의하면, 제1 FET에서 증폭하고 싶은 신호 이외의 주파수의 신호가 다음 단회로에 전달되지 않도록 하여 선택도를 향상시킬 수 있다.

또한, 제9 발명(청구범위 제9항 기재의 증폭 회로)은 제2 발명에 있어서, 드레인이 제1 FET의 게이트 바이어스원에 접속되고, 게이트에 제어 신호가 공급되는 E형 제3 FET의 소스 출력이 제1 FET의 게이트 바이어스로서 공급되는 것이다.

이 제9 발명에 의하면, 제어 신호의 하한치를 0[V]로 할 수 없는 경우에 있어서도, 제1 FET의 게이트 전압의 하한치로서 제4, 제5 발명의 경우보다도 0[V]에 가까운 값을 얻을 수 있다.

또한, 제10 발명(청구범위 제10항 기재의 증폭 회로)은 제9 발명에 있어서, 제1 FET의 게이트 바이어스로서, 제3 FET의 소스 출력을 저항 분할한 전위가 공급되는 것이다.

이 제10 발명에 의하면, 제어 신호의 하한치를 0[V]로 할 수 없는 경우에 있어서도, 제1 FET의 게이트 전압의 하한치로서, 제9 발명의 경우보다도 0[V]에 가까운 값을 얻을 수 있다.

또한, 제ll 발명(청구범위 제11항 기재의 증폭 회로)은, 제10 발명에 있어서, 제2 FET의 게이트에는 제어 신호가 저항을 통해 공급되는 것이다.

또한, 제12 발명(청구범위 제12항 기재의 증폭 회로)은, 제2 발명에 있어서, 드레인이 제1 FET의 게이트 바이어스원에 접속되고, 게이트에 제어 신호가 공급되는 E형 제3 FET의 소스 출력이 제1 FET의 게이트 바이어스 및 제2 FET의 게이트 입력으로서 공급되는 것이다.

이 제12 발명에 의하면, 제어 신호의 하한치를 0[V]로 할 수 없는 경우에 있어서도, 제1 FET의 게이트 바이어스의 하한치로서, 제4, 제5 발명의 경우보다도 0[V]에 가까운 값을 얻을 수 있다.

또한, 제13 발명(청구범위 제13항 기재의 증폭 회로)은 제12 발명에 있어서, 제1 FET의 게이트 바이어스로서, 제3 FET의 소스 출력을 저항 분할한 전위가 공급되는 것이다.

이 제13 발명에 의하면, 제어 신호의 하한치를 0[V]로 할 수 없는 경우에 있어서도, 제1 FET의 게이트 바이어스의 하한치로서, 제12 발명의 경우보다도 0[V]에 가까운 값을 얻을 수 있다.

또한, 제14 발명(청구범위 제14항 기재의 증폭 회로)은 제13 발명에 있어서, 제2 FET의 게이트에는 제3 FET의 소스 출력이 저항을 통해 공급되는 것이다.

이 제14 발명에 의하면, 제2 FET의 게이트 전압을 제13 발명의 경우보다도 더 낮게 할 수 있기 때문에, 제1 FET의 드레인 전압을 제13 발명의 경우보다도 용이하게 0[V] 내지 0[V]부근으로 할 수 있다.

또한, 제15 발명(청구범위 제15항 기재의 증폭 회로)은 게이트로부터 소스에향하는 전류 경로를 가지며, 게이트에 입력 신호 및 게이트 바이어스가 공급되고, 입력 신호를 증폭하여 드레인으로부터 출력하는 E형 제1 FET와, 드레인이 제1 FET의 게이트 바이어스 공급원에 접속되고, 게이트에 공급되는 제어 신호에 의해서 제어되는 소스 출력을 제1 FET의 게이트 바이어스로서 공급하는 E형 제2 FET와, 일단이 제2 FET의 소스와 제1 FET의 게이트와의 접속 노드에 접속되며, 타단이 접지측에 접속되는 저항 소자를 구비하는 것이다.

이 제15 발명에 의하면, FET로서, E형 FET만을 사용하고 있기 때문에, 드레인 전압 및 제어 신호로서 정전압만을 필요로 하고, 부전압은 필요로 하지 않기 때문에, 정전원 설치만으로 충분하며, 부전원을 설치할 필요가 없다.

또한, 제15 발명에 의하면, 활성 상태시에는 제어 신호의 레벨을 가변함으로써, 제1 FET의 게이트 바이어스를 가변하여 이득을 제어할 수 있다.

여기에, 제2 FET를 설치하지 않고, 제1 FET의 게이트에 대하여, 제어 신호를 게이트 바이어스로서 공급하도록 하여도 이득을 가변시키는 증폭 회로를 구성할 수 있다.

그러나, 이 경우에 있어서, 제1 FET의 게이트에 흘러 들어가는 전류가 큰 경우, 제1 FET의 게이트 전압이 저하하여 출력 레벨이 내려 가기 때문에, 저항 소자의 저항치를 작게 하여, 저항 소자에 제1 FET의 게이트에 흐르는 전류를 무시할 수 있을 만큼의 전류를 흐리게 하는 것이 바람직하지만, 이와 같이 하면, 비활성 상태시에 있어서의 소비 전력이 증가한다.

이것에 대하여, 제15 발명에 의하면, 게이트에 제어 신호가 공급되는 제2FET를 설치하고 있기 때문에, 저항 소자의 저항치를 작게하고, 활성 상태시에, 저항 소자에 흐르는 전류를 크게하여, 제1 FET의 게이트 바이어스가 저하하지 않도록 하여도, 비활성 상태시에는 제어 신호의 레벨을 0[V]로 할 수 없는 경우에 있어서도, 제2 FET에 의해서 저항 소자에 흐르는 전류를 작게 할 수 있는 동시에, 제1 FET의 게이트 바이어스를 0[V]에 가깝게 할 수 있으며, 제1 FET의 드레인 전류를 작게 할 수 있기 때문에 소비 전력의 감소화를 도모할 수 있다.

또한, 제16 발명(청구범위 제16항 기재의 증폭 회로)은 제15 발명에 있어서, 제1 FET의 게이트에는 제2 FET의 소스 출력을 저항 분할한 전위가 게이트 바이어스로서 공급되는 것이다.

이 제16 발명에 의하면, 비활성 상태시, 제1 FET의 게이트 바이어스를 제15 발명의 경우보다도 0[V]에 가깝게 할 수 있으며, 제15 발명의 경우보다도 소비 전력의 감소화를 도모할 수 있다.

또한, 제17 발명(청구범위 제17항 기재의 다단 증폭 회로)은 게이트에 입력 신호 및 게이트 바이어스가 공급되고, 입력 신호를 증폭하여 드레인으로부터 출력하는 E형 제1 FET와, 드레인이 드레인 전압원에 접속되고, 소스가 제1 FET의 드레인에 접속되며, 게이트에 공급되는 제어 신호에 의해, 제1 FET에 공급되는 드레인 전압을 제어하는 E형 제2 FET를 구비하는 전단 증폭 회로와, 입력단에 전단 증폭 회로의 출력이 공급되고, 그것을 증폭 출력하는 후단증폭 회로를 구비하는 것이다.

이 제17 발명에 의하면, 전단 증폭 회로는 FET으로서 E형 FET만을 사용하고 있기 때문에, 후단 증폭 회로도 FET로서 E형 FET만을 사용할 경우에는, 드레인 전압 및 제어 신호로서 정전압을 필요로 하고, 부전압은 필요로 하지 않기 때문에, 정전원 설치만으로 충분하며, 부전원을 설치할 필요가 없다.

또한, 제17 발명에 의하면, 활성 상태시에는, 제어 신호의 레벨을 가변함으로써, 제1 FET의 드레인 전압을 가변하여 이득을 제어할 수 있다.

여기에, 제2 FET를 설치하지 않더라도 전단 증폭 회로를 구성할 수 있으며, 이와 같이 할 경우에 있어서는 제1 FET의 게이트 바이어스를 가변함으로써 이득을 제어할 수 있다.

그러나, 이 경우, 제1 FET의 게이트 바이어스를 0[V] 가깝게 내리더라도, 입력 신호가 큰 경우, 또는 제1 FET의 임계치를 높게 할 수 없으며, 제1 FET를 오프 상태에 가까운 상태로 할 수 없는 경우에 있어서는, 이득의 가변폭을 크게 할수 없으며, 전단 증폭 회로에서 입력 신호를 크게 감쇠시킬 경우에 이것을 할 수 없다.

이것에 대하여, 제17 발명에 의하면, 제2 FET에 의해서, 제1 FET의 드레인 전압을 0[V] 내지 0[V] 부근에까지 내리는 것이 가능하기 때문에, 전단 증폭 회로의 이득의 가변폭을 크게하고, 전단 증폭 회로에서 입력 신호를 크게 감쇠시키고 싶은 경우에 이것을 할 수 있다.

또한, 제18 발명(청구범위 제18항 기재의 다단 증폭 회로)은 제17 발명에 있어서, 전단 증폭 회로와 후단 증폭 회로간에 용량 소자가 접속된다.

또한, 제19 발명(청구범위 제19항 기재의 다단 증폭 회로)은 제17 발명에 있어서, 후단 증폭 회로에는 그 이득을 제어하는 제어 신호가 입력되는 것이다.

또한, 제20 발명(청구범위 제20항 기재의 다단 증폭 회로)은 제19 발명에 있어서, 전단 증폭 회로의 제2 FET의 게이트에 입력되는 제어 신호 및 후단 증폭 회로에 입력되는 제어 신호는 공통의 신호인 것이다.

또한, 제21 발명(청구범위 제21항 기재의 다단 증폭 회로)은 제20 발명에 있어서, 상기 공통의 신호가 입력되는 제2 FET의 게이트와 후단 증폭 회로의 제어 신호의 입력단간에는 임피던스 소자가 설치되는 것이다.

이 제21 발명에 의하면, 전단 증폭 회로로부터 후단 증폭 회로에 입력된 신호가 후단 증폭 회로의 제어 신호의 입력단에 출력될 경우에, 이 신호를 임피던스소자에 의해서 감쇠시킬 수 있기 때문에, 전단 증폭 회로에서 후단 증폭 회로에 입력된 신호가 전단 증폭 회로에 귀환되는 것에 의한 발진의 방지를 도모할 수 있다.

또한, 제22 발명(청구범위 제22항 기재의 다단 증폭 회로)은 제17 발명에 있어서, 제2 FET의 소스는 인덕턴스 소자를 통해 제1 FET의 드레인에 접속되는 것이다.

이 제22 발명에 의하면, 제1 FET에 의해 증폭된 신호가 제2 FET를 통해 드레인 전압원측에 누설되는 것을 방지하며, 제1 FET에 의해 증폭된 신호를 효율 좋게 후단 증폭 회로에 전달할 수 있다.

또한, 제23 발명(청구범위 제23항 기재의 다단 증폭 회로)은 제22 발명에 있어서, 제2 FET의 소스는 용량 소자를 통해 접지되는 것이다.

이 제23 발명에 의하면, 제1 FET에 의해서 증폭하고 싶은 신호보다도 낮은 주파수의 신호를 인덕턴스 소자 및 용량 소자를 통해 접지측에 흐르게 하는 동시에, 드레인 전압원측에서 입력되는 잡음을 제2 FET 및 용량소자를 통해 접지측에흘리고, 제1 FET에 의해서 증폭하고 싶은 신호보다도 낮은 주파수의 신호 및 드레인 전압원측에서 입력되는 잡음이 후단 증폭 회로에 전달되는 것을 막을 수 있다.

또한, 제24 발명(청구범위 제24항 기재의 다단 증폭 회로)은 제17 발명에 있어서, 제2 FET의 소스는 제1 FET에 의해 증폭하고 싶은 신호에 공진하는 병렬 공진 회로를 통해 제1 FET의 드레인에 접속되는 것이다.

이 제24 발명에 의하면, 제1 FET에서 증폭하고 싶은 신호 이외의 주파수의 신호가 후단 증폭 회로에 전달되지 않도록 하여, 선택도를 향상시킬 수 있다.

또한, 제25 발명(청구범위 제25항 기재의 다단 증폭 회로)은 입력 신호를 증폭하는 전단 증폭 회로와, 게이트로부터 소스에 향하는 전류 경로를 가지며, 게이트에 전단 증폭 회로의 출력 및 게이트 바이어스가 공급되어, 전단 증폭 회로의 출력을 증폭하여 드레인으로부터 출력하는 제1 FET와, 드레인이 제1 FET의 게이트 바이어스 공급원에 접속되고, 게이트에 공급되는 제어 신호에 의해서 제어되는 소스 출력을 제1 FET의 게이트 바이어스로서 공급하는 E형 제2 FET와, 일단이 제2 FET의 소스와 제1 FET의 게이트간의 접속 노드에 접속되며, 타단이 접지측에 접속되는 저항 소자를 구비하는 후단 증폭 회로를 갖는 것이다.

이 제25 발명에 의하면, 후단 증폭 회로는 FET로서 E형 FET만을 사용하고 있기 때문에, 전단 증폭 회로도 FET로서 E형 FET만을 사용할 경우에는, 드레인 전압 및 제어 신호로서 정전압을 필요로 하고, 부전압은 필요로 하지 않기 때문에, 정전원 설치만으로 충분하며, 부전원을 설치할 필요가 없다.

또한, 제25 발명에 의하면, 활성 상태시에는, 제어 신호의 레벨을 가변함으로써, 제1 FET의 게이트 바이어스를 가변하여 이득을 제어할 수 있다.

여기서, 제2 FET를 설치하지 않고, 제1 FET의 게이트에 대하여, 제어 신호를 게이트 바이어스로서 공급하도록 하여도, 이득을 가변시킨 후단 증폭 회로를 구성할 수 있다.

그러나, 이 경우에 있어서, 제1 FET의 게이트에 흘러 들어가는 전류가 큰 경우, 제1 FET의 게이트 전압이 저하하여 출력 레벨이 내려가 버리기 때문에, 저항 소자의 저항치를 작게 하여, 저항 소자에 제1 FET의 게이트에 흐르는 전류를 무시할 수 있을 만큼의 전류를 흐르게 하는 것이 바람직하지만, 이와 같이 하면, 비활성 상태시에서 소비 전력이 증가하게 된다.

이것에 대하여, 제25 발명에 의하면, 게이트에 제어 신호가 공급되는 제2 FET를 설치하고 있기 때문에, 저항 소자의 저항치를 작게 하여, 활성 상태시에 저항 소자에 흐르는 전류를 크게하고, 제1 FET의 게이트 바이어스가 저하하지 않도록 하여도, 비활성 상태시에는 제어 신호의 레벨을 0[V]로 할 수 없는 경우에 있어서도, 제2 FET에 의해서 저항 소자에 흐르는 전류를 작게 할 수 있는 동시에, 제1 FET의 게이트 바이어스를 0[V]에 가깝게 할 수 있으며, 제1 FET의 드레인 전류를 작게 할 수 있기 때문에 소비 전력의 감소화를 도모할 수 있다.

또한, 제26 발명(청구범위 제26항 기재의 다단 증폭 회로)은 제25 발명에 있어서, 전단 증폭 회로와 후단 증폭 회로간에는 용량 소자가 접속된다.

또한, 제27 발명(청구범위 제27항 기재의 다단 증폭 회로)은 제25 발명에 있어서 전단 증폭 회로에는 그 이득을 제어하는 제어 신호가 입력된다.

또한, 제28 발명(청구범위 제28항 기재의 다단 증폭 회로)은 제27 발명에 있어서, 전단 증폭 회로에 입력되는 제어 신호 및 후단 증폭 회로의 제2 FET의 게이트에 입력되는 제어 신호는 공통 신호인 것이다.

또한, 제29 발명(청구범위 제29항 기재의 다단 증폭 회로)은 제28 발명에 있어서, 상기 공통 신호가 입력되는 전단 증폭 회로의 입력단과, 후단 증폭 회로의 제2 FET의 게이트간에 임피던스 소자가 설치되어 이루어진 것이다.

이 제29 발명에 의하면, 전단 증폭 회로에서 후단 증폭 회로에 입력된 신호가 후단 증폭 회로의 제어 신호의 입력단에 출력되는 경우에, 이 신호를 임피던스소자에 의해서 감쇠시킬 수 있기 때문에, 전단 증폭 회로에서 후단 증폭 회로에 입력된 신호가 전단 증폭 회로에 귀환되는 것에 의한 발진의 방지를 도모할 수 있다.

또한, 제30 발명(청구범위 제30항 기재의 다단 증폭 회로)은 게이트에 입력 신호 및 제1 게이트 바이어스가 공급되고, 입력 신호를 증폭하여 드레인으로부터 출력하는 E형 제1 FET와, 드레인이 드레인 전압원에 접속되며, 소스가 제1 FET의 드레인에 접속되어, 게이트에 공급되는 제어 신호에 의해, 제1 FET에 공급되는 드레인 전압을 제어하는 E형 제2 FET를 구비하는 전단 증폭 회로와, 게이트로부터 소스로 향하는 전류 경로를 가지며, 게이트에 전단 증폭 회로의 출력 및 제2 게이트 바이어스가 공급되어, 전단 증폭 회로의 출력을 증폭하여 드레인으로부터 출력하는 제3 FET와, 드레인이 제3 FET의 게이트 바이어스 공급원에 접속되고, 게이트에 공급되는 제어 신호에 의해서 제어되는 소스 출력을 제2 게이트 바이어스로서 공급하는 E형 제4 FET와, 일단이 제3 FET의 소스와 제4 FET 게이트와의 접속 노드에 접속되며, 타단이 접지측에 접속되는 저항 소자를 구비하는 후단 증폭 회로를 구비하는 것이다.

이 제30 발명에 의하면, FET로서, E형 FET만을 사용하기 때문에, 드레인 전압 및 제어 신호로서 정전압을 필요로 하고, 부전압은 필요로 하지 않기 때문에, 정전원 설치만으로 충분하며, 부전원을 설치할 필요가 없다.

또한, 제30 발명에 의하면, 활성 상태시에는 제어 신호의 레벨을 가변함으로써, 제1 FET의 드레인 전압 및 제3 FET의 게이트 바이어스를 가변하여 이득을 제어할 수 있다.

그래서, 제2 FET를 설치하지 않더라도, 전단 증폭 회로를 구성할 수 있으며, 이와 같이 할 경우에, 제1 FET의 게이트 바이어스를 가변으로 함으로써 이득을 제어할 수 있다.

그러나, 제1 FET의 게이트 바이어스를 0[V]에 가깝게 내리더라도, 입력 신호가 큰 경우, 또는 제1 FET의 임계치를 높게 할 수 없으며, 제1 FET를 오프 상태에 가까운 상태로 할 수 없는 경우에, 이득의 가변폭을 크게 할 수 없으며, 전단 증폭 회로에 있어서 입력 신호를 크게 감쇠시키고 싶은 경우에, 이것을 할 수 없다.

이것에 대하여, 제30 발명에 의하면, 제2 FET에 의해서, 제1 FET의 드레인 전압을 0[V] 내지 0[V] 부근에까지 내리는 것이 가능하기 때문에, 전단 증폭 회로의 이득의 가변폭을 크게할 수 있으며, 전단 증폭 회로에서 입력 신호를 크게 감쇠시키고 싶은 경우에 이것을 할 수 있다.

또한, 제4 FET를 설치하지 않고, 제3 FET의 게이트에 제어 신호를 게이트바이어스로서 공급하도록 하여도, 이득을 가변시키는 후단 증폭 회로를 구성할 수 있다.

그러나, 이 경우에 있어서, 제3 FET의 게이트에 흘러 들어가는 전류가 큰 경우, 제3 FET의 게이트 전압이 저하하여 출력 레벨이 내려 가기 때문에, 저항 소자의 저항치를 작게 하여, 저항 소자에 제3 FET의 게이트에 흐르는 전류를 무시할 수 있을 만큼의 전류를 흐르게 하는 것이 바람직하지만, 이와 같이 하면, 비활성 상태시에서의 소비 전력이 증가하게 된다.

이것에 대하여, 제30 발명에 의하면, 게이트에 제어 신호가 공급되는 제4 FET를 설치하고 있기 때문에, 저항 소자의 저항치를 작게하고, 활성 상태시에 저항소자에 흐르는 전류를 크게하여, 제1 FET의 게이트 바이어스가 저하하지 않도록 하여도, 비활성 상태시에는 제어 신호의 레벨을 0[V]로 할 수 없는 경우에도, 제2 FET에 의해서 저항 소자에 흐르는 전류를 작게 하는 동시에, 제1 FET의 게이트 바이어스를 0[V]에 가깝게 할 수 있으며, 제1 FET의 드레인 전류를 작게 할 수 있기 때문에 소비 전력의 감소화를 도모할 수 있다.

또한, 제31 발명(청구범위 제31항 기재의 다단 증폭 회로)은 제30 발명에 있어서, 전단 증폭 회로와 후단 증폭 회로간에 용량 소자가 접속되는 것이다.

또한, 제32 발명(청구범위 제32항 기재의 다단 증폭 회로)은 제30 발명에 있어서, 전단 증폭 회로의 제2 FET의 게이트에 입력되는 제어 신호 및 후단 증폭 회로의 제3 FET의 게이트에 입력되는 제어 신호는 공통 신호인 것이다.

또한, 제33 발명(청구범위 제33항 기재의 다단 증폭 회로)은 제32 발명에 있어서, 상기 공통 신호가 입력되는 전단 증폭 회로의 제2 FET의 게이트와, 후단 증폭 회로의 제4 FET의 게이트간에 임피던스 소자가 설치되는 것이다.

이 제33 발명에 의하면, 전단 증폭 회로에서 후단 증폭 회로에 입력된 신호가 후단 증폭 회로의 제4 FET의 게이트에 출력될 경우에, 이 신호를 임피던스 소자에 의해서 감쇠시킬수 있기 때문에, 전단 증폭 회로에서 후단 증폭 회로에 입력된 신호가 전단 증폭 회로에 귀환되는 것에 의한 발진의 방지를 도모할 수 있다.

또한, 제34 발명(청구범위 제34항 기재의 다단 증폭 회로)은 제30 발명에 있어서, 제2 FET의 소스는 인덕턴스 소자를 통해 제1 FET의 드레인에 접속되는 것이다.

이 제34 발명에 의하면, 제1 FET에 의해 증폭된 신호가 제2 FET를 통해 드레인 전압원측에 누설되는 것을 방지하여 제1 FET에 의해 증폭된 신호를 효율좋게 후단 증폭 회로에 전달할 수 있다.

또한, 제35 발명(청구범위 제35항 기재의 다단 증폭 회로)은 제34 발명에 있어서, 제2 FET의 소스는 용량 소자를 통해 접지되는 것이다.

이 제35 발명에 의하면, 제1 FET에 의해서 증폭하고 싶은 신호보다도 낮은 주파수의 신호를 인덕턴스 소자 및 용량 소자를 통해 접지측에 흐르게 하는 동시에, 드레인 전압원측에서 입력되는 잡음을 제2 FET 및 용량 소자를 통해 접지측에 흐르게 하고, 제1 FET에 의해서 증폭하고 싶은 신호보다도 낮은 주파수의 신호 및 드레인 전압원측에서 입력되는 잡음이 후단 증폭 회로에 전달되는 것을 막을 수 있다.

또한, 제36 발명(청구범위 제36항 기재의 다단 증폭 회로)은 제30 발명에 있어서, 제2 FET의 소스는 제1 FET에 의해 증폭하고 싶은 신호에 공진하는 병렬 공진 회로를 통해 제1 FET의 드레인에 접속되는 것이다.

이 제36 발명에 의하면, 제1 FET에서 증폭하고 싶은 주파수의 신호 이외의 주파수의 신호가 후단 증폭 회로에 전달되지 않도록 하여, 선택도의 향상을 도모할 수 있다.

또한, 제37 발명(청구범위 제37항 기재의 증폭 회로 또는 다단 증폭 회로)은, 제l∼제36 발명 중 어느 하나의 발명에 있어서, FET는 MESFET로 하는 것이다.

또한, 제38 발명(청구범위 제38항 기재의 증폭 회로 또는 다단 증폭 회로)은 제37 발명에 있어서, MESFET는 화합물 반도체를 사용한 MESFET로 하는 것이다.

이하, 도 1∼도 12를 참조하여, 본 발명의 증폭 회로의 실시예의 제1 형태∼제7 형태 및 본 발명의 다단 증폭 회로의 실시예의 제1 형태에 관하여, 화합물 반도체 아날로그 집적 회로(예컨대, GaAs 아날로그 집적 회로)로서 구성할 수 있도록 한 증폭 회로 및 다단 증폭 회로를 예를 들어 설명한다.

본 발명의 증폭 회로의 실시예의 제1 형태는 도 1∼도 3에 도시되고 있다.

도 1은 본 발명의 증폭 회로의 실시예의 제1 형태를 나타내는 회로도이다. 도 1 중, 42는 입력 신호 IN이 입력되는 신호 입력 단자, 43은 출력 신호OUT가 출력되는 신호 출력 단자, 44는 정의 드레인 전압 VDD3가 입력되는 드레인 전압 입력 단자이다.

또한, 45는 증폭 소자를 이루는 E형 쇼트키 게이트 전계 효과 트랜지스터,소위, E형 MESFET, 46은 E형 MESFET(45)의 드레인 전압을 제어하기 위한 E형 MESFET, 47은 직류 저지용의 용량 소자이다.

E형 MESFET(45)의 게이트는 신호 입력 단자(42)에 접속되고, 드레인는 E형 MESFET(46)의 소스에 접속되는 동시에 용량 소자(47)를 통해 신호 출력 단자(43)에 접속되며, 소스를 접지시키며, E형 MESFET(46)의 드레인은 드레인 전압 입력 단자(44)에 접속된다.

또한, 48은 E형 MESFET(45,46)의 게이트에 각각 게이트 바이어스 VGB3A,VGB3B를 공급하는 게이트 바이어스 회로이고, 49는 제어 신호를 이루는 전압치를 가변으로 된 정의 게이트 바이어스 제어 전압 Vcontrol1이 입력되는 게이트 바이어스 제어 전압 입력 단자, 50,51,52는 게이트 바이어스 제어 전압 Vcontrol1을 분압하여 게이트 바이어스 VGB3A,VGB3B를 생성하는 저항이다.

또한, 본 발명의 증폭 회로의 실시예의 제1 형태에 있어서는, 게이트 바이어스 제어 전압 Vcontrol1을 출력하는 게이트 바이어스 제어 전압원은, 그 구성상, 게이트바이어스 제어 전압 Vcontrol1을 0[V]로 할 수 없으며, 게이트 바이어스 제어 전압 Vcontrol1의 하한치를 예컨대 0.2[V]로 할 경우를 전제로 하고 있다.

여기에, 저항(50,51,52)은 게이트 바이어스 제어 전압 입력 단자(49)와 접지와의 사이에 직렬로 접속되고, 저항(50,51)의 접속 노드(53)는 E형 MESFET(46)의 게이트에 접속되며, 저항(51,52)의 접속 노드(54)는 E형 MESFET(45)의 게이트에 접속되어 있다.

이와 같이 구성된 본 발명의 증폭 회로의 실시예의 제1 형태에 있어서는, 활성상태시에는, 게이트 바이어스 제어 전압 Vcontrol1을 변화시킴으로써 이득을 제어할 수 있다.

예컨대, 게이트 바이어스 제어 전압 Vcontrol1의 전압치를 높게 하면, 게이트바이어스VGB3B가 높아지고, E형 MESFET(46)의 온저항이 작아지며, E형 MESFET(45)의 드레인 전압이 높아지는 동시에, 게이트 바이어스 VGB3A가 높아지고 출력 레벨은 커진다.

이것에 대하여, 게이트 바이어스 제어 전압 Vcontrol1의 전압치를 낮게 하면, 게이트 바이어스 VGB3B가 낮아지고, E형 MESFET(46)의 온저항이 커지며, E형 MESFET(45)의 드레인 전압이 낮아지는 동시에, 게이트 바이어스 VGB3A도 낮아지고 출력 레벨은 작아진다.

그래서, 본 발명의 증폭 회로의 실시예의 제1 형태에 있어서는, 게이트 바이어스 제어 전압 Vcontrol1의 변화에 대응하여, 예컨대, E형 MESFET(45)의 드레인 전압이 4∼0[V]로 변화하는 동시에, 게이트 바이어스 VGB3A가 0.4∼0[V] 가깝게 변화하도록, 드레인 전압 VDD3의 전압치, E형 MESFET(46)의 특성 및 저항(50,51,52)의 저항치등이 결정된다.

즉, E형 MESFET(46)을 설치하지 않더라도, 증폭 회로를 구성할 수 있으며, 이와 같이 할 경우에, E형 MESFET(45)의 게이트 바이어스 VGB3A을 가변함으로써 이득을 제어할 수 있지만, E형 MESFET(45)의 임계치를 높게 할 수 없기 때문에, E형 MESFET(45)의 게이트 바이어스 VGB3A을 0[V]에 가깝게 내리더라도, E형 MESFET(45)를 오프 상태에 가까운 상태로 할 수 없고, 이득의 가변폭을 크게 할 수 없으며,입력신호IN을 크게 감쇠시키고 싶은 경우에 이것을 할 수 없다.

이것에 대하여, 본 발명의 증폭 회로의 실시예의 제1 형태에 의하면, 게이트 바이어스 제어 전압 Vcontrol1의 전압치를 가변하여 E형 MESFET(46)에 의해서 E형 MESFET(45)의 드레인 전압을 가변함으로써, E형 MESFET(45)의 드레인 전압을 0[V]에까지 내리는 것이 가능하기 때문에, 이득의 가변폭을 크게하여, 입력 신호IN을 크게 감쇠시키고 싶은 경우에 이것을 할 수 있다.

도 2는 본 발명의 증폭 회로의 실시예의 제1 형태 및 제7 형태의 작용 효과를 설명하기 위한 회로도이고, 도 2 중, 56은 입력 신호IN이 입력되는 신호 입력 단자, 57은 출력 신호 OUT가 출력되는 신호 출력 단자, 58은 정의 드레인 전압 VDD4가 입력되는 드레인 전압 입력 단자, 59는 증폭 소자를 이루는 E형 MESFET, 60은 직류 저지용의 용량 소자이다.

또한, 61은 E형 MESFET(59)의 게이트에 게이트 바이어스VGB4를 공급하는 게이트 바이어스 회로이고, 62는 정의 게이트 바이어스원 전압 VGG4가 입력되는 게이트바이어스원 전압 입력 단자, 63,64는 게이트 바이어스원 전압 VGG4을 분압하여 게이트 바이어스VGB4를 생성하는 저항이다.

여기에, 도 3은 도 2에 나타내는 증폭 회로에 있어서, 게이트 바이어스원 전압 VGG4=4.0[V], 입력 신호IN의 주파수=902.5MHz, 입력 레벨 Pin=+5[dBm]으로 한 경우의 드레인 전압(VDD4) 대 출력 레벨(Pout) 특성을 나타내는 도면이다.

도 3에서 명백한 바와 같이, 도 2에 나타내는 증폭 회로에서는, 드레인 전압 VDD4를 4∼0[V]의 사이에서 가변시키면, 출력 레벨 Pout를 30[dBc]만큼 가변시킬수 있다.

이것에 대하여, 본 발명의 증폭 회로의 실시예의 제1 형태에 의하면, 게이트 바이어스 제어 전압 Vcontroll을 변화시킴으로써, E형 MESFET(45)의 드레인 전압을 4∼0[V]의 범위로 변화시키는 동시에, 게이트 바이어스 VGB3A를 0.4∼0[V] 근처의 범위로 변화시킬 수 있기 때문에, 출력 레벨 Pout를 30[dBc] 이상 가변시킬 수 있다.

또한, 본 발명의 증폭 회로의 실시예의 제1 형태를 비활성 상태로 할 경우에는, 게이트 바이어스 제어 전압 Vcontrol1을 하한치로 내리고, E형 MESFET(45)의 드레인전압 및 게이트 바이어스 VGB3A를 0[V]로 고정한다.

이와 같이 하면, E형 MESFET(45)의 게이트에 입력 신호 IN이 입력된 경우에 있어서도, E형 MESFET(45)에 드레인 전류가 흐르지 않도록 할 수 있다.

이상과 같이, 본 발명의 증폭 회로의 실시예의 제1 형태에 의하면, MESFET로서, E형 MESFET만을 사용하고 있기 때문에, 드레인 전압 VDD3 및 게이트 바이어스 제어 전압 Vcontroll로서 정전압을 필요로 하고, 부전압을 필요로 하지 않기 때문에, 정전원 설치만으로 충분하며 부전원을 설치할 필요가 없다.

또한, 활성 상태시에는, 게이트 바이어스 제어 전압 Vcontrol1을 변화시킴으로써, E형 MESFET(45)의 드레인 전압 및 게이트 바이어스 VGB3A를 변화시키고, 이득을 크게 변화시킬 수 있으며, 입력 신호IN을 크게 감쇠시키고 싶은 경우에 이것을 할 수 있다.

또한, 비활성 상태시에는 게이트 바이어스 제어 전압 Vcontro11을 하한치로내리고, E형 MESFET(45)의 드레인 전압 및 게이트 바이어스 VGB3A를 0[V]로 고정하여, E형 MESFET(45)에 드레인 전류가 흐르지 않도록 할 수 있기 때문에, 드레인 전압원과 드레인 전압 입력 단자(44)와의 사이에, 드레인 전류를 차단하기 위한 스위치 소자(스위치·모듈)를 설치하지 않더라도 소비 전력의 감소화를 도모할 수 있다.

또한, 본 발명의 증폭 회로의 실시예의 제1 형태에 있어서는, 게이트 바이어스 제어 전압 입력 단자(49)와 E형 MESFET(46)의 게이트와의 사이에 저항(50)을 설치하고 있지만, 이 저항(50)은 설치하지 않도록 할 수 있다.

본 발명의 증폭 회로의 실시예의 제2 형태는 도 4에 도시된다.

도 4는 본 발명의 증폭 회로의 실시예의 제2 형태를 나타내는 회로도이고, 본 발명의 증폭 회로의 실시예의 제2 형태는, E형 MESFET(46)의 소스를 인덕턴스 소자(67)를 통해 E형 MESFET(45)의 드레인에 접속하며, 그외에 관해서는 도 1에 나타내는 본 발명의 증폭 회로의 실시예의 제1 형태와 동일하게 구성한 것이다.

여기에, 인덕턴스 소자(67)는 E형 MESFET(45)에서 증폭된 신호가 E형 MESFET(46)를 통해 드레인 전압원측에 누설되는 것을 피하기 위한 것이고, 직류적으로는 E형 MESFET(46)의 소스와 E형 MESFET(45)의 드레인을 단락 상태로 하고 있다.

이와 같이 구성된 본 발명의 증폭 회로의 실시예의 제2 형태에 의하면, 본 발명의 증폭 회로의 실시예의 제1 형태와 같은 작용 효과를 얻을 수 있는 동시에, E형 MESFET(45)에서 증폭된 신호가 E형 MESFET(46)을 통해 드레인 전압원측에 누설되는 것을 피할 수 있으며, E형 MESFET(45)에서 증폭된 신호를 효율 좋게 다음 단 회로에 전달할 수 있다.

또한, 본 발명의 증폭 회로의 실시예의 제2 형태에 있어서는, 게이트 바이어스 제어 전압 입력 단자(49)와 E형 MESFET(46)의 게이트와의 사이에 저항(50)을 설치하고 있지만, 이 저항(50)은 설치하지 않도록 할 수 있다.

본 발명의 증폭 회로의 실시예의 제3 형태는 도 5에 도시된다.

도 5는 본 발명의 증폭 회로의 실시예의 제3 형태를 나타내는 회로도이고, 본 발명의 증폭 회로의 실시예의 제3 형태는 E형 MESFET(46)의 소스를 용량 소자(68)를 통해 접지하며, 그외에 관해서는 도 4에 나타내는 본 발명의 증폭 회로의 실시예의 제2 형태와 같이 구성한 것이다.

여기에, 용량 소자(68)는 E형 MESFET(45)에 의해서 증폭하고 싶은 신호보다도 낮은 주파수의 신호나 드레인 전압원측에서 드레인 전압 입력 단자(44)를 통해 입력되는 잡음을 접지측으로 흐르게 한다.

이와 같이 구성된 본 발명의 증폭 회로의 실시예의 제3 형태에 의하면, 본 발명의 증폭 회로의 실시예의 제2 형태의 경우와 같은 작용 효과를 얻을 수 있는 동시에, E형 MESFET(45)에 의해서 증폭하고 싶은 신호보다도 주파수가 낮은 신호 및 드레인 전압원측에서 입력되는 잡음이 다음 단회로에 전달되는 것을 막을 수 있다.

또한, 본 발명의 증폭 회로의 실시예의 제3 형태에 있어서는, 게이트 바이어스제어 전압 입력 단자(49)와 E형 MESFET(46)의 게이트와의 사이에 저항(50)을 설치하고 있지만, 이 저항(50)은 설치하지 않도록 할 수도 있다.

본 발명의 증폭 회로의 실시예의 제4 형태는 도 6에 도시된다.

도 6은 본 발명의 증폭 회로의 실시예의 제4 형태를 나타내는 회로도이고, 본 발명의 증폭 회로의 실시예의 제4 형태는 E형 MESFET(46)의 소스를 병렬 공진 회로(69)를 통해 E형 MESFET(45)의 드레인에 접속하며, 그외에 관해서는 도 1에 나타내는 본 발명의 증폭 회로의 실시예의 제1 형태와 동일하게 구성한 것이다.

여기에, 병렬 공진 회로(69)에 있어서, 70은 인덕턴스 소자, 71은 용량 소자이고, 이 병렬 공진 회로(69)는 E형 MESFET(45)에 의해서 증폭하고 싶은 신호에 공진하도록 구성된 것이다.

이와 같이 구성된 본 발명의 증폭 회로의 실시예의 제4 형태에 의하면, 본 발명의 증폭 회로의 실시예의 제1 형태의 경우와 같은 작용 효과를 얻을 수 있는 동시에, E형 MESFET(45)에서 증폭하고 싶은 주파수의 신호 이외의 주파수의 신호가 다음 단 회로에 전달되지 않도록 하여 선택도의 향상을 도모할 수 있다.

또한, 본 발명의 증폭 회로의 실시예의 제4 형태에 있어서는, 게이트 바이어스 제어 전압 입력 단자(49)와 E형 MESFET(46)의 게이트와의 사이에 저항(50)을 설치하고 있지만, 이 저항(50)은 설치하지 않도록 할 수도 있다.

본 발명의 증폭 회로의 실시예의 제5 형태는 도 7에 도시된다.

도 7은 본 발명의 증폭 회로의 실시예의 제5 형태를 나타내는 회로도이고, 본 발명의 증폭 회로의 실시예의 제5 형태는 도 1이 나타내는 본 발명의 증폭 회로의 실시예의 제1 형태가 구비하는 게이트 바이어스 회로(48)와 회로 구성이 다른게이트바이어스 회로(73)를 설치하며, 그외에 관해서는 본 발명의 증폭 회로의 실시예의 제1 형태와 동일하게 구성한 것이다.

여기에, 게이트 바이어스 회로(73)에 있어서, 74는 게이트 바이어스원에서 정의 게이트 바이어스원 전압 VGG3이 입력되는 게이트 바이어스원 전압 입력 단자, 75는 게이트 바이어스 VGB3A,VGB3B를 제어하는 제어 신호를 이루는 전압치를 가변으로 된 정의 게이트 바이어스 제어 전압 Vcontrol2가 입력되는 게이트 바이어스 제어전압 입력 단자, 76은 게이트 바이어스 VGB3A,VGB3B를 제어하기 위한 E형 MESFET, 77,78,79는 저항이다.

또한, 본 발명의 증폭 회로의 실시예의 제5 형태에 있어서는, 게이트 바이어스 제어 전압 Vcontrol2를 출력하는 게이트 바이어스 제어 전압원은, 그 구성상, 게이트 바이어스 제어 전압 Vcontrol2를 0[V]로 할 수 없으며, 게이트 바이어스 제어 전압 Vcontrol2의 하한치를, 예컨대, 0.2[V]로 할 경우를 전제로 하고 있다.

여기에, E형 MESFET(76)는 드레인을 게이트 바이어스원 전압 입력 단자(74)에 접속되고, 게이트를 게이트 바이어스 제어 전압 입력 단자(75)에 접속되어 있다.

또한, 저항(77,78,79)은, E형 MESFET(76)의 소스와 접지와의 사이에 직렬 접속되고, 저항(77,78)의 접속 노드(80)는 E형 MESFET(46)의 게이트에 접속되며, 저항(78,79)의 접속 노드(81)는 E형 MESFET(45)의 게이트에 접속되게 한다.

이와 같이 구성된 본 발명의 증폭 회로의 실시예의 제5 형태에 있어서는, 활성 상태시에는, 게이트 바이어스 제어 전압 Vcontrol2를 변화시킴으로써 이득을 제어할 수 있다.

예컨대, 게이트 바이어스 제어 전압 Vcontrol2의 전압치를 높게 하면, E형 MESFET(76)의 온저항은 작아지고, 저항 77∼79에 흐르는 전류는 커지며, E형 MESFET(46)의 게이트 바이어스 VGB3B가 높아지고, E형 MESFET(46)의 온 저항이 작아지며, E형 MESFET(45)의 드레인 전압이 높아지는 동시에, 게이트 바이어스VGB3A가 높아져서 출력 레벨은 커진다.

이것에 대하여, 게이트 바이어스 제어 전압 Vcontrol2의 전압치를 낮게 하면, E형 MESFET(76)의 온저항은 커지고, 저항 77∼79에 흐르는 전류는 작아지며, E형 MESFET(46)의 게이트 바이어스 VGB3B가 낮아지고, E형 MESFET(46)의 온저항이 커지며, E형 MESFET(45)의 드레인 전압이 낮아지는 동시에, 게이트 바이어스 VGB3A가 낮아져서 출력 레벨은 작아진다.

그래서, 본 발명의 증폭 회로의 실시예의 제5 형태에 있어서는, 게이트 바이어스 제어 전압 Vcontrol2의 변화에 대응하여, 예컨대, E형 MESFET(45)의 드레인 전압이 4∼0[V]로 변화하는 동시에, 게이트 바이어스 VGB3A가 0.4∼0[V]로 변화하도록, 드레인 전압 VDD3의 전압치, 게이트 바이어스원 전압 VGG3의 전압치, E형 MESFET(46,76)의 특성 및 저항(77,78,79)의 저항치 등이 결정된다.

또한, 본 발명의 증폭 회로의 실시예의 제5 형태를 비활성 상태로 할 경우에는, 게이트 바이어스 제어 전압 Vcontrol2를 하한치로 내리고, E형 MESFET(45)의 드레인 전압 및 게이트 바이어스 VGB3A를 0[V]로 고정한다.

이와 같이 하면, E형 MESFET(45)의 게이트에 입력 신호IN이 입력된 경우에있어서도, E형 MESFET(45)에 드레인 전류가 흐르지 않도록 할 수 있다.

이상과 같이, 본 발명의 증폭 회로의 실시예의 제5 형태에 의하면, MESFET로서, E형 MESFET만을 사용하고 있기 때문에, 드레인 전압 VDD3, 게이트 바이어스원 전압 VGG3 및 게이트 바이어스 제어 전압 Vcontrol2로서 정전압을 필요로 하고, 부전압을 필요로 하지 않기 때문에, 정전원 설치만으로 충분하며, 부전원을 설치할 필요가 없다.

또한, 활성 상태시에는, 게이트 바이어스 제어 전압 Vcontrol2를 변화시킴으로써, E형 MESFET(45)의 드레인 전압 및 게이트 바이어스 VGB3A를 변화시키며, 이득을 크게 변화시킬 수 있고, 입력 신호IN을 크게 감쇠시키고 싶은 경우에 이것을 할 수 있다.

또한, 비활성 상태시에는, 게이트 바이어스 제어 전압 Vcontrol2를 하한치로 내리고, E형 MESFET(45)의 드레인 전압 및 게이트 바이어스 VGB3A를 0[V]로 고정하여, E형 MESFET(45)에 드레인 전류가 흐르지 않도록 할 수 있기 때문에, 드레인 전압원과 드레인 전압 입력 단자(44)와의 사이에, 드레인 전류를 차단하기 위한 스위치 소자(스위치·모듈)를 설치하지 않더라도 소비 전력의 감소화를 도모할 수 있다.

또한, 본 발명의 증폭 회로의 실시예의 제5 형태에 있어서는, E형 MESFET(76)의 소스와 E형 MESFET(46)의 게이트와의 사이에 저항(77)을 설치하고 있지만, 이 저항(77)은 설치하지 않도록 할 수도 있다.

또한, 본 발명의 증폭 회로의 실시예의 제5 형태에 있어서는, E형MESFET(46)의 소스와 E형 MESFET(45)의 드레인을 직접 접속하고 있지만, 이 대신에 E형 MESFET(46)의 소스를 인덕턴스 소자를 통해 E형 MESFET(45)의 드레인에 접속하도록 하여도 좋다.

이와 같이 구성할 경우에는, E형 MESFET(45)에서 증폭된 신호가 E형 MESFET(46)을 통해 드레인 전압원측에 누설되는 것을 피할 수 있으며, E형 MESFET(45)에서 증폭된 신호를 효율 좋게 다음 단회로에 전달할 수 있다.

또한, E형 MESFET(46)의 소스를 인덕턴스 소자를 통해 E형 MESFET(45)의 드레인에 접속하는 동시에, E형 MESFET(46)의 소스를 용량 소자를 통해 접지하도록 하여도 좋다.

이와 같이 구성할 경우에는, E형 MESFET(45)에서 증폭된 신호가 E형 MESFET(46)를 통해 드레인 전압원측에 누설되는 것을 피할 수 있으며, E형 MESFET(45)에서 증폭된 신호를 효율 좋게 다음 단회로에 전달할 수 있는 동시에, E형 MESFET(45)에 의해서 증폭하고 싶은 신호보다도 주파수가 낮은 신호 및 드레인 전압원측에서 입력되는 잡음이 다음 단회로에 전달되는 것을 막을 수 있다.

또한, E형 MESFET(46)의 소스를 E형 MESFET(45)에서 증폭하고 싶은 신호에 공진하는 병렬 공진 회로를 통해 E형 MESFET(45)의 드레인에 접속하도록 하여도 좋다.

이와 같이 구성할 경우에는, E형 MESFET(45)에서 증폭하고 싶은 신호 이외의 주파수의 신호가 다음 단 회로에 전달되지 않도록 하여 선택도의 향상을 도모할 수 있다.

본 발명의 증폭 회로의 실시예의 제6 형태는 도 8에 도시된다.

도 8은 본 발명의 증폭 회로의 실시예의 제6 형태를 나타내는 회로도이고, 본 발명의 증폭 회로의 실시예의 제6 형태는 도 1이 나타내는 본 발명의 증폭 회로의 실시예의 제1 형태가 구비하는 게이트 바이어스 회로(48)와 회로 구성이 다른 게이트 바이어스 회로(83)를 설치하며, 그외에 관해서는 본 발명의 증폭 회로의 실시예의 제1 형태와 동일하게 구성한 것이다.

여기에, 게이트 바이어스 회로(83)에 있어서, 84는 게이트 바이어스원에서 정의 게이트 바이어스원 전압 VGG3이 입력되는 게이트 바이어스원 전압 입력 단자, 85는 게이트 바이어스 VGB3A,VGB3B를 제어하는 제어 신호를 이루는 전압치를 가변으로 하는 정의 게이트 바이어스 제어 전압 Vcontrol3이 입력되는 게이트 바이어스 제어 전압 입력 단자, 86은 게이트 바이어스 VGB3A,VGB3B를 제어하기 위한 E형 MESFET, 87,88,89는 저항이다.

또한, 본 발명의 증폭 회로의 실시예의 제6 형태에 있어서는, 게이트 바이어스 제어 전압 Vcontro13을 출력하는 게이트 바이어스 제어 전압원은 그 구성상, 게이트 바이어스 제어 전압 Vcontrol3을 0[V]로 할수 없으며, 게이트 바이어스 제어 전압 Vcontrol3의 하한치를 예컨대, 0.2[V]로 할 경우를 전제로 하고 있다.

여기에, E형 MESFET(86)는 드레인을 게이트 바이어스원 전압 입력 단자(84)에 접속되고, 게이트는 게이트 바이어스 제어 전압 입력 단자(85)에 접속되어 있으며, 게이트 바이어스 제어 전압 입력 단자(85)는 저항(87)을 통해 E형 MESFET(46)의 게이트에 접속되어 있다.

또한, 저항(88,89)은 E형 MESFET(86)의 소스와 접지와의 사이에 직렬로 접속되고, 저항(88,89)의 접속 노드(90)는 E형 MESFET(45)의 게이트에 접속되어 있다.

이와 같이 구성된 본 발명의 증폭 회로의 실시예의 제6 형태에 있어서는, 활성상태시에는 게이트 바이어스 제어 전압 Vcontrol3을 가변시킴으로써 이득을 제어할 수 있다.

예컨대, 게이트 바이어스 제어 전압 Vcontrol3의 전압치를 높게 하면, E형 MESFET(46)의 게이트 바이어스VGB3B가 높아지고, E형 MESFET(46)의 온저항이 작아지며, E형 MESFET(45)의 드레인 전압이 높아지는 동시에, E형 MESFET(86)의 온저항이 작아지고, 저항(88,89)에 흐르는 전류가 커지며, 게이트 바이어스 VGB3A가 높아져서 출력 레벨은 커진다.

이것에 대하여, 게이트 바이어스 제어 전압 Vcontrol3의 전압치를 낮게 하면, E형 MESFET(46)의 게이트 바이어스VGB3B는 낮아지고, E형 MESFET(46)의 온저항이 커지며, E형 MESFET(45)의 드레인 전압이 낮아지는 동시에, E형 MESFET(86)의 온저항이 커지며, 저항(88,89)에 흐르는 전류가 작아져서 게이트 바이어스 VGB3A가 낮아지고 출력 레벨은 작아진다.

그래서, 본 발명의 증폭 회로의 실시예의 제6 형태에 있어서는, 게이트 바이어스 제어 전압 Vcontrol3의 변화에 대응하여, 예컨대, E형 MESFET(45)의 드레인 전압이 4∼0[V]로 변화하는 동시에, 게이트 바이어스VGB3A가 0.4∼0[V]로 변화하도록, 드레인 전압 VDD3, 게이트 바이어스원 전압 VGG3, E형 MESFET(46,86)의 특성 및 저항(87,88,89)의 값 등이 결정된다.

또한, 본 발명의 증폭 회로의 실시예의 제6 형태를 비활성 상태로 할 경우에는, 게이트 바이어스 제어 전압 Vcontrol3을 하한치로 내리고, E형 MESFET(45)의 드레인전압 및 게이트 바이어스 VGB3A를 0[V]로 고정한다.

이와 같이 하면, E형 MESFET(45)의 게이트에 입력 신호IN이 입력된 경우에 있어서도, E형 MESFET(45)에 드레인 전류가 흐르지 않도록 할 수 있다.

이상과 같이, 본 발명의 증폭 회로의 실시예의 제6 형태에 의하면, MESFET로서, E형 MESFET만을 사용하고 있기 때문에, 드레인 전압 VDD3, 게이트 바이어스원 전압 VGG3 및 게이트 바이어스 제어 전압 Vcontrol3으로서 정전압을 필요로 하고, 부전압을 필요로 하지 않기 때문에, 정전원 설치만으로 충분하며, 부전원을 설치할 필요가 없다.

또한, 활성 상태시에는, 게이트 바이어스 제어 전압 Vcontrol3을 변화시킴으로써, E형 MESFET(45)의 드레인 전압 및 게이트 바이어스 VGB3A를 변화시키고, 이득을 크게 변화시킬 수 있으며, 입력 신호 IN을 크게 감쇠시키고 싶은 경우에 이것을 할 수 있다.

또한, 비활성 상태시에는, 게이트 바이어스 제어 전압 Vcontrol3을 하한치로 내리고, E형 MESFET(45)의 드레인 전압 및 게이트 바이어스 VGB3A를 0[V]로 고정함으로써, E형 MESFET(45)에 드레인 전류가 흐르지 않도록 할 수 있기 때문에, 드레인 전압원과 드레인 전압 입력 단자(44)와의 사이에 드레인 전류를 차단하기 위한 스위치 소자(스위치·모듈)를 설치하지 않더라도 소비 전력의 감소화를 도모할 수 있다.

또한, 본 발명의 증폭 회로의 실시예의 제6 형태에 있어서는, 게이트 바이어스 제어 전압 입력 단자(85)와 E형 MESFET(46)의 게이트와의 사이에 저항(87)을 설치하고있지만, 이 저항(87)은 설치하지 않도록 할 수도 있다.

또한, 본 발명의 증폭 회로의 실시예의 제6 형태에 있어서는, E형 MESFET(46)의 소스와 E형 MESFET(45)의 드레인을 직접 접속하고 있지만, 이 대신에, E형 MESFET(46)의 소스를 인덕턴스 소자를 통해 E형 MESFET(45)의 드레인에 접속되게 하는 것이 좋다.

이와 같이 구성할 경우에는, E형 MESFET(45)에서 증폭된 신호가 E형 MESFET(46)를 통해 드레인 전압원측에 누설되는 것을 피할 수 있으며, E형 MESFET(45)에서 증폭된 신호를 효율좋게 다음 단 회로에 전달할 수 있다.

이와 같이 구성할 경우에는, E형 MESFET(45)에서 증폭된 신호가 E형 MESFET(46)를 통해 드레인 전압원측에 누설되는 것을 피할 수 있으며, E형 MESFET(45)에서 증폭된 신호를 효율좋게 다음 단 회로에 전달할 수 있는 동시에, E형 MESFET(45)에 의해서 증폭하고 싶은 신호보다도 주파수가 낮은 신호 및 드레인 전압원측에서 입력되는 잡음이 다음 단 회로에 전달되는 것을 막을 수 있다.

또한, E형 MESFET(46)의 소스를 E형 MESFET(45)에서 증폭하고 싶은 신호에 공진하는 병렬 공진 회로(69)를 통해 E형 MESFET(45)의 드레인에 접속하도록 하여도 좋다.

이와 같이 구성할 경우에는, E형 MESFET(45)에서 증폭하고 싶은 주파수의 신호 이외의 주파수의 신호가 다음 단 회로에 전달되지 않도록 하여 선택도의 향상을 도모할 수 있다.

본 발명의 증폭 회로의 실시예의 제7 형태는 도 9에 도시된다.

도 9는 본 발명의 증폭 회로의 실시예의 제7 형태를 나타내는 회로도이다. 도 9 에서, 92는 입력 신호IN이 입력되는 신호 입력 단자, 93은 출력 신호 OUT가 출력되는 신호 출력 단자, 94는 정의 드레인 전압 VDD5가 입력되는 드레인 전압 입력 단자, 95는 증폭 소자를 이루는 E형 MESFET, 96은 직류 저지용의 용량 소자이다.

그래서, E형 MESFET(95)는 게이트를 신호 입력 단자(92)에 접속되고, 드레인을 드레인 전압 입력 단자(94)에 접속되는 동시에 용량 소자(96)를 통해 신호 출력단자(93)에 접속되며 소스가 접지되어 있다.

또한, 97은 E형 MESFET(95)의 게이트에 정의 게이트 바이어스VGB5를 공급하는 게이트 바이어스 회로이고, 98은 정의 게이트 바이어스원 전압 VGG5이 입력되는 게이트 바이어스원 전압 입력 단자이다.

또한, 99는 게이트 바이어스 VGB5를 제어하는 제어 신호를 이루는 전압치를 가변으로 된 정의게이트 바이어스 제어 전압 Vcontrol4가 입력되는 게이트 바이어스 제어 전압 입력 단자, 100은 게이트 바이어스 VGB5를 제어하는 E형 MESFET, 101,102는 저항이다.

또한, 본 발명의 증폭 회로의 실시예의 제7 형태에 있어서는, 게이트 바이어스 제어 전압 Vcontrol4를 출력하는 게이트 바이어스 제어 전압원은, 그 구성상, 게이트 바이어스 제어 전압 Vcontrol4를 0[V]로 할 수 없으며, 게이트 바이어스 제어 전압 Vcontrol4의 하한치를, 예컨대, 0.2[V]로 할 경우를 전제로 하고 있다.

여기에, E형 MESFET(l00)는 드레인을 게이트 바이어스원 전압 입력 단자(98)에 접속하고, 게이트를 게이트 바이어스 제어 전압 입력 단자(99)에 접속한다.

또한, 저항(101,102)은 E형 MESFET(100)의 소스와 접지와의 사이에 직렬로 접속되며, 저항(101,102)의 접속 노드(103)는 E형 MESFET(95)의 게이트에 접속되어 있다.

이와 같이 구성된 본 발명의 증폭 회로의 실시예의 제7 형태에 있어서는, 활성상태시에는 게이트 바이어스 제어 전압 Vcontrol4를 가변시킴으로써 이득을 제어할 수 있다.

예컨대, 게이트 바이어스 제어 전압 Vcontrol4의 전압치를 높게 하면, E형 MESFET(100)의 온저항은 작아지고, 저항(101,102)에 흐르는 전류는 커지며, E형 MESFET(95)의 게이트 바이어스VGB5가 높아져서 출력 레벨은 커진다.

이것에 대하여, 게이트 바이어스 제어 전압 Vcontrol4의 전압치를 낮게 하면, E형 MESFET(100)의 온저항은 커지고, 저항(101,102)에 흐르는 전류는 작아지며, E형 MESFET(95)의 게이트 바이어스 VGB5는 낮아져서 출력 레벨은 작아진다.

그래서, 본 발명의 증폭 회로의 실시예의 제7 형태에 있어서는, 예컨대, 게이트바이어스 제어 전압 Vcontrol4의 가변 범위는 2.5∼0.2[V] 이고, 게이트 바이어스 제어 전압 Vcontro14=2.5[V]인 경우에는, 게이트 바이어스 전압 VGB5=0.5[V]가 되며, 게이트 바이어스 제어 전압 Vcontrol4=0.2[V]인 경우, 게이트 바이어스 전압 VGB5가 0[V]에 가까운 값이 되도록, 게이트 바이어스원 전압 VGG5의 전압치, E형 MESFET(l00)의 특성 및 저항(101,102)의 저항치등이 결정된다.

또한, 본 발명의 증폭 회로의 실시예의 제7 형태를 비활성 상태로 할 경우에는, 게이트 바이어스 제어 전압 Vcontrol4=0.2[V]로 고정되지만, 이 경우, 게이트 바이어스VGB5를 0[V]에 가깝게 할 수 있기 때문에, E형 MESFET(95)에 흐르는 드레인 전류를 수십 μA 이하로 할 수 있다.

여기에, 도 2에 나타내는 증폭 회로에서는, 비활성 상태시에, E형 MESFET(59)의 드레인에 흐르는 전류를 극히 작게 하기 위해서는, 게이트 바이어스VGB4로서, E형 MESFET(59)의 임계치에 대하여 충분히 낮은 전압, 즉, 가능한한 0[V]에 가까운 전압을 게이트에 공급할 필요가 있으며, 이것이 가능하지 않는 경우, 드레인 전류가 커지고 소비 전력이 증가하게 된다.

그러나, 게이트 바이어스원 전압 VGG4를 발생하는 게이트 바이어스원의 제약으로, 게이트 바이어스 VGB4를 0[V]로 하기까지, 게이트 바이어스원 전압 VGG4를 내리지 않을 경우가 있으며, 이 경우에는 소비 전력의 감소화를 도모할 수 없다.

이것에 대하여, 본 발명의 증폭 회로의 실시예의 제7 형태에 있어서는, 게이트바이어스 제어 전압 Vcontrol4를 0[V]로 할 수 없어도, 0.2[V]로 하면, 게이트 바이어스VGB5를 0[V]에 가깝게 할 수 있기 때문에, E형 MESFET(95)에 흐르는 드레인 전류를 수십μA이하로 할 수 있으며 소비 전력의 감소화를 도모할 수 있다.

또한, 도 2에 나타내는 증폭 회로에서는, 포화 출력 동작시, E형 MESFET(59)의 게이트에 흐르는 전류IGG는, D형 MESFET의 경우에 비하여 2배로부터 3배 가깝게 되는 것이 판명하였다. 예컨대, E형 MESFET(59)가 3W클래스의 E형 MESFET인 경우, 게이트 전류IGG에는 10∼20mA 인 것으로 판명되었다.

따라서, 또한, 도 2에 나타내는 증폭 회로에 있어서는, 활성 상태시, 게이트전류IGG4에 의한 저항(63)의 전압 강하로, 게이트 바이어스VGB4가 저하하고, 출력을 감소시키는 방향으로 디바이스가 움직이는 부적합함이 있는 것이 판명되었다.

여기에, 저항(63,64)의 저항치를 충분히 낮게 설정할 경우에는, 게이트 전류IGG4가 크더라도, 게이트 바이어스VGB4의 저하를 억제할 수 있지만, 저항(63,64)의 저항치를 너무 낮게 하면, 게이트 바이어스원의 전류 공급 능력의 관계로, 저항(63,64)에 대하여 충분한 전류를 공급할 수 없으며, 비록, 게이트 바이어스원의 전류 공급 능력을 크게할 수 있다고 하여도, 게이트 바이어스 VGB4를 건 상태에 있어서, 저항(63,64)에 흐르는 전류가 커져 버리고 소비 전류의 감소화를 도모할 수 없게 되어 버린다.

이것에 대하여, 본 발명의 증폭 회로의 실시예의 제7 형태에 의하면, 저항(101,102)의 저항치를 작게 하고, 활성 상태시, 저항(101,102)에 큰 전류가 흐르도록 하여, E형 MESFET(95)의 게이트에 흘러 들어가는 전류에 의해 게이트 바이어스 VGB5가 저하하지 않도록 하더라도, 비활성 상태시에는 게이트 바이어스 제어 전압 Vcontrol4=0.2[V]로 함으로써, 저항(101,102)에 흐르는 전류를 작게 할 수 있기 때문에 소비 전력의 감소화를 도모할 수 있다.

그래서, 예컨대, 도 2에 나타내는 증폭 회로를 휴대 전화기의 송신 회로부의 전력 증폭기에 사용할 경우에 있어서, 게이트 바이어스원 전압 입력 단자(62)에 대하여 게이트 바이어스원 전압 VGG4를 대신해서 송신 출력을 제어하는 자동·전력·제어전압 Vapc를 입력하도록 구성하는 경우를 검토한다.

통상, 자동·전력·제어전압 Vapc의 가변 범위는 0.2∼2.5[V]이고, 오토·파워·제어전류Iapc의 상한치는 5[mA] 정도이다.

그래서, 자동·전력·제어 전압 Vapc=2.5[V]인 경우, E형 MESFET(59)의 동작시에 게이트·소스간에 인가되는 전압은 0.5[V] 정도로 가정하면, 저항(63)의 저항치:저항(64)의 저항치=4:1로 할 필요가 있다.

여기에, 저항(63)의 저항치+저항(64)의 저항치의 최소치는, Vapc-max/Iapc -max=2.5[V]/5×l0^-3[A]=500[Ω]이 되기 때문에, 저항(63)의 저항치+저항(64)의 저항치>500[Ω]이 되고, 저항(63)의 저항치>400[Ω]이 된다.

그래서, E형 MESFBT(59)의 게이트·소스간 전압의 변동 허용치를, 예컨대, 0.1[V]로 하면, E형 MESFET(59)의 게이트에 흐르는 전류IGG4는, 저항(63)의 저항치×IGG4<0.1[V]로부터, IGG4<0.1[V]/400[Ω]=0.25[mA]가 된다.

이것으로부터, E형 MESFET(59)의 게이트에 흐르는 전류IGG4가 0.5[mA] 이상이면, E형 MESFET(59)의 게이트·소스간 전압의 변동 허용치가 0.1[V]를 초과하기때문에, 본 발명의 증폭 회로의 실시예의 제7 형태의 구성이 필요해진다.

이상과 같이, 본 발명의 증폭 회로의 실시예의 제7 형태에 의하면, MESFET로서, E형 MESFET만을 사용하는 것으로부터, 드레인 전압 VDD5, 게이트 바이어스원 전압 VGG5 및 게이트 바이어스 제어 전압 Vcontrol4로서 정전압을 필요로 하고, 부전압을 필요로 하지 않기 때문에, 정전원 설치만으로 충분하며, 부전원을 설치할 필요가 없다.

또한, 활성 상태시에는, 게이트 바이어스 제어 전압 Vcontrol4를 변화시킴으로써, E형 MESFET(95)의 게이트 바이어스VGB5를 변화시키고, 이득을 제어할 수 있다.

또한, 비활성 상태시에는, 게이트 바이어스 제어 전압 Vcontrol4를 하한치로 내리고, E형 MESFET(95)의 게이트 바이어스 VGB5를 0[V] 가깝게 고정함으로써, E형 MESFET(95)에 드레인 전류가 흐르지 않도록 할 수 있기 때문에, 드레인 전압원과 드레인 전압 입력 단자(94)와의 사이에 드레인 전류를 차단하기 위한 스위치 소자(스위치·모듈)를 설치하지 않더라도 소비 전력의 감소화를 도모할 수 있다.

또한, 본 발명의 증폭 회로의 실시예의 제7 형태에 있어서는, E형 MESFET(l00)의 소스와 E형 MESFET(95)의 게이트와의 사이에 저항(101)을 설치하여 있지만, 이 저항(101)은 설치하지 않도록 할 수 있다.

본 발명의 다단 증폭 회로의 실시예의 제1 형태는 도 10∼도 12에 도시된다.

도 10은 본 발명의 다단 증폭 회로의 실시예의 제1 형태를 나타내는 회로도이고, 본 발명의 다단 증폭 회로의 실시예의 제1 형태는 본 발명을 휴대 전화기의 송신회로부의 전력 증폭기에 적용한 경우의 일예이다.

도 10 중,106은 입력 신호(고주파 신호)IN이 입력되는 신호 입력 단자, 107은 출력 신호(고주파신 호)OUT가 출력되는 출력 단자, 108은 직류 저지용의 용량 소자, 109,110,111은 증폭 회로, 112는 증폭 회로 109,110,111에 공급하여야 할 게이트 바이어스 제어 전압 Vcontrol5를 생성하는 게이트 바이어스 제어 전압 생성 회로이다.

여기에, 게이트 바이어스 제어용 전압 생성 회로(ll2)에 있어서, ll3은 휴대전화기의 제어 회로부(도시하지 않음)로부터 공급되는 출력 신호 OUT의 출력 레벨을 자동제어하는 제어 신호를 이루는 자동·전력·제어 전압 Vapc가 입력되는 자동·전력·제어 전압 입력 단자이다.

또한, 114,115는 자동·전력·제어 전압 Vapc을 분압하는 저항이고, 저항(ll 4,115)의 접속 노드(116)에 게이트 바이어스 제어 전압 Vcontrol5를 얻도록 되어 있다. 또한, ll7은 게이트 바이어스 제어 전압선이다.

또한, 증폭 회로(109)에 있어서, ll8은 정의 드레인 전압 VDD6이 입력되는 드레인 전압 입력 단자, ll9는 증폭 소자를 이루는 E형 MESFET, 120은 E형 MESFET(ll9)의 드레인 전압을 제어하는 E형 MESFET, 121은 직류 저지용의 용량 소자, 122는 인덕턴스 소자이다.

여기에, E형 MESFET(119)는 게이트를 용량 소자(108)를 통해 신호 입력 단자(106)에 접속하고, 드레인을 인덕턴스 소자(122)를 통해 E형 MESFET(l20)의 소스에 접속하는 동시에 용량 소자(121)의 일단에 접속되고, 소스가 접지되어 있으며, E형 MESFET(l20)는 드레인을 드레인 전압 입력 단자(l18)에 접속하고 있다.

또한,123은 E형 MESFET(ll9,120)의 게이트에 정의 게이트 바이어스VGB6A,VGB6B를 공급하는 게이트 바이어스 회로이고, 124,125,126은 게이트 바이어스 제어전압 Vcontrol5를 분압하는 저항이다.

저항(124,125,126)은 게이트 바이어스 제어 전압선(117)과 접지와의 사이에 직렬로 접속되고, 저항(124,125)의 접속 노드(127)는 E형 MESFET(120)의 게이트에 접속되며, 저항(125,126)의 접속 노드(128)는 E형 MESFET(ll9)의 게이트에 접속된다.

또한, 증폭 회로(ll0)에 있어서, 129는 정의 드레인 전압 VDD6가 입력되는 드레인 전압 입력 단자, 130은 증폭 소자를 이루는 E형 MESFET, 131은 직류 저지용의 용량 소자이다.

그래서, E형 MESFET(l30)는 게이트를 용량 소자(121)의 타단에 접속하고, 드레인을 드레인 전압 입력 단자(129) 및 용량 소자(131)의 일단에 접속하고, 소스가 접지되어 있다.

또한, 132는 E형 MESFET(l30)의 게이트에 정의 게이트 바이어스VGB6C를 공급하는 게이트 바이어스 회로이고, 133은 정의 게이트 바이어스원 전압 VGG6이 입력되는 게이트 바이어스원 전압 입력 단자이다.

또한, 134는 게이트 바이어스VGB6C를 제어하기 위한 E형 MESFET, 135,136은 저항이다.

여기에, E형 MESFET(l34)는 드레인을 게이트 바이어스원 전압 입력 단자(133)에 접속하고, 게이트를 저항(138)을 통해 게이트 바이어스 전압선(117)에 접속하고 있다.

또한, 저항(138)은 E형 MESFET(119)에 의해 증폭된 신호가 용량 소자(121), 저항(135) 및 E형 MESFET(l34)의 소스·게이트 사이를 통해 증폭 회로(109)에 귀환된 경우에 발진을 일으킬 경우를 생각할 수 있기 때문에, E형 MESFET(l34)의 게이트에 출력되는 신호를 감쇠시켜서 발진의 방지를 도모하기 위한 것이다.

또한, 저항(135,136)은 E형 MESFET(l34)의 소스와 접지와의 사이에 직렬로 접속되어 있고, 저항(135,136)의 접속 노드(137)는 E형 MESFET(l30)의 게이트에 접속되어 있다.

또한, 증폭 회로(1ll)에 있어서, 139는 정의 드레인 전압 VDD6이 입력되는 드레인 전압 입력 단자, 140은 증폭 소자를 이루는 E형 MESFET, 141은 직류 저지용의 용량 소자이다.

여기에, E형 MESFET(140)는 게이트를 용량 소자(131)의 타단에 접속하고, 드레인을 드레인 전압 입력 단자(139)에 접속하는 동시에 용량 소자(14l)를 통해 신호 출력 단자(107)에 접속하고, 소스가 접지되어 있다.

또한, 142는 E형 MESFET(140)의 게이트에 정의 게이트 바이어스 VGB6D를 공급하는 게이트 바이어스 회로이고, 143은 정의 게이트 바이어스원 전압 VGG6이 입력되는 게이트 바이어스원 전압 입력 단자이다.

또한, 144는 게이트 바이어스 VGB6D를 제어하기 위한 E형 MESFET, 145,146은 저항이다.

여기에, E형 MESFET(144)는 드레인을 게이트 바이어스원 전압 입력 단자(143)에 접속하고, 게이트를 저항(147)을 통해 게이트 바이어스 전압선(117)에접속하고 있다.

또한, 저항(147)은 E형 MESFET(130)에 의해 증폭된 신호가 용량 소자(131), 저항(145) 및 E형 MESFET(144)의 소스·게이트 사이를 통해 증폭 회로(109,110)에 귀환된 경우에 발진을 일으킬 경우를 생각할 수 있기 때문에, E형 MESFET(144)의 게이트에 출력되는 신호를 감쇠시켜서 발진의 방지를 도모하기 위한 것이다.

또한, 저항(145,146)은 E형 MESFET(l44)의 소스와 접지와의 사이에 직렬 접속되어 있고, 저항(145,146)의 접속 노드(148)는 E형 MESFET(l40)의 게이트에 접속되어 있다.

또한, 초단째 증폭 회로(109)는 도 1에 나타내는 본 발명의 증폭 회로의 실시예의 제2 형태와 동일한 회로 구성으로 되어 있고, 2단째, 3단째의 증폭 회로(110,111)는 도 9에 나타내는 본 발명의 증폭 회로의 제7 형태와 동일한 회로 구성으로 되어 있다.

이와 같이 구성된 본 발명의 다단 증폭 회로의 실시예의 제1 형태에 있어서는, 송신시에는 자동·전력·제어 전압 Vapc로서, 휴대 전화기와 기지국과의 거리의 관계로 결정되는 송신 출력을 얻기 위해 필요한 전압이 공급된다.

도 11은 본 발명의 다단 증폭 회로의 실시예의 제1 형태에서 증폭 회로(109,110,lll)의 출력 레벨의 변화폭을 설명하기 위한 도면이고, 횡축에 증폭 회로(109,110,ll1)의 출력단의 위치, 종축에 출력 레벨을 나타내고 있다.

도 ll 에서, 화살표(151)는 증폭 회로(109)의 출력 레벨의 가변폭, 화살표(152)는 증폭 회로(ll0)의 출력 레벨의 가변폭, 화살표(153)는 증폭회로(lll)의 출력 레벨의 가변폭, 즉, 출력 신호OUT의 레벨의 가변폭을 나타내고 있다.

그런데, 휴대 전화기에 있어서는, 기지국이 가까운 경우에는, 그 거리에 따라서 송신 출력을 내리지 않으면, 기지국의 수신 신호에 왜곡이 생긴다. 그래서, 이러한 경우, 기지국에서 휴대 전화기에 대하여 송신 출력을 내리는 명령이 송신되고, 이것에 대응하여, 자동·전력·제어 전압 Vapc이 변화하지만, 송신 출력의 가변폭으로서는 60[dBc]이 필요로 되고 있다.

여기에, 2단째, 3단째의 증폭 회로(110,111)를 도 10에 도시된 바와 같이 구성할 경우, 출력신호OUT의 레벨의 가변폭을 60[dBc]로 하기 위해서는, 초단의 증폭회로(109)의 출력 레벨의 가변폭을 크게 30[dBc]로 하지 않으면 안되지만, 초단의 증폭 회로(109)는 도 1에 나타내는 본 발명의 증폭 회로의 실시예의 제2 형태와 동일한 회로 구성으로 되어 있기 때문에, 출력 레벨을 30[dBc] 이상으로 가변시킬 수 있으며, 입력 신호IN을 크게 감쇠시키고 싶은 경우에 이것을 할 수 있다.

이것에 대하여, 초단의 증폭 회로(109)를 예컨대, 도 2에 도시된 바와 같이 구성할 것을 생각할 수 있지만, 도 2에 나타내는 증폭 회로의 입출력 특성은 도 12에 도시된 바와 같이 된다.

도 12 에서, 실선(155)은 E형 MESFET(59)의 게이트 바이어스 VGB4=0.4[V]인 경우, 점선(156)은 E형 MESFET(59)의 게이트 바이어스 VGB4=0.0[V]인 경우를 나타내고 있다.

이와 같이, 도 2에 나타내는 증폭 회로에 있어서는, 입력 레벨Pin을 포화 레벨로부터 20dB감소시켰다고 해도, 게이트 바이어스 VGB4에 의한 출력 레벨 Pout의 변화폭으로서 20[dBc] 정도밖에 얻을 수 없으며, 입력 신호IN 을 크게 감쇠시키고 싶은 경우에 이것을 행할 수 없다.

이 경우, 입력 레벨 Pin을 가변시킬 수 있는 구성으로 할 경우에는, 출력 레벨 Pout의 가변폭을 20[dBc]보다도 크게 할 수 있지만, 휴대 전화기에 있어서는 구성을 간략화하여, 가격의 감소화를 도모하기 위해서, 전력 증폭기의 입력 레벨 Pin은 가변으로 되지않고, 고정일 경우가 많고, 따라서, 도 2에 나타내는 증폭 회로는 초단의 증폭 회로(109)로서 사용하는데 적합하지 않다.

또한, 본 발명의 다단 증폭 회로의 실시예의 제1 형태에 있어서는, 수신시 및 대기시에는 자동·전력·제어 전압 Vapc로서, 0.2[V]가 공급된다.

이 결과, 증폭 회로(109)에 있어서는, E형 MESFET(l20)의 게이트 바이어스 VGB6B가 내려가고, E형 MESFET(l19)의 드레인 전압을 0[V]로 할 수 있는 동시에, E 형 MESFET(119)의 게이트 바이어스 VGB6A도 0[V] 가깝게 내릴 수 있기 때문에, E형 MESFET(119)에 드레인 전류가 흐르지 않은 상태로 할 수 있다.

또한, 증폭 회로(ll0)에 있어서는, E형 MESFET(l34)의 게이트 전압이 내려가고, E형 MESFET(l30)의 게이트 바이어스 VGB6C를 0[V]에 가까운 전압으로 할 수 있기때문에, E형 MESFET(l30)에 흐르는 드레인 전류를 극히 작게 할 수 있다.

또한, 증폭 회로(1ll)에서는, E형 MESFET(l44)의 게이트 전압이 내려가고, E형 MESFET(l40)의 게이트 바이어스 VGB6D를 0[V]에 가까운 전압으로 할 수 있기 때문에, E형 MESFET(l40)에 흐르는 드레인 전류를 극히 작게 할 수 있다.

이와 같이, 본 발명의 다단 증폭 회로의 실시예의 제1 형태에 의하면, MESFET로서 E형 MESFET만을 사용하고 있기 때문에, 드레인 전압 VDD6, 게이트 바이어스원 전압 VGG6 및 자동·전력·제어 전압 Vapc로서 정전압을 필요로 하고, 부전압을 필요로 하지 않기 때문에, 정전원 설치만으로 충분하며, 부전원을 설치할 필요가 없다. 따라서, 휴대 전화기의 가격의 감소화와 소형화를 도모할 수 있다.

또한, 초단의 증폭 회로(109)를 도 2에 나타내는 본 발명의 증폭 회로의 실시예의 제2 형태와 동일한 회로 구성으로 하고 있기 때문에, 초단의 증폭 회로(109)의 출력 레벨의 가변폭을 30[dBc]이상으로 할 수 있으며, 이 결과, 최종단의 증폭 회로(111)의 출력 레벨의 가변폭을 60[dBc]로 할 수 있다. 따라서, 휴대 전화기에 요청되는 송신출력의 가변폭을 만족시킬 수 있다.

또한, 2단째의 증폭 회로(ll0)를 도 9에 나타내는 본 발명의 증폭 회로의 제7 형태와 동일한 회로 구성으로 하고 있기 때문에, 저항(135,136)의 저항치를 작게하여, 송신시, 저항(135,136)에 큰 전류를 흘리도록 하여, E형 MESFET(130)의 게이트에 흘러 들어가는 전류에 의해 게이트 바이어스 VGB6C가 저하하지 않도록 하여도, 수신시 및 대기시에는 E형 MESFET(l34)에 의해서 저항(135,136)에 흐르는 전류를 작게 할 수 있다. 따라서, 소비 전력의 감소화를 도모할 수 있다.

또한, 3단째의 증폭 회로(lll)를 도 9에 나타내는 본 발명의 증폭 회로의 제7 형태와 동일한 회로 구성으로 하고 있기 때문에, 저항(145,146)의 저항치를 작게 하고, 송신시, 저항(145,146)에 큰 전류를 흘리도록 하여, E형 MESFET(l40)의 게이트에 흘러 들어가는 전류에 의해 게이트 바이어스 VGB6D가 저하하지 않도록 하여도, 수신시 및 대기시에는 E형 MESFET(l44)에 의해서 저항(145,146)에 흐르는 전류를 작게 할 수 있다. 따라서, 소비 전력의 감소화를 도모할 수 있다.

또한, 수신시 및 대기시에는, E형 MESFET(119)에 드레인 전류가 흐르지 않도록 하는 동시에, E형 MESFET(l30,140)에 흐르는 드레인 전류를 극히 작게 할 수 있기 때문에, 이 점에서도 소비 전력의 감소화를 도모할 수 있다.

또한, 동일하게, 수신시 및 대기시에는 E형 MESFET(ll9)에 드레인 전류가 흐르지 않도록 하는 동시에, E형 MESFET(130,140)에 흐르는 드레인 전류를 극히 작게 할 수 있기 때문에, E형 MESFET(l19,130,140)에 공급하는 드레인 전류를 수신시 및 대기시에 차단하기 위한 스위치·모듈을 필요로 하지 않으며, 이 점에서도 휴대 전화기의 가격의 감소화와 소형화를 도모할 수 있다.

또한, 본 발명의 다단 증폭 회로의 실시예의 제1 형태에 있어서는, 증폭 회로(109)를 본 발명의 증폭 회로의 제2 형태와 동일하게 구성한 경우에 대하여 설명하였지만, 이 대신에 증폭 회로(109)를 본 발명의 증폭 회로의 실시예의 제1 형태, 제3 형태, 제4 형태, 제5 형태 또는 제6 형태와 동일한 회로 구성으로 할 수도 있다.

또한, 본 발명의 다단 증폭 회로의 실시예의 제1 형태에 있어서는, 자동·전력·제어 전압 입력 단자(ll3)와 접지와의 사이에 저항(114,115)을 직렬로 접속하고 있지만, 저항(ll4,115)을 설치하지 않고, 자동·전력·제어 전압 입력 단자(ll3)를 게이트 바이어스 제어 전압선(117)에 직접 접속하도록 구성할 수도 있다.

또한, 본 발명의 다단 증폭 회로의 실시예의 제1 형태에 있어서는, 게이트 바이어스 제어 전압선(117)과 E형 MESFET(l20)의 게이트와의 사이에 저항(124)을 설치하고 있지만, 이 저항(124)을 설치하지 않도록 구성할 수도 있다.

또한, 본 발명의 다단 증폭 회로의 실시예의 제1 형태에 있어서는, E형 MESFELT(134)의 소스와 E형 MESFET(l30)의 게이트와의 사이에 저항(135)을 설치하는 동시에, E형 MESFET(l44)의 소스와 E형 MESFET(140)의 게이트와의 사이에 저항(145)을 설치하고 있지만, 이들 저항(135,145)을 설치하지 않도록 구성할 수도 있다.

또한, 본 발명의 다단 증폭 회로의 실시예의 제1 형태에 있어서는, E형 MESFET(134,144)의 게이트와 게이트 바이어스 제어 전압선(117)과의 사이에 발진 방지용의 저항(138,147)을 설치하고 있지만, 이들 저항(138,147)을 설치하지 않도록 구성할 수도 있다.

본 발명 중, 제1∼제14의 발명(청구범위 제1∼14항 기재의 증폭 회로)에 의하면, FET로서, E형 FET만을 사용하고 있기 때문에, 정전원 설치만으로 충분하며 부전원을 설치할 필요가 없다.

또한, 제2 FET에 의해서 제1 FET의 드레인 전압을 0[V] 내지 0[V] 부근에까지 내리는 것이 가능하기 때문에, 이득의 가변폭을 크게하고 입력 신호를 크게 감쇠시키고 싶은 경우에 이것을 할 수 있다.

또한, 특히, 제2 발명(청구범위 제2항 기재의 증폭 회로)에 의하면, 제1 FET의 드레인 전압을 내릴 경우, 제1 FET의 게이트 바이어스도 내리도록 할 경우에는 이득의 가변폭을 제1 발명보다도 크게 할 수 있다.

또한, 특히, 제3 발명(청구범위 제3항 기재의 증폭 회로)에 의하면, 제1, 제2 FET에 대하여 게이트 바이어스를 공급하는 게이트 바이어스 회로의 구성을 간략화하여 이득의 가변폭을 제1 발명보다도 크게 할 수 있다.

또한, 특히, 제4 발명(청구범위 제4항 기재의 증폭 회로)에 의하면, 제1 FET의 드레인 전압을 제4 발명의 경우보다도 용이하게 0[V] 내지 0[V]에 가까운 값으로 할 수 있다.

또한, 특히, 제5 발명(청구범위 제5항 기재의 증폭 회로)에 의하면, 제어신호의 하한치를 0[V]로 할 수 없는 경우에 있어서도, 제1 FET의 게이트 바이어스의 하한치로서, 제4, 제5 발명의 경우보다도 0[V]에 가까운 값을 얻을 수 있다.

또한, 특히, 제6 발명(청구범위 제6항 기재의 증폭 회로)에 의하면, 제1 FET에 의해 증폭된 신호가 제2 FET를 통해 드레인 전압원측에 누설되는 것을 방지하고, 제1 FET에 의해 증폭된 신호를 효율좋게 다음 단 회로에 전달할 수 있다.

또한, 특히, 제7 발명(청구범위 제7항 기재의 증폭 회로)에 의하면, 제1 FET에 의해서 증폭하고 싶은 신호보다도 낮은 주파수의 신호 및 드레인 전압원측에서 입력되는 잡음이 다음 단 회로에 전달되는 것을 막을 수 있다.

또한, 특히, 제8 발명(청구범위 제8항 기재의 증폭 회로)에 의하면, 제1 FET에서 증폭하고 싶은 신호 이외의 주파수의 신호가 다음 단회로에 전달되지 않도록 하여 선택도의 향상을 도모할 수 있다.

또한, 특히, 제9 발명(청구범위 제9항 기재의 증폭 회로)에 의하면, 제어신호의 하한치를 0[V]로 할 수 없는 경우에 있어서도, 제1 FET의 게이트 바이어스의 하한치로서, 제4, 제5 발명의 경우보다도 0[V]에 가까운 값을 얻을 수 있다.

또한, 특히, 제10 발명(청구범위 제10항 기재의 증폭 회로)에 의하면, 제어 신호의 하한치를 0[V]로 할 수 없는 경우에 있어서도, 제1 FET의 게이트 바이어스의 하한치로서, 제9 발명보다도 0[V]에 가까운 값을 얻을 수 있다.

또한, 특히, 제12 발명(청구범위 제12항 기재의 증폭 회로)에 의하면, 제어 신호의 하한치를 0[V]로 할 수 없는 경우에 있어서도, 제1 FET의 게이트 바이어스의 하한치로서, 제4, 제5 발명의 경우보다도 0[V]에 가까운 값을 얻을 수 있다.

또한, 특히, 제13 발명(청구범위 제13항 기재의 증폭 회로)에 의하면, 제어 신호의 하한치를 0[V]로 할 수 없는 경우에 있어서도, 제1 FET의 게이트 바이어스의 하한치로서, 제12 발명의 경우보다도 0[V]에 가까운 값을 얻을 수 있다.

또한, 제15, 제16 발명(청구범위 제15,16항 기재의 증폭 회로)에 의하면, FET로서, E형 FET만을 사용하고 있기 때문에, 정전원 설치만으로 충분하며 부전원을 설치할 필요가 없다.

또한, 저항 소자의 저항치를 작게 하고, 활성 상태시, 저항 소자에 큰 전류가 흐르게 하여, 제1 FET의 게이트에 유입되는 전류에 의해 제1 FET의 게이트 바이어스가 저하하며, 출력 신호의 출력 레벨이 내려 가지 않도록 하더라도, 비활성 상태시에는 제어 신호의 레벨을 0[V]로 할 수 없는 경우에 있어서도, 제2 FET에 의해 저항 소자에 흐르는 전류를 작게 하여, 제1 FET의 게이트 바이어스를 0[V]에 가깝게 할 수 있으며, 제1 FET의 드레인 전류를 작게 할 수 있기 때문에 소비 전력의 감소화를 도모할 수 있다.

또한, 특히, 제16 발명(청구범위 제16항 기재의 증폭 회로)에 의하면, 비활성 상태시, 제1 FET의 게이트 바이어스를 제15 발명의 경우보다도 0[V]에 가깝게 할 수 있으며, 제15 발명의 경우보다도 소비 전력의 감소화를 도모할 수 있다.

또한, 제17∼제24 발명(청구범위 제17∼24항 기재의 다단 증폭 회로)에 의하면, 전단 증폭 회로는 FET으로서 E형 FET만을 사용하고 있기 때문에, 후단 증폭 회로도 FET로서 E형 FET만을 사용할 경우에는, 정전류만을 설치하면 충분하며 부전원을 설치할 필요가 없다.

또한, 제2 FET에 의해서 제1 FET의 드레인 전압을 0[V] 내지 0[V] 부근에까지 내리는 것이 가능하기 때문에, 전단 증폭 회로의 이득의 가변폭을 크게하여, 전단 증폭 회로에서 입력 신호를 크게 감쇠시키고 싶은 경우에 이것을 할 수 있다.

또한, 특히, 제21 발명(청구범위 제21항 기재의 다단 증폭 회로)에 의하면, 전단 증폭 회로에서 후단 증폭 회로에 입력된 신호가 전단 증폭 회로에 귀환되는 것에 의한 발진의 방지를 도모할 수 있다.

또한, 특히, 제22 발명(청구범위 제22항 기재의 다단 증폭 회로)에 의하면, 제1 FET에 의해 증폭된 신호가 제2 FET를 통해 드레인 전압원측으로 누설되는 것을 방지하여, 제1 FET에 의해 증폭된 신호를 효율 좋게 후단 증폭 회로에 전달할 수 있다.

또한, 특히, 제23 발명(청구범위 제23항 기재의 다단 증폭 회로)에 의하면,제1 FET에 의해서 증폭하고 싶은 신호보다도 낮은 신호 및 드레인 전압원측에서 입력되는 잡음이 후단 증폭 회로에 전달되는 것을 막을 수 있다.

또한, 특히, 제24 발명(청구범위 제24항 기재의 다단 증폭 회로)에 의하면, 제1 FET에서 증폭하고 싶은 신호 이외의 주파수의 신호가 후단 증폭 회로에 전달되지 않도록 하여 선택도의 향상을 도모할 수 있다.

또한, 제25∼제29의 발명(청구범위 제25∼29항 기재의 다단 증폭 회로)에 의하면, 후단 증폭 회로는 FET로서 E형 FET만을 사용하고 있기 때문에, 전단 증폭 회로도 FET로서 E형 FET만을 사용할 경우에는 정전원 설치만으로 충분하며 부전원을 설치할 필요가 없다.

또한, 저항 소자의 저항치를 작게 하여, 활성 상태시, 저항 소자에 큰 전류가 흐르게 하여, 제1 FET의 게이트에 유입되는 전류에 의해 제1 FET의 게이트 바이어스가 저하하고, 출력 신호의 출력 레벨이 내려 가지 않도록 하더라도, 비활성 상태시에는, 제어 신호의 레벨을 0[V]로 할 수 없는 경우에 있어서도, 제2 FET에 의해 저항 소자에 흐르는 전류를 작게 하여, 제1 FET의 게이트 바이어스를 0[V]에 가깝게 할 수 있으며, 제1 FET의 드레인 전류를 작게 할 수 있기 때문에, 소비 전력의 감소화를 도모할 수 있다.

또한, 특히, 제29 발명(청구범위 제29항 기재의 다단 증폭 회로)에 의하면, 전단 증폭 회로에서 후단 증폭 회로에 입력된 신호가 전단 증폭 회로에 귀환되는 것에 의한 발진의 방지를 도모할 수 있다.

또한, 제30∼제36 발명(청구범위 제30∼36항 기재의 다단 증폭 회로)에의하면, FET로서, E형 FET만을 사용하고 있기 때문에, 정전원 설치만으로 충분하며 부전원을 설치할 필요가 없다.

또한, 후단 증폭 회로에서는, 저항 소자의 저항치를 작게 하고, 활성 상태시, 저항 소자에 큰 전류가 흐르게 하여, 제3 FET의 게이트에 유입되는 전류에 의해 제1 FET의 게이트 바이어스가 저하하고, 출력 신호의 출력 레벨이 내려 가지 않도록 하더라도, 비활성 상태시에는, 제어 신호의 레벨을 0[V]로 할 수 없는 경우에 있어서도, 제4 FET에 의해 저항 소자에 흐르는 전류를 작게 하여, 제3 FET의 게이트 바이어스를 0[V]에 가깝게 할 수 있으며, 제3 FET의 드레인 전류를 작게 할 수 있기 때문에 소비 전력의 감소화를 도모할 수 있다.

또한, 특히, 제33 발명(청구범위 제33항 기재의 다단 증폭 회로)에 의하면, 전단 증폭 회로로부터 후단 증폭 회로에 입력된 신호가 전단 증폭 회로에 귀환되는 것에 의한 발진의 방지를 도모할 수 있다.

또한, 특히, 제34 발명(청구범위 제34항 기재의 다단 증폭 회로)에 의하면, 제1 FET에 의해 증폭된 신호가 제2 FET를 통해 드레인 전압원측에 누설되는 것을 방지하며, 제1 FET에 의해 증폭된 신호를 효율좋게 후단 증폭 회로에 전달할 수 있다.

또한, 특히, 제35 발명(청구범위 제35항 기재의 다단 증폭 회로)에 의하면,제1 FET에 의해서 증폭하고 싶은 신호보다도 낮은 주파수의 신호 및 드레인 전압원측에서 입력되는 잡음이 후단 증폭 회로에 전달되는 것을 막을 수 있다.

또한, 특히, 제36 발명(청구범위 제36항 기재의 다단 증폭 회로)에 의하면, 제1 FET에서 증폭하고 싶은 신호 이외의 주파수의 신호가 후단 증폭 회로에 전달되지 않도록 하여 선택도의 향상을 도모할 수 있다.

또한, 특히, 제38 발명(청구범위 제38항 기재의 증폭 회로 또는 다단 증폭 회로)에 의하면, 저잡음, 고효율의 증폭 회로 또는 다단 증폭 회로를 구성할 수 있다.

Claims

입력 신호와 게이트 바이어스 전압이 공급되는 게이트, 증폭된 출력 신호를 출력하는 드레인 및 직류로 접지에 접속된 소스를 갖는 E형 제1 FET와;

드레인 전압원에 접속된 드레인, 상기 제1 FET의 드레인에 접속된 소스 및 상기 드레인 전압원과 별도로 상기 제1 FET에 공급되는 드레인 전압을 제어하는 제어 신호(게이트 바이어스 제어 전압)가 공급되는 게이트를 갖는 E형 제2 FET를 구비하고,

상기 제1 FET의 게이트 바이어스 전압의 증감은 상기 제어 신호에 의해 제어되고,

상기 제1 및 2 FETs에 공급된 전원은 모두 정전압원으로부터 공급되는 것을 특징으로 하는 증폭 회로.
제1항에 있어서, 상기 제2 FET의 게이트에 공급되는 상기 제어 신호는 상기 제1 FET의 게이트 바이어스로서 공급되는 것을 특징으로 하는 증폭 회로.
제2항에 있어서, 상기 제어 신호를 저항 분할한 전위가 상기 제1 FET의 게이트 바이어스로서 공급되는 것을 특징으로 하는 증폭 회로.
제3항에 있어서, 상기 제어 신호는 저항을 통해 상기 제2 FET의 게이트에 공급되는 것을 특징으로 하는 증폭 회로.
제1항에 있어서, 상기 제2 FET의 소스는 인덕턴스 소자를 통해 상기 제1 FET의 드레인에 접속되는 것을 특징으로 하는 증폭 회로.
제5항에 있어서, 상기 제2 FET의 소스는 용량 소자를 통해 접지되는 것을 특징으로 하는 증폭 회로.
제1항에 있어서, 상기 제2 FET의 소스는 상기 제1 FET에 의해 증폭하려고 하는 신호에 공진하는 병렬 공진 회로를 통해 상기 제1 FET의 드레인에 접속되는 것을 특징으로 하는 증폭 회로.
제1항에 있어서, 드레인이 상기 제1 FET의 게이트 바이어스원에 접속되고, 게이트에 상기 제어 신호가 공급되는 E형 제3 FET의 소스 출력이 상기 제1 FET의 게이트 바이어스로서 공급되는 것을 특징으로 하는 증폭 회로.
제8항에 있어서, 상기 제3 FET의 소스 출력을 저항 분할한 전위가 상기 제1 FET의 게이트 바이어스로서 공급되는 것을 특징으로 하는 증폭 회로.
제9항에 있어서, 상기 제어 신호는 저항을 통해 상기 제2 FET의 게이트에 공급되는 것을 특징으로 하는 증폭 회로.
제1항에 있어서, 드레인이 상기 제1 FET의 게이트 바이어스원에 접속되고, 게이트에 상기 제어 신호가 공급되는 E형 제3 FET의 소스 출력이 상기 제1 FET의 게이트 바이어스 및 상기 제2 FET의 게이트 입력으로서 공급되는 것을 특징으로 하는 증폭 회로.
제11항에 있어서, 상기 제3 FET의 소스 출력을 저항 분할한 전위가 상기 제 1 FET의 게이트 바이어스로서 공급되는 것을 특징으로 하는 증폭 회로.
제12항에 있어서, 상기 제3 FET의 소스 출력이 저항을 통해 상기 제2 FET의 게이트에 공급되는 것을 특징으로 하는 증폭 회로.
게이트로부터 소스 쪽으로 향하는 전류 경로를 가지며, 게이트에 입력 신호 및 게이트 바이어스가 공급되며, 상기 입력 신호를 증폭하여 드레인으로부터 출력하는 E형 제1 FET와;

드레인이 상기 제1 FET의 게이트 바이어스 공급원에 접속되고, 게이트에 공급되는 제어 신호에 의해서 제어되는 소스 출력을 상기 제1 FET의 게이트 바이어스로서 공급하는 E형 제2 FET와;

일단이 상기 제2 FET의 소스와 상기 제1 FET의 게이트와의 접속 노드에 접속되고, 타단이 접지측에 접속되는 저항 소자를 구비하며,

상기 제 1 FET 및 2 FET에 공급되는 게이트 바이어스는 모두 정전압원으로부터 공급되는 것을 특징으로 하는 증폭 회로.
제14항에 있어서, 상기 제2 FET의 소스 출력을 저항 분할한 전위가 게이트 바이어스로서 상기 제 1 FET의 게이트에 공급되는 것을 특징으로 하는 증폭 회로.
입력 신호 및 게이트 바이어스 전압이 공급되는 게이트, 증폭된 출력 신호를 출력하는 드레인, 및 직류로 접지에 접속된 소스를 갖는 E형 제1 FET와, 드레인 전압원에 접속된 드레인, 상기 제1 FET의 드레인에 접속된 소스 및 상기 제1 FET에 공급하는 드레인 전압을 제어하는 상기 드레인 전압원과 별도로 제어 신호가 공급되는 게이트를 갖는 E형 제2 FET를 구비하는 전단 증폭 회로와;

입력단에 상기 전단 증폭 회로의 출력이 공급되며, 그것을 증폭 출력하는 후단 증폭 회로를 구비하며,

상기 제 1 FET 및 2 FET에 공급되는 게이트 바이어스는 모두 정전압원으로부터 공급되는 것을 특징으로 하는 다단 증폭 회로.
제16항에 있어서, 상기 전단 증폭 회로와 후단 증폭 회로간에 용량 소자가 접속되는 것을 특징으로 하는 다단 증폭 회로.
제16항에 있어서, 상기 후단 증폭 회로에는 그 이득을 제어하는 제어 신호가 입력되는 것을 특징으로 하는 다단 증폭 회로.
제18항에 있어서, 상기 전단 증폭 회로의 제2 FET의 게이트에 입력되는 제어 신호 및 상기 후단 증폭 회로에 입력되는 제어 신호는 공통 신호인 것을 특징으로 하는 다단 증폭 회로.
제19항에 있어서, 상기 공통 신호가 입력되는 제2 FET의 게이트와 상기 후단 증폭 회로의 제어 신호의 입력단과의 사이에 임피던스 소자가 설치되어 이루어지는 것을 특징으로 하는 다단 증폭 회로.
제16항에 있어서, 상기 제2 FET의 소스는 인덕턴스 소자를 통해 상기 제1 FET의 드레인에 접속되는 것을 특징으로 하는 다단 증폭 회로.
제21항에 있어서, 상기 제2 FET의 소스는 용량 소자를 통해 접지되는 것을 특징으로 하는 다단 증폭 회로.
제16항에 있어서, 상기 제2 FET의 소스는 상기 제1 FET에 의해 증폭하려고 하는 신호에 공진하는 병렬 공진 회로를 통해 상기 제1 FET의 드레인에 접속되는 것을 특징으로 하는 다단 증폭 회로.
입력 신호를 증폭하는 전단 증폭 회로와;

게이트로부터 소스쪽으로의 전류 경로를 가지며, 게이트에 상기 전단 증폭 회로의 출력 및 게이트 바이어스가 공급되고, 상기 전단 증폭 회로의 출력을 증폭하여 드레인으로부터 출력하는 제1 FET와, 드레인이 상기 제1 FET의 게이트 바이어스 공급원에 접속되며, 게이트에 공급되는 제어 신호에 의해서 제어되는 소스 출력을 상기 제1 FET의 게이트 바이어스로서 공급하는 E형 제2 FET와, 일단이 상기 제2 FET의 소스와 상기 제1 FET의 게이트와의 접속 노드에 접속되며, 타단이 접지측에 접속되는 저항 소자를 구비하는 후단 증폭 회로를 구비하며,

상기 제 1 FET 및 2 FET에 공급되는 게이트 바이어스는 모두 정전압원으로부터 공급되는 것을 특징으로 하는 다단 증폭 회로.
제24항에 있어서, 상기 전단 증폭 회로와 상기 후단 증폭 회로간에 용량 소자가 접속되는 것을 특징으로 하는 다단 증폭 회로.
제24항에 있어서, 상기 전단 증폭 회로에는 그 이득을 제어하는 제어 신호가 입력되는 것을 특징으로 하는 다단 증폭 회로.
제26항에 있어서, 상기 전단 증폭 회로에 입력되는 제어 신호 및 상기 후단 증폭 회로의 제2 FET의 게이트에 입력되는 제어 신호는 공통 신호인 것을 특징으로하는 다단 증폭 회로.
제27항에 있어서, 상기 공통 신호가 입력되는 상기 전단 증폭 회로의 입력단 과 상기 후단 증폭 회로의 제2 FET의 게이트와의 사이에는 임피던스 소자가 설치되어 구성되는 것을 특징으로 하는 다단 증폭 회로.
게이트에 입력 신호 및 제1 게이트 바이어스가 공급되고, 상기 입력 신호를 증폭하여 드레인으로부터 출력하는 E형 제1 FET와, 드레인이 드레인 전압원에 접속되며, 소스가 상기 제1 FET의 드레인에 접속되고, 게이트에 공급되는 제어 신호에 의해, 상기 제1 FET에 공급되는 드레인 전압을 제어하는 E형 제2 FET를 구비하는 전단 증폭 회로와;

게이트로부터 소스쪽으로의 전류 경로를 가지며, 게이트에 상기 전단 증폭 회로의 출력 및 제2 게이트 바이어스가 공급되고, 상기 전단 증폭 회로의 출력을 증폭하여 드레인으로부터 출력하는 E형 제3 FET와, 드레인이 상기 제3 FET의 게이트 바이어스 공급원에 접속되며, 게이트에 공급되는 제어 신호에 의해서 제어되는 소스 출력을 상기 제2 게이트 바이어스로서 공급하는 E형 제4 FET와, 일단이 상기 제3 FET의 소스와 상기 제4 FET의 게이트와의 접속 노드에 접속되며, 타단이 접지측에 접속되는 저항 소자를 구비하는 후단 증폭 회로를 구비하며,

상기 제 1 FET 및 2 FET에 공급되는 게이트 바이어스는 모두 정전압원으로부터 공급되는 것을 특징으로 하는 다단 증폭 회로.
제29항에 있어서, 상기 전단 증폭 회로와 상기 후단 증폭 회로간에는 용량 소자가 접속되는 것을 특징으로 하는 다단 증폭 회로.
제29항에 있어서, 상기 전단 증폭 회로의 제2 FET의 게이트에 입력되는 제어 신호 및 상기 후단 증폭 회로의 제3 FET의 게이트에 입력되는 제어 신호는 공통 신호인 것을 특징으로 하는 다단 증폭 회로.
제31항에 있어서, 상기 공통 신호가 입력되는 상기 전단 증폭 회로의 제2 FET의 게이트와 상기 후단 증폭 회로의 제4 FET의 게이트와의 사이에는 임피던스 소자가 설치되어 이루어진 것을 특징으로 하는 다단 증폭 회로.
제29항에 있어서, 상기 제2 FET의 소스는 인덕턴스 소자를 통해 상기 제1 FET의 드레인에 접속되는 것을 특징으로 하는 다단 증폭 회로.
제33항에 있어서, 상기 제2 FET의 소스는 용량 소자를 통해 접지되는 것을 특징으로 하는 다단 증폭 회로.
제29항에 있어서, 상기 제2 FET의 소스는 상기 제1 FET에 의해 증폭하려고 하는 신호에 공진하는 병렬 공진 회로를 통해 상기 제1 FET의 드레인에 접속되는것을 특징으로 하는 다단 증폭 회로.
제1항 내지 제16항 중 어느 한 항에 따른 증폭 회로 또는 제18항 내지 제36 항중 어느 한 항에 따른 다단 증폭 회로에 있어서, 상기 FET는 MESFET인 것을 특징으로 하는 증폭 회로 또는 다단 증폭 회로.
제36항에 있어서, 상기 MESFET는 화합물 반도체를 사용한 MESFET인 것을 특징으로 하는 증폭 회로 또는 다단 증폭 회로.